DE2902375A1

DE2902375A1 - Logikbaustein fuer integrierte digitalschaltungen

Info

Publication number: DE2902375A1
Application number: DE19792902375
Authority: DE
Inventors: Bernd Koenemann
Original assignee: Individual
Current assignee: Siemens AG
Priority date: 1979-01-23
Filing date: 1979-01-23
Publication date: 1980-07-31
Also published as: FR2449945B1; JPS55129772A; GB2041546A; GB2041546B; JPH0225155B2; DE2902375C2; FR2449945A1

Description

Bernd Könemann Joachim Mucha Güntter Zwiehoff 51oo Aachen

Logikbaustein für integrierte Digitalschaltungen

Die Erfindung bezieht sich auf einen Logikbaustein für integrierte Digitalschaltungen; dabei soll durch den Einbau geeigneter Schaltungsteile in die integrierte Schaltung selbst die Prüfung ihrer logischen Funktion erleichtert und bei sehr komplexen Schaltungen erst ermöglicht werden.

Zur Gewährleistung ihrer Funktionstüchtigkeit werden integrierte Schaltungen während ihrer Herstellung und Anwendung wiederholt Prüfungen unterzogen. Dazu werden die inte-

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grierten Schaltungen durch geeignete Prüfmuster (Polgen von Eingabedaten) zur Ausgabe von Prüfdaten (Folgen von Ausgabedaten) veranlaßt. Durch Vergleich mit So11-Prüfdaten wird festgestellt, ob die geprüfte Schaltung fehlerfrei ist oder nicht.

Bei bisherigen Prüfmethoden für integrierte Schaltungen werden die Prüfmuster von einem Prüfautomaten über die Eingabestifte (-pins) des Prüflings diesem zugeführt und die Prüfdaten über die Ausgabestifte durch den Prüfautomaten abgefragt. Sowohl die Erzeugung der Prüfmuster als auch die Auswertung der Prüfdaten geschieht in diesem Falle außerhalb des Prüflings. Die bisher bekannten Vorschläge für eine prüffreundliche Gestaltung integrierter Digitalschaltungen zielen überwiegend auf eine passive Unterstützung der üblichen Prüfmethoden ab. Die Möglichkeit, zu Prüfzwecken auch solche Schaltungsteile direkt ansprechen zu können, die im Normalbetrieb nicht direkt von außen zugänglich sind, bieten integrierte Schaltungen, deren interne Register zu Prüfzwecken in eine Schieberegisterkette zusammengeschaltet werden können (Scan-Path), über die von einem zusätzlichen Eingabepin aus seriell Daten an sonst schwer zugängliche interne Schaltungspunkte, bzw. von dort zu einem weiteren Ausgabepin geleitet werden können (1).

Bei bekannten Prüfverfahren werden die Prüfmuster außerhalb des Prüflings erzeugt und diesem über geeignete Adapter und Kontakte zugeführt. Die Ansteuerung der Kontakte übernimmt eine sogenannte "Pinelektronik". Die mit wachsender Schaltungskomplexität stetig höher werdende Arbeitsgeschwindigkeit und zunehmende Länge der für eine genügende Prüfgenauigkeit nötigen Prüfmuster verlangen von der Pinelektronik die Übermittlung und Verarbeitung sehr großer Datenmengen innerhalb kürzester Zeit. Diese Anforderungen können nur von sehr aufwendigen und teuren Konstruktionen unter

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Einbeziehung hinreichend großer und schneller Steuerrechner erfüllt werden. Die sich daraus ergebenden hohen Investitions- und Betriebskosten für die Prüfautomaten erzwingen die Benutzung sehr effektiver Prüfmuster, deren manuelle oder automatische Erstellung ihrerseits nur durch den Einsatz sehr komplizierter Simulationsprogramme auf Großrechnern möglich ist. Insgesamt machen bereits heute die Prüfkosten einen erheblichen Anteil der Gesamtherstellungskosten integrierter Digitalschaltungen aus. Dieser Anteil wird mit wachsender Schaltungskomplexität weiter stark zunehmen. Für viele Anwender ist der für eine sorgfältige Prüfung nötige Aufwand bereits heute zu hoch. Bei integrierten Schaltungen kann man zur Überwachung interner Datenverläufe einen Scan-Path benutzen, muß dann aber den Nachteil in Kauf nehmen, daß die Daten im Scan-Path nur seriell bewegt werden können, was zu erheblichen Zeitverlusten führt.

Hier will die Erfindung Abhilfe schaffen. Die Erfindung löst die Aufgabe, einen Logikbaustein für prüffreundliche integrierte Digitalschaltungen zu schaffen, mit dessen Hilfe unter anderem innerhalb der zu prüfenden Schaltung selbst hardwaremäßig Prüfmuster erzeugt und intern anfallende Prüfdaten parallel überwacht werden können, so daß der zur Prüfungsdurchführung nötige externe Aufwand erheblich gesenkt wird. Die Merkmale der Erfindung ergeben sich aus den Ansprüchen.

Die durch die Erfindung erreichten Vorteile sind im wesentlichen darin zu sehen, daß Teile der bei der Prüfung integrierter Digitalschaltungen mit sehr hoher Geschwindigkeit zu manipulierenden großen Datenmengen innerhalb des Prüflings selbst erzeugt und ausgewertet werden können, so daß während dieses Vorgangs dem Prüfling nur noch wenige zur Steuerung des Prüfablaufs nötige Kontrollsignale übermittelt werden müssen. Durch den Einbau der Logik-

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bausteine zur Prüfmustererzeugung und zur parallelen Prüfdatenüberwachung (Prüflogik) wird es mmöglich, einzeln einfach prüfbare Schaltungsteile (Moduln) komplexer Schaltungen einzeln zu prüfen, so daß die bisher üblichen hohen Kosten für die Prüfmustererstellung teilweise entfallen, ohne daß man die bei Verwendung eines Scan-Path auftretenden Geschwindigkeitsverluste bei der Prüfungsdurchführung in Kauf nehmen muß. In zumindest gleichem Maße wie die Prüfung einzelner integrierter Schaltungen wird die Prüfung von Logikbaugruppen mit eingebetteten integrierten Schaltungen erleichtert. Insbesondere wird die Wartung zusammengesetzter Systeme dadurch unterstützt, daß innerhalb der Schaltungen eine Prüflogik zur Verfügung steht. Weiterhin ermöglicht die mitintegrierte Prüflogik die Funktionsprüfung kritischer Schaltungsteile während des Einsatzes in Steuer- und Regelungssystemen, von denen eine hohe Zuverlässigkeit gefordert wird.

Im folgenden wird die Erfindung anhand von Beispielen unter Hinweis auf die Zeichnung näher erläutert. Es zeigen

Die Figuren 1a und 1b Logikschaltbilder der beiden in einem erfindungsgemäßen Logikbaustein verwendeten Typen von Grundzellen;

Figur 2 an einem Beispiel,

wie die Grundzellen zu einem erfindungsgemäßen Logikbaustein zusammengesetzt werden können, dessen Betriebsarten in den Figuren 3a, 3b und 3c durch Hervorhebung der jeweils durchgeschalteten Datenwege verdeutlicht sind und

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Figur 4 im Blockschaltbild ein Beispiel für den Einbau und die Benutzung erfindungsgemäßer Logikbausteine in integrierten Schaltungen.

In den Figuren ist ein Logikbaustein für prüffreundliche integrierte Digitalschaltungen dargestellt, welcher im wesentlichen aus anexnandergeschalteten Grundzellen zweier verschiedener Typen besteht. Die in der Figur 1a dargestellte Grundzelle vom Typ 1 besteht aus einem als Schieberegisterzelle verwendbaren Flip-Flop FF, z.B. einem Master-Slave Flip-Flop, an dessen Eingang D'der Ausgang eines Exklusiv-Oder-Gatters E geschaltet ist. Ein Eingang von E ist mit dem Ausgang eines Und-Gatters U verbunden, in dem die Daten D mit dem Steuersignal B verknüpft werden. Der andere Eingang von E ist mit dem Ausgang eines NOR-Gatters N verbunden, in dem die Daten Q' mit dem zweiten Steuersignal B₁ verknüpft werden. Die Taktversorgung von FF erfolgt über den mit CL bezeichneten Eingang. Die zueinander inversen Ausgänge Q und Q sind so aus FF herauszuführen, daß im weiter unten beschriebenen Normalbetrieb der Logikbaustein zu einem Latch (Puffer) des für die jeweilige Anwendung gewünschten Typs wird, indem z.B. bei einer Verwendung von Master-Slave Flip-Flops die beiden Ausgänge des Master Flip-Flop für Q und Q benutzt werden. Der Ausgang Q wird im Schieberegisterbetrieb benötigt;

demzufolge kann für Q z.B. der inverse Ausgang des

Slave-Flip-Flops benutzt werden. Die in Figur 1b dargestellte Grundzelle vom Typ 2 unterscheidet sich von der vom Typ 1 lediglich dadurch, daß zwischen U und E ein weiteres Und-Gatter W geschaltet ist, in dem der Ausgang von U mit B₁ verknüpft wird. Ein erfindungsgemäßer Logikbaustein setzt sich aus m Grundzellen vom Typ 1 und M-m Grundzellen vom Typ 2 zusammen, wobei m<M. Figur 2 zeigt an einem Beispiel mit M= 4 und m=2 die Verschaltung der Grundzellen

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zu einem erfindungsgemäßen Logikbaustein. Der Multiplexer MUX schaltet je nach Wert des Steuersignals B entweder den Eingang S__N oder den Ausgang des Exklusiv-Oder-Gatters R durch. Das Ausgangssignal S_OUT wird durch den Inverter I aus dem Ausgang Q der in der Figur 2 am weitesten

links stehenden Grundzelle gebildet.

Erfindungsgemäß kann der beschriebene Logikbaustein verschiedene Aufgaben zur aktiven und passiven Unterstützung der Punktionsprüfung integrierter Digitalschaltungen übernehmen. Die Betriebsart des Logikbausteins wird über die beiden Steuereingänge B und B-.. gewählt. Zur Veranschaulichung der verschiedenen möglichen Betriebsarten wird in den Figuren 3a, 3b und 3c durch verstärkt gezeichnete Striche dargestellt, welche Datenwege jeweils durch die Gatter durchgeschaltet sind. Dabei wird das in Figur 2 dargestellte Beispiel benutzt. Im durch B =B.=1 bestimmten Normalbetrieb funktioniert der Logikbaustein, wie man Figur 3a entnehmen kann, als Latchj Die Dateneingänge D bis D₃ sind direkt auf die Eingänge der Registerzellen FF durchgeschaltet. Wählt man B =B,.=o, kann der Logikbaustein als Teil eines Scan-Path benutzt werden, wie aus Figur 3b ersichtlich ists In dieser Betriebsart funktioniert der Logikbaustein als lineares Schieberegister, in das seriell Daten über den Eingang S_n eingelesen und aus dem Daten entweder seriell über den Ausgang oder parallel über die Ausgänge P bis P₃ bzw. invertiert über P bis P, ausgelesen werden können. In der durch B =1 und B₁=O bestimmten Betriebsart erzeugt der Logikbaustein eine über die Dateneingänge D₂ und D₃ steuerbare Datenfolges Die Registerzeilen sind über das Exklusiv-Oder-Gatter R zu einem rückgekoppelten Schieberegister zusammengeschaltet, in das über die zu den Grundzellen von Typ 1 führenden Dateneingänge Daten eingespeist werden können. Der Logikbaustein kann in dieser Betriebsart zur Erzeugung

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von Prüfmustern benutzt werden, oder als Signaturregister (2) mit parallelen Dateneingängen zur Überwachung von Prüfdaten. In der vierten möglichen Betriebsart (B =o, B₁=D liegt an den Eingängen der Registerzellen jeweils eine logische Null, so daß diese Betriebsart zum Rücksetzen der Registerinhalte verwendbar ist. Wie in Figur 4 dargestellt, erhöhen in integrierte Schaltungen eingebaute erfindungsgemäße Logikbausteine (LB1, LB2) die Kontrollierbarkeit und Beobachtbarkeit interner Schaltungsteile: Im Normalbetrieb (B =B.=1) arbeiten LB1 als Eingabe-Latch und LB2 als Ausgabe-Latch des Moduls B. In dieser Betriebsart ist der Modul B nur zum Teil direkt von außen über die Eingabestifte ES kontrollierbar und über die Ausgabestifte AS beobachtbar (schraffierte Datenwege) . Die übrigen Ein- bzw. Ausgabedaten des Moduls B stammen aus dem internen Modul A bzw. gehen in den internen Modul C. Im Prüfbetrieb können LB1 und LB2 als rückgekoppelte Schieberegister (B =1, B₁=O) betrieben werden. LB1 ist so ausgelegt, daß die in dieser Betriebsart parallel zur Verfügung stehenden, zu Grundzellen vom Typ 1 führenden Dateneingänge über ES von außen kontrollierbar sind, während die vom Modul A stammenden Dateneingänge zu Grundzellen vom Typ 2 führen und damit abgeschaltet sind. LB2 soll dagegen im Betrieb als rückgekoppeltes Schieberegister jeweils alle gleichzeitig vom Modul B erzeugten Ausgabedaten parallel aufnehemn können. Am Ende des Prüfvorgangs steht dann im Register LB2 ein den gesamten Prüfablauf charakterisierendes Datenwort (Signatur), das z.B. im Scan-Path-Betrieb (B =o, B₁=O) seriell über S_onrp ausgelesen werden kann. Die Signatur enthält, wie durch Schraffur dargestellt, Information über alle vom Modul B während des Prüfbetriebs ezeugten Ausgabedaten. Insgesamt ist somit der im Normalbetrieb zwischen die Moduln A und B eingebettete Modul B im Prüfbetrieb von außen kontrollierbar und beobachtbar. Der zeitraubende

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serielle Scan-Path-Betrieb braucht im dargestellten Beispiel nur einmal zum Auslesen eines Wortes, der Signatur, benutzt zu werden.

(1) M.J.Y. Williams und J.B. Angell, "Enhancing Testability of Large Scale Integrated Circuits via Test Points and Additional Logic", IEEE Trans. Computers C-22, pp. 46 6o, 1973.

(2) R,A. Frohwerk, "Signature Analysis; A New Digital Field Service Method", Hewlett Packard Journal, pp. 2 - 8, Mai 1977.

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Leerseite

Claims

Patentansprüche

1./ Logikbaustein für integrierte Digitalschaltungen, durch dessen Einbau in die integrierte Schaltung deren Prüfung unterstützt wird, bestehend aus einem Latch (Puffer), dessen Grundzellen durch die Verwendung von zum Schieberegisterbetrieb geeigneten Flip-Flops (FF) sowie zusätzlichen Gattern (E₁N,U,W) erweitert und untereinander derart verschaltet sind, daß der so entstandene Baustein neben seiner Funktion als Latch auch die Funktion eines linearen Schieberegisters übernehmen kann (Figur 3b), dadurch gekennzeichnet, daß durch die Verwendung von zwei Steuersignalen (B , B₁), von Exklusiv-Oder-Gattern (E) an den Eingängen der Registerzeilen (FF) sowie durch die bei der Zusammenschaltung der Grundzellen durch ein zusätzliches Exklusiv-Oder-Gatter (R) und einen Multiplexer (MOX) hinzugefügte Rückkopplung auch der Betrieb als rückgekoppeltes Schieberegister mit parallelen Dateneingängen möglich ist (Figur 3c).

2. Logikbaustein nach Anspruch 1, bei dem die Grundzellen durch Weglassen der Steuereingänge (B ) und der Gatter (U) vereinfacht sind und bei der Verschaltung der Grundzellen untereinander durch Weglassen des Multiplexers (MUX) der Ausgang des Gatters (R) direkt an den Eingang (Q' ) der zum Dateneingang (D ) gehörenden Grundzelle geschaltet ist, so daß der Logikbaustein nicht als lineares Schieberegister betreibbar ist.

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