DE10122619C1 - Testschaltung zum Testen einer synchronen Schaltung - Google Patents
Testschaltung zum Testen einer synchronen SchaltungInfo
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- DE10122619C1 DE10122619C1 DE10122619A DE10122619A DE10122619C1 DE 10122619 C1 DE10122619 C1 DE 10122619C1 DE 10122619 A DE10122619 A DE 10122619A DE 10122619 A DE10122619 A DE 10122619A DE 10122619 C1 DE10122619 C1 DE 10122619C1
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Abstract
Testschlatung zum Testen einer synchronen Schaltung (3), die mit einem Arbeitstaktsignal mit hoher Arbeitstaktfrequenz getaktet wird, mit: DOLLAR A (a) einer Frequenz-Vervielfachungsschaltung (8), die von einem externen Testgerät (2) ein Taktsignal empfängt und dessen niedrige Taktfrequenz zur Erzeugung des Arbeitstaktsignals mit einem bestimmten Faktor multipliziert; DOLLAR A (b) einer mit dem Arbeitstaktsignal getakteten Datenvergleichsschaltung (49), die einen von der zu testenden synchronen Schaltung (3) ausgelesenen Datenblock, der eine bestimmte Anzahl (n) von jeweils m Datenbits umfassende Datenworte n aufweist, empfängt und mit zugehörigen, jeweils m Solldaten umfassenden Soll-Datenworten zur Erzeugung einer entsprechenden Anzahl (n) von jeweils m Fehlerdaten umfassenden Fehlerdatenworten vergleicht; DOLLAR A (c) einem Datenregisterfeld (56), das mehrere Datenregister zum Zwischenspeichern der erzeugten Fehlerdatenworte aufweist; DOLLAR A (d) einer ersten Fehlerkompressionsschaltung (58), die die in dem Datenregisterfeld (56) zwischengespeicherten Fehlerdatenworte zu einem m Fehlerbit umfassenden, komprimierten Fehlerdatenwort logisch ODER-verknüpft, das in einem Fehlerregister zwischengespeichert wird; DOLLAR A (e) und mit einer zweiten Fehlerkompressionsschaltung (60), die die in dem komprimierten Fehlerdatenwort enthaltenen m Fehlerdaten zu einem Anzeigedatum logisch ODER-verknüpft, wobei das Anzeigedatum an das externe Testgerät (2) mit der niedrigen Taktfrequenz abgegeben wird, und anzeigt, ...
Description
Die Erfindung betrifft eine Testschaltung zum Testen einer
synchronen Schaltung, die mit einem Arbeitstaktsignal mit ei
ner hohen Arbeitstaktfrequenz getaktet wird, und insbesondere
eine Testschaltung zum Testen eines synchronen Speichers.
Die US 5640509 A beschreibt ein IC-Gehäuse, das zwei integ
rierte Teilschaltungen, nämlich einen Prozessor und einen Ca
che-Speicher, beinhaltet. Der Cache-Speicher setzt sich u. a.
aus einem Speicher-Array, einem Takt-Multiplizierer und einem
programmierbaren Selbsttestschaltkreis (PBIST) zusammen. Der
Gache-Speicher enthält einen Datenabtast- und Vergleichs
schaltkreis, der die von dem Speicher-Array ausgelesenen Da
ten mit Solldaten vergleicht, die in PBIST-Registern - insbe
sondere in I/O-Registern - gespeichert sind. Im Datenabtast-
und Vergleichsschaltkreis sind ferner eine Signal-Logik, ein
Testdatenregister und ein Abtast-Register vorgesehen, die ein
Signatursignal erzeugen.
Fig. 1 zeigt eine Testanordnung nach dem Stand der Technik.
Eine zu testende DUT (Device Under Test) wird durch ein ex
ternes Testgerät nach dem Herstellungsprozeß auf ihre Funkti
onsfähigkeit getestet. Hierzu legt das Testgerät über einen
Steuerbus Steuersignale an, adressiert Speicherzellen der zu
testenden Schaltung und tauscht über einen Datenbus Daten mit
dem zu testenden Speicherbaustein aus. Das Testgerät gene
riert Testdatenmuster, die über den Datenbus an adressierte
Speicherzellen angelegt werden. Anschließend werden die Spei
cherzellen aus der zu testenden Schaltung ausgelesen und über
den Datenbus an das Testgerät abgegeben. Das Testgerät ver
gleicht intern die angelegten Testdatenmuster mit den aus dem
Speicherbaustein ausgelesenen Testdaten und überprüft, ob die
ausgelesenen Testdaten mit den erwarteten Testdaten übereinstimmen
oder nicht. Falls die Daten nicht übereinstimmen,
werden nicht-funktionsfähige Speicherzellen erkannt und gege
benenfalls durch eingebaute, redundante Speicherzellen in dem
zu testenden Speicherbaustein ersetzt. Falls die Anzahl der
auftretenden Abweichungen groß ist, wird der zu testende
Speicherbaustein als funktionsunfähig erkannt und nicht aus
geliefert.
Der synchrone zu testende Speicherbaustein DUT wird mit einem
Arbeitstaktsignal getaktet, das eine bestimmte Arbeitstakt
frequenz aufweist. Die Arbeitstaktfrequenzen, bei denen dyna
mische Speicherbausteine arbeiten, werden immer höher und
liegen bei einigen hundert Megahertz. Herkömmliche Testgeräte
sind nicht in der Lage, derart hochfrequent betriebene Spei
cherbausteine zuverlässig zu testen.
Es ist daher die Aufgabe der vorliegenden Erfindung, eine
Testschaltung für eine mit einer hohen Arbeitstaktfrequenz
betriebene synchrone Schaltung zu schaffen, durch welche die
synchrone Schaltung zuverlässig und mit geringem schaltungs
technischen Zusatzaufwand durch ein herkömmliches Testgerät
testbar ist.
Diese Aufgabe wird erfindungsgemäß durch eine Testschaltung
mit den im Patentanspruch 1 angegebenen Merkmalen gelöst.
Die Erfindung schafft eine Testschaltung zum Testen einer
synchronen Schaltung, die mit einem Arbeitstaktsignal mit ho
her Arbeitstaktfrequenz getaktet wird, mit:
einer Frequenz-Vervielfachungsschaltung, die von einem exter nen Testgerät ein Taktsignal empfängt und dessen niedrige Taktfrequenz zur Erzeugung des Arbeitstaktsignals mit einem bestimmten Faktor multipliziert,
einer mit dem Arbeitstaktsignal getakteten Datenvergleichs schaltung, die einen von der zu testenden synchronen Schal tung ausgelesenen Datenblock, der eine bestimmte Anzahl n von jeweils m Datenbits umfassenden Datenworten aufweist, emp fängt und mit zugehörigen, jeweils m Solldaten umfassenden Soll-Datenworten zur Erzeugung einer entsprechenden Anzahl n von jeweils m Fehlerdaten umfassenden Fehlerdatenworten ver gleicht,
einem Datenregisterfeld, das mehrere Datenregister zum Zwi schenspeichern der erzeugten Fehlerdatenworte aufweist,
einer ersten Fehlerkompressionsschaltung, die die in dem Da tenregisterfeld zwischengespeicherten Fehlerdatenworte zu ei nem m Fehlerbit umfassenden komprimierten Fehlerdatenwort lo gisch ODER-verknüpft, wobei das Fehlerdatenwort in einem Feh lerregister zwischengespeichert wird,
und mit einer zweiten Fehlerkompressionsschaltung, die die in dem Fehlerdatenwort enthaltenen m Fehlerdaten zu einem Anzei gedatum logisch ODER-verknüpft, wobei das Anzeigedatum an das externe Testgerät mit der niedrigen Taktfrequenz abgegeben wird und anzeigt, ob in dem aus der zu testenden synchronen Schaltung ausgelesenen Datenblock mindestens ein Datenfehler aufgetreten ist.
einer Frequenz-Vervielfachungsschaltung, die von einem exter nen Testgerät ein Taktsignal empfängt und dessen niedrige Taktfrequenz zur Erzeugung des Arbeitstaktsignals mit einem bestimmten Faktor multipliziert,
einer mit dem Arbeitstaktsignal getakteten Datenvergleichs schaltung, die einen von der zu testenden synchronen Schal tung ausgelesenen Datenblock, der eine bestimmte Anzahl n von jeweils m Datenbits umfassenden Datenworten aufweist, emp fängt und mit zugehörigen, jeweils m Solldaten umfassenden Soll-Datenworten zur Erzeugung einer entsprechenden Anzahl n von jeweils m Fehlerdaten umfassenden Fehlerdatenworten ver gleicht,
einem Datenregisterfeld, das mehrere Datenregister zum Zwi schenspeichern der erzeugten Fehlerdatenworte aufweist,
einer ersten Fehlerkompressionsschaltung, die die in dem Da tenregisterfeld zwischengespeicherten Fehlerdatenworte zu ei nem m Fehlerbit umfassenden komprimierten Fehlerdatenwort lo gisch ODER-verknüpft, wobei das Fehlerdatenwort in einem Feh lerregister zwischengespeichert wird,
und mit einer zweiten Fehlerkompressionsschaltung, die die in dem Fehlerdatenwort enthaltenen m Fehlerdaten zu einem Anzei gedatum logisch ODER-verknüpft, wobei das Anzeigedatum an das externe Testgerät mit der niedrigen Taktfrequenz abgegeben wird und anzeigt, ob in dem aus der zu testenden synchronen Schaltung ausgelesenen Datenblock mindestens ein Datenfehler aufgetreten ist.
Ein Vorteil der erfindungsgemäßen Testschaltung besteht dar
in, daß lediglich ein Anzeigedatum über ein Rückmeldesignal
zu dem externen Testgerät für jede zu testende synchrone
Schaltung abgegeben wird, so daß der schaltungstechnische
Aufwand für das externe Testgerät sehr gering ist.
Ein weiterer erheblicher Vorteil der erfindungsgemäßen Test
schaltung besteht darin, daß das externe Testgerät mit einer
sehr viel geringeren Taktfrequenz betrieben werden kann als
die zu testende synchrone Schaltung. Daher können vergleichs
weise einfache Testgeräte eingesetzt werden.
Bei einer bevorzugten Ausführungsform der erfindungsgemäßen
Testschaltung werden die Soll-Datenworte durch einen in der
Testschaltung enthaltenen Testdatenmustergenerator erzeugt.
Bei einer weiteren bevorzugten Ausführungsform der erfin
dungsgemäßen Testschaltung sind die Datenregister des Daten
registerfeldes über n Datenleitungen zur Fehleranalyse durch
das Testgerät auslesbar.
Der Vorteil hierbei besteht darin, daß das Testgerät nach
Auftreten eines Datenfehlers in einem ausgelesenen Datenblock
genau analysieren kann, an welcher der Stelle der Datenfehler
aufgetreten ist.
Bei einer weiteren bevorzugten Ausführungsform der erfin
dungsgemäßen Testschaltung ist das Fehlerregister über eine
Datenleitung zur Fehleranalyse durch das Testgerät auslesbar.
Bei der erfindungsgemäßen Testschaltung ist die Datenver
gleichsschaltung vorzugsweise über einen m Bit breiten inter
nen Datenbus mit dem Datenregisterfeld, der ersten Fehlerkom
pressionsschaltung und der zweiten Fehlerkompressionsschal
tung verbunden.
Das Datenregisterfeld weist vorzugsweise mehrere Demultiple
xer zum parallelen Einschreiben von an dem internen Datenbus
anliegenden Fehlerdatenworten in die verschiedenen Datenre
gister auf.
Die Datenregister des Datenregisterfeldes sind vorzugsweise
parallel ladbare Schieberegister, die zur Fehleranalyse an
einen ersten Eingang eines Multiplexers seriell auslesbar
sind.
Das in der ersten Fehlerkompressionsschaltung enthaltene Feh
lerregister ist vorzugsweise ein parallel ladbares Schiebere
gister, das zur Fehleranalyse an einen zweiten Eingang des
Multiplexers seriell auslesbar ist.
Das von der zweiten Fehlerkompressionsschaltung generierte
Anzeigedatum wird vorzugsweise über eine Leitung an einen
dritten Eingang des Multiplexers angelegt.
Bei einer bevorzugten Ausführungsform der erfindungsgemäßen
Testschaltung weist der Multiplexer einen Ausgang auf, der
mit dem externen Testgerät verbunden ist.
Bei einer besonders bevorzugten Ausführungsform der erfin
dungsgemäßen Testschaltung weist diese eine interne Steuerung
zur Ansteuerung des Datenregisterfeldes, der ersten Fehler
kompressionsschaltung, der zweiten Fehlerkompressionsschal
tung und des Multiplexers auf.
Die erfindungsgemäße Testschaltung ist bei einer Ausführungs
form in der zu testenden synchronen Schaltung integriert.
Die erfindungsgemäße Testschaltung wird vorzugsweise zum Tes
ten eines synchronen Speicherbausteins eingesetzt.
Im weiteren werden bevorzugte Ausführungsformen der erfin
dungsgemäßen Testschaltung zum Testen einer synchronen Schal
tung sowie des zugehörigen Testverfahrens unter Bezug
nahme auf die beigefügten Figuren beschrieben.
Es zeigen:
Fig. 1 eine Testanordnung nach dem Stand der Technik;
Fig. 2 eine besonders bevorzugte Ausführungsform der erfin
dungsgemäßen Testschaltung;
Fig. 3 ein Blockschaltbild einer besonders bevorzugten Aus
führungsform des in der erfindungsgemäßen Testschaltung ent
haltenen Datenregisterfeldes;
Fig. 4 eine besonders bevorzugte Ausführungsform der in der
erfindungsgemäßen Testschaltung enthaltenen ersten Fehler-
Kompressionsschaltung;
Fig. 5 ein Blockschaltbild der besonders bevorzugten Ausfüh
rungsform der in der erfindungsgemäßen Testschaltung enthal
tenen zweiten Fehler-Kompressionsschaltung;
Fig. 6 ein Ablaufdiagramm zur Erläuterung des zugehörigen
Testverfahrens;
Fig. 7 ein Ablaufdiagramm zur Erläuterung der Fehleranalyse
innerhalb des zugehörigen Testverfahrens;
Fig. 8 ein weiteres Ablaufdiagramm zur Erläuterung der Verar
beitung eines Datenblocks innerhalb des zugehörigen
Testverfahrens.
Fig. 2 zeigt eine bevorzugte Ausführungsform der erfindungs
gemäßen Testschaltung zum Testen einer synchronen Schaltung.
Die erfindungsgemäße Testschaltung 1 ist zwischen einem ex
ternen Testgerät 2 und einer zu testenden synchronen Schal
tung 3 vorgesehen. Die Testschaltung 1 weist einen Taktein
gang 4 auf, der über eine Taktleitung 5 ein relativ nie
derfrequentes Taktsignal von dem externen Testgerät 2 emp
fängt und über eine interne Taktleitung 6 an einen Eingang 7
einer internen Frequenz-Vervielfachungsschaltung 8 abgibt.
Die Frequenz-Vervielfachungsschaltung 8 multipliziert die
niedrige Taktfrequenz des von dem externen Testgerät 2 abge
gebenen Taktsignals mit einem bestimmten Faktor k, um die Ar
beitstaktfrequenz der zu testenden Synchronschaltung 3 zu er
reichen. Das Testgerät 2 gibt beispielsweise ein relativ nie
derfrequentes Taktsignal mit einer Taktfrequenz von 100 MHz
ab, die durch die Frequenz-Vervielfachungsschaltung 8 um ei
nen Faktor vier erhöht wird. Die Frequenz-Vervielfachungs
schaltung 8 gibt über einen Ausgang 9 und eine interne Takt
leitung 10 das Arbeitstaktsignal von beispielsweise 400 MHz
an einen Taktausgang 11 der erfindungsgemäßen Testschaltung 1
ab. Der Taktausgang 11 ist über eine Taktleitung 12 mit einem
Takteingang 13 zur testenden Schaltung 3 verbunden.
Bei einer bevorzugten Ausführungsform ist der Frequenz-
Vervielfachungsfaktor k der Frequenz-Vervielfachungsschaltung
8 über eine Einstelleitung einstellbar.
Die Testschaltung 1 weist neben dem Takteingang 4 einen Steu
ereingang 14 auf, der über einen Steuerbus 15 relativ nie
derfrequente Steuersignale von dem externen Testgerät 2 emp
fängt und über einen internen Steuerbus 16 an einen Eingang
17 einer Parallel/Seriell-Wandlerschaltung 18 und an einen
Eingang 19 einer Auswerte-Logikschaltung 20 anlegt. Jedes
Steuersignal, das von dem externen Testgerät 2 abgegeben
wird, wird gleichzeitig über mehrere Steuerleitungen des
Steuersignalbusses 15 abgegeben und durch die Paral
lel/Seriell-Wandlerschaltung 18 als ein hochfrequentes Steu
ersignal über eine Steuerleitung an die zu testende Schaltung
3 abgegeben. Die Parallel/Seriell-Wandlerschaltung 18 besitzt
einen Takteingang 21 und empfängt über eine Taktleitung 22
das Arbeitstaktsignal mit einer hohen Taktfrequenz von bei
spielsweise 400 MHz. Die Parallel/Seriell-Wandlerschaltung 18
weist einen Ausgang 23 auf, der über einen internen Steuer
signalbus 24 mit einem Steuerausgang 25 der Testschaltung 1
verbunden ist. Der Steuerausgang 25 der Testschaltung 1 ist
über einen Steuerbus 26 an einen Steuerbus 27 der zu testen
den Schaltung 3 angeschlossen.
Die Auswertelogik 20 besitzt ebenfalls einen Taktsignalein
gang 28, der über eine Steuerleitung 29 das hochfrequente Ar
beitstaktsignal empfängt. Die Auswertelogik 20 erhält über
den Eingang 19 die niederfrequenten Steuersignale von dem ex
ternen Testgerät 2 und generiert in Abhängigkeit von den ex
ternen Steuersignalen interne Steuersignale für interne
Schaltungen der Testschaltung 1. Die generierten internen
Steuersignale werden über einen Steuerausgang 30 der Auswertelogik
20 und einen internen Steuerbus 31 zur Steuerung in
terner Baukomponenten der Testschaltung 1 angelegt. Die Aus
wertelogik 20 wird bei der in Fig. 2 dargestellten Ausfüh
rungsform über den internen Steuerbus 31 an einen Steuerein
gang 32 eines Datenausgangstreibers 33 und einen Steuerein
gang 34 eines Dateneingangstreibers 35 angelegt. Durch die
interne Auswertelogik 20 der Testschaltung 1 können zusätzli
che Steuerleitungen von dem Testgerät 2 zu der Testschaltung
1 zur Ansteuerung interner Baukomponenten der Testschaltung 1
eingespart werden.
Die erfindungsgemäße Testschaltung 1 enthält ferner einen
Testdatengenerator 36 zur Erzeugung von Testdatenmustern, der
über einen Takteingang 37 und eine interne Taktleitung 38 e
benfalls mit dem hochfrequenten Arbeitstaktsignal getaktet
wird. Das Testgerät 2 legt über Datensteuerleitungen 38 Steu
ersignale zur Steuerung des Testdatenmustergenerators 36 an
einen Steuereingang 39 der Testschaltung 1 an, welcher über
Datensteuerleitungen 40 mit einem Steuereingang 41 des Test
datenmustergenerators 36 verbunden ist. Der Testdatenmuster
generator 36 generiert Daten zum Testen der synchronen Schal
tung 3 in Abhängigkeit der an dem Steuereingang 41 anliegen
den niederfrequenten Datensteuersignale. Dabei sind die Test
datenmuster vorzugsweise bereits in Datenregistern abgespei
chert und werden durch den Testdatenmustergenerator 36 mit
der hohen Arbeitstaktfrequenz über einen Datenausgang 42a an
einen m Bit breiten internen Datenbus 42 der Testschaltung 1
abgegeben. Die generierten Testdaten werden in einem Schreib
betriebsmodus der erfindungsgemäßen Testschaltung 1, bei dem
der Datenausgangstreiber 33 durch die Auswertelogik 20 akti
viert ist, von dem Datenausgangstreiber 33 über einen Daten
bus 43 an einen Datenausgang 44 der Testschaltung 1 und von
dort über einen externen Datenbus 45 an einen Dateneingang 46
der zu testenden Schaltung 3 abgegeben. In einem Lesebe
triebsmodus der erfindungsgemäßen Testschaltung 1 wird der
Dateneingangstreiber 35 durch die Auswertelogik 20 über den
internen Steuerbus 31 aktiviert, und Daten, die aus der zu
testenden Schaltung 3 ausgelesen werden, werden von dem Da
teneingangstreiber 35 über einen internen Datenbus 47 an ei
nen Dateneingang 48 einer Datenvergleichsschaltung 49 ange
legt. Die Datenvergleichsschaltung 49 besitzt einen weiteren
Dateneingang 50, der über den internen Datenbus 42 mit dem
Datenausgang 42a des Testdatenmustergenerators 36 verbunden
ist. Die getaktete Datenvergleichsschaltung 49 besitzt einen
Takteingang 51 und wird über eine Taktleitung 52 ebenfalls
mit dem hochfrequenten Arbeitstaktsignal versorgt. Die Daten
vergleichsschaltung 49 weist ferner einen Datenausgang 53
auf, der über einen internen Datenbus 54a der Testschaltung 1
mit einem Dateneingang 55 eines Datenregisterfeldes 56 und
einem Dateneingang 57 einer ersten Fehlerkompressionsschal
tung 58 verbunden ist, die über einen internen Datenbus 54b
an einen Dateneingang 59 einer zweiten Fehlerkompressions
schaltung 60 angeschlossen ist. Das Datenregisterfeld 56
weist einen Takteingang 61 auf und wird mit dem hochfrequen
ten Arbeitstaktsignal getaktet. Die erste Fehlerkompressions
schaltung 58 und die zweite Fehlerkompressionsschaltung 60
weisen ebenfalls jeweils einen Takteingang 62, 63 auf zum
Empfang des hochfrequenten Taktsignals von beispielsweise
400 MHz. Das Datenregisterfeld 56, die erste Fehlerkompressi
onsschaltung 58 sowie die zweite Fehlerkompressionsschaltung
60 weisen jeweils Steuereingänge 64, 65, 66 auf und werden
über Steuerleitungen 67, 68, 69 von einer internen Steuerung
70 zur Datenblockauswertung angesteuert, wobei die interne
Steuerung 70 über einen Takteingang 71 ebenfalls mit dem
hochfrequenten Arbeitstaktsignal getaktet wird. Das Datenre
gisterfeld 56 weist einen Datenausgang 72 auf, der über einen
internen, n Bit breiten Datenbus 73 an einen ersten Eingang
74 eines Multiplexers 75 angeschlossen ist. Die erste Fehler
kompressionsschaltung 58 weist ebenfalls einen Ausgang 76
auf, der über eine Datenleitung 77 und einen weiteren Daten
eingang 78 des Multiplexers 75 angeschlossen ist.
Die zweite Fehlerkompressionsschaltung 60 ist über einen Da
tenausgang 78 und eine Datenleitung 79 an einen dritten Eingang
80 des Multiplexers 75 angeschlossen. Der Multiplexer 75
weist ferner einen Steuereingang 81 auf, der über eine Steu
erleitung 82 durch die interne Steuerung 70 angesteuert wird.
Der Multiplexer 75 besitzt einen Ausgang 83, der über Leitun
gen 84 mit einem Ausgang 85 der erfindungsgemäßen Testschal
tung 1 verbunden ist. Der Ausgang 85 der Testschaltung 1 ist
über Leitungen 86 an das externe Testgerät 2 angeschlossen.
Die Testschaltung 1 enthält vorzugsweise ferner einen Adreß
generator 87, der über einen Eingang 88 und interne
Adreßsteuerleitungen 89 an einen Steuereingang 90 der Test
schaltung 1 angeschlossen ist. Der Steuereingang 90 der Test
schaltung 1 empfängt über Adreßsteuerleitungen 91 niederfre
quente Adreßsteuersignale von dem externen Testgerät 2 und
leitet diese an den Adreßgenerator 87 weiter. Der Adreßgene
rator 87 generiert in Abhängigkeit der anliegenden Adreßsteu
ersignale Adreßsignale zur Ansteuerung von Speicherzellen in
nerhalb der zu testenden Schaltung 3 und gibt diese Adressen
über einen Ausgang 92 und einen internen Adreßbus 93 an einen
Adreßausgang 94 der Testschaltung 1 ab. Der Adreßausgang 94
der Testschaltung 1 ist über einen externen Adreßbus 95 an
einen Adreßeingang 96 der zu testenden Schaltung 3 ange
schlossen.
Die mit dem Arbeitstaktsignal getaktete Datenvergleichsschal
tung 49 empfängt Daten, die von der zu testenden synchronen
Schaltung 3 ausgelesen werden, als Datenblock, der eine be
stimmte Anzahl von jeweils m Datenbits umfassenden Datenwor
ten aufweist. Die empfangenen Datenworte werden an den ersten
Eingang 48 der Datenvergleichsschaltung 49 angelegt und mit
den an dem Dateneingang 50 anliegenden, erwarteten Soll-
Datenworten, die durch den Testdatenmustergenerator 36 er
zeugt werden, verglichen. In Abhängigkeit von dem Vergleichs
ergebnis werden durch die Datenvergleichsschaltung 49 Fehler
datenworte, die jeweils m Bit breit sind, an den internen Da
tenbus 54a abgegeben. Der Datenvergleich durch die Datenver
gleichsschaltung 49 erfolgt bitweise, wobei beispielsweise
jede Abweichung durch ein logisch hohes Datenbit des Fehler
datenwortes gekennzeichnet wird, während Übereinstimmungen
des generierten Testdatenmuster mit den ausgelesenen Testda
ten durch ein logisch niedriges Fehlerdatenbit gekennzeichnet
sind.
Die für jeden eingelesenen Datenblock erzeugten Fehlerdaten
worte werden von der Datenvergleichsschaltung 49 über den in
ternen Datenbus 54a in das Datenregisterfeld 56, das mehrere
Datenregister enthält, eingeschrieben und dort zwischenge
speichert. Jedes Fehlerdatenwort wird in einem entsprechenden
Datenregister zur weiteren Datenkompression zwischengespei
chert.
Die erste Fehlerkompressionsschaltung 58 komprimiert die in
dem Datenregisterfeld 56 zwischengespeicherten Fehlerdaten
worte zu einem m Fehlerbit umfassenden, komprimierten Fehler
datenwort logisch ODER, wobei das komprimierte Fehlerdaten
wort in einem Fehlerregister der ersten Fehlerkompressions
schaltung 58 zwischengespeichert wird.
Die zweite Fehlerkompressionsschaltung 66 komprimiert die in
dem bereits komprimierten Fehlerdatenwort enthaltenen Fehler
daten bzw. Fehlerbits nochmals durch eine weitere logische
ODER-Verknüpfung zu einem Anzeigedatum. Das Anzeigedatum wird
von der zweiten Fehlerkompressionsschaltung 60 über den drit
ten Eingang 80 des Multiplexers 75 und über dessen Ausgang 83
an das externe Testgerät 2 mit einer niedrigen Taktfrequenz
abgegeben und zeigt an, ob in dem letzten von der zu testen
den synchronen Schaltung 3 ausgelesenen Datenblock mindestens
ein Datenfehler aufgetreten ist oder nicht.
Fig. 3 zeigt eine besonders bevorzugte Ausführungsform des
Datenregisterfeldes 56. Die über den m Bit breiten internen
Datenbus 54a anliegenden Fehlerdatenworte werden über m De
multiplexer 97-1 bis 97-m in parallel ladbare Schieberegister
98-1 bis 98-n eingeschrieben und dort zwischengespeichert.
Für jeden der n Taktzyklen eines empfangenen Datenbursts,
d. h. der Anzahl n von in dem Datenblock enthaltenen Datenwor
ten, ist ein eigenes Datenregister 98 in dem Datenregister
feld 56 vorgesehen. Die Demultiplexer 97-1 bis 97-m weisen
jeweils Steuereingänge 99-1 bis 99-m auf und werden durch die
interne Steuerung 70 angesteuert. Die interne Steuerung 70
steuert ferner die Datenregister 98-1 bis 98-n über Steuer
eingänge 100-1 bis 100-n an. Die als Schieberegister ausge
bildeten Datenregister 98-1 bis 98-n weisen jeweils einen
Ausgang 101-1 bis 101-n zum Auslesen der darin enthaltenen
Datenworte des empfangenen Datenwortes auf. Jedes Bit eines
empfangenen Datenwortes wird durch einen Multiplexer 97-1 ü
ber Leitungen 102-1 bis 102-n entsprechend dem Taktzyklus i
an das zugehörige Datenregister 98-i eingeschrieben und zur
weiteren Datenkompression anschließend ausgelesen. Die Daten
register 98-1 bis 98-n speichern die durch die Datenver
gleichsschaltung 49 erzeugten Fehlerdatenworte zwischen, wo
bei vorzugsweise für jede Abweichung ein logisch hohes Feh
lerdatenbit in dem Datenregisterfeld 56 zwischengespeichert
wird, während für jede Übereinstimmung ein logisch niedriges
Datenbit zwischengespeichert wird. Weicht der von der zu tes
tenden Schaltung 3 eingelesene Datenblock an keiner Stelle
von dem erwarteten Testdatenmuster ab, werden in den Datenre
gistern 98-1 bis 98-n ausschließlich logisch niedrige Fehler
bits eingeschrieben. Jedes logisch hohe Fehlerbit zeigt eine
aufgetretene Abweichung zwischen dem erwarteten Testdatenmus
ter und dem eingelesenen Datenblock an.
Fig. 4 zeigt eine besonders bevorzugte Ausführungsform der in
der erfindungsgemäßen Testschaltung 1 enthaltenen ersten Feh
lerkompressionsschaltung 58. Die Fehlerkompressionsschaltung
58 empfängt über den Eingang 57 die von der Datenvergleichs
schaltung 49 an den internen Datenbus 54a abgegebenen Fehler
datenworte und legt die in dem Fehlerdatenwort enthaltenen
Fehlerbits über interne Leitungen 103-1 bis 103-m an Eingänge
104-1 bis 104-m von ODER-Gattern 105-1 bis 106-m einer ODER-
Logikschaltung 105 an. Die Ausgänge 106-1 bis 106-n sind über
interne Leitungen 107-1 bis 107-m Dateneingängen 108-1 bis
108-m von getakteten Flip-Flops 109-1 bis 109-m angeschlos
sen. Die Flip-Flops 109-1 bis 109-m weisen jeweils Taktein
gänge 110-1 bis 110-m auf, die über Taktleitungen 111-1 bis
111-m das hochfrequente Arbeitstaktsignal von der internen
Steuerung 70 empfangen. Die taktgesteuerten Flip-Flops weisen
ferner Rücksetzeingänge 112-1 bis 112-m auf, die über Rück
setzleitungen 113-1 bis 113-m ein Rücksetzsignal von der in
ternen Steuerung 70 empfangen. Die Flip-Flops 109-1 bis 109-m
weisen ferner jeweils einen Ausgang 114-1 bis 114-m auf, der
über eine Rückkopplungsleitung 115-1 bis 115-m mit einem wei
teren Eingang 116-1 bis 116-m eines ODER-Gatters 105-1 bis
105-m verbunden ist. Der Ausgang 114-i eines getakteten Flip-
Flops 109-i ist ferner über eine zugehörige Datenleitung 117-
i mit einem Dateneingang 118-i des parallel ladbaren Schiebe
registers 119 verbunden. Das parallel ladbare Schieberegister
119 ist über einen Ausgang 120 an eine Leitung 121 an einen
Datenausgang 76 der ersten Fehlerkompressionsschaltung 58 se
riell auslesbar. Die an dem Eingang 57 über mehrere Taktzyk
len anliegenden Fehlerdatenworte werden durch die erste Feh
lerkompressionsschaltung 58 logisch ODER-verknüpft und zu ei
nem einzigen komprimierten bzw. kumulierten Fehlerdatenwort
komprimiert. Das komprimierte Fehlerdatenwort wird vorzugs
weise nach n Taktzyklen aus dem Fehlerregister 119 für weite
re Kompression durch die zweite Fehlerkompressionsschaltung
60 ausgelesen. Hierzu wird das Fehlerregister 119 von der in
ternen Steuerung 70 über eine Steuerleitung 122 angesteuert.
Fig. 5 zeigt eine besonders bevorzugte Ausführungsform der
zweiten Fehlerkompressionsschaltung 60.
Die zweite Fehlerkompressionsschaltung 60 empfängt über einen
weiteren Datenbus 54b an einem Dateneingang 59 von der ersten
Kompressionsschaltung 58 das m Bit umfassende, bereits komp
rimierte Fehlerdatenwort. Das komprimierte Fehlerdatenwort
wird über interne Datenleitungen 123 an einen Eingang 124 ei
ner ODER-Logikschaltung 125 angelegt, welche die verschiedenen
Fehlerbits des anliegenden komprimierten Fehlerdatenwor
tes miteinander logisch ODER-verknüpft. Die ODER-Logik 125
weist einen Ausgang 126 auf, der über eine Leitung 127 mit
einem Eingang 128 des taktgesteuerten Flip-Flops 129 verbun
den ist. Das Flip-Flop 129 besitzt einen Takteingang 130 und
empfängt über eine interne Taktleitung 131 von der internen
Steuerung 70 das hochfrequente Arbeitstaktsignal von bei
spielsweise 400 MHz. Das Flip-Flop 129 besitzt ferner einen
Rücksetzeingang 132, der über eine Rücksetzleitung 133 von
der internen Steuerung 70 ansteuerbar ist. Das Flip-Flop 129
weist einen Datenausgang 134 auf, der über eine Rückkoppel
leitung 135 mit einem Eingang 136 der ODER-Logik 125 verbun
den ist. Der Datenausgang 134 des Flip-Flops 129 ist ferner
über eine Datenleitung 137 mit einem Dateneingang 138 eines
weiteren getakteten Flip-Flops 139 verbunden, das einen Takt
eingang 140 aufweist. Der Takteingang 140 des zweiten Flip-
Flops 139 ist über eine interne Taktleitung 141 mit einem
Ausgang 142 eines Frequenzteilers 143 verbunden. Der Fre
quenzteiler 143 empfängt über eine interne Taktleitung 144
und einen Takteingang 145 das hochfrequente Arbeitstaktsignal
von beispielsweise 400 MHz von der internen Steuerung 70 und
teilt dessen Taktfrequenz um einen konstanten Faktor k herun
ter. Dieser konstante Faktor k entspricht dem Frequenz-
Vervielfachungsfaktor der Frequenz-Vervielfachungsschaltung
8. Das anliegende hochfrequente Arbeitstaktsignal wird durch
den Frequenzteiler 143 beispielsweise mit einem Faktor vier
auf eine niederfrequente Taktfrequenz von 100 MHz herunterge
teilt. Die Fehlerkompressionsschaltung 60 verknüpft die in
dem komprimierten Fehlerdatenwort enthaltenen Fehlerdaten
bzw. Fehlerbits zu einem einzigen Anzeigedatum bzw. Anzeige
bit logisch ODER, wobei das Anzeigedatum an das externe Test
gerät mit der niedrigen Taktfrequenz von beispielsweise
100 MHz abgegeben wird, und anzeigt, ob im gesamten von der
zu testenden Schaltung 3 empfangenen Datenblock mindestens
ein Datenfehler aufgetreten ist oder nicht. Es wird somit er
kannt, ob in den letzten n Taktzyklen bzw. in den letzten n
Datenworten eine Abweichung zwischen den erwarteten Daten und
den empfangenen Daten aufgetreten ist und somit eine fehler
hafte Speicherzelle innerhalb des zu testenden Speicherbau
steins 3 existiert.
Fig. 6 zeigt ein Ablaufdiagramm zur Erläuterung des
Testverfahrens zum Testen der synchronen Schal
tung 3 durch die erfindungsgemäße Testschaltung 1.
Nach einem Startschritt S0 kann nach Zurücksetzen eines Feh
lerzählers in einem Schritt S1 durch die Testschaltung 1 die
von dem Testdatenmustergenerator 36 abgegebenen Testdaten ü
ber den aktivierten Datenausgangstreiber 33 und den Datenbus
45 an die zu testende synchrone Schaltung 3 angelegt werden.
In einem Schritt S2 wird ein Datenblock aus der synchronen
Schaltung 3 über den Datenbus 45 und den Dateneingangstreiber
35 der Testschaltung 1 eingelesen, wobei der Datenblock aus n
Datenworten besteht, die jeweils m Bit umfassen.
In einem Schritt S3 erfolgt die Datenverarbeitung des einge
lesenen Datenblocks durch die Testschaltung 1. Die Datenver
arbeitung durch die Testschaltung 1 ist im Detail in Fig. 8
dargestellt.
Nach einem Startschritt S3-0 erfolgt in einem Schritt S3-1
ein bitweiser Datenvergleich des aus der synchronen Schal
tung 3 ausgelesenen Datenblocks mit dem zugehörigen Soll-
Datenblock, der aus den erwarteten Daten besteht. Dabei wer
den die n Datenworte des ausgelesenen Datenblocks in entspre
chenden m Soll-Datenworten durch die Datenvergleichsschaltung
49 verglichen, und in einem Schritt S3-2 erzeugt die Daten
vergleichsschaltung 49 n Differenz- bzw. Fehlerdatenworte,
die über den internen Datenbus 54a in einem Schritt S3-3 in
dem Datenregisterfeld 56 zwischengespeichert werden.
In einem weiteren Schritt S3-4 erfolgt eine erste Fehlerkom
pression durch die erste Fehlerkompressionsschaltung 58. Dabei
werden die in dem Datenregisterfeld zwischengespeicherten
n Fehlerdatenworte zu einem einzigen m Fehlerbit umfassenden
komprimierten Fehlerdatenwort logisch ODER-verknüpft und in
einem Schritt S3-5 in einem Fehlerregister zwischengespei
chert.
In einem weiteren Schritt S3-6 werden die Datenbitgruppen al
ler Fehlerdatenworte mit zugehörigen Datenbits aus einem
Adress-Fehlerregisterfeld ODER-verknüpft und in einem Schritt
53-7 zwischengespeichert.
In einem Schritt S3-8 werden durch die zweite Fehlerkompres
sionsschaltung 60 alle m Fehlerdatenbits des kumulierten Feh
lerdatenwortes zu einem Anzeigedatum durch logische ODER-
Verknüpfung kumuliert bzw. komprimiert.
Das Anzeigedatum wird in einem weiteren Schritt S3-9 durch
die zweite Fehlerkompressionsschaltung an den dritten Eingang
80 des Multiplexers 75 angelegt. Anschließend wird das Unter
programm in einem Schritt S3-10 verlassen.
Wie in Fig. 6 zu sehen, wird nach erfolgter Datenverarbeitung
des eingelesenen Datenblockes im Schritt S3, die n Taktzyklen
andauert, in einem Schritt S4 das durch die zweite Fehlerkom
pressionsschaltung 60 generierte Anzeigedatum, welches an
zeigt, ob der eingelesene Datenblock fehlerfrei ist oder
nicht, über eine Leitung 86 an das Testgerät 2 angelegt.
In einem Schritt S5 wird durch das Testgerät 2 anhand des an
liegenden Anzeigedatums überprüft, ob der eingelesene Daten
block fehlerfrei ist oder nicht. Falls das Anzeigedatum lo
gisch hoch ist und somit anzeigt, daß mindestens ein Daten
fehler in dem eingelesenen Datenblock aufgetreten ist, leitet
das Testgerät 2 in einem Schritt S6 eine Fehleranalyse des
Datenblockes 1 ein.
Fig. 7 zeigt die Fehleranalyse im Detail. Nach einem Start
schritt S6-0 wird die erfindungsgemäße Testschaltung 1 durch
das externe Testgerät 2 in einem Schritt S6-1 in einen Feh
leranalyse-Betriebsmodus versetzt. Anschließend wird in einem
Schritt S6-2 der Dateninhalt des Datenregisterfeldes 56 über
die Leitungen 73 und den Multiplexer 75 ausgelesen, und in
einem Schritt S6-3 wird ein interner Fehlerzähler um die An
zahl der in dem Datenregisterfeld 56 enthaltenen gesetzten
Fehlerbits erhöht. Optional wird in einem Schritt S6-4 eine
Adreßinformation bezüglich der gesetzten Fehlerbits durch das
Testgerät 2 herausgegeben und zwischengespeichert. Anschlie
ßend wird in einem Schritt S6-5 die erfindungsgemäße Test
schaltung 1 von dem Fehleranalysemodus zurück in einen Test
modus versetzt. Daraufhin wird das Unterprogramm in einem
Schritt S6-7 verlassen.
Wie aus Fig. 6 zu erkennen, wird in einem weiteren Schritt S7
überprüft, ob die Anzahl der aufgetretenen Fehler einen
Schwellenwert erreicht hat oder nicht.
Falls der Schwellenwert noch nicht erreicht worden ist, wird
in einem Schritt S8 überprüft, ob ein Testende erreicht wor
den ist oder nicht. Falls der Test noch nicht zu Ende ist,
kehrt der Vorgang zu Schritt S2 zurück, und im umgekehrten
Fall wird in einem Schritt S9 das Fehlerregister ausgelesen.
In einem Schritt S10 überprüft das Testgerät, ob die zu tes
tende Schaltung 3 funktionsfähig ist, d. h. ob die Anzahl der
aufgetretenen Datenfehler innerhalb eines reparierbaren
Schwellenwertes liegt oder nicht. Falls die Anzahl der aufge
tretenen Fehler unterhalb des Schwellenwertes liegt, wird in
einem Schritt S11 angezeigt, daß die zu testende Schaltung 3
funktionsfähig ist und für die Auslieferung freigegeben.
Falls die Anzahl der aufgetretenen Datenfehler den Schwellen
wert überschritten hat, wird die zu testende Schaltung 3 als
nicht funktionsfähig erkannt und in einem Schritt S12 ein
Fehlerprotokoll an das Testgerät ausgegeben. Schließlich wird
das Testverfahren in einem Schritt S13 beendet.
Durch die erfindungsgemäße Testschaltung 1 wird eine Redukti
on der Anforderungen an das Testgerät 2 bezüglich der Daten
bandbreite und der Kanalzahl für jede zu testende Schaltung 3
erreicht. Das Testgerät 2 kann mit einer relativ niedrigen
Taktfrequenz im Vergleich zu dem hochfrequenten Arbeitstakt
des zu testenden Speicherbausteins 3 arbeiten. Dabei erhält
es von der Testschaltung 1 nur ein Rückmeldesignal bzw. An
zeigedatum, welches anzeigt, ob der zuletzt eingelesene Da
tenblock fehlerfrei ist oder nicht. Falls diese komprimierte
Information anzeigt, daß der Datenblock fehlerhaft ist, wird
in einem Fehleranalysemodus genau festgestellt werden, bei
welcher Stelle der Datenfehler aufgetreten ist bzw. welche
Speicherzelle innerhalb des Speicherbausteins 3 defekt ist.
Die Transferfrequenz, mit der das Anzeigedatum von der Feh
lerkompressionsschaltung zu dem Testgerät 2 ist, liegt eben
falls deutlich unter der Arbeitstaktfrequenz des zu testenden
Speicherbausteins 3. Das Datenregisterfeld 56 ermöglicht eine
bitgenaue Fehleranalyse, die bisher nur ohne Komprimierung
mit einem relativ breiten Datenbus zwischen dem Testgerät 2
und dem zu testenden Speicherbaustein 3 möglich war. Das Feh
lerregister erfaßt direkt in dem gesamten Testverlauf die
fehlerhaften Datenbits, wobei das Fehlerregister durch das
Testgerät 2 nur relativ selten ausgelesen werden muß und so
mit eine geringe Bandbreite für die Signalübertragung erfor
derlich ist. Das komprimierte Anzeigedatum bzw. Pass-fail-
Signal ermöglicht ein hochparalleles Testen, wobei lediglich
ein Eingangskanal für jede zu testende Schaltung an dem Test
gerät 2 bei relativ niedriger Datenübertragungsrate vorzuse
hen ist. Die Testschaltung 1 wird vorzugsweise möglichst nahe
an der zu testenden Schaltung 3 angeordnet, so daß die Lei
tungen zur Übertragung der hochfrequenten Steuerdaten und
Adreßsignale möglichst kurz sind und somit relativ unempfind
lich gegenüber Signalstörungen. Die erfindungsgemäße Test
schaltung 1 wird bei einer besonders bevorzugten Ausführungsform
direkt in den zu testenden Speicherbaustein 3 integ
riert.
Die erfindungsgemäße Testschaltung 1 ermöglicht die Verwen
dung relativ einfacher herkömmlicher Testgeräte 2 zum zuver
lässigen Testen von Speicherbausteinen 3, die mit weit höhe
ren Arbeitstaktfrequenzen arbeiten. Dabei ist der schaltungs
technische Aufwand der zusätzlichen Testschaltung 1 relativ
gering.
1
Testschaltung
2
Testgerät
3
zu testende synchrone Schaltung
4
Takteingang
5
Taktleitung
6
Taktleitung
7
Eingang
8
Frequenz-Vervielfachungsschaltung
9
Ausgang
10
Taktsignalleitung
11
Taktausgang
12
Taktleitung
13
Takteingang der synchronen Schaltung (
3
)
14
neuer Eingang
15
neuer Signalbus
16
interner Steuersignalbus
17
Steuereingang
18
Parallel-/Seriellwandler
19
Eingang
20
Auswertelogik
21
Takteingang
22
Taktleitung
23
Ausgang
24
Steuerleitungen
25
Steuerausgang
26
Steuerleitungen
27
Steuereingang der synchronen Schaltung (
3
)
28
Takteingang
29
Taktleitung
30
Ausgang
31
interner Steuerbus
32
Steuereingang
33
Datenausgangstreiber
34
Steuereingang
35
Dateneingangstreiber
36
Testdatengenerator
37
Takteingang
38
Taktleitung
39
Steuereingang
39
a Steuerleitungen
40
interne Steuerleitungen
41
Steuereingang
42
interner Datenbus
42
a Ausgang
43
interner Datenbus
44
Datenausgang
45
Datenbus
46
Dateneingang der synchronen Schaltung (
3
)
47
interner Datenbus
48
Dateneingang
49
Datenvergleichsschaltung
50
Dateneingang
51
Takteingang
52
Taktleitung
53
Datenausgang
54a, b interne Datenbusse
54a, b interne Datenbusse
55
Dateneingang
56
Datenregisterfeld
57
Dateneingang
58
erste Fehlerkompressionsschaltung
59
Dateneingang
60
zweite Fehlerkompressionsschaltung
61
Takteingang
62
Takteingang
63
Takteingang
64
Steuereingang
65
Steuereingang
66
Steuereingang
67
Steuerleitung
68
Steuerleitung
69
Steuerleitung
70
interne Steuerung
71
Takteingang
72
Datenausgang
73
Datenleitungen
74
Multiplexereingang
75
Multiplexer
76
Ausgang
77
Datenleitungen
78
Multiplexereingang
79
Datenleitung
80
Multiplexereingang
81
Steuereingang
82
Steuerleitung
83
Multiplexerausgang
84
Leitungen
85
Ausgang
86
Leitungen
87
Adreßgenerator
88
Eingang
89
Steuerleitungen
90
Steuereingang
91
Adreßsteuerleitungen
92
Ausgang
93
interner Adreßbus
94
Adreßausgang
95
Adreßbus
96
Adreßeingang der synchronen Schaltung (
3
)
97
Demultiplexer
98
Datenregister
99
Steuereingänge
100
Steuereingänge
101
Registerausgänge
102
Datenleitungen
103
Datenleitungen
104
Eingänge
105
ODER-Gatter
106
Ausgänge
107
Datenleitungen
108
Eingänge
109
Flip-Flops
110
Takteingänge
111
Taktleitungen
112
Rücksetzeingänge
113
Rücksetzleitungen
114
Ausgänge
115
Rückkoppelleitungen
116
Eingänge
117
Datenleitungen
118
Eingänge
119
Fehlerregister
120
Registerausgang
121
Ausgangsleitung
122
Steuerleitung
123
Datenleitungen
124
Eingänge
125
ODER-Logik
126
Ausgang
127
Leitung
128
Eingang
129
Flip-Flop
130
Takteingang
131
Taktleitung
132
Rücksetzeingang
133
Rücksetzleitung
134
Ausgang
135
Rückkoppelleitung
136
Eingang
137
Leitung
138
Leitung
139
Flip-Flop
140
Takteingang
141
Taktleitung
142
Ausgang
143
Frequenzteiler
144
Taktleitung
145
Eingang
Claims (13)
1. Testschaltung (1) zum Testen einer synchronen Schaltung
(3), die mit einem Arbeitstaktsignal mit hoher Arbeitstakt
frequenz getaktet wird, mit:
- a) einer Frequenz-Vervielfachungsschaltung (8), die von ei nem externen Testgerät (2) ein Taktsignal empfängt und dessen niedrige Taktfrequenz zur Erzeugung des Arbeitstaktsignals mit einem bestimmten Faktor multipliziert;
- b) einer mit dem Arbeitstaktsignal getakteten Datenver gleichsschaltung (49), die einen von der zu rastender syn chronen Schaltung (3) ausgelesenen Datenblock, der eine be stimmte Anzahl n von jeweils Datenbits umfassenden Daten worten aufweist, empfangt und mit zugehörigen, jeweils m Solldatenbits umfassenden Soll-Datenworten vergleicht und daraus eine entsprechende Anzahl n von jeweils m Fehlerdaten bits umfassenden Fehlerdatenworten erzeugt;
- c) einem Datenregisterfeld (56), das n Datenregister (98) zum Zwischenspeichern der erzeugten Fehlerdatenworte auf weist;
- d) einer ersten Fehlerkompressionsschaltung (58), die die in dem Datenregisterfeld (56) zwischengespeicherten n Fehlerda tenworte zu einem m Fehlerbit umfassenden, komprimierten Feh lerdatenwort logisch ODER-verknüpft, das in einem Fehlerre gister (119) zwischengespeichert wird;
- e) und mit einer zweiten Fahlerkompressionsschaltung (60), die die in dem komprimierten Fehlerdatenwort enthaltenen m Fehlerbits zu einem Anzeigebit logisch ODER-verknüpft, wobei das Anzeigebit an das externe Testgerät (2) mit der niedriger Taktfrequenz abgegeben wird, und anzeigt, ob in dem aus der zu tastenden synchronen Schaltung (3) ausgelesenen Datenblock mindestens ein Datenfehler aufgetreten ist.
- -
2. Testschaltung nach Anspruch 1,
dadurch gekennzeichnet,
daß die Soll-Datenworte durch einen in der Testschaltung (1)
enthaltenen Testdatenmustergenerator (36) erzeugt werden.
3. Testschaltung nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
daß die Datenregister (98) des Datenregisterfeldes (56) über
Datenleitungen (72, 84, 86) zur Fehleranalyse durch das
Testgerät (2) auslesbar sind.
4. Testschaltung nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
daß das Fehlerregister (119) über eine Datenleitung (77) zur
Fehleranalyse durch das Testgerät (2) auslesbar ist.
5. Testschaltung nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
daß die Datenvergleichsschaltung (49) über einen ersten in
ternen Datenbus (54a) mit dem Datenregisterfeld (56) und der
ersten Fehlerkompressionsschaltung (58) verbunden ist, die
über einen zweiten internen Datenbus (54b) an die zweite Feh
lerkompressionsschaltung (60) angeschlossen ist.
6. Testschaltung nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
daß das Datenregisterfeld (56) mehrere Demultiplexer (97) zum
parallelen Einschreiben von an dem internen Datenbus (54) an
liegenden Fehlerdatenworten in die verschiedenen Datenregis
ter (98) aufweist.
7. Testschaltung nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
daß die Datenregister (98) des Datenregisterfeldes (56) pa
rallel ladbare Schieberegister sind, die zur Fehleranalyse an
einem ersten Eingang eines Multiplexers (75) seriell ausles
bar sind.
8. Testschaltung nach Anspruch 7,
dadurch gekennzeichnet,
daß das Fehlerregister (119) der ersten Fehlerkompressions
schaltung (58) ein parallel ladbares Schieberegister ist, das
zur Fehleranalyse an einen zweiten Eingang (78) des Multiple
xers (75) seriell auslesbar ist.
9. Testschaltung nach einem der Ansprüche 7 bis 8,
dadurch gekennzeichnet,
daß das von der zweiten Fehlerkompressionsschaltung (60) er
zeugte Anzeigebit über eine Leitung (79) an einem dritten
Eingang (80) des Multiplexers (75) anliegt.
10. Testschaltung nach einem der Ansprüche 7 bis 9,
dadurch gekennzeichnet,
daß der Multiplexer (75) einen Ausgang (83) aufweist, der mit
dem externen Testgerät (2) verbunden ist.
11. Testschaltung nach einem der Ansprüche 7 bis 10,
dadurch gekennzeichnet,
daß die Testschaltung (1) eine interne Steuerung (70) zur An
steuerung des Datenregisterfeldes (56), der ersten Fehlerkom
pressionsschaltung (58), der zweiten Fehlerkompressionsschal
tung (60) und des Multiplexers (75) aufweist.
12. Testschaltung nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
daß die Testschaltung (1) in der zu testenden synchronen
Schaltung (3) integriert ist.
13. Verwendung der Testschaltung nach einem der vorangehenden
Ansprüche 1 bis 12 zum Testen eines synchronen Speichers.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10122619A DE10122619C1 (de) | 2001-05-10 | 2001-05-10 | Testschaltung zum Testen einer synchronen Schaltung |
US10/140,223 US20030005389A1 (en) | 2001-05-10 | 2002-05-07 | Test circuit for testing a synchronous circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10122619A DE10122619C1 (de) | 2001-05-10 | 2001-05-10 | Testschaltung zum Testen einer synchronen Schaltung |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10122619C1 true DE10122619C1 (de) | 2003-02-13 |
Family
ID=7684221
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10122619A Expired - Fee Related DE10122619C1 (de) | 2001-05-10 | 2001-05-10 | Testschaltung zum Testen einer synchronen Schaltung |
Country Status (2)
Country | Link |
---|---|
US (1) | US20030005389A1 (de) |
DE (1) | DE10122619C1 (de) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10338678A1 (de) * | 2003-08-22 | 2005-03-31 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Testen von zu testenden Schaltungseinheiten |
DE102004036145A1 (de) * | 2004-07-26 | 2006-03-23 | Infineon Technologies Ag | Halbleiterschaltungseinrichtung und System zum Testen einer Halbleitervorrichtung |
DE102005026403B4 (de) * | 2004-10-05 | 2007-12-13 | Verigy (Singapore) Pte. Ltd. | Verfahren zum Liefern von Abtastmustern zu einer elektronischen Vorrichtung |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100630710B1 (ko) * | 2004-11-04 | 2006-10-02 | 삼성전자주식회사 | 다수개의 페일 비트를 검출할 수 있는 반도체 메모리의페일 비트 검출 장치 |
EP1701173B1 (de) * | 2005-03-11 | 2008-08-20 | Verigy (Singapore) Pte. Ltd. | Fehlererkennung in komprimierten Daten |
CN102214123B (zh) * | 2010-04-02 | 2013-12-04 | 广达电脑股份有限公司 | 测试方法及应用其的计算机装置及计算机测试*** |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5640509A (en) * | 1995-10-03 | 1997-06-17 | Intel Corporation | Programmable built-in self-test function for an integrated circuit |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4506364A (en) * | 1982-09-30 | 1985-03-19 | International Business Machines Corporation | Memory address permutation apparatus |
EP0549949B1 (de) * | 1991-12-16 | 1998-03-11 | Nippon Telegraph And Telephone Corporation | Schaltung mit eingebautem Selbsttest |
US5535164A (en) * | 1995-03-03 | 1996-07-09 | International Business Machines Corporation | BIST tester for multiple memories |
US6550023B1 (en) * | 1998-10-19 | 2003-04-15 | Hewlett Packard Development Company, L.P. | On-the-fly memory testing and automatic generation of bitmaps |
US6536003B1 (en) * | 2000-02-08 | 2003-03-18 | Infineon Technologies Ag | Testable read-only memory for data memory redundant logic |
-
2001
- 2001-05-10 DE DE10122619A patent/DE10122619C1/de not_active Expired - Fee Related
-
2002
- 2002-05-07 US US10/140,223 patent/US20030005389A1/en not_active Abandoned
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5640509A (en) * | 1995-10-03 | 1997-06-17 | Intel Corporation | Programmable built-in self-test function for an integrated circuit |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10338678A1 (de) * | 2003-08-22 | 2005-03-31 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Testen von zu testenden Schaltungseinheiten |
DE10338678B4 (de) * | 2003-08-22 | 2006-04-20 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Testen von zu testenden Schaltungseinheiten |
US7228477B2 (en) | 2003-08-22 | 2007-06-05 | Infineon Technologies Ag | Apparatus and method for testing circuit units to be tested |
DE102004036145A1 (de) * | 2004-07-26 | 2006-03-23 | Infineon Technologies Ag | Halbleiterschaltungseinrichtung und System zum Testen einer Halbleitervorrichtung |
US7331005B2 (en) | 2004-07-26 | 2008-02-12 | Infineon Technologies Ag | Semiconductor circuit device and a system for testing a semiconductor apparatus |
DE102005026403B4 (de) * | 2004-10-05 | 2007-12-13 | Verigy (Singapore) Pte. Ltd. | Verfahren zum Liefern von Abtastmustern zu einer elektronischen Vorrichtung |
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Publication number | Publication date |
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US20030005389A1 (en) | 2003-01-02 |
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