DE102005038998A1 - Metalloxidhalbleiter-Bauelement mit verbesserter Abschirmstruktur - Google Patents

Metalloxidhalbleiter-Bauelement mit verbesserter Abschirmstruktur Download PDF

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Abstract

Ein MOS-Bauelement umfasst eine auf einem Substrat ausgebildete Halbleiterschicht, wobei das Substrat eine horizontale Ebene und eine vertikale Richtung senkrecht zu der horizontalen Ebene definiert. Eine erste und eine zweite Source/Drain-Zone sind in der Halbleiterschicht in der Nähe der Oberseite der Halbleiterschicht ausgebildet, wobei die erste und die zweite Source/Drain-Zone im Abstand zueinander angeordnet sind. Ein Gate ist in der Nähe der Oberseite der Halbleiterschicht ausgebildet und ist zumindest teilweise zwischen der ersten und der zweiten Source/Drain-Zone angeordnet. Ein erster dielektrischer Bereich ist in dem MOS-Bauelement ausgebildet, wobei der erste dielektrische Bereich einen Graben definiert, welcher sich von der Oberseite der Halbleiterschicht über eine erste Länge nach unten, in die Halbleiterschicht hinein erstreckt, wobei der erste dielektrische Bereich zwischen der ersten und der zweiten Source/Drain-Zone ausgebildet ist. Das MOS-Bauelement weist ferner eine Abschirmstruktur auf, die hauptsächlich in dem ersten dielektrischen Bereich ausgebildet ist, wobei zumindest ein Teil der Abschirmstruktur angrenzend an eine Bodenwand des ersten dielektrischen Bereichs und/oder eine oder mehrere Seitenwände des ersten dielektrischen Bereichs angeordnet ist.

Description

  • Die vorliegende Erfindung betrifft allgemein Halbleiterbauelemente und bezieht sich spezieller auf ein Diffusionsmetalloxidhalbleiter(DMOS)-Bauelement mit einer verbesserten Abschirmstruktur.
  • Metalloxidhalbleiter(MOS)-Leistungsbauelemente, darunter laterale DMOS-Bauelemente und vertikale DMOS-Bauelemente, werden in vielfältigen Anwendungen genutzt, beispielsweise etwa für Leistungsverstärker in drahtlosen Kommunikationssystemen. Herkömmliche laterale DMOS-Bauelemente zeigen typischerweise eine unerwünschte, durch heiße Ladungsträger induzierte (HCI, hot carrier induced) Qualitätsminderung, die zumindest teilweise auf ionisierte Ladungsträger zurückzuführen ist, welche an einer oberen Grenzfläche zwischen dem Silizium und dem Oxid des Bauelements eingefangen werden. Außerdem weisen laterale DMOS-Bauelemente im Allgemeinen relativ niedrige Durchschlagspannungen im Vergleich zu vertikalen DMOS-Bauelementen auf, und zwar zumindest teilweise aufgrund einer höheren Konzentration des elektrischen Feldes an oder in der Nähe der Oberseite des Bauelements. Vertikale DMOS-Bauelemente zeigen andererseits typischerweise eine geringere Verstärkung, zumindest teilweise aufgrund eines relativ hochohmigen Sourcekontakts und einer erhöhten Rückwirkungskapazität (Crss), welche deutlich die Hochfrequenz-Leistungsfähigkeit (z.B. oberhalb von 1 Gigahertz (GHz)) des Bauelements beeinträchtigen können. Folglich ist das elektrische Verhalten eines vertikalen DMOS im Allgemeinen inakzeptabel, insbesondere für Hochfrequenzanwendungen.
  • Bei vielen Anwendungen, wie beispielsweise Leistungsanwendungen und Anwendungen, in welchen ein hochfrequenter Betrieb gewünscht wird, ist es vorteilhaft, den mit dem MOS-Bauelement verknüpften Einschaltwiderstand zu minimieren. Bei einem lateralen DMOS-Bauelement wird ein reduzierter Einschaltwiderstand typischerweise durch Erhöhung einer Dotierungskonzentration in einem leicht dotierten Drain(LDD)-Bereich des Bauelements erzielt. Da der LDD-Bereich typischerweise in der Nähe der Silizium/Oxid-Grenzfläche des Bauelements ausgebildet ist, verstärkt die Dotierungskonzentration des LDD-Bereichs ebenfalls ungewollt die HCI-Qualitätsminderung bei dem Bauelement, wodurch die Zuverlässigkeit des Bauelements beträchtlich beeinträchtigt wird.
    •
  • Es besteht daher ein Bedarf für ein MOS-Bauelement, das eine verbesserte Leistungsfähigkeit und Zuverlässigkeit zeigt, das nicht an einem oder mehreren der vorstehend erwähnten Nachteile leidet, welche typischerweise herkömmliche MOS-Bauelemente beinträchtigen. Ferner wäre es wünschenswert, wenn ein solches MOS-Bauelement vollständig kompatibel zu der standardmäßigen CMOS-Prozesstechnologie wäre.
  • Die vorliegende Erfindung stellt Verfahren zum Reduzieren des Einschaltwiderstands eines MOS-Bauelements zur Verfügung, ohne dass die HCI-Qualitätsminderung und/oder die Gate/Drain-Kapazität in dem Bauelement wesentlich erhöht wird, wodurch das Hochfrequenzverhalten und die Zuverlässigkeit des Bauelements verbessert werden. Darüber hinaus können die Verfahren gemäß der vorliegenden Erfindung genutzt werden, um ein integriertes Schaltungsbauelement (IC), beispielsweise ein DMOS-Bauelement, unter Nutzung herkömmlicher CMOS-kompatibler Prozesstechnologie herzustellen.
  • Folglich erhöhen sich die Herstellungskosten für das IC-Bauelement nicht wesentlich.
  • Entsprechend einem Aspekt der Erfindung umfasst ein MOS-Bauelement eine auf einem Substrat ausgebildete Halbleiterschicht, wobei das Substrat eine horizontale Ebene und eine vertikale Richtung senkrecht zu der horizontalen Ebene definiert. Eine erste und eine zweite Source/Drain-Zone sind in der Halbleiterschicht in der Nähe einer Oberseite der Halbleiterschicht ausgebildet, wobei die erste und die zweite Source/Drain-Zone im Abstand zueinander angeordnet sind. Ein Gate ist in der Nähe der Oberseite der Halbleiterschicht ausgebildet und ist zumindest teilweise zwischen der ersten und der zweiten Source/Drain-Zone angeordnet. Ein erster dielektrischer Bereich ist in dem MOS-Bauelement ausgebildet, wobei der erste dielektrische Bereich einen Graben definiert, welcher sich von der Oberseite der Halbleiterschicht über eine erste Länge nach unten, in die Halbleiterschicht hinein erstreckt, wobei der erste dielektrische Bereich zwischen der ersten und der zweiten Source/Drain-Zone ausgebildet ist. Das MOS-Bauelement weist ferner eine Abschirmstruktur auf, die hauptsächlich in dem ersten dielektrischen Bereich ausgebildet ist, wobei zumindest ein Teil der Abschirmstruktur angrenzend an eine Bodenwand des ersten dielektrischen Bereichs und/oder eine oder mehrere Seitenwände des ersten dielektrischen Bereichs angeordnet ist. Auf diese Weise zeigt das MOS-Bauelement ein verbessertes elektrisches Verhalten (z.B. einen reduzierten Einschaltwiderstand) und/oder eine verbesserte Zuverlässigkeit (z.B. geringere HCI-Qualitätsminderung, höhere Durchschlagspannung usw.) und ist im Wesentlichen kompatibel mit der standardmäßigen CMOS-Prozesstechnologie.
  • Diese und andere Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden detaillierten Beschreibung beispielhafter Ausführungsformen derselben, welche in Verbindung mit den beigefügten Zeichnungen zu lesen ist, ersichtlich werden. Dabei zeigt:
    •
  • 1 eine Querschnittsansicht, welche zumindest einen Teil eines beispielhaften DMOS-Bauelements darstellt, das gemäß einer veranschaulichenden Ausführungsform der vorliegenden Erfindung ausgebildet ist;
  • 2 eine Querschnittsansicht, welche zumindest einen Teil eines beispielhaften DMOS-Bauelements darstellt, das gemäß einer zweiten Ausführungsform der vorliegenden Erfindung ausgebildet ist;
  • 3 eine Querschnittsansicht, welche zumindest einen Teil eines beispielhaften DMOS-Bauelements darstellt, das gemäß einer dritten Ausführungsform der vorliegenden Erfindung ausgebildet ist;
  • 4 eine Querschnittsansicht, welche zumindest einen Teil eines beispielhaften DMOS-Bauelements darstellt, das gemäß einer vierten Ausführungsform der vorliegenden Erfindung ausgebildet ist;
  • 5 eine Querschnittsansicht, welche zumindest einen Teil eines beispielhaften DMOS-Bauelements darstellt, das gemäß einer fünften Ausführungsform der vorliegenden Erfindung ausgebildet ist; und die
  • 6A–6E Querschnittsansichten, welche Schritte in einem beispielhaften Halbleiterfabrikationsprozess darstellen, welcher zur Ausbildung des in 1 gezeigten beispielhaften DMOS-Bauelements genutzt werden kann.
  • Die vorliegende Erfindung soll hier im Zusammenhang mit einer beispielhaften CMOS-Halbleiterfabrikationstechnologie beschrieben werden, die zur Ausbildung von DMOS-Transistoren wie auch anderer Bauelemente und/oder Schaltungen geeignet ist. Es sollte jedoch erkannt werden, dass die vorliegende Erfindung nicht auf die Herstellung dieses oder irgendeines anderen bestimmten Bauelements oder einer bestimmten Schaltung beschränkt ist. Vielmehr ist die Erfindung allgemeiner auf ein MOS-Bauelement anwendbar, welches eine neuartige Abschirmstruktur umfasst, die vorteilhafterweise das elektrische Verhalten (z.B. reduzierter Einschaltwiderstand) und/oder die Zuverlässigkeit (z.B. höhere Durchschlagspannung) des Bauelements verbessert, ohne wesentlich HCI-Qualitätsminderungseffekte zu verstärken und/oder die Gate/Drain-Kapazität in dem Bauelement zu erhöhen.
  • Obgleich Ausführungsbeispiele der vorliegenden Erfindung vorliegend im Zusammenhang mit einem N-Kanal-MOS-Bauelement beschrieben werden, versteht es sich für Fachleute auf dem Gebiet, dass ein P-Kanal-MOS-Bauelement einfach durch Ersetzen der für die N-Kanal-Ausführungsform angegebenen durch entgegengesetzte Polaritäten ausgebildet werden könnte und dass die Verfahren und Vorteile der vorliegenden Erfindung analog für die alternative Ausführungsform gelten werden. Darüber hinaus sollte verstanden werden, dass die verschiedenen, in den beigefügten Figuren gezeigten Schichten und/oder Gebiete möglicherweise nicht maßstabsgerecht gezeichnet sind und dass der einfacheren Erklärung halber eine oder mehrere Halbleiterschichten und/oder -gebiete einer Art, wie sie üblicherweise in solchen Strukturen einer integrierten Schaltung genutzt werden, möglicherweise in einer gegebenen Figur nicht explizit gezeigt sind. Dies bedeutet nicht, dass die nicht explizit gezeigte(n) Halbleiterschicht(en) und/oder Gebiet(e) in der tatsächlichen Struktur der integrierten Schaltung weggelassen sind.
  • 1 stellt eine Querschnittsansicht zumindest eines Teils eines Halbleiterwafers dar, in welchem die Verfahren der vorliegenden Erfindung realisiert sind. Der Wafer enthält ein beispielhaftes DMOS-Bauelement 100, das auf einem Halbleitersubstrat 102 ausgebildet ist. Das Substrat 102 ist üblicherweise aus einkristallinem Silizium ausgebildet, obgleich alternative Materialien genutzt werden können, wie beispielsweise, aber nicht ausschließlich, Germanium (Ge), Galliumarsenid (GaAs) usw. Außerdem kann das Substrat 102 modifiziert worden sein, durch Zugabe eines Fremdstoffs oder Dotierstoffs, beispielsweise durch einen Diffusions- oder Implantationsschritt, um die Leitfähigkeit des Materials zu ändern (z.B. n-leitend oder p-leitend). In einer bevorzugten Ausführungsform der Erfindung ist das Substrat 102 p-leitend, mit starker Dotierung, was oft mit einer Bezeichnung "+" dargestellt wird, und kann somit als ein p+-Substrat bezeichnet werden.
  • Der Begriff "Halbleiterschicht", wie er möglicherweise vorliegend verwendet wird, bezieht sich auf ein beliebiges Halbleitermaterial, auf welchem und/oder in welchem andere Materialien ausgebildet werden können. Die Halbleiterschicht kann auf dem Substrat 102 ausgebildet sein und kann eine einzelne Schicht umfassen, wie beispielsweise eine epitaktische Schicht 104, oder sie kann mehrere Schichten umfassen, wie beispielsweise eine Ladungsausgleichsschicht 106 und die auf der Ladungsausgleichsschicht ausgebildete epitaktische Schicht. Der Begriff "Wafer" wird oft synonym zu dem Begriff "Siliziumkörper" verwendet, da typischerweise Silizium als das den Wafer umfassende Halbleitermaterial verwendet wird. Es sollte erkannt werden, dass, obgleich die vorliegende Erfindung vorliegend unter Nutzung eines Teils eines Halbleiterwafers dargestellt wird, der Begriff "Wafer" einen Mehr-Chip-Wafer, einen Einzel-Chip-Wafer oder irgendeine andere Anordnung von Halbleitermaterial umfassen kann, auf oder in welchem ein Schaltungselement ausgebildet werden kann.
  • Die epitaktische Schicht 104 ist vorzugsweise mit einem n-Fremdstoff (z.B. Phosphor, Arsen usw.) in einem bekannten Konzentrationsgrad wie beispielsweise etwa 1015 bis etwa 1017 Atomen pro Kubikzentimeter dotiert, um die Leitfähigkeit des Materials selektiv wie gewünscht zu ändern. Die epitaktische Schicht 104 weist allgemein eine im Wesentlichen gleichmäßige Dotierung auf, was vorteilhaft ist, um abrupte Abstufungen des Dotierungsgrades zu vermeiden, welche zu einem erhöhten elektrischen Spitzenfeld in bestimmten Bereichen des Bauelements führen können. Alternativ kann die Schicht 104 als eine diffundierte n-Schicht, beispielsweise unter Nutzung eines herkömmlichen Diffusionsprozesses, ausgebildet werden. Die Ladungsausgleichsschicht 106 ist vorzugsweise leicht mit einem p-Fremdstoff (z.B. Bor) dotiert, mit einer Dotierungskonzentration von etwa 1019 bis etwa 3 × 1015 Atomen pro Kubikzentimeter, obgleich die Erfindung nicht auf irgendeine bestimmte Dotierungskonzentration eingeschränkt ist. Folglich kann die Schicht 106 vorliegend als eine p-Schicht bezeichnet werden. Die p-Schicht 106, falls diese genutzt wird, dient dazu, zumindest einen Teil der Ladung in der epitaktischen Schicht 104 zu kompensieren.
  • Das beispielhafte DMOS-Bauelement 100 weist ferner eine Source-Zone 110 und eine Drain-Zone 108 auf, die in der epitaktischen Schicht 104, beispielsweise durch einen Implantations- oder Diffusionsprozess, ausgebildet sind. Die Source- und die Drain-Zone sind vorzugsweise dotiert, beispielsweise durch einen Implantationsprozess, und zwar mit einem Fremdstoff (z.B. Bor, Phosphor usw.) in einem bekannten Konzentrationsgrad, um die Leitfähigkeit des Materials selektiv wie gewünscht zu ändern. Vorzugsweise wird der Source- und der Drain-Zone 110, 108 eine Leitfähigkeit zugeordnet, die der Leitfähigkeit des Substrats 102 entgegengesetzt ist, sodass aktive Bereiche in dem Bauelement ausgebildet werden können. In einer bevorzugten Ausführungsform der Erfindung sind die Source- und die Drain-Zone 110, 108 n-leitend. Es sollte außerdem erkannt werden, dass im Falle eines einfachen MOS-Bauelements, da das MOS-Bauelement vom Wesen her symmetrisch und somit bidirektional ist, die Zuordnung der Bezeichnungen Source und Drain in dem MOS-Bauelement im Wesentlichen willkürlich ist. Daher können die Source- und die Drain-Zone im Allgemeinen als erste bzw. zweite Source/Drain-Zone bezeichnet werden, wobei "Source/Drain" in diesem Zusammenhang eine Source-Zone oder eine Drain-Zone bezeichnet.
  • Ein niederohmiger elektrischer Pfad (z.B. von weniger als 10 Ohm pro Quadrat) kann zwischen der Source-Zone 110 und dem Substrat 102 bereitgestellt werden, beispielsweise etwa durch Ausbildung eines oder mehrerer so genannter Grabensinker 122 durch die epitaktische Schicht 104 und die p-Schicht 106 sowie zumindest teilweise durch das Substrat 102 hindurch. Der Grabensinker 122 kann in herkömmlicher Weise ausgebildet werden, beispielsweise etwa durch Ausbildung einer oder mehrerer Öffnungen in der epitaktischen Schicht 104 (z.B. durch photolithographisches Strukturieren und Ätzen), um das Substrat 102 freizulegen, und Ausbildung eines elektrisch leitfähigen Materials 124 (z.B. dotierten Polysiliziums) auf zumindest einer oder auf mehreren Seitenwänden und/oder einer Bodenwand der Öffnung, beispielsweise unter Nutzung eines Grabenauffüllungsprozesses, wie für Fachleute auf dem Gebiet verständlich sein wird. Bei einer bevorzugten Ausführungsform der Erfindung ist das leitfähige Material 124 p-leitend. Ein mittlerer Teil 126 des Grabensinkers 122 umfasst vorzugsweise ebenfalls ein leitfähiges Material (z.B. dotiertes Polysilizium, Metall usw.), obgleich auch ein nicht-leitfähiges Material (z.B. Siliziumdioxid) genutzt werden kann, welches in diesem Fall dazu dienen kann, dem Grabensinker 122 eine strukturelle Festigkeit zu verleihen. Alternativ kann der Grabensinker 122 einen diffundierten Sinker umfassen, welcher in herkömmlicher Weise ausgebildet werden kann, beispielsweise durch Dotierung der Oberseite des Wafers 100 mit einer starken vorläufigen Abscheidung eines Fremdstoffes (z.B. Bor) oder Implantation eines Ionenimplantationsstoffes in sehr hoher Dosis, welcher dann bei hoher Temperatur nach unten, zu dem Substrat 102 hin getrieben wird.
  • Die Source-Zone 110 in dem beispielhaften DMOS-Bauelement 100 ist vorzugsweise in einem in der epitaktischen Schicht 104 ausgebildeten Rumpfbereich 112 ausgebildet. Der Rumpfbereich 112 ist vorzugsweise in der Nähe der Oberseite der epitaktischen Schicht 104 ausgebildet und kann sich seitlich über die Source-Zone 110 hinaus erstrecken. Der Rumpfbereich 112 ist vorzugsweise dotiert, beispielsweise mit Hilfe eines herkömmlichen Implantationsschritts, und zwar mit einem Fremdstoff in einem bekannten Konzentrationsgrad, um die Leitfähigkeit des Materials selektiv wie gewünscht zu ändern. Vorzugsweise ist dem Rumpfbereich 112 eine Leitfähigkeit zugeordnet, die der Leitfähigkeit der Source-Zone 110 entgegengesetzt ist. In einer bevorzugten Ausführungsform der Erfindung ist der Rumpfbereich 112 p-leitend und kann daher als ein p-Rumpfbereich bezeichnet werden.
  • Das beispielhafte DMOS-Bauelement 100 weist einen ersten dielektrischen Bereich 120 und einen zweiten dielektrischen Bereich 121 auf, wobei die dielektrischen Bereiche jeweils einen Graben bilden, der sich von der Oberseite der epitaktischen Schicht 104 aus über eine bestimmte Länge nach unten, in die epitaktische Schicht hinein erstreckt. Der erste dielektrische Bereich 120 erstreckt sich über eine erste Länge in die epitaktische Schicht 104 hinein, und der zweite dielektrische Bereich 121 erstreckt sich über eine zweite Länge in die epitaktische Schicht hinein, wobei die erste Länge größer als die zweite Länge ist. Obgleich zumindest eine der Source-Zone 110 am nächsten liegende Seitenwand des zweiten dielektrischen Bereichs 121 vorzugsweise im Wesentlichen orthogonal zu einer Ebene des Substrats 102 ist, wie gezeigt ist, ist die Gestalt des zweiten dielektrischen Bereichs nicht auf die in der Figur gezeigte beschränkt. Beispielsweise können eine oder mehrere Seitenwände des zweiten dielektrischen Bereichs 121 V-förmig sein. Der zweite dielektrische Bereich 121, welcher ein Oxid (z.B. Siliziumdioxid) oder ein anderes geeignetes isolierendes Material (z.B. Siliziumnitrid usw.) umfassen kann, ist vorzugsweise zwischen der Source- und der Drain-Zone 110, 108 ausgebildet.
  • Das DMOS-Bauelement 100 weist ferner ein Gate 116 auf, das in der Nähe der Oberseite der epitaktischen Schicht 104 und zumindest teilweise zwischen der Drain- und der Source-Zone 108, 110 ausgebildet ist. Bei der in 1 gezeigten beispielhaften Ausführungsform ist das Gate 116 im Wesentlichen vertikal in dem zweiten dielektrischen Bereich 121 angeordnet, obgleich alternative Anordnungen für das Gate erfindungsgemäß in Erwägung gezogen werden, von denen einige später detaillierter beschrieben werden. Das Gate 116 ist vorzugsweise angrenzend an zumindest einen Teil einer Seitenwand und/oder einer Bodenwand des zweiten dielektrischen Bereichs 121 in der Nähe der Source-Zone 110 und des p-Rumpfbereichs 112 ausgebildet. Das Gate 116 kann auf einer Oxidschicht ausgebildet werden, die auf den Seitenwänden und/oder der Bodenwand des zweiten dielektrischen Bereichs 121, beispielsweise unter Nutzung eines Oxidationsprozesses, ausgebildet ist. Die Oxidschicht, welche als Gate-Oxid bezeichnet werden kann, isoliert das Gate 116 elektrisch zumindest von der umgebenden epitaktischen Schicht 104.
  • Das Gate 116 ist vorzugsweise aus einem elektrisch leitfähigen Material, beispielsweise etwa Polysiliziummaterial, ausgebildet, obgleich geeignete alternative Materialien (z.B. Metall usw.) in ähnlicher Weise verwendet werden können. Ein Widerstand des Gate 116 kann reduziert werden, indem auf das Gate eine (nicht gezeigte) Silizidschicht aufgebracht wird, welche besonders vorteilhaft für den Einsatz bei bestimmten Hochfrequenzanwendungen sein kann. In Abhängigkeit davon, ob das Gate 116 auf einer Seitenwand oder auf dem Boden des zweiten dielektrischen Bereichs 121 ausgebildet ist, wird eine maximale Breite des Gate 116 durch eine Tiefe bzw. Breite des ersten dielektrischen Bereichs bestimmt sein, wie für Fachleute auf dem Gebiet offensichtlich sein wird. Der zweite dielektrische Bereich 121 ist mit einem Oxid (z.B. Siliziumdioxid) oder einem alternativen isolierenden Material gefüllt, und zwar in solcher Weise, dass der zweite dielektrische Bereich im Wesentlichen eben zu der Oberseite der epitaktischen Schicht 104 ist.
  • Die Ausbildung des Gate 116 in dem zweiten dielektrischen Bereich 121 führt im Wesentlichen zur Ausbildung einer RESURF(REduced SURface Field, Feld mit reduzierter Oberfläche)-Struktur. RESURF stellt ein allgemein bekanntes Verfahren dar, das bei der Gestaltung von Hochvolt-Bauelementen mit geringem Einschaltwiderstand angewandt wird. Grundsätzlich werden durch den RESURF-Effekt die Potentiallinien des elektrischen Feldes in dem Bauelement hauptsächlich unter einem Feldoxidabschnitt des Bauelements in einer lateralen Richtung zur Drain-Zone 108 hin verteilt. Dies führt zu einer optimaleren Aufspreizung der Potentiallinien beim Durchschlag im Vergleich zu einem Bauelement, bei dem RESURF nicht genutzt wird, wodurch eine Durchschlagspannung des Bauelements erhöht wird. Somit kann eine höhere Dotierungskonzentration an Fremdstoffen (z.B. etwa 1017 Atome pro Kubikzentimeter) in einem Bereich der epitaktischen Schicht 104 in der Nähe des p-Rumpfbereichs 112 genutzt werden, wodurch der Einschaltwiderstand des Bauelements reduziert wird, und zwar ohne Abstriche bei der Durchschlagspannung.
  • Ein Kanalbereich 128 wird in dem p-Rumpfbereich 112 in der Nähe des Gate 116 ausgebildet, und zwar hauptsächlich durch Elektronen, die sich durch die Wirkung eines an das Gate angelegten positiven Potentials sammeln. Eine isolierende Schicht, vorzugsweise ein Oxid, die zwischen dem Gate 116 und der/den Seitenwand/wänden und/oder der Bodenwand des zweiten dielektrischen Bereichs 121 ausgebildet ist, dient dazu, eine elektrische Isolation zwischen dem Gate und der Source-Zone sowie dem p-Rumpfbereich 110, 112 bereitzustellen. Diese isolierende Schicht kann vorliegend als eine Gate-Oxid-Schicht bezeichnet werden. Der p-Rumpfbereich 112 kann ferner eine Anreicherungszone 114 umfassen, die aus einem p-leitenden Material besteht. Die Anreicherungszone 114 ist vorzugsweise in der Nähe der Oberseite der epitaktischen Schicht 104 ausgebildet und ist zwischen der Source-Zone 110 und dem Grabensinker 122 angeordnet, um eine niederohmige (z.B. weniger als etwa 10 Ohm pro Quadrat) elektrische Verbindung zwischen der Source-Zone 110 und dem Grabensinker 122 bereitzustellen.
  • Gemäß einem Aspekt der vorliegenden Erfindung weist das beispielhafte DMOS-Bauelement 100 eine Gatefeld-Blindplatte 118 auf, die zumindest teilweise in dem in dem DMOS-Bauelement ausgebildeten ersten dielektrischen Bereich 120 angeordnet ist. Es sollte verstanden werden, dass die Gatefeld-Blindplatte 118 ein Beispiel dafür darstellt, was vorliegend allgemeiner als eine Abschirmstruktur bezeichnet wird. Der erste dielektrische Bereich 120 ist nicht auf die in der Figur gezeigte spezielle Gestalt und/oder Konfiguration beschränkt. Beispielsweise kann der erste dielektrische Bereich 120 einen Graben mit V-förmigen Seitenwänden umfassen, der oft als eine V-Nut bezeichnet wird. Der erste dielektrische Bereich 120, welcher ein Oxid (z.B. Siliziumdioxid) oder ein anderes geeignetes isolierendes Material (z.B. Siliziumnitrid usw.) umfassen kann, ist vorzugsweise zwischen der Drain-Zone 108 und dem zweiten dielektrischen Bereich 121 ausgebildet. Obgleich nicht gezeigt, ist die Gatefeld-Blindplatte 118 in dem beispielhaften DMOS-Bauelement 100 vorzugsweise elektrisch mit der Source-Zone 110 verbunden (d. h. zusammengeschaltet), beispielsweise durch Ausbildung einer leitfähigen Schicht (z.B. Aluminium usw.) zwischen der Gatefeld-Blindplatte und der Source-Zone.
  • Die Gatefeld-Blindplatte 118 ist im Wesentlichen vertikal in dem ersten dielektrischen Bereich angeordnet, wobei die Gatefeld-Blindplatte vorzugsweise auf zumindest einem Abschnitt einer Seitenwand und/oder dem Boden des ersten dielektrischen Bereichs, nächstliegend der Source-Zone 120, ausgebildet wird. Der erste dielektrische Bereich 120 wird dann mit einem Oxid (z.B. Siliziumdioxid) oder einem alternativen isolierenden Material aufgefüllt, und zwar in solcher Weise, dass der erste dielektrische Bereich im Wesentlichen eben zu der Oberseite der epitaktischen Schicht 104 ist. Die Gatefeld-Blindplatte 118 wird aus einem elektrisch leitfähigen Material ausgebildet, beispielsweise etwa Polysiliziummaterial, obgleich geeignete alternative Materialien (z.B. Metalle usw.) in ähnlicher Weise verwendet werden können. In Abhängigkeit davon, ob die Gatefeld-Blindplatte 118 auf der Seitenwand oder dem Boden des ersten dielektrischen Bereichs 120 ausgebildet ist, wird eine maximale Breite der Gatefeld-Blindplatte durch eine Tiefe bzw. eine Breite des ersten dielektrischen Bereichs bestimmt, wie für Fachleute auf dem Gebiet verständlich sein wird. Die Gatefeld-Blindplatte 118 ist vorzugsweise von dem Gate 116 beabstandet und vorzugsweise im Wesentlichen nicht-überlappend in Bezug auf das Gate angeordnet.
  • Die Gatefeld-Blindplatte 118 bildet, ebenso wie das Gate 116, wenn sie entsprechend den Verfahren der vorliegenden Erfindung konfiguriert ist, vorteilhafterweise eine RESURF-Struktur, welche die Feldpotentiallinien in dem DMOS-Bauelement 100 vorteilhaft weiter verteilt, wodurch die Durchschlagspannung des Bauelements weiter erhöht wird. Dadurch ist es möglich, die Dotierungskonzentration des p-Rumpfbereichs 112 unterhalb der Source-Zone 110 zu erhöhen, wodurch der Einschaltwiderstand des Bauelements ohne Abstriche in Bezug auf die Durchschlagspannung reduziert wird. Ein (nicht gezeigter) lokaler Dotierungsbereich kann außerdem in dem DMOS-Bauelement 100 hauptsächlich unterhalb des zweiten dielektrischen Bereichs 121 und sich von der Bodenwand des zweiten dielektrischen Bereichs nach unten bis in etwa eine Tiefe der Gatefeld-Blindplatte 118 erstreckend ausgebildet werden. Der lokale Dotierungsbereich, welcher unter Nutzung eines Implantations- und Diffusionsprozesses ausgebildet werden kann, kann einen Dotierungsgrad aufweisen, der deutlich höher als jener der umgebenden epitaktischen Schicht 104 ist, sodass der Einschaltwiderstand des DMOS-Bauelements weiter reduziert wird. Der Dotierungsgrad des lokalen Dotierungsbereichs braucht nicht gleichmäßig zu sein, sondern kann praktisch abgestuft sein, sodass sich der Dotierungsgrad in dem lokalen Dotierungsbereich in Funktion eines von der Gatefeld-Blindplatte 118 aus gemessenen Abstands und sich im Wesentlichen seitlich zu dem Gate 116 hin erstreckend erhöht.
  • Zumindest teilweise aufgrund der neuartigen Konfiguration der Gatefeld-Blindplatte 118 schützt die Gatefeld-Blindplatte das Gate 116, indem sie die Source-Zone 110 elektrisch von einer hohen Spannung isoliert, die in einem Ausschaltzustand des DMOS-Bauelements 100 erzeugt wird. Darüber hinaus reduziert die Gatefeld-Blindplatte 118 eine Gate/Drain-Kapazität des DMOS-Bauelements, sodass das Hochfrequenzverhalten des Bauelements vorteilhaft verbessert wird. Durch Regulierung der Gestalt und/oder Anordnung der Gatefeld-Blindplatte 118 in dem DMOS-Bauelement 100 können gewünschte Bereiche in dem Bauelement vorteilhaft gegen hohe elektrische Felddichten geschützt werden, welche ansonsten zu einem Durchschlag des Bauelements führen könnten. Die vorliegende Erfindung schlägt verschiedene alternative Anordnungen für die Gatefeld-Blindplatte vor, wie sie nachstehend in Verbindung mit den 2–5 beschrieben werden sollen.
  • In einer bevorzugten Ausführungsform der Erfindung kann die Gatefeld-Blindplatte 118 gleichzeitig mit dem Gate 116 in dem gleichen Prozessschritt ausgebildet werden. Eine Dicke des isolierenden Materials (z.B. Siliziumdioxid) unterhalb des Gate 116 und der Gatefeld-Blindplatte 118, welches oft als Gate-Oxid bezeichnet wird, kann im Wesentlichen gleich sein, obgleich in Erwägung gezogen wird, dass die Dicken des Gate-Oxids unter dem Gate und der Gatefeld-Blindplatte genauso gut unterschiedlich sein können. In einer bevorzugten Ausführungsform der Erfindung beträgt die Dicke des Gate-Oxids unter dem Gate 116 etwa 200 Ångström bis etwa 500 Ångström und die Gate-Oxid-Dicke unter der Gatefeld-Blindplatte 118 beträgt etwa 200 Ångström bis etwa 4000 Ångström. Ferner können die Größe und die Gestalt der Gatefeld-Blindplatte 118 in Bezug auf das Gate 116 im Wesentlichen die gleichen sein. Es sollte jedoch erkannt werden, dass das Gate 116 und die Gatefeld-Blindplatte 118 nicht auf die gezeigte exakte Größe und/oder Gestalt beschränkt sind, sondern in praktisch beliebiger Konfiguration ausgebildet sein können, wie für Fachleute auf dem Gebiet verständlich sein wird.
  • Obgleich nicht gezeigt, können auf einer Oberseite des beispielhaften DMOS-Bauelements 100 Drain- und Gatekontakte zum Bereitstellen einer elektrischen Verbindung zu der Drain-Zone 108 bzw. dem Gate 116 ausgebildet sein. Der Drainkontakt wird über zumindest einem Teil der Drain-Zone 108 ausgebildet, und der Gatekontakt kann oberhalb des Gate 116 oder an einer anderen Stelle auf der Oberseite des Bauelements ausgebildet werden, wie für Fachleute auf dem Gebiet verständlich sein wird. Analog kann eine elektrische Verbindung zu der Source-Zone 110 über einen Sourcekontakt hergestellt werden, der auf der Oberseite des Bauelements ausgebildet wird. Alternativ wird eine Verbindung zu der Source-Zone 110 vorzugsweise über eine Unterseite des Substrats 102 hergestellt, da der Grabensinker 122 einen relativ niederohmigen elektrischen Pfad zwischen der Source-Zone 110 und dem Substrat 102 bereitstellt, wie zuvor erklärt worden ist.
  • 2 stellt eine Querschnittsansicht eines beispielhaften DMOS-Bauelements 200 dar, das entsprechend einer zweiten Ausführungsform der Erfindung ausgebildet ist. Das beispielhafte DMOS-Bauelement 200 ist ähnlich dem in 1 dargestellten DMOS-Bauelement 100 beschaffen, außer dass ein einziger dielektrischer Bereich 220 in dem Bauelement ausgebildet ist und das DMOS-Bauelement 200 ein Gate 216 aufweist, welches lateral auf einer Oberseite des Bauelements ausgebildet ist, wie später detaillierter beschrieben werden soll.
  • Wie das in 1 dargestellte beispielhafte DMOS-Bauelement 100 umfasst das DMOS-Bauelement 200 vorzugsweise ein Substrat 202 mit einer ersten Leitfähigkeit, vorzugsweise p-leitend, sowie eine epitaktische Schicht 204 mit einer zweiten, der ersten Leitfähigkeit entgegengesetzten Leitfähigkeit, vorzugsweise n-leitend, welche auf dem Substrat ausgebildet ist. Optional kann zwischen dem Substrat 202 und der epitaktischen Schicht 204 eine leicht dotierte p-Schicht 206 ausgebildet sein, um eine Ladung der epitaktischen Schicht, wie zuvor erklärt, zu kompensieren. Das beispielhafte DMOS-Bauelement 200 weist ferner eine Source-Zone 210 und eine Drain-Zone 208 auf, die in der epitaktischen Schicht 204, beispielsweise durch einen Implantations- oder Diffusionsprozess, ausgebildet sind. Die Source- und die Drain-Zone sind vorzugsweise mit einem Fremdstoff (z.B. Bor, Phosphor usw.) in einem bekannten Konzentrationsgrad dotiert, um die Leitfähigkeit des Materials selektiv wie gewünscht zu ändern. Vorzugsweise ist der Source- und der Drain-Zone 210, 208 eine Leitfähigkeit zugeordnet, welche der Leitfähigkeit des Substrats 202 entgegengesetzt ist. Bei einer bevorzugten Ausführungsform der Erfindung sind die Source- und die Drain-Zone 210, 208 n-leitend.
  • Ein oder mehrere Grabensinker 224 sind vorzugsweise durch die epitaktische Schicht 204 und die p-Schicht 206 sowie zumindest teilweise durch das Substrat 202 hindurch ausgebildet. Der Grabensinker 224, welcher auf eine herkömmliche Weise ausgebildet werden kann, stellt eine niederohmige elektrische Verbindung (z.B. weniger als etwa ein Ohm pro Quadrat) zwischen der Source-Zone 210 und dem Substrat 202 bereit. Auf zumindest einer oder auf mehreren Seitenwänden und/oder einer Bodenwand des Grabensinkers 224 ist ein elektrisch leitfähiges Material 226 (z.B. dotiertes Polysilizium, Metall usw.) ausgebildet. Bei einer bevorzugten Ausführungsform der Erfindung ist das leitfähige Material 226 p-leitend. Ein mittlerer Teil 228 des Grabensinkers 224 umfasst vorzugsweise ebenfalls ein leitfähiges Material (z.B. dotiertes Polysilizium, Metall usw.), obgleich auch ein nicht-leitendes Material (z.B. Siliziumdioxid) genutzt werden kann.
  • Die Source-Zone 210 ist in dem beispielhaften DMOS-Bauelement 200 in einem Rumpfbereich 212 ausgebildet, welcher in der epitaktischen Schicht 204 beispielsweise mit Hilfe eines herkömmlichen Implantations- und Diffusionsprozesses ausgebildet wird. Der Rumpfbereich 212 ist vorzugsweise in der Nähe einer Oberseite der epitaktischen Schicht 204 benachbart der Source-Zone 210 angeordnet und erstreckt sich seitlich in eine Richtung gegenüberliegend der Drain-Zone 208. Der Rumpfbereich 212 ist vorzugsweise dotiert, beispielsweise durch einen herkömmlichen Implantationsschritt, und zwar mit einem Fremdstoff in einem bekannten Konzentrationsgrad, um die Leitfähigkeit des Materials selektiv wie gewünscht zu ändern. Dem Rumpfbereich 212 ist bevorzugt eine Leitfähigkeit zugeordnet, welche einer Leitfähigkeit der Source-Zone 210 entgegengesetzt ist. In einer bevorzugten Ausführungsform der Erfindung ist der Rumpfbereich 212 p-leitend und kann daher als ein p-Rumpfbereich bezeichnet werden. Der p-Rumpfbereich 212 kann außerdem eine Anreicherungszone 214, vorzugsweise p-leitend, umfassen, die in der Nähe der Oberseite der epitaktischen Schicht 204 zwischen der Source-Zone 210 und dem Grabensinker 224 ausgebildet ist. Die Anreicherungszone 214 bietet eine niederohmige elektrische Verbindung zwischen der Source-Zone 210 und dem Grabensinker 224.
  • Ein Kanalbereich 209 wird in dem p-Rumpfbereich 212 in der Nähe einer Oberseite des beispielhaften DMOS-Bauelements 200 direkt unterhalb einer Grenzfläche zwischen der epitaktischen Schicht 204, die typischerweise aus Silizium ausgebildet ist, und einer isolierenden Schicht 222, die bei einer bevorzugten Ausführungsform aus einem Oxid ausgebildet ist (z.B. Siliziumdioxid (SiO2) usw.), ausgebildet. Diese Grenzfläche kann somit als eine Silizium/Oxid-Grenzfläche bezeichnet werden. Der Kanalbereich 209 wird zumindest teilweise unterhalb und angrenzend an die Source-Zone 210, ausgebildet. Der Kanalbereich 209 kann aus einem Material ausgebildet sein, welches die gleiche Leitfähigkeit wie das Substrat aufweist, bei dem beispielhaften Bauelement vorzugsweise p-leitend, und kann zumindest einen Teil des p-Rumpfbereichs 212 umfassen. Das Gate 216 in dem DMOS-Bauelement 200 ist oberhalb zumindest eines Teils des Kanalbereichs 209 und in der Nähe der Silizium/Oxid-Grenzfläche des Bauelements ausgebildet. Das Gate 216 kann beispielsweise aus Polysiliziummaterial ausgebildet sein, obgleich alternative geeignete Materialien (z.B. Metall) in ähnlicher Weise genutzt werden können. Die isolierende Schicht 222, die unter dem Gate 216 ausgebildet ist, wird oft als Gate-Oxid bezeichnet, wie für Fachleute auf dem Gebiet verständlich sein wird.
  • Im Gegensatz zu dem Gate 116 bei dem in 1 dargestellten beispielhaften DMOS-Bauelement 100, welches in einer im Wesentlichen vertikalen Anordnung in einem dielektrischen Graben ausgebildet war, ist das Gate 216 des beispielhaften DMOS-Bauelements 200 oberhalb des Kanalbereichs 209 auf der Oberseite des Bauelements in einer im Wesentlichen horizontalen Anordnung ausgebildet. Dementsprechend ist das Gate 216 nicht als RESURF-Struktur in dem DMOS-Bauelement 200 konfiguriert. Obgleich nicht gezeigt, kann das Gate 216 stattdessen derart konfiguriert sein, dass zumindest ein Teil des Gate lateral oberhalb des Kanalbereichs 209 ausgebildet ist und zumindest ein Teil des Gate im Wesentlichen vertikal in einem in der epitaktischen Schicht 204 des Bauelements 200 ausgebildeten dielektrischen Bereich ausgebildet ist, wodurch die Vorteile einer lateralen und einer vertikalen Gatestruktur kombiniert werden.
  • Eine Gatefeld-Blindplatte 218 ist vorzugsweise in dem DMOS-Bauelement 200 ausgebildet, beispielsweise etwa in einer mit der Anordnung der Gatefeld-Blindplatte des DMOS-Bauelements 100 aus 1 übereinstimmenden Weise. Wie zuvor angemerkt, ist die Gatefeld-Blindplatte 218 ein Beispiel dafür, was vorliegend allgemeiner als eine Abschirmstruktur bezeichnet wird. Die Gatefeld-Blindplatte 218 in dem beispielhaften DMOS-Bauelement 200 ist im Wesentlichen vertikal in dem dielektrischen Bereich 220 ausgebildet. Der dielektrische Bereich 220 ist in der Nähe der Oberseite der epitaktischen Schicht 204 und zwischen der Drain-Zone 208 und dem p-Rumpfbereich 212 ausgebildet. Die Gatefeld-Blindplatte 218 ist vorzugsweise auf zumindest einem Teil einer Seitenwand und/oder dem Boden des dielektrischen Bereichs 220 nächstliegend der Source-Zone 210 ausgebildet. Die Gatefeld-Blindplatte 218 ist aus einem elektrisch leitfähigen Material wie beispielsweise Polysilizium ausgebildet, obgleich geeignete alternative Materialien (z.B. Metall usw.) in ähnlicher Weise genutzt werden können.
  • Die Gatefeld-Blindplatte 218 bildet, wenn sie entsprechend den Verfahren der vorliegenden Erfindung konfiguriert ist, vorteilhafterweise eine RESURF-Struktur, welche vorteilhafterweise die Potentiallinien des elektrischen Feldes in dem DMOS-Bauelement 200 weiter verteilt, wodurch eine Durchbruchspannung des Bauelements erhöht wird. Dadurch wird es möglich, die Dotierungskonzentration des p-Rumpfbereichs 212 unter der Source-Zone 210 zu erhöhen, sodass der Einschaltwiderstand des Bauelements ohne Abstriche bei der Durchbruchspannung reduziert wird. Zumindest teilweise aufgrund der neuartigen Konfiguration der Gatefeld-Blindplatte 218 schützt die Gatefeld-Blindplatte das Gate 216, indem sie die Source-Zone 210 elektrisch von hohen Spannungen isoliert, die in einem Ausschaltzustand des DMOS-Bauelements 200 erzeugt werden. Darüber hinaus reduziert die Gatefeld-Blindplatte 218 eine Kapazität des DMOS-Bauelements, sodass das Hochfrequenzverhalten des Bauelements vorteilhaft verbessert wird. Durch Regulierung der Gestalt und/oder Anordnung der Gatefeld-Blindplatte 218 in dem DMOS-Bauelement 200 können gewünschte Bereiche in dem Bauelement vorteilhaft gegen hohe elektrische Felddichten geschützt werden, die ansonsten zum Durchschlag des Bauelements führen könnten.
  • Obgleich nicht gezeigt, kann zumindest ein Teil der Gatefeld-Blindplatte 218 lateral ausgebildet sein, beispielsweise auf einer isolierenden Schicht, welche eine Verlängerung der isolierenden Schicht 222 darstellen kann, die auf der Oberseite des DMOS-Bauelements 200 ausgebildet ist, wobei die Gatefeld-Blindplatte 218 sich zu dem Gate 216 hin erstreckt und von dem Gate beabstandet ist. Zudem kann zumindest ein Teil der Gatefeld-Blindplatte 218 lateral in dem dielektrischen Bereich 220 angeordnet sein, beispielsweise etwa auf einer Bodenwand des dielektrischen Bereichs. Auf diese Weise können die Potentiallinien des elektrischen Feldes in dem DMOS-Bauelement 200 vorteilhaft wie gewünscht verteilt werden, um eine erhöhte Durchbruchspannung zur Verfügung zu stellen und die Zuverlässigkeit des Bauelements zu verbessern.
  • 3 stellt eine Querschnittsansicht dar, welche ein beispielhaftes DMOS-Bauelement 300 veranschaulicht, das entsprechend einer dritten Ausführungsform der Erfindung ausgebildet ist. Das DMOS-Bauelement 300 ist im Wesentlichen mit dem in 2 gezeigten DMOS-Bauelement 200 identisch, außer dass die n-leitende epitaktische Schicht durch eine p-leitende epitaktische Schicht 304 ersetzt ist, die auf einem p-leitenden Substrat 302 ausgebildet ist. Die Drain- und die Source-Zone 308 bzw. 310, welche n-leitend sind, sind in der epitaktischen Schicht 304 in der Nähe einer Oberseite der epitaktischen Schicht ausgebildet, beispielsweise etwa unter Verwendung eines Implantations- und Diffusionsprozesses, wie für Fachleute auf dem Gebiet verständlich sein wird. Ein dielektrischer Bereich 312 ist in der epitaktischen Schicht 304 in der Nähe der Oberseite der epitaktischen Schicht und zwischen der Drain- und der Source-Zone 308, 310 ausgebildet. Eine Gatefeld-Blindplatte 314 ist in dem dielektrischen Bereich 312 in im Wesentlichen vertikaler Weise übereinstimmend mit der Anordnung der in 2 dargestellten Gatefeld-Blindplatte 218 angeordnet.
  • Das beispielhafte DMOS-Bauelement 300 weist ein Gate 316 auf, das im Wesentlichen lateral auf der Oberseite der epitaktischen Schicht 304 ausgebildet ist, wobei das Gate zwischen der Drain- und der Source-Zone 308, 310 angeordnet ist. Das Gate 316 ist zumindest teilweise oberhalb eines vorzugsweise p-leitenden Rumpfbereichs 318 ausgebildet. Der p-Rumpfbereich 318 ist vorzugsweise in der epitaktischen Schicht 304 in der Nähe der Oberseite der epitaktischen Schicht zwischen dem dielektrischen Bereich 312 und zumindest teilweise unterhalb der Source-Zone 310 ausgebildet. Ein lokal leicht dotierter Drain(LDD)-Bereich 306 ist, vorzugsweise n-leitend, in der epitaktischen Schicht 304 ausgebildet, beispielsweise durch einen Implantations- und Diffusionsprozess. Der LDD-Bereich 306 erstreckt sich im Wesentlichen lateral in der epitaktischen Schicht 304, beispielsweise von der Drain-Zone 308 zu der Source-Zone 310, wobei der LDD-Bereich zumindest einen Teil der Drain-Zone 308 und den dielektrischen Bereich 312 umgibt und an dem p-Rumpfbereich 318 in der Nähe der Oberseite der epitaktischen Schicht 304 endet.
  • 4 ist eine Querschnittsansicht, die ein entsprechend einer vierten Ausführungsform der Erfindung ausgebildetes, beispielhaftes DMOS-Bauelement 400 darstellt. Das beispielhafte DMOS-Bauelement 400 gleicht im Wesentlichen den zuvor in Verbindung mit den 1–3 beschriebenen DMOS-Bauelementen, bis auf die Anordnung eines Gate 412 und einer Gatefeld-Blindplatte 414 in dem Bauelement. Speziell umfasst das DMOS-Bauelement 400 vorzugsweise einen dielektrischen Bereich 410, der in einem epitaktischen Bereich 404 des Bauelements in der Nähe der Oberseite der epitaktischen Schicht ausgebildet ist. Wie die dielektrischen Bereiche 120 und 121 bei dem DMOS-Bauelement 100 aus 1 definiert der dielektrische Bereich 410 vorzugsweise einen Graben, der sich von der Oberseite der epitaktischen Schicht 404 aus über eine gewünschte Länge durch die epitaktische Schicht hindurch nach unten erstreckt. In Abhängigkeit von der Art und Weise, in welcher die Gatefeld-Blindplatte 414 in dem dielektrischen Bereich 410 angeordnet ist, wird eine Tiefe oder eine Breite des dielektrischen Bereichs in der epitaktischen Schicht 404 eine maximale Breite der Gatefeld-Blindplatte 414 bestimmen. Die Drain- und die Source-Zone 406 bzw. 408 sind in der epitaktischen Schicht 404 in der Nähe der Oberseite der epitaktischen Schicht ausgebildet. Der dielektrische Bereich 410 ist zwischen der Drain- und der Source-Zone 406, 408 ausgebildet.
  • Wie aus der Figur ersichtlich ist, sind das Gate 412 und die Gatefeld-Blindplatte 414 in dem beispielhaften DMOS-Bauelement 400 in dem gleichen dielektrischen Bereich 410 ausgebildet. Das Gate 412 ist vorzugsweise im Wesentlichen vertikal in dem dielektrischen Bereich 410 ausgebildet, beispielsweise etwa auf einer der Source-Zone 408 nächstliegenden Seitenwand des dielektrischen Bereichs. Die Gatefeld-Blindplatte 414 ist vorzugsweise im Wesentlichen horizontal (z.B. parallel zu einer Ebene der Oberseite der epitaktischen Schicht 404) in dem dielektrischen Bereich 410 ausgebildet, beispielsweise etwa auf einer Bodenwand des dielektrischen Bereichs. Das Gate 412 ist von der Gatefeld-Blindplatte 414 beabstandet und überlappt die Gatefeld-Blindplatte vorzugsweise nicht.
  • Bei einer fünften Ausführungsform der Erfindung, die in 5 dargestellt ist, umfasst ein beispielhaftes DMOS- Bauelement 500 einen ersten dielektrischen Bereich 510 sowie einen zweiten dielektrischen Bereich 512, die in einer epitaktischen Schicht 504 in der Nähe einer Oberseite der epitaktischen Schicht ausgebildet sind. Jeder der dielektrischen Bereiche 510, 512, der erste und der zweite, welche ein Oxid (z.B. Siliziumdioxid) umfassen können, definiert vorzugsweise einen Graben, der sich von der Oberseite der epitaktischen Schicht 504 über eine gewünschte Länge durch die epitaktische Schicht hindurch nach unten erstreckt. Der erste dielektrische Bereich 510 ist bis zu einer ersten Tiefe in der epitaktischen Schicht 504 ausgebildet und der zweite dielektrische Bereich 512 ist bis zu einer zweiten Tiefe in der epitaktischen Schicht ausgebildet, wobei die erste Tiefe größer als die zweite Tiefe ist.
  • Das beispielhafte DMOS-Bauelement 500 umfasst ein Gate 514, das im Wesentlichen vertikal in dem zweiten dielektrischen Bereich 512 ausgebildet ist, beispielsweise etwa auf einer der Source-Zone 508 nächstliegenden Seitenwand des zweiten dielektrischen Bereichs, sowie eine Gatefeld-Blindplatte 516. Obgleich nicht gezeigt, kann sich zumindest ein Teil des Gate 514 lateral auf einer Bodenwand des zweiten dielektrischen Bereichs 512 und/oder auf der Oberseite der epitaktischen Schicht 504 erstrecken. Die Gatefeld-Blindplatte 516 ist vorzugsweise derart ausgebildet, dass zumindest ein Teil der Gatefeld-Blindplatte im wesentlichen vertikal in dem ersten dielektrischen Bereich 510 ausgebildet ist, beispielsweise etwa auf einer dem zweiten dielektrischen Bereich 512 nächstliegenden Seitenwand des ersten dielektrischen Bereichs, und dass zumindest ein Teil der Gatefeld-Blindplatte im Wesentlichen lateral in dem zweiten dielektrischen Bereich ausgebildet ist, beispielsweise etwa auf der Bodenwand des zweiten dielektrischen Bereichs. Auf diese Weise überlappt die Gatefeld-Blindplatte 516 eine Ecke zwischen dem ersten und dem zweiten dielektrischen Bereich 510, 512. Obgleich nicht gezeigt, kann sich zumindest ein Teil der Gatefeld-Blindplatte 516 lateral auf einer Bodenwand des ersten dielektrischen Bereichs 510 erstrecken. Das Gate 514 und die Gatefeld-Blindplatte 516 sind voneinander beabstandet. Der erste und der zweite dielektrische Bereich 510, 512 werden dann mit einem Oxid (z.B. Siliziumdioxid) oder einem alternativen isolierenden Material aufgefüllt, und zwar in solcher Weise, dass der erste und der zweite dielektrische Bereich im Wesentlichen eben mit der Oberseite der epitaktischen Schicht 504 sind.
  • Es sollte verstanden werden, dass die Formen des ersten und zweiten dielektrischen Bereichs 510, 512 nicht auf die gezeigten speziellen Konfigurationen eingeschränkt sind. Dies gilt für alle vorliegend beschriebenen Ausführungsformen der vorliegenden Erfindung. Beispielsweise können bei einer (nicht gezeigten) alternativen Ausführungsform der erste und der zweite dielektrische Bereich 510, 512 derart konfiguriert sein, dass ein sanfterer Übergang zwischen der ersten und der zweiten Tiefe gegeben ist, wodurch Diskontinuitäten in der Verteilung des elektrischen Feldes bei dem beispielhaften DMOS-Bauelement 500 eliminiert oder wesentlich reduziert werden. Die jeweiligen Konturen des ersten und des zweiten dielektrischen Bereichs 510, 512 und die Form und/oder Anordnung der Gatefeld-Blindplatte 516 als auch des Gate 514 in den dielektrischen Bereichen kann genutzt werden, um auf einzigartige Weise in dem DMOS-Bauelement 500 einen RESURF-Effekt wie gewünscht zu regulieren, wie zuvor erklärt worden ist, wodurch die Zuverlässigkeit und/oder Leistungsfähigkeit des Bauelements verbessert wird.
  • Die 6A bis 6E stellen Schritte in einem beispielhaften Verfahren dar, welches genutzt werden kann, um das in 1 gezeigte beispielhafte DMOS-Bauelement entsprechend einer Ausführungsform der vorliegenden Erfindung auszubilden. Das beispielhafte Verfahren wird im Zusammenhang mit einer herkömmlichen, CMOS-kompatiblen Halbleiterfabrikations- Prozesstechnologie beschrieben. Es sollte verstanden werden, dass die Erfindung nicht auf dieses oder irgendein spezielles Verfahren zur Herstellung des Bauelements beschränkt ist. Wie bereits angemerkt ist es möglich, dass die verschiedenen Schichten und/oder Bereiche, die in den Figuren gezeigt sind, nicht maßstabsgerecht gezeichnet sind und dass bestimmte Halbleiterschichten zur Erleichterung der Erklärung weggelassen sind.
  • Nehmen wir Bezug auf 6A, so ist zumindest ein Teil eines beispielhaften Halbleiterwafers 600 gezeigt, in welchem die Verfahren der vorliegenden Erfindung realisiert werden können. Der Wafer 600 umfasst vorzugsweise ein Substrat 602 und eine Ladungsausgleichsschicht 606, die auf dem Substrat ausgebildet ist. Das Substrat 602 ist vorzugsweise ein p+-Substrat mit einer hohen Leitfähigkeit, obgleich alternativ ein n+-Substrat genutzt werden könnte. Wie für Fachleute auf dem Gebiet verständlich sein wird, kann ein p+-Substrat ausgebildet werden, indem dem Substratmaterial ein p-Fremdstoff oder Dotierstoff (z.B. Bor) in einer gewünschten Konzentration (z.B. etwa 5 × 1018 bis etwa 5 × 1019 Atome pro Kubikzentimeter) zugesetzt wird, beispielsweise durch einen Diffusions- oder Implantationsschritt, um die Leitfähigkeit des Materials wie gewünscht zu ändern. Analog stellt die Ladungsausgleichsschicht 606 vorzugsweise eine p-Schicht mit einer Leitfähigkeit dar, die geringer als die Leitfähigkeit des Substrats ist, mit beispielsweise etwa 1014 bis etwa 3 × 1015 Atomen pro Kubikzentimeter. Eine epitaktische Schicht 604 wird dann vorzugsweise auf der gesamten Oberfläche des Wafers 600 aufgewachsen. Die epitaktische Schicht 604 kann ebenfalls durch Zugabe eines p-Fremdstoffs modifiziert werden. Eine Durchbruchspannung der resultierenden Transistorstruktur wird zumindest teilweise durch die Dicke und die Fremdstoffkonzentration der epitaktischen Schicht 604 bestimmt.
  • Der Wafer 600 weist ferner einen Grabensinker 608 zum Bereitstellen einer niederohmigen elektrischen Verbindung zwischen dem Substrat 602 und einer Oberseite der epitaktischen Schicht 604 auf. Der Grabensinker 608 kann ausgebildet werden, indem beispielsweise eine Öffnung in der Oberseite des Wafers 600 erzeugt wird, welche den Grabensinker bestimmt. Die Öffnung kann durch Abscheiden einer (nicht gezeigten) Fotolackschicht auf der Oberseite des Wafers 600 und unter Nutzung eines herkömmlichen photolithographischen Strukturierungsschritts, gefolgt von einem Ätzschritt zum Entfernen unerwünschter Teile des Wafers, ausgebildet werden. Die Öffnung wird vorzugsweise durch die epitaktische Schicht 604 und die p-Schicht 606 hindurch ausgebildet (z.B. unter Nutzung des reaktiven Ionenätzens (RIE), Trockenätzens usw.), um das Substrat 602 freizulegen. Danach wird ein leitfähiges Material 610 auf den Seitenwänden und einer Bodenwand des Grabens 608 abgeschieden, und zwar beispielsweise unter Nutzung eines Abscheidungsprozesses. Das leitfähige Material 610 wird vorzugsweise unter Nutzung eines Implantationsschrittes dotiert. Während des Implantationsschrittes wird vorzugsweise ein p-Fremdstoff (z.B. Bor) in einem vorgegebenen Konzentrationsgrad genutzt. Ein zweites leitfähiges Material 612, beispielsweise etwa dotiertes Polysilizium, Metall (z.B. Aluminium) usw. wird dann in der Grabenöffnung derart abgeschieden, dass es die Öffnung im Wesentlichen ausfüllt. Das leitfähige Material in der Öffnung bildet eine leitfähige Durchkontaktierung durch die epitaktische Schicht 604 und die p-Schicht 606 hindurch und stellt einen im Wesentlichen niederohmigen elektrischen Pfad zwischen dem Substrat 602 und der Oberseite des Wafers 600 bereit.
  • 6B stellt die Ausbildung eines Grabens 618 in der epitaktischen Schicht 604 des Wafers 600 dar. Der Graben 618 wird letztendlich genutzt, um den ersten dielektrischen Bereich 120 des in 1 gezeigten beispielhaften DMOS- Bauelements 100 auszubilden. Der Graben 618 kann ausgebildet werden, indem zunächst eine Schicht aus Fotolack 616 auf der Oberseite des Wafers 600 abgeschieden wird und ein herkömmlicher photolithographischer Strukturierungs- und Ätzschritt genutzt wird, um eine Öffnung 614 in der Fotolackschicht zu bestimmen. Die Fotolackschicht 616 fungiert als Maske, um gewünschte Abschnitte des Wafers 600 während des nachfolgenden Ätzens des Wafers zu schützen. Ein Ätzschritt (z.B. unter Nutzung von RIE, Trockenätzung, Nassätzung usw.) wird dann genutzt, um unerwünschte Abschnitte des Wafers, die nicht durch die Fotolackschicht 616 geschützt sind, zu entfernen. Der Graben 618 wird vorzugsweise auf einer Länge d1 durch die epitaktische Schicht 604 hindurch ausgebildet.
  • Bezug nehmend auf die 6C und 6D wird nach Ausbildung des Grabens 618 in der epitaktischen Schicht 604 eine Fotolackschicht 616 auf der Oberseite des Wafers 600 abgeschieden, mit einer Öffnung 620 in dieser, welche durch einen herkömmlichen Strukturierungs- und Ätzprozess ausgebildet werden kann, wobei diese breiter als die Öffnung 614 ist, die für die Definition des Grabens 618 genutzt wurde. Ein Ätzschritt (z.B. RIE, Trockenätzen, Nassätzen usw.) wird dann genutzt, um Abschnitte des Wafers 600, die nicht durch die Fotolackschicht 616 geschützt sind, zu entfernen. Der erste Graben 618 wird tiefer in die epitaktische Schicht 604 hinein geätzt und ein zweiter Graben 622 wird in der epitaktischen Schicht ausgebildet. Der zweite Graben 622 wird vorzugsweise auf einer Länge d2 durch die epitaktische Schicht 604 hindurch ausgebildet, welche im Wesentlichen gleich einer vertikalen Tiefe des Gate 116 des in 1 gezeigten beispielhaften DMOS-Bauelements 100 ist. Der Graben 618 wird über eine Länge d3 durch die epitaktische Schicht 604 hindurch ausgebildet, welche im Wesentlichen gleich einer vertikalen Tiefe der Gatefeld-Blindplatte 118 des DMOS-Bauelements 100 ist, wobei die Länge d3 gleich der Summe der Längen d1 und d2 ist.
  • Wie in 6E dargestellt ist, wird in der epitaktischen Schicht 604 des Wafers 600 vorzugsweise ein Rumpfbereich 634, etwa durch Implantation eines p-Fremdstoffes (z.B. Bor) in die epitaktische Schicht hinein, gefolgt von einem Diffusionsschritt, ausgebildet. Eine Source-Zone 626 wird danach in zumindest einem Teil des Rumpfbereichs 634 in der Nähe der Oberseite des Wafers 600 zwischen dem zweiten Graben 622 und dem Grabensinker 608 ausgebildet. Die Source-Zone 626 kann durch Diffusion oder Implantation eines n-Fremdstoffes 628 (z.B. Phosphor oder Arsen) in einem bekannten Konzentrationsgrad in den Rumpfbereich 634 hinein ausgebildet werden. Analog wird eine Drain-Zone 624 in der epitaktischen Schicht 604 in der Nähe der Oberseite des Wafers 600 und angrenzend an den Graben 618 ausgebildet. Die Drain-Zone 624 kann durch Diffusion oder Implantation eines n-Fremdstoffes 628 in einem bekannten Konzentrationsgrad in die epitaktische Schicht 604 hinein ausgebildet werden.
  • Eine Schicht aus Oxid (z.B. Siliziumdioxid) oder einem alternativen isolierenden Material (z.B. Siliziumnitrid) wird vorzugsweise auf den Seitenwänden und Bodenwänden der Gräben 618 und 622 aufgewachsen. Diese Oxidschicht wird ein Gate 630 und eine Gatefeld-Blindplatte 632, die auf Seitenwänden der Gräben 622 bzw. 618 ausgebildet werden, von dem aktiven Bereich des resultierenden DMOS-Bauelements elektrisch isolieren. Das Gate 630 und die Gatefeld-Blindplatte 632 werden vorzugsweise zum Beispiel durch Abscheidung von Polysilizium auf zumindest den der Source-Zone 626 nächstliegenden Seitenwänden der Gräben 622, 618 ausgebildet, worauf ein Ätzschritt folgt, um das Gate und die Gatefeld-Blindplatte wie gewünscht zu definieren.
  • Das DMOS-Bauelement der vorliegenden Erfindung kann in einer integrierten Schaltung implementiert werden. Beim Ausbilden integrierter Schaltungen werden auf einer Oberfläche eines Halbleiterwafers typischerweise in einem sich wiederholenden Muster eine Mehrzahl von identischen Chips hergestellt. Jeder Chip enthält ein Bauelement wie vorliegend beschrieben und kann andere Strukturen oder Schaltungen enthalten. Die einzelnen Chips werden von dem Wafer abgetrennt oder vereinzelt, wonach sie als integrierte Schaltung montiert werden. Dem Fachmann wird bekannt sein, wie Wafer zu vereinzeln sind und Chips zu montieren sind, um integrierte Schaltungen zu erzeugen. Derart hergestellte integrierte Schaltungen werden als Teil der vorliegenden Erfindung betrachtet.
  • Obgleich vorliegend beispielhafte Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben worden sind, versteht es sich, dass die Erfindung nicht auf genau diese Ausführungsformen begrenzt ist und dass verschiedene andere Änderungen und Modifikationen an diesen von einem Fachmann vorgenommen werden können, ohne dass vom Schutzumfang der anhängenden Ansprüche abgewichen wird.

Claims (10)

  1. Metalloxidhalbleiter(MOS)-Bauelement (100; 200; 300; 400; 500), umfassend: eine auf einem Substrat ausgebildete Halbleiterschicht (104; 204; 304; 404; 504), wobei das Substrat eine horizontale Ebene und eine vertikale Richtung senkrecht zu der horizontalen Ebene definiert; eine erste und eine zweite Source/Drain-Zone (108, 110; 208, 210; 308, 310; 406, 408; 506, 508) die in der Halbleiterschicht in der Nähe der Oberseite der Halbleiterschicht ausgebildet sind, wobei die erste und die zweite Source/Drain-Zone im Abstand zueinander angeordnet sind; ein Gate (116; 216; 316; 412; 514), das in der Nähe der Oberseite der Halbleiterschicht ausgebildet ist und zumindest teilweise zwischen der ersten und der zweiten Source/Drain-Zone angeordnet ist; einen ersten dielektrischen Bereich (120; 220; 312; 410; 510), der einen Graben definiert, welcher sich von der Oberseite der Halbleiterschicht über eine erste Länge nach unten, in die Halbleiterschicht hinein erstreckt, wobei der erste dielektrische Bereich zwischen der ersten und der zweiten Source/Drain-Zone ausgebildet ist; und eine Abschirmstruktur (118; 218; 314; 414; 516), die im Wesentlichen in dem ersten dielektrischen Bereich ausgebildet ist, wobei zumindest ein Teil der Abschirmstruktur angrenzend an zumindest entweder eine Bodenwand des ersten dielektrischen Bereichs oder zumindest eine Seitenwand des ersten dielektrischen Bereichs angeordnet ist.
  2. Bauelement nach Anspruch 1, wobei zumindest ein Teil des Gate auf einer Seitenwand des ersten dielektrischen Bereichs in der Nähe der zweiten Source/Drain-Zone ausgebildet ist und zumindest ein Teil der Abschirmstruktur auf der Bodenwand des ersten dielektrischen Bereichs ausgebildet ist, wobei die Abschirmstruktur von dem Gate beabstandet ist.
  3. Bauelement nach Anspruch 1, wobei zumindest ein Teil des Gate im Wesentlichen vertikal in dem ersten dielektrischen Bereich angeordnet ist und zumindest ein Teil des Gate oberhalb der Oberseite der Halbleiterschicht ausgebildet ist und sich im Wesentlichen lateral zu der zweiten Source/Drain-Zone hin erstreckt.
  4. Bauelement nach Anspruch 1, wobei zumindest ein Teil der Abschirmstruktur im Wesentlichen vertikal in dem ersten dielektrischen Bereich angeordnet ist und zumindest ein Teil der Abschirmstruktur oberhalb der Oberseite der Halbleiterschicht ausgebildet ist und sich im Wesentlichen lateral zu der zweiten Source/Drain-Zone hin erstreckt.
  5. Bauelement nach Anspruch 1, welches ferner eine zweite Halbleiterschicht (106; 206) mit einer zweiten Art von Leitfähigkeit umfasst, die zwischen der Halbleiterschicht und dem Substrat angeordnet ist, wobei die Halbleiterschicht eine erste Dotierungskonzentration aufweist und die zweite Halbleiterschicht eine zweite Dotierungskonzentration aufweist, wobei die erste Dotierungskonzentration im Wesentlichen gleich der zweiten Dotierungskonzentration ist, sodass im Wesentlichen ein Ladungsgleichgewicht zwischen der Halbleiterschicht und der zweiten Halbleiterschicht besteht.
  6. Bauelement nach Anspruch 1, welches ferner einen zweiten dielektrischen Bereich (121; 512) umfasst, der einen Graben definiert, welcher sich von einer Oberseite der Halbleiterschicht über eine zweite Länge durch die Halbleiterschicht hindurch nach unten erstreckt, und zwar von der Oberseite der Halbleiterschicht aus gemessen, wobei der zweite dielektrische Bereich in der Nähe des ersten dielektrischen Bereichs zwischen dem ersten dielektrischen Bereich und der zweiten Source/Drain-Zone ausgebildet ist, wobei die zweite Länge kürzer als die erste Länge ist, wobei das Gate im Wesentlichen vertikal in dem zweiten dielektrischen Bereich angeordnet ist, wobei zumindest ein Teil des Gate auf einer Seitenwand des zweiten dielektrischen Bereichs ausgebildet ist.
  7. Bauelement nach Anspruch 1, welches ferner einen lokalen Dotierungsbereich (306) umfasst, welcher in der Halbleiterschicht in der Nähe der Abschirmstruktur und unter zumindest einem Teil des Gate ausgebildet ist, wobei der lokale Dotierungsbereich einen Dotierungsgrad aufweist, der im Vergleich zu einem Dotierungsgrad der Halbleiterschicht höher ist.
  8. Bauelement nach Anspruch 7, wobei der Dotierungsgrad in dem lokalen Dotierungsbereich sich in Funktion eines Abstands, gemessen von der Abschirmstruktur und sich im Wesentlichen seitlich zum Gate hin erstreckend, erhöht.
  9. Integrierte Schaltung, die zumindest ein Metalloxidhalbleiter(MOS)-Bauelement umfasst, wobei das mindestens eine MOS-Bauelement umfasst: eine auf einem Substrat ausgebildete Halbleiterschicht (104; 204; 304; 404; 504), wobei das Substrat eine horizontale Ebene und eine vertikale Richtung senkrecht zu der horizontalen Ebene definiert; eine erste und eine zweite Source/Drain-Zone (108, 110; 208, 210; 308, 310; 406, 408; 506, 508) die in der Halbleiterschicht in der Nähe der Oberseite der Halbleiterschicht ausgebildet sind, wobei die erste und die zweite Source/Drain-Zone im Abstand zueinander angeordnet sind; ein Gate (116; 216; 316; 412; 514), das in der Nähe der Oberseite der Halbleiterschicht ausgebildet ist und zumindest teilweise zwischen der ersten und der zweiten Source/Drain-Zone angeordnet ist; einen ersten dielektrischen Bereich (120; 220; 312; 410; 510), der einen Graben definiert, welcher sich von der Oberseite der Halbleiterschicht über eine erste Länge nach unten, in die Halbleiterschicht hinein erstreckt, wobei der erste dielektrische Bereich zwischen der ersten und der zweiten Source/Drain-Zone ausgebildet ist; und eine Abschirmstruktur (118; 218; 314; 414; 516), die im Wesentlichen in dem ersten dielektrischen Bereich ausgebildet ist, wobei zumindest ein Teil der Abschirmstruktur angrenzend an zumindest entweder eine Bodenwand des ersten dielektrischen Bereichs oder zumindest eine Seitenwand des ersten dielektrischen Bereichs angeordnet ist.
  10. Verfahren zum Ausbilden eines Metalloxidhalbleiter-Bauelements, wobei das Verfahren folgende Schritte umfasst: Ausbilden einer Halbleiterschicht auf einem Substrat, wobei das Substrat eine horizontale Ebene und eine vertikale Richtung senkrecht zu der horizontalen Ebene definiert; Ausbilden einer ersten und einer zweiten Source/Drain-Zone in der Halbleiterschicht in der Nähe der Oberseite der Halbleiterschicht, wobei die erste und die zweite Source/Drain-Zone im Abstand zueinander angeordnet werden; Ausbilden eines Gate in der Nähe der Oberseite der Halbleiterschicht und zumindest teilweise zwischen der ersten und der zweiten Source/Drain-Zone angeordnet; Ausbilden eines ersten dielektrischen Bereichs, der einen Graben definiert, welcher sich von der Oberseite der Halbleiterschicht über eine erste Länge nach unten, in die Halbleiterschicht hinein erstreckt, wobei der erste dielektrische Bereich zwischen der ersten und der zweiten Source/Drain-Zone ausgebildet wird; und Ausbilden einer Abschirmstruktur im Wesentlichen in dem ersten dielektrischen Bereich, wobei zumindest ein Teil der Abschirmstruktur angrenzend an zumindest entweder eine Bodenwand des ersten dielektrischen Bereichs oder zumindest eine Seitenwand des ersten dielektrischen Bereichs angeordnet wird.
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0314390D0 (en) * 2003-06-20 2003-07-23 Koninkl Philips Electronics Nv Trench field effect transistor structure
GB0407363D0 (en) * 2004-03-31 2004-05-05 Koninkl Philips Electronics Nv Trench semiconductor device and method of manufacturing it
US7061057B2 (en) * 2004-06-16 2006-06-13 Cree Microwave, Llc Laterally diffused MOS transistor having N+ source contact to N-doped substrate
JP2009531850A (ja) * 2006-03-28 2009-09-03 エヌエックスピー ビー ヴィ トレンチゲート半導体装置及びその製造方法
JP5092285B2 (ja) * 2006-06-01 2012-12-05 富士電機株式会社 半導体装置および半導体装置の製造方法
US7319256B1 (en) * 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7952145B2 (en) 2007-02-20 2011-05-31 Texas Instruments Lehigh Valley Incorporated MOS transistor device in common source configuration
JP5385679B2 (ja) * 2008-05-16 2014-01-08 旭化成エレクトロニクス株式会社 横方向半導体デバイスおよびその製造方法
US7872305B2 (en) * 2008-06-26 2011-01-18 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a nitride layer therein
JP5769915B2 (ja) * 2009-04-24 2015-08-26 ルネサスエレクトロニクス株式会社 半導体装置
US8174070B2 (en) * 2009-12-02 2012-05-08 Alpha And Omega Semiconductor Incorporated Dual channel trench LDMOS transistors and BCD process with deep trench isolation
US8547162B2 (en) * 2009-12-23 2013-10-01 Texas Instruments Incorporated Integration of MOSFETs in a source-down configuration
US20110148376A1 (en) * 2009-12-23 2011-06-23 Texas Instruments Incorporated Mosfet with gate pull-down
US8643070B2 (en) * 2010-12-08 2014-02-04 Shu-Ming Chang Chip package and method for forming the same
US9159828B2 (en) * 2011-04-27 2015-10-13 Alpha And Omega Semiconductor Incorporated Top drain LDMOS
US8816476B2 (en) 2011-04-27 2014-08-26 Alpha & Omega Semiconductor Corporation Through silicon via processing techniques for lateral double-diffused MOSFETS
KR101076565B1 (ko) * 2011-05-17 2011-10-24 권의필 고집적 ｍｏｓ 디바이스 및 그 제조방법
JP2013069861A (ja) 2011-09-22 2013-04-18 Toshiba Corp 半導体装置
US8518764B2 (en) * 2011-10-24 2013-08-27 Freescale Semiconductor, Inc. Semiconductor structure having a through substrate via (TSV) and method for forming
CN102364682B (zh) * 2011-10-28 2016-02-03 上海华虹宏力半导体制造有限公司 垂直双扩散mos晶体管测试结构及形成方法、测试方法
CN103367444A (zh) * 2012-03-30 2013-10-23 万国半导体股份有限公司 顶部漏极横向扩散金属氧化物半导体
US8823096B2 (en) * 2012-06-01 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical power MOSFET and methods for forming the same
CN106549052B (zh) * 2015-09-17 2021-05-25 联华电子股份有限公司 横向扩散金属氧化物半导体晶体管及其制作方法
JP6706330B2 (ja) * 2016-01-18 2020-06-03 日本テキサス・インスツルメンツ合同会社 金属充填ディープソースコンタクトを備えたパワーｍｏｓｆｅｔ
US10109574B1 (en) * 2017-04-04 2018-10-23 Texas Instruments Incorporated Structure and method for improving high voltage breakdown reliability of a microelectronic device
US10068965B1 (en) * 2017-06-26 2018-09-04 University Of Electronic Science And Technology Of China Lateral high-voltage device
CN108461536B (zh) * 2018-02-05 2020-05-01 电子科技大学 一种双向沟槽栅电荷存储型igbt及其制作方法
CN110112210B (zh) * 2019-03-21 2022-11-25 中国电子科技集团公司第五十五研究所 一种射频ldmos的侧壁栅结构及其制备方法
US11515416B2 (en) * 2020-09-23 2022-11-29 Nxp Usa, Inc. Laterally-diffused metal-oxide semiconductor transistor and method therefor
CN114050187A (zh) * 2021-11-26 2022-02-15 东南大学 一种低特征导通电阻的集成型沟槽栅功率半导体晶体管

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4288802A (en) * 1979-08-17 1981-09-08 Xerox Corporation HVMOSFET Driver with single-poly gate structure
US4939567A (en) * 1987-12-21 1990-07-03 Ibm Corporation Trench interconnect for CMOS diffusion regions
JPH02249277A (ja) * 1989-03-23 1990-10-05 Seiko Epson Corp 半導体装置
JP3395473B2 (ja) * 1994-10-25 2003-04-14 富士電機株式会社 横型トレンチｍｉｓｆｅｔおよびその製造方法
US5859466A (en) * 1995-06-07 1999-01-12 Nippon Steel Semiconductor Corporation Semiconductor device having a field-shield device isolation structure and method for making thereof
KR0167273B1 (ko) * 1995-12-02 1998-12-15 문정환 고전압 모스전계효과트렌지스터의 구조 및 그 제조방법
JP3395603B2 (ja) * 1997-09-26 2003-04-14 株式会社豊田中央研究所 横型ｍｏｓ素子を含む半導体装置
DE19935442C1 (de) * 1999-07-28 2000-12-21 Siemens Ag Verfahren zum Herstellen eines Trench-MOS-Leistungstransistors
GB0006957D0 (en) * 2000-03-23 2000-05-10 Koninkl Philips Electronics Nv A semiconductor device
JP4972842B2 (ja) * 2001-05-11 2012-07-11 富士電機株式会社 半導体装置
US6635544B2 (en) * 2001-09-07 2003-10-21 Power Intergrations, Inc. Method of fabricating a high-voltage transistor with a multi-layered extended drain structure
JP4590884B2 (ja) * 2003-06-13 2010-12-01 株式会社デンソー 半導体装置およびその製造方法
US7005703B2 (en) * 2003-10-17 2006-02-28 Agere Systems Inc. Metal-oxide-semiconductor device having improved performance and reliability

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