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Die
vorliegenden Erfindung bezieht sich auf ein Siliziumkarbid-Halbleiterbauelement
und auf ein Verfahren zur Herstellung eines Siliziumkarbid-Halbleiterbauelements.
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Die
Veröffentlichungsschrift
der japanischen Patentanmeldung Nr. H11-266017 (welche der
US 6,573,534 entspricht)
offenbart einen Leistungs-MOSFET als Siliziumkarbid-Halbleiterbauelement,
welches in einem Akkumulations- bzw. Anreicherungsmodus betrieben
wird. In diesem Leistungs-MOSFET ist eine N
–-Leitfähigkeitstyp-Schicht auf
einer Oberfläche
eines N
–-Leitfähigkeitstyp-Basisgebiets
und unter einem aus SiO
2 gebildeten Gateoxidfilm
derart angeordnet, dass die N
–-Leitfähigkeitstyp-Schicht
zwischen einem N
+-Leitfähigkeitstyp-Sourcegebiet und
einer N
–-Leitfähigkeitstyp-Epitaxieschicht
(d.h. einer N
+-Leitfähigkeitstyp-Epi-Schicht) einen
Anschluss bildet.
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Das
Siliziumkarbid-Halbleiterbauelement mit der obigen Konstruktion
nimmt einen ausgeschalteten Zustand an, wenn die N–-Leitfähigkeitstyp-Schicht
zu einer Verarmungsschicht wird, bevor eine Spannung an die Gateelektrode
angelegt wird. Wenn die Spannung an die Gateelektrode angelegt wird,
wird ein Kanalgebiet an einer Schnittstelle bzw. Grenzschicht zwischen
der N–-Leitfähigkeitstyp-Schicht
und dem Gateisolierfilm gebildet. Das Kanalgebiet erstreckt sich
von dem N+-Leitfähigkeitstyp-Sourcegebiet 4a, 4b aus
in zwei Richtungen der N–-Leitfähigkeitstyp-Driftgebiete.
Somit schaltet das Bauelement von dem ausgeschalteten Zustand in
einen eingeschalteten Zustand um, so dass durch das Bauelement Strom
fließt.
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Somit
wird der obige Leistungs-MOSFET in einem Anreichungsmodus derart
betrieben, dass der Kanal ohne Umkehr des Leitfähigkeitstyps der Kanalbildungsschicht
induziert wird. Somit ist der obige MOSFET zu einer Vergrößerung der
Kanalbeweglichkeit geeignet, so dass ein Einschaltwiderstandswert
im Vergleich mit einem MOSFET verringert ist, welcher in einem Umkehrmodus
zur Umkehr des Leitfähigkeitstyps
betrieben wird.
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Bei
dem obigen Leistungs-MOSFET mit der obigen Konstruktion ist der
Gateisolierfilm aus einem Oxidfilm (d.h. SiO2)
hergestellt. Jedoch wird ein Grenzschichtzustand zwischen dem Gateisolierfilm und
der N–-Leitfähigkeitstyp-Schicht
zur Bildung des Kanals in einem Fall gebildet, bei welchem sich
der Gateisolierfilm aus dem Oxidfilm zusammensetzt. Des weiteren
wird der Grenzschichtzustand nahe einem Leitungsband eines Energieraums
gebildet, in welchem ein Elektronenstrom fließt. Daher beeinflusst der belastete
bzw. der betreffende Schnittstellenzustand einen Stromfluss derart,
dass die Kanalbeweglichkeit verringert wird. Des weiteren wird der Einschaltwiderstandswert
des Leistungs-MOSFET erhöht.
Somit wird bestätigt,
dass diese Schwierigkeit auftritt.
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Des
weiteren wird im Allgemeinen ein Substrat mit einer Versetzung bzw.
einem Versatz (Offset) von 8 Grad in einem Prozess zur Herstellung
eines Siliziumkarbid-Halbleitersubstrats verwendet. Einen Film lässt man
epitaxial auf dem Substrat mit einer Versetzung von 8 Grad durch
ein Stufenaufwachsverfahren aufwachsen.
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Jedoch
ist die Oberfläche
mit einer Versetzung von 8 Grad des SiC-Substrats keine stabile Oberfläche. Daher
wird leicht ein durch Polieren hervorgerufener Defekt gebildet,
wenn ein Wafer verarbeitet wird. Somit ist es schwierig, einen homogenen Oberflächenzustand
in einer Waferoberfläche
zu bilden. Daher tritt beispielsweise eine Bauelementefehler an
einem Abschnitt eines Substrats auf, welcher einen schlechten Oberflächenzustand
wie einen Defekt aufweist, welcher durch Polieren in einem MOS-Transistor hervorgerufen
wird. Der MOS-Transistor enthält
ein Sourcegebiet, ein Draingebiet, einen Gateoxidfilm und eine auf
einem Oberflächenabschnitt
des Substrats gebildete Gateelektrode. Detailliert dargestellt,
wenn der durch Polieren hervorgerufene Defekt auf der Oberfläche des
Substrats auftritt, tritt leicht ein Stromleck an dem Gateoxidfilm auf.
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Wenn
des weiteren ein Bauelement in dem SiC-Substrat nach dem epitaxialen
Aufwachsen gebildet wird, kann beispielsweise ein Kristalldefekt
infolge des durch Polieren auf der Oberfläche des Substrats hervorgerufenen
Defekts in der Epitaxieschicht des Bauelements (d.h. der Diode)
derart erzeugt kann, dass ein Stromleck (d.h. ein Leck eines PN-Übergangs)
leicht hervorgerufen wird. Das Bauelement besitzt die Epitaxieschicht
auf dem Substrat, in welchem ein P-Leitfähigkeitstyp-Gebiet gebildet ist,
und besitzt eine Anode und eine Kathode.
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Im
Hinblick auf die oben beschriebene Schwierigkeit ist des Aufgabe
der vorliegenden Erfindung, ein Siliziumkarbid-Halbleiterbauelement
und ein Verfahren zur Herstellung eines Siliziumkarbid-Halbleiterbauelements
bereitzustellen, wobei das Bauelement einen geringen Einschaltwiderstandswert
besitzt.
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Des
weiteren ist es Aufgabe der vorliegenden Erfindung, ein Siliziumkarbid-Halbleitersubstrat und
ein Verfahren zur Herstellung des Siliziumkarbid-Halbleitersubstrats
bereitzustellen, wobei das Substrat einen hervorragenden Oberflächenzustand und
eine hervorragende Gleichmäßigkeit
beim Unterdrücken
eines Defekts aufweist.
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Um
die obige Aufgabe zu Erreichen, besitzt ein Siliziumkarbid-Halbleiterbauelement
einen Isolierfilm, welcher einen Film mit einer hohen Dielektrizitätskonstante
enthält.
Das Bauelement besitzt eine Kanalschicht eines Aufschichtungstyps,
welche den Gateisolierfilm berührt.
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Somit
wird der Film mit einer hohen Dielektrizitätskonstante auf der Oberfläche der
Kanalschicht derart gebildet, dass der Grenzschichtzustand nicht mit
einer hohen Dichte nahe dem Leitungsband konzentriert ist. Demgemäss kann
die Schwierigkeit des Verringerns der Kanalbeweglichkeit hervorgerufen durch
den Grenzschichtzustand, welcher den Stromfluss beeinflusst, gelöst werden.
Somit wird die Kanalbeweglichkeit verbessert. Somit besitzt das
Bauelement einen geringen Einschaltwiderstandswert.
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Vorzugsweise
liefert eine Aufschichtungskonstruktion aus dem Film mit einer hohen
Dielektrizitätskonstante
und dem Oxidfilm, welcher auf der Oberfläche des Films mit einer hohen
Dielektrizitätskonstante
gebildet ist, den Gateisolierfilm.
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Somit
ist der Grenzschichtzustand nicht mit einer hohen Dichte nahe dem
Leitungsband an einem Abschnitt des Gateisolierfilms konzentriert,
welcher die Kanalschicht berührt.
Des weiteren wird der Oxidfilm auf dem Film mit einer hohen Dielektrizitätskonstante
derart gebildet, dass eine von einem Rand eines Energiepegels Ec
des Siliziumkarbids aus gemessene Differenz ΔEc größer wird. Somit ist ein Energieschwellenwert
des Erzeugens eines Gateleckstroms erhöht, so dass die Bildung des
Gateleckstroms verhindert wird.
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Vorzugsweise
ist das Halbleitersubstrat ein einkristallines Siliziumkarbidsubstrat,
dessen Hauptoberfläche
um 10 Grad bis 20 Grad von einer (0001)-Si-Oberfläche aus
geneigt ist. Dabei werden Halbleitersubstrate mit verschiedenen
Versetzungs- bzw. Versatzwinkeln (Offset-Winkeln) bereitgestellt, und
es wird eine Korrelation zwischen dem Versetzungswinkel und einer
Dichte von durch Polieren hervorgerufenen Defekten studiert. Es
wird bestätigt, dass
die Polierdefekte deutlich verringert sind, wenn der Versetzungswinkel
gleich oder größer als
10 Grad ist. Des weiteren wird bestätigt, dass die Rauheit auf
der Oberfläche
verringert ist, so dass das Halbleitersubstrat mit einem geringen
Betrag von Kristalldefekten gebildet wird.
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Wenn
dementsprechend die um 10 Grad bis 20 Grad von der (0001)-Si-Oberfläche aus
geneigte Oberfläche
verwendet wird, wird im Vergleich mit anderen Oberflächen der
Grenzschichtzustand verringert. Die (0001)-Si-Oberfläche kann
einen geringen Betrag von Kristalldefekten liefern. Somit wird der Einfluss
des Grenzschichtzustands auf den Stromfluss verringert. Somit kann
die Kanalbeweglichkeit des Leistungs-MOSFET's weiter verbessert werden.
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Vorzugsweise
ist das Siliziumsubstrat ein einkristallines Siliziumkarbidsubstrat
mit der Hauptoberfläche,
welche zumindest zwei Oberflächen
aufweist, von denen eine um 10 Grad bis 20 Grad von einer (0001)-Si-Oberfläche aus
geneigt ist und die andere die (0001)-Si-Oberfläche ist. Das einkristalline
Siliziumkarbidsubstrat mir der einen Oberfläche, welche um 10 Grad bis
20 Grad von der (0001)-Si-Oberfläche
aus geneigt ist, und der (0001)-Si-Oberfläche als
der Hauptoberfläche
liefert eine Verringerung des Grenzschichtzustands im Vergleich
mit dem einkristallinen Siliziumkarbidsubstrat mit der anderen Oberfläche als
der Hauptoberfläche. Somit
wird der Ein fluss des Grenzschichtzustands auf den Stromfluss stark
verringert. Somit wird die Kanalbeweglichkeit des Leistungs-MOSFET's weiter verbessert.
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Vorzugsweise
besitzt die eine Oberfläche, welche
um 10 Grad bis 20 Grad von der (0001)-Si-Oberfläche aus geneigt ist, eine Fläche, die
größer als
eine Fläche
der (0001)-Si-Oberfläche ist.
In diesem Fall wird der obige Einfluss effektiv stark verringert.
Des weiteren ist, wie in Anspruch 6 beschrieben, die eine Oberfläche um 10
Grad bis 20 Grad von der (0001)-Si-Oberfläche aus auf eine <11-20>-Richtung zu geneigt.
In diesem Fall wird der obige Einfluss effektiv stark verringert,
was bevorzugt wird.
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Vorzugsweise
ist die eine Oberfläche,
welche um 10 Grad bis 20 Grad von der (0001)-Si-Oberfläche aus
geneigt ist, eine (11-2N)-Oberfläche,
wobei N die Beziehung 17 ≤ N ≤ 38 erfüllt. In
diesem Fall ist der obige Einfluss effektiv stark verringert, was
bevorzugt wird.
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Des
weiteren ist in einem Siliziumkarbid-Halbleitersubstrat eine Hauptfläche des
Substrats eine Oberfläche,
welche um 10 Grad oder mehr von einer (0001)-Si-Oberfläche aus
geneigt ist. Daher besitzt die Oberfläche einen hervorragenden Oberflächenzustand
und eine hervorragende Gleichmäßigkeit
beim Unterdrücken
eines Defekts im Vergleich mit einem Substrat mit einer Versetzung
von 8 Grad, welches ein Siliziumkarbid-Halbleitersubstrat mit einer
Hauptoberfläche
ist, welche um 8 Grad von der (0001)-Si-Oberfläche aus geneigt ist. Somit
besitzt die Oberfläche
einen homogenen und stabilen Oberflächenzustand in einem Bereich
einer Substratoberfläche
derart, dass die Oberfläche
eine Oberfläche
eines zu bildenden Halbleiterbauelements liefert.
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Dabei
liegt vorzugsweise ein Winkel gleich oder größer als 10 Grad des Siliziumkarbid-Halbleitersubstrats
in einem Bereich zwischen 10 Grad und 20 Grad. Insbesondere liegt
der Winkel gleich oder größer als
10 Grad in einem Bereich zwischen 13 Grad und 20 Grad.
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Des
weiteren ist eine Epitaxieschicht auf der Hauptoberfläche des
Siliziumkarbid-Halbleitersubstrats gebildet. In diesem Fall besitzt
die Epitaxieschicht einen hervorragenden Oberflächenzustand, und des weiteren
kann die Bildung eines Kristalldefekts verhindert werden.
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Des
weiteren setzt sich bei einem Siliziumkarbid-Halbleitersubstrat eine Hauptoberfläche des Substrats
aus zwei Oberflächen
zusammen, von denen eine eine (0001)-Si-Oberfläche ist und die andere eine
um 10 Grad oder mehr von der (0001)-Si-Oberfläche aus geneigte Oberfläche ist. Daher
besitzt die Oberfläche
einen hervorragenden Oberflächenzustand
und eine hervorragende Gleichmäßigkeit
in Bezug auf das Unterdrücken
eines Defekts im Vergleich mit einem Substrat mit einer Versetzung
von 8 Grad, welches ein Siliziumkarbid-Halbleitersubstrat mit einer
Hauptoberfläche
ist, die um 8 Grad von der (0001)-Si-Oberfläche aus geneigt ist. Somit
besitzt die Oberfläche
einen homogenen und stabilen Oberflächenzustand in einem Bereich
einer Substratoberfläche,
so dass die Oberfläche
eine Oberfläche
eines zu bildenden Halbleiterbauelements liefert.
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Bezüglich einer
Fläche
der um 10 Grad oder mehr von der (0001)-Si-Oberfläche aus
geneigten Oberfläche
und eines Bereichs der (0001)-Si-Oberfläche wird es bevorzugt, dass
die Fläche
der um 10 Grad oder mehr von der (0001)-Si-Oberfläche aus geneigten Oberfläche größer als
die Fläche
der (0001)-Si-Oberfläche
in dem Siliziumkarbid-Halbleitersubstrat
ist.
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Es
wird bevorzugt, wenn die um 10 Grad oder mehr von der (0001)-Si-Oberfläche aus
geneigte Oberfläche
eine (11-2N)-Oberfläche
ist, wobei N der Beziehung 17 ≤ N ≤ 38 in dem
Siliziumkarbid-Halbleitersubstrat genügt.
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Des
weiteren enthält
ein Verfahren zur Herstellung eines Siliziumkarbid-Halbleitersubstrats
die Schritte: einen ersten Schritt des Bereitstellens eines Siliziumkarbid-Halbleitersubstrats
mit einer Hauptoberfläche,
welche um 10 Grad oder mehr von einer (0001)-Si-Oberfläche durch
ein Ritzverfahren geneigt ist; einen zweiten Schritt des Hochglanzpolierens
der Hauptoberfläche
des Siliziumkarbid-Halbleitersubstrats; und einen dritten Schritt
des Bildens einer Epitaxieschicht auf der Hauptoberfläche derart,
dass die Epitaxieschicht auf der Hauptoberfläche des Siliziumkarbid-Halbleitersubstrats
epitaxial aufwächst.
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Des
weiteren enthält
ein Verfahren zur Herstellung eines Siliziumkarbid-Halbleitersubstrats
die Schritte: einen ersten Schritt des Bereitstellens eines Siliziumkarbid-Halbleitersubstrats
mit einer Hauptoberfläche,
welche sich aus wenigstens zwei Oberflächen zusammensetzt, von denen
eine eine um 10 Grad oder mehr von einer (0001)-Si-Oberfläche aus geneigte
Oberfläche
ist und die andere eine (0001)-Si-Oberfläche ist, wobei zwei Oberflächen derart
gebildet werden, dass das Hochglanzpolieren des Siliziumkarbid-Halbleitersubstrats
mit einer Wärmebehandlung
im Vakuum und in einer Atmosphäre durchgeführt wird,
welche Silizium enthält,
so dass zwei Oberflächen
auf der Hauptoberfläche
des Siliziumkarbid-Halbleitersubstrats durch ein Step-bunching-Verfahren
gebildet werden; und einen zweiten Schritt des Bildens einer Epitaxieschicht
auf der Hauptoberfläche
derart, dass die Epita xieschicht auf der Hauptoberfläche des
Siliziumkarbid-Halbleitersubstrats
epitaxial aufwächst.
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Des
weiteren enthält
ein Verfahren zur Herstellung eines Siliziumkarbid-Halbleitersubstrats
die Schritte: einen ersten Schritt des Bereitstellens eines Siliziumkarbid-Halbleitersubstrats
mit einer Hauptoberfläche,
die sich aus wenigstens zwei Oberflächen zusammensetzt, von denen
eine eine um 10 Grad oder mehr von einer (0001)-Si-Oberfläche aus
geneigte Oberfläche
ist und die andere ein (0001)-Si-Oberfläche ist, wobei zwei Oberflächen derart
gebildet werden, dass das Hochglanzpolieren des Siliziumkarbid-Halbleitersubstrats
unter Behandlung in einem Vakuum, in einer Wasserstoffgasatmosphäre und in
einer Wasserstoffchloridgasatmosphäre durchgeführt wird, so dass die zwei
Oberflächen auf
der Hauptoberfläche
des Siliziumkarbid-Halbleitersubstrats durch ein Step-bunching-Verfahren
hergestellt werden. Und einen zweiten Schritt des Bildens einer
Epitaxieschicht auf der Hauptoberfläche derart, dass die Epitaxieschicht
auf der Hauptoberfläche
des Siliziumkarbid-Halbleitersubstrats epitaxial aufwächst.
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Die
obigen und weitere Aufgaben, Merkmale und Vorteile der vorliegenden
Erfindung werden aus der folgenden detaillierten Beschreibung unter
Bezugnahme auf die zugehörigen
Figuren ersichtlich. In den Zeichnungen zeigt:
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1 eine
Querschnittsansicht, welche einen Leistungs-MOSFET einer ersten
Ausführungsform
der vorliegenden Erfindung darstellt;
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2A bis 2C zeigen
Querschnittsansichten, welche ein Verfahren zur Herstellung des
in 1 dargestellten Leistungs-MOSFET's erläutern;
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3A bis 3C zeigen
Querschnittsansichten, welche das Verfahren zur Herstellung des
in 1 dargestellten Leistungs-MOSFET's erläutern;
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4A bis 4C zeigen
Querschnittsansichten, welche das Verfahren zur Herstellung des
in 1 dargestellten Leistungs-MOSFET's erläutert;
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5A stellt
eine Energiebandstruktur in einem Fall dar, bei welchem sich ein
Gateisolierfilm aus einem Film mit einer hohen Dielektrizitätskonstante zusammensetzt,
und 5B stellt eine andere Energiebandstruktur in einem
anderen Fall dar, bei welchem sich der Gateisolierfilm aus einem
Oxidfilm (d.h. SiO2) zusammensetzt;
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6 zeigt
eine partiell vergrößerte Querschnittsansicht,
welche einen Leistungs-MOSFET einer zweiten Ausführungsform der vorliegenden
Erfindung darstellt;
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7 stellt
eine Energiebandstruktur in der Nähe des Gateisolierfilms in
dem in 6 dargestellten Leistungs-MOSFET dar;
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8A bis 8C zeigen
Querschnittsansichten, welche ein Verfahren zur Herstellung eines Halbleitersubstrats
eines N–-Leitfähigkeitstyps
einer dritten Ausführungsform
der vorliegenden Erfindung erläutern;
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9A und 9B zeigen
Querschnittsansichten, welche ein Verfahren zur Herstellung eines Leistungs-MOSFET's einer vierten Ausführungsform der
vorliegenden Erfindung erläutern;
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10A bis 10C zeigen
vertikale Querschnittsansichten, welche ein Verfahren zur Herstellung
eines Sili ziumkarbid-Halbleitersubstrats einer fünften Ausführungsform der vorliegenden
Erfindung erläutern;
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11 zeigt
eine Querschnittsansicht, welche ein Siliziumkarbid-Halbleiterbauelement
der fünften
Ausführungsform
darstellt;
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12 zeigt
einen Graphen, welcher ein Messergebnis eines Versetzungswinkels
des Substrats und die durch Polieren hervorgerufene Defektdichte
bei der fünften
Ausführungsform
darstellt;
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13A und 13B zeigen
vertikale Querschnittsansichten, welche ein Verfahren zur Herstellung
eines Siliziumkarbid-Halbleitersubstrats einer sechsten Ausführungsform
der vorliegenden Erfindung erläutern;
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14A bis 14F zeigen
vertikale Querschnittsansichten, welche das Verfahren zur Herstellung
des Siliziumkarbid-Halbleitersubstrats der sechsten Ausführungsform
erläutern;
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15 zeigt
eine Querschnittsansicht, welche eine Konstruktion einer Substratoberfläche bei der
sechsten Ausführungsform
erläutert;
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16 zeigt
eine Querschnittsansicht, welche die Konstruktion der Substratoberfläche bei
der sechsten Ausführungsform
erläutert;
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17 zeigt
eine Querschnittsansicht, welche die Konstruktion der Substratoberfläche bei
der sechsten Ausführungsform
erläutert;
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18 zeigt
eine Querschnittsansicht, welche die Konstruktion der Substratoberfläche bei
der sechsten Ausführungsform
erläutert;
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19A und 19B zeigen
Querschnittsansichten, welche die Konstruktion der Substratoberfläche bei
der sechsten Ausführungsform
erläutern;
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20 zeigt
eine schematische Ansicht, welche eine Querschnittsansicht und eine
Draufsicht auf einen Wafer entsprechend einem Vergleich der fünften Ausführungsform
darstellt;
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21 zeigt
eine vertikale Querschnittsansicht, welche den Wafer entsprechend
einem Vergleich der fünften
Ausführungsform
darstellt;
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22 zeigt
eine vertikale Querschnittsansicht, welche einen MOS-Transistor
entsprechend einem Vergleich der fünften Ausführungsform darstellt; und
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23 zeigt
eine vertikale Querschnittsansicht, welche eine Diode entsprechend
einem Vergleich der fünften
Ausführungsform
darstellt.
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Erste Ausführungsform
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1 zeigt
eine Querschnittsansicht, welche einen selbstsperrenden N-Kanal-MOSFET
eines planaren Typs (d.h., einen Leistungs-MOSFET eines vertikalen
Typs) einer ersten Ausführungsform
der vorliegenden Erfindung darstellt. Das Bauelement wird geeignet
für einen
Gleichrichter eines Alternators oder einen Inverter eines Kraftfahrzeugs
verwendet. Die Konstruktion des MOSFET's eines planaren Typs wird unter Bezugnahme
auf 1 wie folgt beschrieben. Insbesondere bildet das
Bauelement ei nen Feldeffekttransistor mit isoliertem Gate für einen hohen
Leistungsbetrag.
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Ein
aus Siliziumkarbid hergestelltes N+-Leitfähigkeitstyp-Halbleitersubstrat 1 besitzt
eine obere Oberfläche
als Hauptoberfläche 1a und
eine untere Oberfläche
als Bodenoberfläche 1b,
welche der Hauptfläche 1a gegenüberliegt.
Eine N–-Leitfähigkeitstyp-Epitaxieschicht
bzw. -Epitaxialschicht 2 ist auf die Hauptoberfläche 1a des
N+-Leitfähigkeitstyp-Halbleitersubstrats 1 geschichtet.
Die N–-Leitfähigkeitstyp-Epitaxieschicht 2 ist
aus Siliziumkarbid hergestellt und besitzt eine Dotierungskonzentration, welche
geringer als diejenige des Substrats 1 ist. Dabei sind
die obere Oberfläche
des N+-Leitfähigkeitstyp-Halbleitersubstrats 1 und die
obere Oberfläche der
N–-Leitfähigkeitstyp-Epitaxieschicht 2 eine (0001)-Si-Oberfläche. Jedoch
können
die obere Oberfläche
des N+-Leitfähigkeitstyp-Halbleitersubstrats 1 und
die obere Oberfläche
der N–-Leitfähigkeitstyp-Epitaxieschicht 2 eine
(11-20)-A-Oberfläche sein.
Wenn die (0001)-Si-Oberfläche
verwendet wird, wird die niedrige Oberflächenzustandsdichte erzielt. Wenn
die (11-20)-A-Oberfläche
verwendet wird, wird die niedrige Oberflächenzustandsdichte erzielt,
und des weiteren wird das Kristall erzielt, welches keine Schraubenversetzung
aufweist.
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Ein
P–-Leitfähigkeitstyp-Basisgebiet 3a und ein
P–-Leitfähigkeitstyp-Basisgebiet 3b sind
getrennt voneinander auf einem vorbestimmten Gebiet des Oberflächenabschnitts
der N–-Leitfähigkeitstyp-Epitaxieschicht 2 gebildet.
Die P–-Leitfähigkeitstyp-Basisgebiete 3a, 3b besitzen
eine vorbestimmte Tiefe. Tiefe Basisgebiete 30a, 30b sind
in den Basisgebieten 3a, 3b gebildet. Jedes tiefe
Basisgebiet 30a, 30b besitzt ein Teil, welches
sich partiell verdickt. Das tiefe Basisgebiet 30a, 30b ist
auf einem Teil gebildet, welches nicht dem N+-Leitfähigkeits typ-Sourcegebiet 4a, 4b überlappt
ist. Der dicke Abschnitt des P–-Leitfähigkeitstyp-Siliziumkarbidbasisgebiets 3a, 3b,
der dicke Abschnitt, in welchem das tiefe Basisgebiet 30a, 30b gebildet
ist, besitzt eine Störstellenkonzentration,
welche größer als
diejenige eines dünnen
Abschnitts ist, in welchem das tiefe Basisgebiet 30a, 30b nicht
gebildet ist.
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Die
Dicke der unter dem tiefen Basisgebiet 30a, 30b angeordneten
N–-Leitfähigkeitstyp-Epitaxieschicht 2 wird
entsprechend dem tiefen Basisgebiet 30a, 30b kleiner
(d.h., der Abstand zwischen dem N+-Leitfähigkeitstyp-Halbleitersubstrat 1 und dem
tiefen Basisgebiet 30a, 30b wird kürzer). Daher erhöht sich
die elektrische Feldstärke.
Somit tritt leicht ein Lawinendurchbruch auf.
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Die
N+-Leitfähigkeitstyp-Sourcegebiete 4a, 4b sind
auf vorbestimmten Gebieten des Oberflächenabschnitts der jeweiligen
P–-Leitfähigkeitstyp-Basisgebiete 3a, 3b gebildet.
Die N+-Leitfähigkeitstyp-Sourcegebiete 4a, 4b sind
flacher als die Basisgebiete 3a, 3b. Des weiteren
erstreckt sich eine aus Siliziumkarbid hergestellte N–-Leitfähigkeitstyp-Oberflächenkanalschicht 5 auf
Oberflächen
der N–-Leitfähigkeitstyp-Epitaxieschicht 2 und
des P–-Leitfähigkeitstyp-Basisgebiets 3a, 3b und
ist zwischen dem N+-Leitfähigkeitstyp-Sourcegebiet 4a und dem
N+-Leitfähigkeitstyp-Sourcegebiet 4b angeordnet.
Somit ist die N–-Leitfähigkeitstyp-Kanalschicht 5 auf
den Oberflächen
der P–-Leitfähigkeitstyp-Basisgebiete 3a, 3b angeordnet,
um eine Verbindung zwischen den Sourcegebieten 4a, 4b und
der N–-Leitfähigkeitstyp-Epitaxieschicht 2 zu
bilden.
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Diese
N–-Leitfähigkeitstyp-Oberflächenkanalschicht 5 enthält eine
N–-Leitfähigkeitstyp-Schicht 5a,
welche eine niedrige Störstellenkonzentration aufweist,
und eine N+-Leitfähigkeitstyp-Schicht 5b, welche
eine hohe Störstel lenkonzentration
aufweist. Die N–-Leitfähigkeitstyp-Schicht 5a ist
auf dem Oberflächenabschnitt
der P–-Leitfähigkeitstyp-Basisgebiete 3a, 3b angeordnet.
Die N+-Leitfähigkeitstyp-Schicht 5b ist
auf dem Oberflächenabschnitt
der N–-Leitfähigkeitstyp-Epitaxieschicht 2 angeordnet. Die
N–-Leitfähigkeitstyp-Kanalschicht 5 arbeitet
als Abschnitt eines zu bildenden Kanals auf einer Bauelementeoberfläche, wenn
das Bauelement betrieben wird. Der Oberflächenabschnitt der P–-Leitfähigkeitstyp-Basisschichten 3a, 3b in
der N–-Leitfähigkeitstyp-Kanalschicht 5 setzt
sich zusammen aus der N–-Leitfähigkeitstyp-Schicht 5a,
welche die niedrige Störstellenkonzentration
aufweist, so dass die Störstellenkonzentration
des Abschnitts eines zu bildenden Kanals im Wesentlichen gesteuert
wird. Des weiteren setzt sich der Oberflächeabschnitt der N–-Leitfähigkeitstyp-Epitaxieschicht 2 zusammen
aus der N+-Leitfähigkeitstyp-Schicht 5b,
welche die hohe Störstellenkonzentration
aufweist, so dass der innere Widerstandswert der N–-Leitfähigkeitstyp-Kanalschicht 5 verringert
ist. Somit ist der Einschaltwiderstandswert verringert.
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Ein
Gateisolierfilm 7 ist auf der oberen Oberfläche der
Oberflächenkanalschicht 5 und
den oberen Oberflächen
der N+-Leitfähigkeitstyp-Sourcegebiete 4a, 4b gebildet.
Des weiteren ist eine polykristalline Siliziumgateelektrode 8 auf
dem Gateisolierfilm 7 gebildet. Die polykristalline Siliziumgateelektrode 8 ist
mit einem Isolierfilm 9 bedeckt. Der Isolierfilm 9 ist
aus einem LTO-(Low
Temperature Oxide) Film gebildet. Eine Sourceelektrode 10 ist
auf dem Isolierfilm 9 derart gebildet, dass die Sourceelektrode 10 die
N+-Leitfähigkeitstyp-Sourcegebiete 4a, 4b und die
P–-Leitfähigkeitstyp-Basisgebiete 3a, 3b berührt. Eine
Drainelektrode 11 als Rückseitenelektrode
ist auf der Rückseitenoberfläche 1b des
N+-Leitfähigkeitstyp-Halbleitersubstrats 1 gebildet.
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Ein
J-FET-Abschnitt ist durch einen Abschnitt der N–-Leitfähigkeitstyp-Epitaxieschicht 2 gebildet,
welche in Sandwichbauart zwischen den P–-Leitfähigkeitstyp-Basisgebieten 3a, 3b angeordnet
ist.
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Als
Nächstes
wird ein Verfahren zur Herstellung des in 1 dargestellten
Vertikaltyp-Leistungs-MOSFET's
unter Bezugnahme auf 2A bis 4C erläutert.
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In 2A dargestellter
Prozess
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Zuerst
wird ein N-Leitfähigkeitstyp-SiC-Substrat,
welches die 4H-, 6H- oder 3C-Kristallstruktur aufweist, als das
N+-Leitfähigkeitstyp-Halbleitersubstrat 1 bereitgestellt.
Beispielsweise besitzt das N+-Leitfähigkeitstyp-Halbleitersubstrat 1 eine
Dicke von 400 μm
und eine Hauptoberfläche 1a einer (0001)-Si-Oberfläche oder
einer (11-20)-A-Oberfläche.
Die N–-Leitfähigkeitstyp-Epitaxieschicht 2 wird auf
die Hauptoberfläche 1a des
Substrats 1 durch ein epitaxiales Aufwachsverfahren aufgetragen.
Die N–-Leitfähigkeitstyp-Schicht 2 besitzt
eine Dicke von 5 μm.
Somit besitzt die N–-Leitfähigkeitstyp-Epitaxieschicht 2 dieselbe
Kristallinität
wie das Substrat 1 als Basis, so dass die N–-Leitfähigkeitstyp-Epitaxieschicht 2 eine
N-Leitfähigkeitstyp-4H-Schicht, -6H-Schicht
oder -3C-SiC-Schicht bildet.
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In 2B dargestellter
Prozess
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Der
LTO-Film 20 ist auf einem vorbestimmten Bereich der N–-Leitfähigkeitstyp-Epitaxieschicht 2 angeordnet.
Der LTO-Film 20 wirkt als Maske derart, dass B+-Ionen
(oder Al-Ionen) implantiert werden. Somit werden die P–-Leitfähigkeitstyp-Basisgebiete 3a, 3b gebildet.
Zu dieser Zeit sind die Bedingungen der Ionenimplantierung derart gestaltet,
dass die Temperatur 700°C
beträgt
und der Dosisbetrag der Ionen 1 × 1016 cm–2 beträgt.
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In 2C dargestellter
Prozess
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Nachdem
der LTO-Film 20 entfernt worden ist, werden die N+-Ionen von der oberen Seite des Substrats 1 derart
implantiert, dass die Oberflächenkanalschicht 5 auf
dem Oberflächenabschnitt der
N–-Leitfähigkeitstyp-Epitaxieschicht 2 und
dem Oberflächenabschnitt
(d.h. der Oberflächenschicht) der
P–-Leitfähigkeitstyp-Basisgebiete 3a, 3b gebildet wird.
Zu dieser Zeit sind die Bedingungen der Ionenimplantierung derart
gestaltet, dass die Temperatur 700°C beträgt und der Dosisbetrag der
Ionen 1 × 1016 cm–2 beträgt. Somit
wird die Oberflächenkanalschicht 5 an
dem Oberflächenabschnitt
der P–-Leitfähigkeitstyp-Basisgebiete 3a, 3b derart
kompensiert, dass die N-Leitfähigkeitstyp-Störstellenkonzentration
zu einer dünnen
N–-Leitfähigkeitstyp-Schicht 5a wird. Des
weiteren wird die N-Leitfähigkeitstyp-Störstellenkonzentration
an dem Oberflächenabschnitt
der N–-Leitfähigkeitstyp-Epitaxieschicht 2 zu
der dicken N+-Leitfähigkeitstyp-Schicht 5b.
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Zur
Bildung des selbstsperrenden Leistungs-MOSFET's eines Vertialtyps werden die obigen
Bedingungen der Ionenimplantierung derart festgelegt, dass der Gesamtbetrag
des Ausdehnungsbetrags der Verarmungsschicht, welche sich von den P–-Leitfähigkeitstyp-Basisgebieten 3a, 3b aus
erstreckt, und der Ausdehnungsbetrag der Verarmungsschicht, welche
sich von dem Gateisolierfilm 7 aus erstreckt, gleich oder
größer als
die Dicke der Oberflächenkanalschicht 5 ist.
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Der
obige selbstsperrende Leistungs-MOSFET eines Vertikaltyps besitzt
im Vergleich mit einem selbstleitenden MOSFET Zuverlässigkeit.
Dies liegt daran, dass der selbstsperrende MOSFET den Stromfluss
dadurch sogar dann stoppen kann, wenn die Spannung nicht an die
Gateelektrode wegen eines Defekts angelegt wird.
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In 3A dargestellter
Prozess
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Ein
LTO-Film 21 wird auf einem vorbestimmten Bereich der Oberflächenkanalschicht 5 angeordnet.
Der LTO-Film 21 wirkt als Maske für die Ionenimplantierung von
N+-Ionen. Somit werden N+-Leitfähigkeitstyp-Sourcegebiete 4a, 4b gebildet.
Zu dieser Zeit sind die Bedingungen der Ionenimplantierung derart
gestaltet, dass die Temperatur 700°C beträgt und der Dosisbetrag der
Ionen 1 × 10–15cm–2 beträgt.
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In 3B dargestellter
Prozess
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Nachdem
der LTO-Film 21 entfernt worden ist, wird ein anderer LTO-Film 22 auf
einem vorbestimmten Bereich der Oberflächenkanalschicht 5 unter
Verwendung eines Fotoresistverfahrens gebildet. Der LTO-Film 22 wirkt
als Maske für
ein reaktives Ionenätzverfahren.
Somit wird die auf den P–-Leitfähigkeitstyp-Siliziumkarbid-Basisregionen 3a, 3b angeordnete
Oberflächenkanalschicht 5 partiell
geätzt und
entfernt.
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In 3C dargestellter
Prozess
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Des
weiteren werden B+-Ionen unter Verwendung
des LTO-Films 22 als Maske derart implantiert, dass die
tiefen Basisschichten 30a, 30b gebildet werden.
Somit wird ein Teil des Basisgebiets 3a, 3b dicker,
so dass die tiefe Basisschicht 30a, 30b gebildet
wird. Die tiefe Basisschicht 30a, 30b wird auf
einem Abschnitt gebildet, welcher das N+-Leitfähigkeitstyp-Sourcegebiet 4a, 4b nicht überlappt.
Des weiteren besitzt der Teil des P–- Leitfähigkeitstyp-Basisgebiets 3a, 3b,
an welchem die tiefe Basisschicht 30a, 30b derart
gebildet wird, dass die Dicke davon größer wird, eine Störstellenkonzentration,
die größer als diejenige
des anderen Abschnitts des P–-Leitfähigkeitstyp-Basisgebiets 3a, 3b ist,
an welchem die tiefe Basisschicht 30a, 30b derart gebildet
wird, dass die Dicke davon klein wird.
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In 4A dargestellter
Prozess
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Nachdem
der LTO-Film 22 entfernt worden ist, wird der HfO2-Film als der Film mit einer hohen Dielektrizitätskonstante
derart gebildet, dass der Gateisolierfilm 7 auf dem Substrat
gebildet wird. Zu dieser Zeit wird beispielsweise der HfO2-Film durch ein Zerstäubungsverfahren mit einer Substrattemperatur von
500°C gebildet.
Nach dem Zerstäuben
wird das Substrat mit einer Wärmebehandlung
in einer O2-Atmosphäre bearbeitet, wenn es nötig sein
sollte.
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In 4B dargestellter
Prozess
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Darauf
folgend wird ein Überschussabschnitt des
Gateisolierfilms 7 entfernt. Danach wird der aus LTO hergestellte
Isolierfilm 9 gebildet, um den Gateisolierfilm 7 zu
bedecken. Zu dieser Zeit ist die Aufbringungstemperatur des LTO
auf 425°C
festgelegt, und danach wird nach der Auftragung das Substrat bei
1000°C ausgeheizt.
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In 4C dargestellter
Prozess
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Die
Sourceelektrode 10 und die Drainelektrode 11 werden
bei Raumtemperatur durch ein metallisches Zerstäubungsverfahren gebildet. Des
weiteren wird nach dem Zerstäuben
das Substrat bei 1000°C
ausgeheizt. Somit wird der in 1 dargestellte
Leistungs-MOSFET eines Vertikaltyps fertiggestellt.
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Als
Nächstes
wird die Operation (d.h. die Funktion) des Leistungs-MOSFET's eines Vertikaltyps
beschrieben. Der MOSFET arbeitet in dem selbstsperrenden Akkumulations-
bzw. Anreicherungsmodus. Wenn keine Spannung der polykristallinen
Siliziumgateelektrode aufgebracht wird, wird ein Ladungsträger in der
Oberflächenkanalschicht 5 in dem
gesamten Bereich der Oberflächenkanalschicht 5 durch
die Differenz des elektrostatischen Potentials zwischen dem P–-Leitfähigkeitstyp-Basisgebiet 3a, 3b und
der Oberflächenkanalschicht 5 und
durch die Differenz der Austritts- bzw. Ablösearbeit zwischen der Oberflächenkanalschicht 5 und
der polykristallinen Siliziumgateelektrode 8 geräumt. Wenn
die Spannung der polykristallinen Siliziumgatelektrode 8 aufgebracht
wird, verändert
sich das elektrische Potential, welches von der Summe der angelegten Spannung
von der äußeren Schaltung
und der Differenz der Austrittsarbeit zwischen der Oberflächenkanalschicht 5 und
der polykristallinen Siliziumgateelektrode 8 erzeugt wird.
Somit wird der Zustand des Kanals gesteuert.
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Insbesondere
wird die Austrittsarbeit der polykristallinen Siliziumgateelektrode 8 als
die erste Austrittsarbeit definiert, es wird die Austrittsarbeit
des P–-Leitfähigkeitstyp-Basisgebiets 3a, 3b als
die zweite Austrittsarbeit definiert, und es wird die Austrittsarbeit
der Oberflächenkanalschicht 5 als
die dritte Austrittsarbeit definiert. In diesem Fall werden die
ersten bis dritten Austrittsarbeiten, die Störstellenkonzentration und die
Dicke der Oberflächenkanalschicht 5 derart
bestimmt, dass der N-Leitfähigkeitstyp-Ladungsträger in der
Oberflächenkanalschicht 5 unter Verwendung
der ersten bis dritten Austrittsarbeiten geräumt bzw. verarmt wird.
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Wenn
sich das Bauelement in dem ausgeschalteten Zustand befindet, wird
das Verarmungsgebiet in der Oberflächenkanalschicht 5 durch
das elektrische Feld, welches durch das P–-Leitfähigkeitstyp-Basisgebiet 3a, 3b und
die polykristalline Siliziumgateelektrode 8 erzeugt wird,
gebildet. Wenn die positive Vorspannung der polykristallinen Siliziumgateelektrode 8 in
dem obigen Zustand angelegt wird, wird das Kanalgebiet an der Schnittstelle
bzw. Grenzschicht zwischen dem Gateisolierfilm (d.h. SiO2) 7 und der Oberflächenkanalschicht 5 gebildet.
Das Kanalgebiet erstreckt sich in eine Richtung von dem N+-Leitfähigkeitstyp-Sourcegebiet 4a, 4b aus
zu dem N–-Leitfähigkeitstyp-Driftgebiet 2.
Somit wird das Bauelement von dem ausgeschalteten Zustand in den
eingeschalteten Zustand umgeschaltet. Zu dieser Zeit fließen Elektronen
von dem N+-Leitfähigkeitstyp-Sourcegebiet 4a, 4b aus
zu der N–-Leitfähigkeitstyp-Epitaxieschicht 2 durch
die Oberflächenkanalschicht 5.
Wenn die Elektronen die N-Leitfähigkeitstyp-Epitaxieschicht 2 (d.h.
das Driftgebiet) erreichen, fließen die Elektronen in das N+-Leitfähigkeitstyp-Halbleitersubstrat 1,
welches das Draingebiet in der vertikalen Richtung bildet.
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Somit
wird die positive Spannung derart an die Gateelektrode 8 angelegt,
dass der Kanal eines Anreichungstyps an der Oberflächenkanalschicht 5 induziert
wird. Somit fließen
die Ladungsträger
zwischen der Sourceelektrode 10 und der Drainelektrode 11.
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Somit
wird bei dem MOSFET eines planaren Typs der Betriebsmodus zu dem
Anreichungsmodus, bei welchem der Kanal ohne Umkehr des Leitfähigkeitstyps
der Schicht des zu bildenden Kanals induziert wird. Daher erhöht sich
die Kanalbeweglichkeit des Bauelements derart, dass der Einschaltwiderstandswert
verringert wird, im Vergleich mit einem MOSFET, welcher einen Umkehrmodus
aufweist, bei welchem der Kanal mit einer Umkehr des Leitfähigkeitstyps
der Schicht des zu bildenden Kanals induziert wird.
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Bei
dieser Ausführungsform
wird der Gateisolierfilm 7 des Leistungs-MOSFET's mit der obigen Konstruktion
aus einem HfO2-Film als dem Film mit einer
hohen Dielektrizitätskonstante
hergestellt. Dabei stellt 5A eine
Energiebandstruktur in einem Fall dar, bei welchem der Gateisolierfilm 7 aus
einem Film mit einer hohen Dielektrizitätskonstante hergestellt wird,
und 5B stellt eine Energiebandstruktur in einem Fall
dar, bei welchem der Gateisolierfilm 7 aus einem Oxidfilm
(d.h. SiO2) auf herkömmliche Weise hergestellt wird. 5A und 5B stellen das
Energieband an einem Querschnittsabschnitt entlang Linie V-V von 1 dar.
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Wenn
der Gateisolierfilm 7 aus dem Oxidfilm, wie in 5B dargestellt,
hergestellt wird, wird der Grenzschichtzustand der negativen Ladung
nahe dem Leitungsband mit einer hohen Dichte gebildet. Somit beeinflusst
der Grenzschichtzustand den Stromfluss derart, dass die Kanalbeweglichkeit
verringert wird.
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Wenn
demgegenüber
der Gateisolierfilm 7 aus einem Film mit einer hohen Dielektrizitätskonstante,
wie in 5A dargestellt, hergestellt
wird, ist der Grenzschichtzustand nicht nahe dem Leitungsband mit
einer hohen Dichte konzentriert, obwohl der Grenzschichtzustand
vorhanden ist. Somit beeinflusst der Grenzschichtzustand nicht wesentlich
den Stromfluss, so dass die Kanalbeweglichkeit nicht verringert
wird.
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Wie
oben beschrieben, wird bei dem Leistungs-MOSFET dieser Ausführungsform
der Gateisolierfilm 7 aus dem Film mit einer hohen Dielektrizitätskonstante
hergestellt. Da her kann der Grenzschichtzustand bzw. die Grenzschichtzustandsdichte nicht
nahe dem Leitungsband mit einer hohen Dichte konzentriert sein.
Dementsprechend wird die Schwierigkeit, dass die Kanalbeweglichkeit
verringert wird, durch den Einfluss des Grenzschichtzustands auf
den Strom gelöst.
Somit wird die Kanalbeweglichkeit verbessert.
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Modifizierungen
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Obwohl
bei der obigen ersten Ausführungsform
der HfO2-Film als der Film mit einer hohen
Dielektrizitätskonstante
verwendet wird, welcher den Gateisolierfilm 7 bildet, können andere
Filme mit einer hohen Dielektrizitätskonstante für den Gateisolierfilm 7 verwendet
werden. Beispielsweise kann ein HfAlOx-Film für den Film mit einer hohen
Dielektrizitätskonstante
verwendet werden. In diesem Fall wird der HfAlOx-Film in dem in 4A dargestellten Schritt
bei der ersten Ausführungsform
beispielsweise durch ein MO-CVD-Verfahren gebildet. Beispielsweise
wird der HfAlOx-Film bei der Temperatur von 500°C in einer O2-Atmosphäre aufgebracht.
Nach dem Aufbringen wird das Substrat mit einer Wärmebehandlung
bei 700°C
verarbeitet. Somit wird der Gateisolierfilm 7 gebildet.
Des weiteren kann ein HfSiON-Film als der Film mit einer hohen Dielektrizitätskonstante
verwendet werden. Beispielsweise wird der HfSiON-Film durch ein
reaktives Zerstäubungsverfahren
gebildet. Danach wird das Substrat mit der Wärmebehandlung bei einer Temperatur
zwischen 950°C
und 1100°C
in einer N2-Gas-Atmosphäre verarbeitet. Somit wird
der Gateisolierfilm 7 gebildet.
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Zweite Ausführungsform
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Es
wird eine zweite Ausführungsform
der vorliegenden Erfindung beschrieben. Bei dieser Ausführungsform
ist die Konstruktion des Gateisolierfilms 7 im Vergleich
mit der ersten Ausführungsform verändert.
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6 zeigt
eine teilweise vergrößerte Ansicht,
welche einen Teil des Gateisolierfilms 7 des Leistungs-MOSFET's dieser Ausführungsform
darstellt.
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Wie
in dieser Figur dargestellt, setzt sich bei dieser Ausführungsform
der Gateisolierfilm 7 aus einem aufgeschichteten Film zusammen,
welcher durch Aufschichten des Films mit einer hohen Dielektrizitätskonstante 7a und
dem Oxidfilm 7b gebildet wird. Insbesondere wird der Gateisolierfilm 7 derart gebildet,
dass der Film mit einer hohen Dielektrizitätskonstante 7a auf
der Oberfläche
der Oberflächenkanalschicht 5 gebildet
wird, und danach wird der Oxidfilm 7b auf der Oberfläche des
Films mit einer hohen Dielektrizitätskonstante 7a gebildet.
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7 stellt
eine Energiebandstruktur in dem obigen Fall dar. Wie in dieser Zeichnung
dargestellt, konzentriert sich in dem Film mit einer hohen Dielektrizitätskonstante,
welche auf der Oberfläche
der aus Siiliziumkarbid hergestellten Oberflächenkanalschicht 5 gebildet
wird, der Grenzschichtzustand nicht in der Nähe des Leitungsbands mit einer
hohen Dichte.
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Wenn
jedoch der Gateisolierfilm 7 lediglich aus dem Film mit
einer hohen Dielektrizitätskonstante
gebildet wird, kann ein Gateleckstrom stark unter dem Anlegen einer
hohen Gatespannung bei einer hohen Temperatur im Vergleich mit einem
Fall fließen,
bei welchem der Gateisolierfilm 7 lediglich aus dem Oxidfilm
hergestellt wird. Dies liegt daran, dass die Differenz ΔEc zwischen
dem Rand Ec des Energieniveaus des Siliziumkarbids auf der Leitungsbandseite
und dem Energieniveau Ec des Films mit einer hohen Dielektrizitätskonstante
kleiner wird als die Differenz ΔEc
zwischen dem Energieniveau Ec des Siliziumkarbids und dem Energieniveau
Ec des Oxidfilms wird. Daher wird die Energiebarriere leicht überschritten,
so dass der Gateleckstrom stark fließt.
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Daher
setzt sich bei dieser Ausführungsform ein
Abschnitt des Gateisolierfilms 7, welcher die Oberflächenkanalschicht 5 berührt, aus
dem Film mit einer hohen Dielektrizitätskonstante 7a zusammen. Des
weiteren wird der Oxidfilm 7b auf der Oberfläche des
Films mit einer hohen Dielektrizitätskonstante 7a gebildet.
Somit konzentriert sich der Grenzschichtzustand an dem Abschnitt
des Gateisolierfilms 7, welcher die Oberflächenkanalschicht 5 berührt, nicht nahe
dem Leitungsband mit der hohen Dichte. Da des weiteren der Oxidfilm 7b auf
dem Film mit einer hohen Dielektrizitätskonstante 7a gebildet
wird, wird die Differenz ΔEc
von dem Rand des Energieniveaus des Siliziumkarbids größer. Somit
wird die Energiebarriere, welche zur Bildung des Gateleckstroms
notwendig ist, größer; und
daher wird die Bildung des Gateleckstroms verhindert.
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Dabei
kann der Leistungs-MOSFET mit der obigen Konstruktion durch ein
Verfahren hergestellt werden, welches durch Hinzufügen eines
bekannten Oxidfilmbildungsprozesses dem bezüglich der ersten Ausführungsform
beschriebenen Herstellungsverfahren erzielt wird. Beispielsweise
wird der aus dem HfAlOx-Film hergestellte Film mit einer hohen Dielektrizitätskonstante 7a in
einer O2-Gas-Atmosphäre bei 500°C durch ein MO-CVD-Verfahren
gebildet. Danach wird das Substrat bei 700°C ausgeheizt. Des weiteren wird
der Oxidfilm 7b auf die Oberfläche des Films mit einer hohen
Dielektrizitätskonstante 7a durch
das CVD-Verfahren aufgebracht. Somit wird der Gateisolierfilm 7 gebildet.
Des weiteren kann ein HfSiON-Film als der Film mit einer hohen Dielektrizitätskonstante
verwendet werden. Beispielsweise wird der HfSiON-Film durch ein
reak tives Zerstäubungsverfahren
gebildet. Danach wird das Substrat einer Wärmebehandlung mit einer Temperatur
zwischen 950°C
und 1100°C
in einer N2-Gas-Atmosphäre derart unterworfen, dass
der Gateisolierfilm 7 gebildet wird.
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Dritte Ausführungsform
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Eine
dritte Ausführungsform
der vorliegenden Erfindung wird im Folgenden erläutert. Diese Ausführungsform
wird durch Ändern
der Oberflächenausrichtung
des N–-Leitfähigkeitstyp-Halbleitersubstrats 1 der
ersten Ausführungsform
erzielt.
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Bei
dieser Ausführungsform
wird das N-Leitfähigkeitstyp-Halbleitersubstrat 1 bereitgestellt,
welches die Hauptoberfläche
aufweist, die um 10 Grad bis 20 Grad von der (0001)-Si-Oberfläche aus
geneigt ist. Das Verfahren zur Herstellung dieses N–-Leitfähigkeitstyp-Halbleitersubstrats 1 wird
unter Bezugnahme auf das in 8A bis 8C erläuterte Herstellungsprozessdiagramm
erläutert.
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Zuerst
wird, wie in 8A dargestellt, ein einkristalliner
4H-SiC-Rohling bereitgestellt, welcher die (0001)-Si-Oberfläche aufweist.
Danach wird, wie in 8B dargestellt, der Rohling
unter Verwendung einer Drahtsäge
an einer Oberfläche
gesägt,
welche um 10 Grad bis 20 Grad von der (0001)-Si-Oberfläche aus
geneigt ist. Zu diesem Zeitpunkt besitzt die um 10 Grad bis 20 Grad
von der (0001)-Si-Oberfläche
aus geneigte Oberfläche
eine hohe Stabilität,
so dass eine Spiegeloberfläche
ohne Polierdefekt erzielt wird. Somit wird das N–-Leitfähigkeitstyp-Halbleitersubstrat 1 bereitgestellt,
welches die um 10 Grad bis 20 Grad von der (0001)-Si-Oberfläche aus
geneigte Hauptoberfläche
aufweist.
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Danach
lässt man,
wie in 8C dargestellt, die N–-Leitfähigkeitstyp-Epitaxieschicht 2 epitaxial auf
der Hauptoberfläche
des N–-Leitfähigkeitstyp-Halbleitersubstrats 1 unter
Verwendung einer CVD-Ausrüstung
oder dergleichen aufwachsen. Danach werden Prozesse ähnlich den
in 2A bis 3C dargestellten
Prozessen durchgeführt.
Somit wird der zuerst beschriebene Leistungs-MOSFET fertiggestellt.
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Die
um 10 Grad bis 20 Grad von der (0001)-Si-Oberfläche geneigte Oberfläche kann
den Grenzschichtzustand im Vergleich mit anderen Oberflächen verringern.
Daher wird der Einfluss des Grenzschichtzustands auf den Stromfluss
stark verringert. Somit kann die Kanalbeweglichkeit des Leistungs-MOSFET's stark verbessert
werden.
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Wenn
dabei, wie bei dieser Ausführungsform beschrieben,
das N–-Leitfähigkeitstyp-Halbleitersubstrat 1,
welches die im 10 Grad bis 20 Grad von der (0001)-Si-Oberfläche aus
geneigte Oberfläche
aufweist, verwendet wird, wird es bevorzugt, dass die Oberfläche entlang
einer <11-20>-Richtung geneigt ist.
Es wird durch Experimente bestätigt,
dass der Grenzschichtzustand bzw. die Grenzschichtzustandsdichte
der entlang der <11-20>-Richtung geneigten
Oberfläche
kleiner wird. Somit ist die um 10 Grad bis 20 Grad von der (0001)-Si-Oberfläche aus geneigte
Oberfläche
die entlang einer <11-20>-Richtung geneigte
Oberfläche,
so dass der Grenzschichtzustand kleiner wird. Daher kann die Kanalbeweglichkeit
des Leistungs-MOSFET's
wirksamer verbessert werden.
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Wenn
das N–-Leitfähigkeitstyp-Halbleitersubstrat 1 mit
der um 10 Grad bis 20 Grad von der (0001)-Si-Oberfläche aus
geneigten Oberfläche
vorzugsweise verwendet wird, ist die Oberfläche eine (11-2N)-Oberfläche, wobei
N der Beziehung 17 ≤ N ≤ 38 genügt. Es wird
durch Experimente bestätigt,
dass der Grenzschichtzustand der (11-2N)-Oberfläche verringert ist, wobei N
der Beziehung 17 ≤ N ≤ 38 genügt. Wenn
diese Oberfläche
verwendet wird, kann daher die Kanalbeweglichkeit des Leistungs-MOSFET's wirksamer verbessert
werden.
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Vierte Ausführungsform
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Eine
vierte Ausführungsform
der vorliegenden Erfindung wird im Folgenden erläutert. Diese Ausführungsform,
welche ähnlich
der dritten Ausführungsform
ist, wird durch Ändern
der Oberflächenausrichtung
des N–-Leitfähigkeitstyp-Halbleitersubstrats 1 der
ersten oder zweiten Ausführungsform
erzielt.
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9A und 9B stellen
einen Herstellungsprozess des Leistungs-MOSFET's dieser Ausführungsform dar. Bei dieser
Ausführungsform
wird zuerst, wie in 9A dargestellt, ein Versetzungs- bzw.
Offsetsubstrat als das N–-Leitfähigkeitstyp-Halbleitersubstrat 1 bereitgestellt.
Das Versetzungssubstrat besitzt eine Versetzung bzw. einen Versatz
von 8 Grad von der (0001)-Si-Oberfläche.
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Als
Nächstes
wird der LTO-Film auf der Oberfläche
des N-Leitfähigkeitstyp-Halbleitersubstrats 1 gebildet.
Danach wird der LTO-Film entfernt. Des weiteren wird die Oberfläche des
N–-Leitfähigkeitstyp-Halbleitersubstrats 1 gereinigt.
Danach wird eine Siliziumkarbidschicht mit einer Dicke von beispielsweise
5 nm auf die Oberfläche
des N–-Leitfähigkeitstyp-Halbleitersubstrats 1 aufgebracht.
Darauf folgend wird eine Hochvakuumkammer derart erwärmt, dass
die Temperatur des N–-Leitfähigkeitstyp-Halbleitersubstrats 1 in
einem Bereich zwischen 500°C
und 1100°C
gehalten wird. Vorzugsweise wird eine Temperatur von etwa 1500°C gehalten.
Diese Hochtemperaturbehandlung liefert ein auf der Oberfläche des
N–-Leitfähigkeitstyp-Halblei tersubstrats 1 angeordnetes
Step-bunching. Daher werden zwei Oberflächen erzielt, von denen eine
die (0001)-Si-Oberfläche ist
und die andere die um 10 Grad bis 20 Grad von der (0001)-Si-Oberfläche aus geneigte
Oberfläche
ist.
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Zu
diesem Zeitpunkt wird die Fläche
der um 10 Grad bis 20 Grad von der (0001)-Si-Oberfläche geneigten
Oberfläche
größer als
die Fläche
der (0001)-Si-Oberfläche.
Die Beziehung des Flächenverhältnisses
kann durch eine Temperatursteuerung des Wärmebehandlungsprozesses gesteuert
werden. Beispielsweise können
zwei oder mehr Wärmebehandlungsprozesse
wie der eine, welcher bei 1050°C
durchgeführt
wird, und der andere, welcher bei 950°C durchgeführt wird, miteinander derart
kombiniert werden, dass die Beziehung des Flächenverhältnisses gesteuert werden kann.
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Die
(0001)-Si-Oberfläche
und die um 10 Grad bis 20 Grad von der (0001)-Si-Oberfläche aus geneigte
Oberfläche
werden als die Hauptoberfläche 1a des
N–-Leitfähigkeitstyp-Halbleitersubstrats 1 gebildet.
Danach wird das N–-Leitfähigkeitstyp-Halbleitersubstrat 1 mit
diesen zwei Oberflächen
derart verwendet, dass der Leistungs-MOSFET mit der bezüglich der
ersten Ausführungsform
beschriebenen Konstruktion hergestellt wird.
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Danach
lässt man,
wie in 9B dargestellt, die N–-Leitfähigkeitstyp-Epitaxieschicht 2 epitaxial auf
der Hauptoberfläche
des N–-Leitfähigkeitstyp-Halbleitersubstrats 1 unter
Verwendung einer CVD-Ausrüstung
oder dergleichen aufwachsen. Danach werden Prozesse ähnlich den
in 2A bis 3C dargestellten
Prozessen durchgeführt.
Somit wird der bezüglich
der ersten Ausführungsform
beschriebene Leistungs-MOSFET fertig gestellt.
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Danach
lässt man
die N–-Leitfähigkeitstyp-Epitaxieschicht 2 epitaxial
auf der Hauptoberfläche
des N–-Leitfähigkeitstyp-Halbleitersubstrats 1 unter
Verwendung einer CVD-Ausrüstung
oder dergleichen aufwachsen. Danach werden Prozesse ähnlich den
in 2A bis 3C dargestellten
Prozessen durchgeführt.
Somit wird der bezüglich
der ersten Ausführungsform
beschriebene Leistungs-MOSFET fertig gestellt.
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Es
wird bestätigt,
dass das einkristalline Siliziumkarbidsubstrat, welches die Hauptoberfläche der (0001)-Si-Oberfläche und
die um 10 Grad bis 20 Grad von dieser Oberfläche aus geneigte Oberfläche aufweist,
den Grenzschichtzustand im Vergleich mit dem einkristallinen Siliziumkarbidsubstrat
verringern kann, welches die Hauptoberfläche der anderen Oberfläche aufweist.
Daher kann der Einfluss des Grenzschichtzustands auf den Stromfluss
stark verringert werden. Somit kann die Kanalbeweglichkeit des Leistungs-MOSFET's stark verbessert
werden.
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Des
weiteren ist die Fläche
der um 10 Grad bis 20 Grad von der (0001)-Si-Oberfläche aus
geneigten Oberfläche
größer als
die Fläche
der (0001)-Oberfläche;
und daher kann der obige Effekt wirksam erzielt werden.
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Modifizierungen
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Bei
den obigen Ausführungsformen
wird die Oberflächenkanalschicht 5 derart
gebildet, dass die Ionen direkt auf den Oberflächenabschnitt der N–-Leitfähigkeitstyp-Siliziumkarbid-Epitaxieschicht 2 und
auf den Oberflächenabschnitt
(d.h. die Oberflächenschicht)
der P–-Leitfähigkeitstyp-Siliziumkarbid-Basisgebiete 3a, 3b implantiert
werden. Die obigen Ausführungsformen
können
auf einen Leistungs-MOSFET angewandt werden, welcher auf eine Weise
hergestellt wird, dass man die N–-Leitfähigkeitstyp-Ober flächenkanalschicht 5 epitaxial
auf diesen Oberflächenabschnitten
aufwachsen lässt.
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Des
weiteren wird bei den obigen Ausführungsformen der Leistungs-MOSFET
als Beispiel beschrieben, welcher den ersten Leitfähigkeitstyp
als den N-Leitfähigkeitstyp
und den zweiten Leitfähigkeitstyp
als den P-Leitfähigkeitstyp
aufweist. Dies ist jedoch ein Beispiel; und daher kann die vorliegende Erfindung
auf einen P-Kanal-Leistungs-MOSFET
angewandt werden, welcher durch Umkehrung eines Leitungstyps jedes
Teils erzielt wird.
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Wenn
eine Kristallausrichtung definiert wird, sollte dabei im Allgemeinen
ein Strich (-) einer Zahl hinzugefügt werden. Jedoch ist eine
von einem Computer-Datenablagesystem abgeleitete Ausdrucksbegrenzung
vorhanden. Daher wird bei dieser Spezifizierung der Strich vor der
Zahl hinzugefügt.
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Fünfte Ausführungsform
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Die
Erfinder haben über
ein SiC-Substrat vorbereitende Studien durchgeführt. Eine um 8 Grad versetzte
Oberfläche
des SiC-Substrats ist keine stabile Oberfläche. Daher wird, wie in 20 und 21 dargestellt,
leicht ein durch Polieren hervorgerufener Defekt erzeugt, wenn ein
Wafer 100 verarbeitet wird. Somit ist es schwierig, einen
homogenen Oberflächenzustand
in einer Waferoberfläche
zu bilden. Daher tritt beispielsweise, wie in 22 dargestellt,
eine Bauelementestörung
an einem Abschnitt eines Substrats 110 auf, welches einen
schlechten Oberflächenzustand
wie einen durch Polieren hervorgerufenen Defekt 130 in
einem MOS-Transistor aufweist. Der MOS-Transistor enthält ein Sourcegebiet 111,
ein Draingebiet 112, einen Gateoxidfilm 113 und
eine auf einem Oberflächenabschnitt
des Substrats 110 gebildete Gateelektrode 114.
Detailliert dargestellt, wenn der durch Polieren hervorgerufene
Defekt 130 auf der Oberfläche des Substrats 110 angeordnet
ist, tritt leicht ein Stromleck an dem Gateoxidfilm 113 auf.
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Wenn
des weiteren ein Bauelement in dem SiC-Substrat nach einem epitaxialen
Aufwachsen beispielsweise, wie in 23 dargestellt,
gebildet wird, kann ein Kristalldefekt 131 infolge des
durch Polieren hervorgerufenen Defekts 130 auf der Oberfläche des
Substrats 120 in der Epitaxieschicht 121 des Bauelements
(d.h., einer Diode) erzeugt werden, so dass leicht ein Stromleck
(d.h. ein PN-Übergang-Leck)
auftritt. Das Bauelement besitzt die Epitaxieschicht 121 auf
dem Substrat 120, in welchem das P-Leitfähigkeitstyp-Gebiet 122 gebildet
wird, und besitzt eine Anode 123 und eine Kathode 124.
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Im
Hinblick auf die obige Schwierigkeit werden ein Siliziumkarbid-Halbleitersubstrat
und ein Verfahren zur Herstellung des Substrats unter Bezugnahme
auf 10A bis 10C erläutert.
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Wie
in 10A dargestellt, wird ein einkristallines 4H-SiC-Substrat 501 bereitgestellt.
Die um 10 Grad bis 20 Grad von der (0001)-Si-Oberfläche aus
des einkristallinen 4H-SiC-Substrats 501 geneigte Oberfläche wird
von dem einkristallinen 4H-SiC-Substrat 501 unter Verwendung
einer Drahtsäge
abgetrennt. Insbesondere wird das Substrat 501 durch die
Drahtsäge
an einem Paar von Linien getrennt, welche in 10A als
L1 und L2 dargestellt sind. Als Ergebnis wird das in 10B dargestellte Substrat 1 erzielt.
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Des
weiteren wird die Oberfläche
des Substrats 1 durch ein chemisch-mechanisches Planarisierungsverfahren
mit einem Diamantschleifmittel hochglanzpoliert. Zu die sem Zeitpunkt
wird die Oberfläche des
Substrats 1, welche um 10 Grad bis 20 Grad von der (0001)-Si-Oberfläche aus
geneigt ist, zu einer hochglanzpolierten Oberfläche ohne einen durch das Polieren
hervorgerufenen Defekt, so dass die Stabilität der Oberfläche größer wird.
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Darauf
folgend lässt
man, wie in 10C dargestellt, einen Epitaxialfilm
auf der Hauptoberfläche
des Substrats 1 unter Verwendung einer CVD-Ausrüstung derart
aufwachsen, dass die Epitaxieschicht 2 auf dem Substrat 1 gebildet
wird.
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Unter
Verwendung dieses Substrats wird der in 11 dargestellte
vertikale Leistungs-MOS-Transistor gebildet. Insbesondere lässt man
das N–-Leitfähigkeitstyp-Gebiet 2 epitaxial
auf dem in N+-Leitfähigkeitstyp-SiC-Substrat 1 aufwachsen.
Das P–-Leitfähigkeitstyp-Gebiet 3a, 3b wird
auf dem Oberflächenabschnitt
der Hauptoberfläche
des Substrats (d.h. auf der oberen Oberfläche des N–-Leitfähigkeitstyp-Gebiets 2)
gebildet, und des weiteren wird das N+-Leitfähigkeitstyp-Sourcegebiet 4a, 4b auf
dem Oberflächenabschnitt
des P–-Leitfähigkeitstyp-Gebiets 3a, 3b gebildet.
Des weiteren wird eine Schicht mit geringer Dotierungsdichte bzw.
Konzentration als N–-Leitfähigkeitstyp-Oberflächenkanalschicht 505 in dem
Kanalgebiet des Oberflächenabschnitts
des N–-Leitfähigkeitstyp-Gebiets 2 gebildet.
Die Gateelektrode 8 wird auf der Schicht mit geringer Dotierungsdichte 505 durch
den Gateoxidfilm (d.h., im Allgemeinen durch den Gateisolierfilm) 7 gebildet.
Die Sourceelektrode 10 wird auf der Gateelektrode 8 durch
den Isolierfilm 9 derart gebildet, dass die Sourceelektrode 10 das
N+-Leitfähigkeitstyp-Sourcegebiet 4a, 4b und
das P–-Leitfähigkeitstyp-Gebiet 3a, 3b berührt. Demgegenüber wird
die Drainelektrode 11 auf der unteren Oberfläche (d.h.
auf dem Boden) des N+-Leitfähigkeitstyp-SiC-Substrats 1 gebildet.
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12 stellt
ein Ergebnis einer Messung der Beziehung zwischen dem Versetzungswinkel
und der Dichte des durch Polieren hervorgerufenen Defekts dar. Dabei
werden verschiedene Substrate mit unterschiedlichen Versetzungswinkeln
bereitgestellt. Die horizontale Achse in 12 stellt
den Versetzungswinkel des Substrats dar, und die vertikale Achse
in 12 stellt die Dichte des durch Polieren hervorgerufenen
Defekts dar. Wenn, wie in 12 dargestellt, der
Versetzungswinkel gleich oder größer als
10 Grad wird, wird der durch Polieren hervorgerufene Defekt schnell
verringert. Wenn des weiteren der Versetzungswinkel gleich oder
größer als
10 Grad wird, wird die Rauheit der Substratoberfläche verringert. Wenn
des weiteren der Versetzungswinkel gleich oder größer als
13 Grad wird, verschwindet der durch Polieren hervorgerufene Defekt.
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Dementsprechend
wird die Hauptoberfläche des
Siliziumkarbid-Halbleitersubstrats als die um 10 Grad oder mehr
von der (0001)-Si-Oberfläche
aus geneigte Oberfläche
derart entworfen, dass die Hauptoberfläche stabil wird. Insbesondere
wird es bevorzugt, dass die Hauptoberfläche als die um 10 Grad bis
20 Grad von der (0001)-Si-Oberfläche
aus geneigte Oberfläche
entworfen wird. Insbesondere wird die Hauptoberfläche als
die um 13 bis 20 Grad von der (0001)-Si-Oberfläche aus geneigte Oberfläche entworfen.
Durch Verwendung dieser Oberfläche wird
die Epitaxieschicht mit einem geringen Betrag eines Kristalldefekts
gebildet. Insbesondere wenn das Epitaxiesubstrat hergestellt wird,
kann der durch Polieren hervorgerufene Defekt derart verringert
werden (d.h., es wird die Rauheit verringert), dass der vorteilhaft
regulierte Oberflächenzustand
gebildet wird, bevor der Epitaxiefilm aufwächst. Somit wächst der
Epitaxiefilm unter der Bedingung auf, dass die Erzeugung von Kristalldefekten
limitiert ist.
-
Somit
wird das Prozessertragsverhältnis
des Bauelements verbessert (d.h., es wird das Erzeugungsverhältnis des
Chipversagens in dem Wafer verringert).
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Dabei
wird der in 11 dargestellte vertikale Leistungs-MOS-Transistor
unter Verwendung des in 10C dargestellten
Substrats gebildet. Jedoch kann der in
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22 dargestellte
MOS-Transistor unter Verwendung des in 10B dargestellten
Substrats gebildet werden. Des weiteren kann der in das Substrat
zu trennende Rohling ein 6H-SiC-Kristall anstatt eines 4H-SiC-Kristalls
sein.
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Wie
oben beschrieben, besitz diese Ausführungsform die folgende Charakteristik.
- (I) Wie in 10B dargestellt,
besitzt das Siliziumkarbid-Halbleitersubstrat 1 eine Hauptoberfläche, welche
um 10 Grad oder mehr von der (0001)-Si-Oberfläche aus geneigt ist. Daher
besitzt die Oberfläche
einen hervorragenden Oberflächenzustand
und eine hervorragende Gleichmäßigkeit
beim Unterdrücken
eines Defekts im Vergleich mit einem Substrat mit einer Versetzung von
8 Grad, welches ein Siliziumkarbid-Halbleitersubstrat mit einer
um 8 Grad von der (0001)-Si-Oberfläche aus geneigten Hauptoberfläche besitzt.
Somit besitzt die Oberfläche
einen homogenen und stabilen Oberflächenzustand in einem Bereich
bzw. einer Fläche
einer Substratoberfläche
derart, dass die Oberfläche
eine Oberfläche
eines zu bildenden Halbleiterbauelements liefert.
Dabei liegt
vorzugsweise der Winkel gleich oder größer als 10 Grad in einem Bereich
zwischen 10 Grad und 20 Grad. Vorzugsweise liegt der Winkel gleich
oder größer als
10 Grad in einem Bereich zwischen 13 Grad und 20 Grad. Des weiteren
liegt der Winkel gleich oder größer als
10 Grad vorzugsweise in einem Bereich zwischen 16 Grad und 20 Grad
von der (0001)-Si-Oberfläche
aus. Des weiteren ist die um 10 Grad oder mehr von der (0001)-Si-Oberfläche aus
geneigte Oberfläche
in dem Siliziumkarbid-Halbleitersubstrat
eine (11-2N)-Oberfläche,
wobei N der Beziehung 17 ≤ N ≤ 38 genügt.
- (II) Wie in 10C dargestellt, wird die Epitaxieschicht 2 auf
der Hauptoberfläche 1a des
Siliziumkarbid-Halbleitersubstrats 1 derart
gebildet, dass das Epitaxiesubstrat erzielt wird. Somit besitzt
die Epitaxieschicht 2 einen hervorragenden Oberflächenzustand,
und des weiteren kann die Bildung von Kristalldefekten verhindert
werden.
- (III) Wie in 10A und 10B dargestellt,
enthält
ein Verfahren zur Herstellung eines Siliziumkarbid-Halbleitersubstrats:
den ersten Schritt des Bereitstellens des Siliziumkarbid-Halbleitersubstrats 1 mit
der um 10 Grad oder mehr von einer (0001)-Si-Oberfläche aus
geneigten Hauptoberfläche
durch ein Ritzverfahren; den zweiten Schritt des Hochglanzpolierens
der Hauptoberfläche 1a des
Siliziumkarbid-Halbleitersubstrats 1; und den dritten Schritt
des Bildens der Epitaxieschicht 2 auf der Hauptoberfläche 1a derart, dass
die Epitaxieschicht epitaxial auf der Hauptoberfläche 1a des
Siliziumkarbid-Halbleitersubstrats 1 aufwächst. Das
Verfahren liefert das in (III) beschriebene Siliziumkarbid-Halbleitersubstrat.
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Dabei
liegt vorzugsweise der Winkel gleich oder größer als 10 Grad in einem Bereich
zwischen 10 Grad und 20 Grad. Insbesondere liegt der Winkel gleich
oder größer als
10 Grad in einem Bereich zwischen 13 Grad und 20 Grad. Des weiteren
liegt vorzugsweise der Winkel gleich oder größer als 10 Grad in einem Bereich
zwischen 16 Grad und 20 Grad von der (0001)-Si-Oberfläche aus.
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Sechste Ausführungsform
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Als
Nächstes
wird im Folgenden eine sechste Ausführungsform erläutert.
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Ein
Siliziumkarbid-Halbleitersubstrat und ein Verfahren zu dessen Herstellung
werden unter Bezugnahme auf 13A und 13B erläutert.
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Wie
in 13A dargestellt, setzt sich die Hauptoberfläche des
Siliziumkarbid-Halbleitersubstrats 1 aus wenigstens zwei
Oberflächen
zusammen, von denen eine die (0001)-Si-Oberfläche ist und die andere eine
um 10 Grad oder mehr von der (0001)-Si-Oberfläche aus geneigte Oberfläche ist. Dabei
setzt sich vorzugsweise die Hauptoberfläche aus wenigstens zwei Oberflächen zusammen,
von denen eine die (0001)-Si-Oberfläche und die andere eine um
10 Grad bis 20 Grad von der (0001)-Si-Oberfläche aus geneigte Oberfläche ist.
Des weiteren setzt sich vorzugsweise die Hauptoberfläche aus
wenigstens zwei Oberflächen
zusammen, von denen eine die (0001)-Si-Oberfläche ist und die andere eine um
13 Grad bis 20 Grad von der (0001)-Si-Oberfläche geneigte Oberfläche ist.
Dies wird aus dem Grund der Beziehung zwischen der Dichte eines durch
Polieren hervorgerufenen Effekts und dem Winkel von der (0001)-Si-Oberfläche aus
wie oben bezüglich 12 beschrieben
abgeleitet.
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Wie
in 13B dargestellt, wird die Epitaxieschicht 2 auf
der Hauptoberfläche
des Siliziumkarbid-Halbleitersubstrats 1 als Einkristall
gebildet. Insbesondere wird, wie in 13A dargestellt,
das Substrat 1 mit der Substratoberfläche bereitgestellt, auf welchem
zwei Oberflächen
gebildet sind, nämlich
die (0001)-Si-Oberfläche
und die um 10 Grad oder mehr von der (0001)-Si-Oberfläche aus geneigte
Oberfläche.
Die Epitaxieschicht 2 wächst
auf dem Substrat 1 unter Verwendung der CVD-Ausrüstung auf.
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Um
das in 13A dargestellte Substrat zu erzielen,
wird der folgende Prozess durchgeführt.
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Wie
in 14A bis 14F dargestellt,
wird das SiC-Substrat 601 wie
ein Substrat mit einer Versetzung von 8 Grad bereitgestellt. Das
Substrat 601 besitzt die um eine vorbestimmten Winkel von
der (0001)-Si-Oberfläche
aus geneigte Hauptoberfläche. Wie
in 14B dargestellt, wird die Oberfläche des Substrats 601 poliert,
um eine hochglanzpolierte Oberfläche
zu sein. Zu diesem Zeitpunkt verbleibt, wie in 21 dargestellt,
ein durch Polieren hervorgerufener Defekt auf dem Oberflächenabschnitt
des Substrats 601 (d.h. auf dem Oberflächenabschnitt, wie als A1 in 14B dargestellt). Des weiteren wird, wie in 14C dargestellt, ein LTO-Film 620 auf
der Oberfläche
des Substrats 601 gebildet. Danach wird der LTO-Film 620 derart
entfernt, dass das Substrat einen in 14D dargestellten
Zustand annimmt. Danach wird die Oberfläche des SiC-Substrats 601 gereinigt.
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Des
weiteren wird, wie in 14E dargestellt,
eine Si-Schicht 630 mit einer Dicke von etwa 5 nm auf die
Oberfläche
des SiC-Substrats 601 durch ein Aufdampfverfahren und dergleichen
aufgebracht. Darauf folgend wird eine Ultrahochvakuumkammer derart
erwärmt,
dass die Temperatur des SiC-Substrats 601 in einem Bereich
zwischen 500°C
und 1500°C
konstant wird (d.h., die Temperatur des Substrats 601 wird
höher).
Zu diesem Zeitpunkt wird es bevorzugt, dass die Temperatur auf 1050°C festgelegt
wird. Dieser Temperaturanstieg liefert ein Step-bunching auf der
Substratoberfläche,
wie in 14F dargestellt.
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Die
Details werden im Folgenden beschrieben. Wie in 15 dargestellt,
welche durch Vergrößern der
Substratoberfläche
von 14 erzielt wird (d.h. ein als
A2 dargestellte Abschnitt), besitzt das Substrat mit einer Versetzung
von 8 Grad die in 16 dargestellte Oberflächenkonstruktion.
Das Substrat wird in diesem Zustand einer Behandlung mit einer hohen
Temperatur derart unterzogen, so dass, wie in 17 dargestellt,
welche durch Vergrößern der
Substratoberfläche
von 14F erzielt wird (d.h. eines
als A3 dargestellten Abschnitts), das Step-bunching erzeugt bzw.
gebildet wird. Somit wird die Substratoberfläche zu der in 18 dargestellten Oberflächenkonstruktion.
Somit wird das Step-bunching erzeugt, welches eine Beziehung von
tan–1(b/a) ≤ 10 Grad bezüglich der
(0001)-Si-Oberfläche
besitzt. Somit ist die neue Oberfläche des Step-bunching um 10
Grad oder mehr von der (0001)-Si-Oberfläche geneigt.
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Zu
diesem Zeitpunkt werden die Fläche
der (0001)-Si-Oberfläche und
die Fläche
der um 10 Grad oder mehr von der (0001)-Si-Oberfläche aus
geneigten Oberfläche
wie folgt bestimmt. Wie in 19B dargestellt,
wird es bevorzugt, dass die Fläche
der um 10 Grad oder mehr von der (0001)-Si-Oberfläche aus
geneigten Oberfläche
größer als
die Fläche
der (0001)-Si-Oberfläche
im Vergleich mit einem Fall ist, bei welchem die Fläche der
um 10 Grad oder mehr von der (0001)-Si-Oberfläche aus geneigten Oberfläche kleiner
als die Fläche
der (0001)-Si-Oberfläche, wie
in 19A dargestellt, ist.
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Wenn
das Step-bunching erzeugt bzw. gebildet wird, wird des weiteren
die Oberflächenkonstruktion
umstrukturiert, so dass der durch Polieren hervorgerufene Defekt
verschwindet. Somit wird die Oberfläche stabil.
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Wie
in 14E dargestellt, wird die Si-Schicht 630 auf
die Substratoberfläche
aufgebracht, bevor die Temperatur des Substrats größer wird.
Dies liegt daran, dass die Substratoberfläche vor einem Karbonisieren
geschützt
wird, wenn die Temperatur des Substrats in dem Ultrahochvakuum erhöht wird.
Obwohl das Verfahren zum Aufbringen von Si auf die Oberfläche verwendet
wird, können
andere Verfahren wie das Erhöhen
eines Dampfdrucks von Silizium nahe der Oberfläche einer Probe durch einen
Siliziumfluss bzw. ein Siliziumflussmittel und dergleichen verwendet
werden. Es kann irgendein Verfahren verwendet werden, so lange wie
das Substrat einer Wärmebehandlung
in Vakuum und einer Atmosphäre
einschließlich
von Silizium unterzogen wird.
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Somit
wird, wie in 13A dargestellt, das Substrat
erzielt, welches die Oberfläche
aufweist, die sich aus zwei Oberflächen zusammensetzt. Eine Oberfläche ist
die (0001)-Si-Oberfläche,
und die andere Oberfläche
ist die um 10 Grad oder mehr von der (0001)-Si-Oberfläche aus
geneigte Oberfläche. Insbesondere
wird das Substrat mit dem gut regulierten Oberflächenzustand vor der Epitaxie
erlangt.
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Danach
wird der in 11 dargestellte Leistungs-MOS-Transistor eines
vertikalen Typs unter Verwendung des in 13B dargestellten
Substrats gebildet. Oder es wird der in 22 dargestellte MOS-Transistor
unter Verwendung des in 13A dargestellten
Substrats gebildet. Vorzugsweise wird das Substrat 601 von 14A aus einem 4H- oder 6H-Einkristall hergestellt.
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Somit
besitzt diese Ausführungsform
die folgende Charakteristik.
- (IV) Wie in 13A dargestellt, setzt sich die Hauptoberfläche des
Siliziumkarbid-Halbleitersubstrats 1 aus wenigstens zwei
Oberflächen
zusammen, von denen eine die (0001)-Si-Oberfläche und die andere die um 10
Grad oder mehr von der (0001)-Si-Oberfläche aus geneigte Oberfläche ist.
Somit besitzt die Oberfläche
einen hervorragenden Oberflächenzustand
und eine hervorragende Gleichmäßigkeit
beim Unterdrücken
eines Defekts im Vergleich mit einem Substrat mit einer Versetzung
von 8 Grad, welches ein Siliziumkarbid-Halbleitersubstrat mit einer
um 8 Grad von der (0001)-Si-Oberfläche geneigten Hauptoberfläche ist.
Somit besitzt die Oberfläche
einen hervorragenden Oberflächenzustand.
Insbesondere besitzt die Oberfläche
einen homogenen und stabilen Oberflächenzustand in einem Bereich
einer Substratoberfläche
derart, dass die Oberfläche eine
Oberfläche
eines zu bildenden Halbleiterbauelements liefert.
-
Dabei
liegt vorzugsweise der Winkel gleich oder größer als 10 Grad in einem Bereich
zwischen 10 Grad und 20 Grad. Insbesondere liegt der Winkel gleich
oder größer als
10 Grad in einem Bereich zwischen 13 Grad und 20 Grad. Des weiteren
liegt vorzugsweise der Winkel gleich oder größer als 10 Grad in einem Bereich
zwischen 16 Grad und 20 Grad von der (0001)-Si-Oberfläche aus.
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Vorzugsweise
ist bezüglich
einer Fläche
der um 10 Grad oder mehr von der (0001)-Si-Oberfläche aus
geneigten Oberfläche
und einer Fläche
der (0001)-Si-Oberfläche
die Fläche
der um 10 Grad oder mehr von der (0001)-Si-Oberfläche aus
geneigten Oberfläche
größer als
die Fläche
der (0001)-Si-Oberfläche
in dem Siliziumkarbid-Halbleitersubstrat.
-
Des
weiteren ist die um 10 Grad oder mehr von der (0001)-Si-Oberfläche geneigte
Oberfläche
in dem Silizium karbid-Halbleitersubstrat eine (11-2N)-Oberfläche, wobei
N der Beziehung 17 ≤ N ≤ 38 genügt.
- (V) Wie in 13B dargestellt,
wird die Epitaxieschicht 2 auf der Hauptoberfläche des
einkristallinen Siliziumkarbid-Halbleitersubstrats 1 derart gebildet,
dass das Epitaxiesubstrat bereitgestellt wird.
- (VI) Wie in 14A bis 14F dargestellt,
enthält
ein Verfahren zur Herstellung eines Siliziumkarbid-Halbleitersubstrats:
einen ersten Schritt des Bereitstellens eines Siliziumkarbid-Halbleitersubstrats
mit einer Hauptoberfläche,
die sich aus zumindest zwei Oberflächen zusammensetzt, von denen
eine um 10 Grad oder mehr von einer (0001)-Si-Oberfläche aus
geneigt ist und die andere die (0001)-Si-Oberfläche ist, wobei zwei Oberflächen derart
gebildet sind, dass das hochglanzpolierte Siliziumkarbid-Halbleitersubstrat 105 einer
Wärmebehandlung
in einem Vakuum und einer Atmosphäre unterworfen wird, welche Silizium
enthält,
so dass zwei Oberflächen
auf der Hauptoberfläche
des Siliziumkarbid-Halbleitersubstrats 601 durch ein Step-bunching-Verfahren gebildet
werden; und einen zweiten Schritt des Bildens einer Epitaxieschicht 2 auf
der Hauptoberfläche
derart, dass die Epitaxieschicht 2 epitaxial auf der Hauptoberfläche des
Siliziumkarbid-Halbleitersubstrats 1 aufwächst. Somit
wird das in (V) beschriebene Siliziumkarbid-Halbleitersubstrat erzielt.
-
Dabei
liegt vorzugsweise der Winkel gleich oder größer als 10 Grad in einem Bereich
zwischen 10 Grad und 20 Grad. Insbesondere liegt der Winkel gleich
oder größer als
10 Grad in einem Bereich zwischen 13 Grad und 20 Grad. Des weiteren
liegt der Winkel gleich oder größer als
10 Grad vorzugsweise in einem Bereich zwischen 16 Grad und 20 Grad
von der (0001)-Si-Oberfläche
aus.
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Obwohl
bei der oben beschriebenen sechsten Ausführungsform das hochglanzpolierte
Siliziumkarbid-Halbleitersubstrat mit einer Wärmebehandlung in dem Vakuum
und einer Atmosphäre,
welche Silizium enthält,
verarbeitet wird, kann stattdessen das hochglanzpolierte Siliziumkarbid-Halbleitersubstrat
mit einer Wärmebehandlung
in Vakuum, einer Wasserstoffatmosphäre und einer Wasserstoffchloridatmosphäre verarbeitet
werden. Insbesondere wird das Substrat mit einer Wärmebehandlung
bei einer Temperatur in einem Bereich zwischen 1300°C und 1500°C mit einem
strömenden
Wasserstoffgas (d.h. H2-Gas) und einem Wasserstoffchloridgas
(d.h. HCl einschließlich
0,1% bis 10% HCl-Gas) verarbeitet. Somit wird das Siliziumkarbid-Halbleitersubstrat gebildet,
welches die Hauptoberfläche
aufweist, die sich wenigstens aus zwei Oberflächen zusammensetzt. Die zwei
Oberflächen
sind die (0001)-Si-Oberfläche
und die um 1.0 Grad oder mehr von der (0001)-Si-Oberfläche geneigte
Oberfläche,
und es werden zwei Oberflächen
durch Step-bunching auf der Hauptoberfläche des Siliziumkarbid-Halbleitersubstrats
bereitgestellt. Die anderen Details sind die gleichen wie bei einem
Fall, bei welchem ein hochglanzpoliertes Siliziumkarbid-Halbleitersubstrat
mit einer Wärmebehandlung
im Vakuum und einer Atmosphäre
verarbeitet wird, welche Silizium enthält (d.h., die anderen Details
sind sozusagen dieselben wie die obigen Auflistungen bezüglich (IV)
bis (VI).
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Derartige Änderungen
und Modifizierungen liegen im Rahmen der vorliegenden Erfindung,
welche durch die beigefügten
Ansprüche
definiert wird.
-
Vorstehend
wurde ein Siliziumkarbid-Halbleiterbauelement und ein Verfahren
zu dessen Herstellung offenbart. Das Siliziumkarbid-Halbleiterbauelement
enthält:
ein Halbleitersubstrat (1), welches eine Hauptoberfläche (1a) und
eine Rückseitenoberfläche (1b)
aufweist; eine Driftschicht (2), welche auf der Hauptoberfläche (1a)
angeordnet ist; ein Basisgebiet (3a, 3b), welches
auf der Driftschicht (2) angeordnet ist; ein Sourcegebiet
(4a, 4b), welches auf dem Basisgebiet (3a, 3b)
angeordnet ist; eine Oberflächenkanalschicht
(5), welche sowohl auf der Driftschicht (2) als
auch dem Basisgebiet (3a, 3b) für eine Verbindung
zwischen dem Sourcegebiet (4a, 4b) und der Driftschicht
(2) angeordnet ist; einen Gateisolierfilm (7, 7a, 7b),
welcher auf der Oberflächenkanalschicht
(5) angeordnet ist und einen Film mit einer hohen Dielektrizitätskonstante
(7a) enthält;
eine Gateelektrode (8), welche auf dem Gateisolierfilm
(7, 7a, 7b) angeordnet ist; eine Sourceelektrode
(10), welche auf dem Sourcegebiet (4a, 4b)
angeordnet ist; und eine Rückseitenelektrode
(11), welche auf der Rückseitenoberfläche (1b)
angeordnet ist.