DE10132230C2 - Verfahren und Vorrichtung zur Erzeugung eines Taktausgangssignales - Google Patents

Verfahren und Vorrichtung zur Erzeugung eines Taktausgangssignales

Info

Publication number
DE10132230C2
DE10132230C2 DE10132230A DE10132230A DE10132230C2 DE 10132230 C2 DE10132230 C2 DE 10132230C2 DE 10132230 A DE10132230 A DE 10132230A DE 10132230 A DE10132230 A DE 10132230A DE 10132230 C2 DE10132230 C2 DE 10132230C2
Authority
DE
Germany
Prior art keywords
phase
clock
clock signals
generating
output signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10132230A
Other languages
English (en)
Other versions
DE10132230A1 (de
Inventor
Karl Schroedinger
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Finisar Corp
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10132230A priority Critical patent/DE10132230C2/de
Priority to US09/992,281 priority patent/US6853230B2/en
Publication of DE10132230A1 publication Critical patent/DE10132230A1/de
Application granted granted Critical
Publication of DE10132230C2 publication Critical patent/DE10132230C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00052—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter by mixing the outputs of fixed delayed signals with each other or with the input signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00163—Layout of the delay element using bipolar transistors
    • H03K2005/00176—Layout of the delay element using bipolar transistors using differential stages

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren und eine Vorrichtung zur Erzeugung eines Taktausgangssignales, und insbesondere aber nicht ausschliesslich auf eine Verzögerungsschaltung für einen Takt mit unendlich einstellbarer Verzögerung zur Anwendung in Delay Locked Loop (DLL) Schaltungen.
Bekannt sind DLL-Schaltungen unter anderem aus US 5015872 sowie der Veröffentlichung von Thomas H. Lee et al. In IEEE Journal of Solid State Circuits, Vol. 29, Nr. 12, Dezember 1994. Diese Schaltungen haben den Nachteil, dass die Takteingangsfrequenz vor der Phasenverschiebung halbiert wird, um anschliessend, d. h. nach der Phasenverschiebung, wieder verdoppelt zu werden. Dies kann bei hohen Taktfrequenzen problematisch sein, bzw. sehr schnelle und präzise EXOR-Gatter und Mischer erfordern. Auch können dabei Nichtlinearitäten entstehen.
Darüber hinaus ergeben sich bei der Realisierung von Fensterkomparatoren, welcher wie in oben genannter Veröffentlichung von Lee et al ("quadrant boundary detector") die Steuerspannung überwacht und den eigentlichen Delaygenerator steuert, Probleme bei der Umschaltung, wie in Fig. 1 gezeigt. Hier wird eine ideale Kurve einer realen gegenübergestellt. Abgesehen von der Nichtlinearität der geschwungenen (realen) Kurve, die die Schleifenverstärkung in der DLL-Schleife ändert, tritt im allgemeinen ein Phasensprung am Umschaltpunkt (z. B. bei 180°) auf, da sich der Umschaltpunkt nicht mit absoluter Sicherheit einstellen lässt (Toleranzen). Dadurch lassen sich bestimmte Phaseneinstellungen nicht realisieren bzw. kann ein Schwingen auftreten (sprunghaftes Schalten zwischen den Phasen 108° - Δϕ° und 180° + Δϕ°, wenn die Sollphase dazwischen liegt).
Die Erfindung hat die Aufgabe, diese Nachteile zumindest abzumindern. Diese Aufgabe wird durch die in den unabhängigen Ansprüchen definierte Erfindung gelöst.
Erfindungsgemäss ist ein Verfahren geschaffen zur Erzeugung des Taktausgangssignales eines Delay Lock Loop Regelkreises, mit folgenden Schritten: Feststellen einer Phasendifferenz zwischen der Taktphase eines Informationssignales und der Taktphase des Taktausgangssignales; Erzeugen eines Phasendifferenzsignales in Abhängigkeit von der festgestellten Phasendifferenz; Erzeugen eines Eingangssignales für einen Phasenschieber durch Integration des Phasendifferenzsignales; Umschalten der Integrationspolarität an vorbestimmten Schaltpunkten in Abhängigkeit von der durch das Phasendifferenzsignal dargestellten Phasendifferenz, wobei die Schaltpunkte mit Hysterese behaftet sind.
Insbesondere umfasst das Verfahren vorzugsweise folgende Schritte: Empfang eines eine Phaseninformation enthaltenden Eingangssignales; Erzeugen einer Vielzahl von jeweils voneinander um einen vorbestimmten Betrag phasenverschobenen Taktsignalen; Gewichten jedes der Vielzahl von Taktsignalen in Abhängigkeit von der im Eingangssignal enthaltenen Phaseninformation; und Mischen der gewichteten Taktsignale zur Erzeugung eines Taktausgangssignales, dessen Phase im wesentlichen mit der durch die Phaseninformation dargestellten Phase übereinstimmt.
Somit kann auf eine Halbierung der Taktfrequenz verzichtet werden. Stattdessen wird die originale Taktfrequenz beibehalten und durch geeignete Phasenverschiebungen ein Taktausgangssignal erzeugt, welches die gewünschte Phase hat.
Insbesondere wird in dem Verfahren vorzugsweise ein Takteingangssignal vorbestimmter Frequenz erzeugt, welches durch wiederholte Phasenverschiebung vervielfacht wird, so dass die erwähnte Vielzahl von Taktsignalen erhalten wird, welche alle besagte vorbestimmte Frequenz aufweisen. Mit dieser "Taktsignalvervielfachung" bei Beibehaltung einer Takteingangssignalfrequenz kann durch anschliessendes Gewichten und Mischen wie erwähnt eine gewünschte Phase erzeugt werden, ohne eine nachteilige Frequenzhalbierung des Taktsignales durchführen zu müssen.
In einer Ausgestaltung handelt es sich bei der Vielzahl von Taktsignalen um vier um 90° voneinander phasenverschobene Taktsignale, die vorzugsweise aus dem Takteingangssignal durch Verwendung eines Quadratur-Oszillators erzeugt werden.
In einer weiteren Ausgestaltung wird das Mischen der gewichteten Taktsignale durch Addition durchgeführt. Ausserdem kann eine Bandbegrenzung zum Herausfiltern von Oberwellen beim Mischen der gewichteten Taktsignale durchgeführt werden.
Erfindungsgemäß ist außerdem ein Delay Lock Loop Regelkreis geschaffen, mit: einem Phasenschieber zur Erzeugung einer ersten Taktphase; einem Phasendetektor zur Detektion einer Phasendifferenz zwischen der ersten Taktphase und einer zweiten Taktphase, und zur Erzeugung eines Ausgangssignales in Abhängigkeit von der detektierten Phasendifferenz; einer Ladungspumpe zur Integration des Ausgangssignales des Phasendetektors; und einer Steuerung zur Umschaltung der Integrationspolarität der Ladungspumpe an vorbestimmten Schaltpunkten in Abhängigkeit von der Ausgangsspannung des Ladungspumpe, welche einer Phasendifferenz entspricht, wobei die Schaltpunkte mit Hysterese behaftet sind.
Der Delay Lock Loop Regelkreis beseitigt die eingangs erwähnten Nachteile von nur ungenau einstellbaren Einstellpunkten sowie unerwünschtem Schwingen. Insbesondere wird das in Fig. 1 aufgezeigte "Phasenloch" Δϕ° vermieden.
Darüber hinaus kann der Delay Lock Loop Regelkreis ausgestattet sein mit: einem Eingang zum Empfang eines eine Phaseninformation enthaltenden Eingangssignales; einem Taktgenerator zur Erzeugung einer Vielzahl von jeweils voneinander um einen vorbestimmten Betrag phasenverschobenen Taktsignalen; und einer Schaltung zur Gewichtung jedes der Vielzahl von Taktsignalen in Abhängigkeit von der im Eingangssignal enthaltenen Phaseninformation, sowie zum Mischen der gewichteten Taktsignale zur Erzeugung eines Taktausgangssignales, dessen Phase im wesentlichen mit der durch die Phaseninformation dargestellten Phase übereinstimmt.
Der Taktgenerator kann durch einen Quadratur-Oszillator zur Erzeugung von vier um 90° voneinander phasenverschobenen Taktsignalen gebildet sein.
Beispielhafte Ausführungsbeispiele der Erfindung werden im Folgenden anhand der Zeichnung erläutert, und es zeigen:
Fig. 1 eine Spannungkennlinie bei der Umschaltung der Polarität einer Ladepumpe in einer bekannten DLL Schaltung;
Fig. 2 schematisch ein Blockdiagramm einer DLL Schaltung mit einem Phasenschieber nach einem Ausführungsbeispiel der Erfindung;
Fig. 3 eine im Phasenschieber aus Fig. 2 enthaltene Schaltung zur Erzeugung eines Taktausgangssignales;
Fig. 4 eine ebenfalls im Phasenschieber aus Fig. 2 enthaltene Steuerschaltung zur Auswahl und Steuerung von Eingangstakten für die Schaltung aus Fig. 3;
Fig. 5 die vier Takteingangssignale der Schaltung aus Fig. 3;
Fig. 6 die Signale der Steuerschaltung aus Fig. 4 (wobei In proportional zu Un ist);
Fig. 7 Steuerstrom- und Phasenverläufe einer Schaltung nach einer weiteren Ausgestaltung der Erfindung;
Fig. 8 die Umschaltung der Polarität einer Ladepumpe mit Hysterese; und
Fig. 9 eine Realisierung der Schaltung dieser Ausgestaltung.
Weiterhin zeigt Tabelle 1 zusammenfassend die Eigenschaften der Steuerschaltung aus Fig. 4 (Signale S0 bis S3, U0 bis U3) abhängig vom Eingang UCP (Ausgang der Charge Pump).
Fig. 2 zeigt eine beispielhafte Delay Locked Loop (DLL) Schaltung 1, die einen Phasenschieber 2 nach einer Ausgestaltung der Erfindung enthält. Die DLL Schaltung 1 weist weiterhin einen Phasendetektor 3 sowie eine Ladungspumpe (Charge Pump) 4 auf. Der Phasendetektor 3 weist einen Eingang I zum Empfang eines Datensignales auf. Das Datensignal ist ausserdem einem Eingang I der Logik 5 zugeführt, die durch ein Taktausgangssignal Cout der DLL Schaltung 1 über einen Takteingang T getaktet wird. Zweck der DLL Schaltung 1 ist es, ein Taktsignal Cout zur Verfügung zu stellen, das phasengleich mit dem Takt des Datensignales ist. DLL Schaltungen als solche sind bekannt und deshalb hier nicht weiter erläutert.
Fig. 3 und 4 zeigen die im Phasenschieber 2 aus Fig. 1 enthaltenen Schaltungen. Fig. 3 zeigt eine Schaltung zur Erzeugung des Taktsignales Cout durch Mischen der Takte C0 bis C3. Diese vier Taktsignale C0 bis C3 sind in Fig. 5 gezeigt. Die Schaltung enthält zwei jeweils mit den entsprechenden Taktphasen angesteuerte Mischer, die differentiell auf den gleichen Lastwiderständen R1 und R2 arbeiten. Ein Kondensator C1 (optional) dient zur Bandbegrenzung, da lediglich die Grundwellen der einzelnen Phasen der Taktsignale C1 bis C3 gemischt (addiert) werden sollen und Oberwellen dementsprechend herausgefiltert werden müssen. Über die Steuerspannungen U0 bis U4 werden die jeweiligen Takte C0 bis C3 in geeigneter Weise gewichtet.
Die dargestellte Schaltung verwendet nicht die halbierte Taktfrequenz (wie im Stand der Technik), sondern die originale Taktfrequenz, welche durch geeignete Phasenschieberschaltungen die entsprechende Phasenverschiebung enthält. Dadurch sind zwar insgesamt vier Taktphasen erforderlich; da aber jeweils zwei dieser Takte zueinander invertiert sind, sind diese ohnehin in einfacher Weise verfügbar (Cxq ist der invertierte Takt von Cx, C0 = C2q, C0q = C2, C1 = C3q, C3 = C1q in den Fig. 3, 5 und 9). Diese Phasen können beispielsweise mit einem Quadratur- Oszillator erzeugt werden, welcher die in Fig. 5 mit 0° und 90° bezeichneten sowie die jeweils invertierten Takte 180° und 270° erzeugt.
Die Auswahl der Takte und deren Steuerung erfolgt durch die in Fig. 4 gezeigte Steuerschaltung zur Erzeugung der Steuerspannungen U0 bis U3. Fig. 6 zeigt die zum Mischen der Taktsignale durch die in Fig. 4 dargestellte Schaltung erzeugten Steuersignale (wobei die Ströme I0 bis I3 proportional zu den Spannungen U0 bis U3 sind). Die Schaltelemente RS0 bis RS3 in Fig. 4 sind RS-FlipFlop- Schaltungen (Reset-Set); K0 bis K3 sind Komparatoren. Die Komparatoren K0 bis K3 sind so angepasst, dass diese einen Umschaltvorgang auslösen, sobald die Steuerspannungen U0 bis U3 die obere oder untere Begrenzung erreichen, d. h. keine weiter Phasendrehung erreicht werden kann. Der Umschaltvorgang wird durch Triggern der FlipFlop-Schaltungen ausgelöst. Die Umschaltung erfolgt so, dass die in Fig. 6 dargestellten Signale generiert werden.
Wie bereits oben angedeutet ist ein Vorteil dieser Schaltung die Verwendung der originalen Taktfrequenz, und nicht der halbierten Taktfrequenz wie bei den erwähnten bekannten Schaltungen. Dadurch entfällt die bei diesen Schaltungen erforderliche mit Problemen behaftete Frequenzverdoppelung.
Fig. 6 zeigt ebenfalls die Steuersignale S0 bis S3 zur Steuerung der Mischers und des Verstärkers SDiff (Eintakt- Gegentakt-Wandler). Da jeweils nur einer der Mischer gesteuert wird, muss der jeweils nicht aktive Verstärker abgeschaltet bzw. auf ein festes Potential geschaltet werden, gesteuert durch die Signale S0 bis S3. Ferner muss entsprechend der Anforderungen auch die Verstärkung des Verstärker SDiff entweder 1 oder -1 betragen, ebenfalls gesteuert durch die Signale S0 bis S3. Tabelle 1 zeigt zusammenfassend die Eigenschaften des Verstärkers SDiff abhängig von den Kontrolleingängen S0 bis S3.
In einer weiteren Ausgestaltung der Erfindung ist eine Schaltung geschaffen, die durch entsprechende Überlappung der resultierenden Phasenlagen das oben erwähnte Problem der "Phasenlöcher" vermeidet. Zu diesem Zweck erfolgt an den Umschaltpunkten der Polarität der Ladungspumpe 4 (Fig. 2) ein Rücksprung in der Phase, wie in den Fig. 7 und 8 gezeigt. Dies führt zwar zu einem Phasensprung während der Synchronisationphase; im eingeschwungenen Zustand kann jedoch bei entsprechender Hysterese kein weiterer Rücksprung mehr erfolgen. (Nur bei relativ grossen Phasenmodulationen in einem Frequenzbereich, der kleiner ist als die Bandbreite der DLL Schaltung 1, könnte dennoch ein Phasensprung entstehen. Dies ist in der realen Anwendung jedoch unwahrscheinlich. Ausserdem kann der Phasensprung derart klein gehalten werden, dass keine Bitfehler auftreten.)
Fig. 9 stellt eine Realisierung der Schaltung dieser Ausgestaltung dar. Parallel zu den Differenzstufen T10 bis T13 sind weitere Differenzstufen T10a bis T13a und T10b bis T13b geschaltet, die die Phasenverstärkung Δϕ/dUx (Ux ist die jeweilige differentielle Steuerspannung U0-U2, bzw. U1-U3) vergrössern, wobei die Vergrösserung der Phasenverstärkung von der Dimensionierung von T14x, T15x bzw. deren Strömen, sowie R7x bis R10x abhängt. Da die Ströme im Mischer durch S0 bis S3 zu- und abgeschaltet werden (mit den Schaltern S0 bis S7 in Fig. 9, gesteuert durch die gleichnamigen Signale aus Fig. 4), entsteht der in Fig. 7 unten gezeigte Phasenverlauf mit den beschriebenen Überlappungen (bzw. Phasensprüngen) bei 45°, 135°, 225° und 315°. Mathematisch kann dies für den Quadranten 45° < ϕ < 135° folgendermassen beschrieben werden:
Cout = C0.IT10(U0) + C2.IT11(U2) + C1.IT12(max) + C3.IT13a(U2),
mit IT10 = 1 . . . 0, IT11 = 0 . . . 1, IT13a = 0,1.IT13
Setzt man voraus, dass Cx = sin(ωt + 90°.x), x = 0, 1, 2, 3, ist, so ergibt sich eine resultierende Phase, die dem Mittelwert der drei Phasen plus des kleinen Anteils der vierten Phase entspricht, d. h. der jeweilige Anteil der Ströme steuert die Phasenlage. Der Takt C1 ist fest (mit Faktor 1) eingespeist. Der Takt C0 wird im gleichen Masse verringert, wie der Takt C2 erhöht eingekoppelt wird. Zusätzlich wird ein kleiner Anteil von C3 eingekoppelt, damit in einem Quadranten eine Phase von mehr als 90° (z. H. 100°) überdeckt werden kann. Durch Hinzufügen dieses kleinen Anteils des jeweils vierten Stromes (hier IT13a) Wird die Phasenverstärkung erhöht und die Überlappung erzielt. Dieser Anteil bestimmt die Phasenüberlappung.
Die in den Formeln verwendeten Stromwerte sind normiert, d. h. z. B. IT11max = 1, T11min = 0.
Die Erfindung ist nicht auf die beschriebenen Ausführungs­ beispiele beschränkt, sondern umfasst Modifikationen im Rahmen des durch die Ansprüche definierten Schutzbereiches.
Bezugszeichenliste
Δϕ Phasensprung
1
DLL Schaltung
2
Phasenschieber
3
Phasendetektor
4
Ladepumpe
5
Logik
R1, R2 Widerstände
C1 Kondensator
T1-T15 Transistoren
C0-C3 Taktsignale
C0q-C3q Taktsignale, quer
Cout Taktausgangssignal
SDiff1, 2 Differenzverstärker
CP Charge Pump (Ladepumpe)
RS0-RS3 Reset-Set FlipFlops
U0-U3 Steuerspannungen
Ucp Ausgangsspannung Charge Pump
I0-I3 Steuerströme
P1, P2 Phasenpolaritäten
Φ Phase
Q1-Q4 Quadranten
T10a-T14b Transistoren

Claims (12)

1. Delay Lock Loop Regelkreis, mit:
einem Phasenschieber zur Erzeugung einer ersten Taktphase;
einem Phasendetektor zur Detektion einer Phasendifferenz zwischen der ersten Taktphase und einer zweiten Taktphase, und zur Erzeugung eines Ausgangssignales in Abhängigkeit von der detektierten Phasendifferenz;
einer Ladungspumpe zur Integration des Ausgangssignales des Phasendetektors; und
einer Steuerung zur Umschaltung der Integrationspolarität der Ladungspumpe an vorbestimmten Schaltpunkten in Abhängigkeit von der Ausgangsspannung des Ladungspumpe, welche einer Phasendifferenz entspricht, wobei die Schaltpunkte mit Hysterese behaftet sind.
2. Delay Lock Loop Regelkreis nach Anspruch 1, der Phasenschieber umfassend:
einen Eingang zum Empfang eines eine Phaseninformation enthaltenden Eingangssignales;
einem Taktgenerator zur Erzeugung einer Vielzahl von jeweils voneinander um einen vorbestimmten Betrag phasenverschobenen Taktsignalen; und
einer Schaltung zur Gewichtung jedes der Vielzahl von Taktsignalen in Abhängigkeit von der im Eingangssignal enthaltenen Phaseninformation, sowie zum Mischen der gewichteten Taktsignale zur Erzeugung eines Taktausgangssignales mit der ersten Taktphase, die im wesentlichen mit der durch die Phaseninformation dargestellten Phase übereinstimmt.
3. Delay Lock Loop Regelkreis nach Anspruch 2, wobei der Taktgenerator durch einen Quadratur-Oszillator gebildet ist, zur Erzeugung von vier um 90° voneinander phasenverschobenen Taktsignalen.
4. Delay Lock Loop Regelkreis nach einem der vorhergehenden Ansprüche, wobei das Ausgangssignal der Ladepumpe im wesentlichen proportional bzw. invers proportional zur Phase eines Ausgangssignales des Phasendetektors ist, und der Regelkreis derart ausgebildet ist, dass ein Wechsel zwischen Proportionalität und inverser Proportionalität an vorbestimmten Schaltpunkten stattfindet, in denen ein vorbestimmter Sprung der dem Ausgangssignal an den Schaltpunkten zugeordneten Phase erfolgt.
5. Delay Lock Loop Regelkreis nach Anspruch 4, wobei der besagte vorbestimmte Sprung einem Phasenrücksprung vorbestimmten Betrags entspricht.
6. Verfahren zur Erzeugung des Taktausgangssignales eines Delay Lock Loop Regelkreises, mit folgenden Schritten:
Feststellen einer Phasendifferenz zwischen der Taktphase eines Informationssignales und der Taktphase des Taktausgangssignales;
Erzeugen eines Phasendifferenzsignales in Abhängigkeit von der festgestellten Phasendifferenz;
Erzeugen eines Eingangssignales für einen Phasenschieber durch Integration des Phasendifferenzsignales;
Umschalten der Integrationspolarität an vorbestimmten Schaltpunkten in Abhängigkeit von der durch das Phasendifferenzsignal dargestellten Phasendifferenz, wobei die Schaltpunkte mit Hysterese behaftet sind.
7. Verfahren nach Anspruch 6, mit folgenden Schritten:
Erzeugen einer Vielzahl von jeweils voneinander um einen vorbestimmten Betrag phasenverschobenen Taktsignalen;
Gewichten jedes der Vielzahl von Taktsignalen in Abhängigkeit von der im Eingangssignal für den Phasenschieber enthaltenen Phaseninformation; und
Mischen der gewichteten Taktsignale zur Erzeugung eines Taktausgangssignales, dessen Phase im wesentlichen mit der durch die Phaseninformation dargestellten Phase übereinstimmt.
8. Verfahren nach Anspruch 7, mit folgenden Schritten:
Erzeugen eines Takteingangssignales vorbestimmter Frequenz; und
Erzeugen der Vielzahl der Taktsignale durch Verschieben der Phase des Takteingangssignales um ein Ein- bzw. Vielfaches des besagten vorbestimmten Betrags, wobei jedes der Taktsignale besagte vorbestimmte Frequenz aufweist.
9. Verfahren nach Anspruch 7 oder 8, mit folgendem Schritt:
Erzeugen von vier um 90° voneinander phasenverschobenen Taktsignalen.
10. Verfahren nach Anspruch 9, wobei die vier Taktsignale aus dem Takteingangssignal durch Verwendung eines Quadratur- Oszillators erzeugt werden.
11. Verfahren nach einem der Ansprüche 7 bis 10, mit folgendem Schritt:
Durchführen des Mischens der gewichteten Taktsignale durch Addition der gewichteten Taktsignale.
12. Verfahren nach einem Ansprüche 7 bis 11, mit folgendem Schritt:
Durchführen einer Bandbegrenzung zum Herausfiltern von Oberwellen beim Mischen der gewichteten Taktsignale.
DE10132230A 2001-06-29 2001-06-29 Verfahren und Vorrichtung zur Erzeugung eines Taktausgangssignales Expired - Fee Related DE10132230C2 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10132230A DE10132230C2 (de) 2001-06-29 2001-06-29 Verfahren und Vorrichtung zur Erzeugung eines Taktausgangssignales
US09/992,281 US6853230B2 (en) 2001-06-29 2001-11-16 Method and apparatus for producing a clock output signal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10132230A DE10132230C2 (de) 2001-06-29 2001-06-29 Verfahren und Vorrichtung zur Erzeugung eines Taktausgangssignales

Publications (2)

Publication Number Publication Date
DE10132230A1 DE10132230A1 (de) 2003-01-23
DE10132230C2 true DE10132230C2 (de) 2003-08-28

Family

ID=7690464

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10132230A Expired - Fee Related DE10132230C2 (de) 2001-06-29 2001-06-29 Verfahren und Vorrichtung zur Erzeugung eines Taktausgangssignales

Country Status (2)

Country Link
US (1) US6853230B2 (de)
DE (1) DE10132230C2 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6999547B2 (en) * 2002-11-25 2006-02-14 International Business Machines Corporation Delay-lock-loop with improved accuracy and range
EP1469629A1 (de) * 2003-04-14 2004-10-20 Infineon Technologies AG Verfahren und Vorrichtung zur Erzeugung eines phasenverschobenen Taktausgangssignales

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3914249A1 (de) * 1989-04-29 1990-12-13 Georg Rudolph Verfahren und schaltung zur automatischen taktrueckgewinnung
US5015872A (en) * 1988-07-06 1991-05-14 Ant Nachrichtentechnik Gmbh Method and circuit arrangement for generating a phase shifted clock pulse signal
DE3940860A1 (de) * 1989-12-11 1991-06-13 Thomson Brandt Gmbh Schaltungsanordnung zum erkennen eines fernsehsignals
DE19534516A1 (de) * 1994-09-09 1996-03-14 Nokia Telecommunications Oy Schnell einrastender Phasenregelkreis
DE3854706T2 (de) * 1987-08-17 1996-07-11 Nippon Electric Co Phasenregelschleife mit verlängerter Lade- und Entlade-Zeit.
DE19701937A1 (de) * 1996-01-27 1997-07-31 Lg Semicon Co Ltd Korrekturvorrichtung für Phasenverzögerungen
US5670110A (en) * 1995-12-21 1997-09-23 The Procter & Gamble Company Method for making three-dimensional macroscopically-expanded webs having improved functional surfaces
DE19703986A1 (de) * 1996-05-31 1997-12-04 Mitsubishi Electric Corp Signalformereinrichtung und Taktsignalzuführvorrichtung
DE69221527T2 (de) * 1991-05-08 1998-02-19 Philips Electronics Nv Digitale Phasenverriegelungsschleife und digitaler Oszillator zum Gebrauch in der digitalen Phasenverriegelungsschleife
EP0881774A2 (de) * 1997-05-29 1998-12-02 Nec Corporation Phasenregelschleife mit einer Schmitt-Trigger-Stufe
DE19934501C1 (de) * 1999-07-22 2000-11-09 Siemens Ag Synchroner integrierter Speicher
DE19834416C2 (de) * 1997-07-31 2001-07-26 Nec Corp Taktsignalgenerator

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4817150A (en) * 1987-08-31 1989-03-28 Rca Licensing Corporation Oscillator frequency control arrangement for a stereo decoder
EP0512621B1 (de) 1991-05-08 1997-08-13 Koninklijke Philips Electronics N.V. Digitale Phasenverriegelungsschleife und digitaler Oszillator zum Gebrauch in der digitalen Phasenverriegelungsschleife
AU1841895A (en) * 1994-02-15 1995-08-29 Rambus Inc. Delay-locked loop
US6194929B1 (en) * 1997-06-25 2001-02-27 Sun Microsystems, Inc. Delay locking using multiple control signals
US5970110A (en) 1998-01-09 1999-10-19 Neomagic Corp. Precise, low-jitter fractional divider using counter of rotating clock phases
JP2002026726A (ja) * 2000-07-07 2002-01-25 Mitsubishi Electric Corp 半導体集積回路
US20020067195A1 (en) * 2000-12-01 2002-06-06 Fischer Michael C. Adjustable phase shifter

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3854706T2 (de) * 1987-08-17 1996-07-11 Nippon Electric Co Phasenregelschleife mit verlängerter Lade- und Entlade-Zeit.
US5015872A (en) * 1988-07-06 1991-05-14 Ant Nachrichtentechnik Gmbh Method and circuit arrangement for generating a phase shifted clock pulse signal
DE3914249A1 (de) * 1989-04-29 1990-12-13 Georg Rudolph Verfahren und schaltung zur automatischen taktrueckgewinnung
DE3940860A1 (de) * 1989-12-11 1991-06-13 Thomson Brandt Gmbh Schaltungsanordnung zum erkennen eines fernsehsignals
DE69221527T2 (de) * 1991-05-08 1998-02-19 Philips Electronics Nv Digitale Phasenverriegelungsschleife und digitaler Oszillator zum Gebrauch in der digitalen Phasenverriegelungsschleife
DE19534516A1 (de) * 1994-09-09 1996-03-14 Nokia Telecommunications Oy Schnell einrastender Phasenregelkreis
US5670110A (en) * 1995-12-21 1997-09-23 The Procter & Gamble Company Method for making three-dimensional macroscopically-expanded webs having improved functional surfaces
DE19701937A1 (de) * 1996-01-27 1997-07-31 Lg Semicon Co Ltd Korrekturvorrichtung für Phasenverzögerungen
DE19703986A1 (de) * 1996-05-31 1997-12-04 Mitsubishi Electric Corp Signalformereinrichtung und Taktsignalzuführvorrichtung
EP0881774A2 (de) * 1997-05-29 1998-12-02 Nec Corporation Phasenregelschleife mit einer Schmitt-Trigger-Stufe
DE19834416C2 (de) * 1997-07-31 2001-07-26 Nec Corp Taktsignalgenerator
DE19934501C1 (de) * 1999-07-22 2000-11-09 Siemens Ag Synchroner integrierter Speicher

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
LEE, Thomas H. et al.: In. IEEE Journal of Solid State Circuits, Vol. 29, Nr. 12, Dez. 44 *

Also Published As

Publication number Publication date
US6853230B2 (en) 2005-02-08
US20030001647A1 (en) 2003-01-02
DE10132230A1 (de) 2003-01-23

Similar Documents

Publication Publication Date Title
DE60036426T2 (de) Direkte digitale Frequenzsynthese, die Störbeseitigung ermöglicht
DE3439893C2 (de)
DE102006047958A1 (de) Generator für eine exakte Dreieckssignalform
DE1279093B (de) Multistabiles Schaltelement und Vorrichtung zu seiner Ansteuerung und Anregung
DE2950433C2 (de)
DE102006054763A1 (de) Differenzverstärker, Phasen- und Verzögerungsregelkreisvorrichtung und Differenzverstärkungsverfahren
DE102013111844A1 (de) Hochauflösende Steuerung für einen Multimodus-Schaltnetzwandler und hochauflösender Flankengenerator
DE2744432A1 (de) Phasen- oder frequenzsteuerkreis im rueckkopplungskreis des oszillators eines fernseh-kanalwaehlers o.dgl.
DE1563898A1 (de) Niederfrequenzverstaerker
DE3728020C2 (de)
DE2508850C2 (de) Spannungsverstärker
DE10132230C2 (de) Verfahren und Vorrichtung zur Erzeugung eines Taktausgangssignales
DE2619964A1 (de) Anordnung zur impuls-zeitlagekorrektur
EP0013686B1 (de) Verriegelungsschaltung
DE3208480C2 (de)
DE2646737C3 (de) Hilfstraeger-regenerationsschaltung fuer einen farbfernsehempfaenger
EP0428222A2 (de) Quarzobertonoszillator
CH622391A5 (de)
DE3829374A1 (de) Hochfrequenzerzeuger fuer kernspinuntersuchungsgeraete
EP0849874A1 (de) Elektrische Schaltungsanordnung mit einem schaltbaren Rückkopplungszweig
EP1445868B1 (de) Verfahren zur Digital-Analog-Konvertierung und Digital-Analog-Konverter
EP0309769B1 (de) Spannungsgesteuerter Oszillator mit einem keramischen Schwingquarz
EP0448835A1 (de) Phasenteiler
DE2160863A1 (de) Schaltungsanordnung zum erzeugen von sinusschwingungen durch summieren mehrerer gleichfrequenter rechteckschwingungen
DE10203892B4 (de) Verfahren zum Erzeugen einer Signalpulsfolge mit einer vorgegebenen stabilen Grundfrequenz

Legal Events

Date Code Title Description
8304 Grant after examination procedure
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: FINISAR CORP., SUNNYVALE, CALIF., US

8328 Change in the person/name/address of the agent

Representative=s name: MAIKOWSKI & NINNEMANN, PAT.-ANW., 10707 BERLIN

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee