DE19934501C1 - Synchroner integrierter Speicher - Google Patents

Synchroner integrierter Speicher

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Abstract

Eine Ausgabeschaltung (OUT) ist über einen Aktivierungseingang (AKT) aktivierbar, beginnt im aktivierten Zustand einen Ausgabevorgang für auszulesende Daten (D) synchron mit dem ersten internen Takt (CLKI1) und gibt die Daten (D) mit einer bestimmten Phasenverschiebung (DELTATOUT) gegenüber dem ersten internen Takt (CLKI1), synchron mit dem externen Takt (CLKE), an einem Datenanschluß (P) aus. Eine Zähleinheit (CT) beginnt einen Zählvorgang zur Erfassung der Anzahl von aufeinanderfolgenden ersten Pegeln des ersten internen Takts (CLKI1), sobald während eines ersten Pegels eines Ausgabesteuersignals (PAR) ein zweiter interner Takt (CLKI2), der synchron mit dem externen Takt (CLKE) ist, erstmalig einen ersten Pegel annimmt. Sie aktiviert die Ausgabeschaltung (OUT), sobald die Anzahl der aufeinanderfolgenden ersten Pegel des ersten internen Takts (CLKI1) einen vorgegebenen Wert erreicht hat.

Description

Die Erfindung betrifft einen synchronen integrierten Spei­ cher, der auszulesende Daten synchron mit einem externen Takt an einem Datenanschluß ausgibt.
Bei synchronen DRAMs (Dynamic Random Access Memories) ist es bekannt, innerhalb des Speichers aus dem externen Takt mit­ tels einer Regelungseinheit in Form einer Delay-Locked-Loop (DLL) einen internen Takt zu erzeugen, der dem externen Takt vorauseilt und mit dem eine Ausgabeschaltung des Speichers angesteuert wird. Die Ausgabeschaltung gibt die Daten am Da­ tenanschluß mit einer Phasenverschiebung gegenüber dem inter­ nen Takt aus, die der Phasenverschiebung zwischen dem inter­ nen Takt und dem externen Takt entspricht. Somit werden die Daten synchron mit dem externen Takt am Datenanschluß ausge­ geben. Die Daten sollen dabei nach dem Anlegen eines externen Lesekommandos innerhalb einer bestimmten Anzahl von Taktzy­ klen des externen Takts am Datenanschluß vorliegen. Die vor­ bestimmte Anzahl von Taktzyklen wird auch als "Latency" be­ zeichnet.
Der Erfindung liegt die Aufgabe zugrunde, einen synchronen integrierten Speicher der genannten Art anzugeben, bei dem eine Ausgabe von auszulesenden Daten an einem Datenanschluß nach einer vorbestimmten Anzahl von Taktzyklen eines externen Taktes, nachdem ein Ausgabesteuersignal den Beginn eines Aus­ lesevorgangs angezeigt hat, erfolgt.
Diese Aufgabe wird mit einem synchronen Speicher gemäß An­ spruch 1 gelöst. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.
Der erfindungsgemäße Speicher weist eine Regelungseinheit zur Erzeugung eines ersten internen Takts auf, der dem externen Takt um eine bestimmte Phasenverschiebung vorauseilt. Ferner weist er eine Ausgabeschaltung auf, die über ein Aktivie­ rungssignal aktivierbar ist, die im aktivierten Zustand einen Ausgabevorgang für die auszulesenden Daten synchron mit dem ersten internen Takt beginnt und die die Daten mit der be­ stimmten Phasenverschiebung gegenüber dem ersten internen Takt, also synchron mit dem externen Takt, am Datenanschluß ausgibt. Ferner weist er einen Taktgenerator zur Erzeugung eines zweiten internen Takts auf, der synchron mit dem exter­ nen Takt ist. Der Speicher hat außerdem eine Zähleinheit, die einen Zählvorgang zur Erfassung der Anzahl von aufeinander­ folgenden ersten Pegeln des ersten internen Takts beginnt, sobald während eines ersten Pegels eines Ausgabesteuersignals der zweite interne Takt erstmalig einen ersten Pegel annimmt, und die die Ausgabeschaltung über das Aktivierungssignal ak­ tiviert, sobald die Anzahl der aufeinanderfolgenden ersten Pegel des ersten internen Takts einen vorgegebenen Wert er­ reicht hat.
Die Erfindung gewährleistet, daß die Daten am Datenanschluß um die vorgegebene Anzahl von Taktzyklen des externen Takts nach dem Auftreten des ersten Pegels des Ausgabesteuersignals ausgegeben werden, weil der erste interne Takt, dessen erste Pegel von der Zähleinheit gezählt werden, sich vom externen Takt nur um die bestimmte Phasenverschiebung unterscheidet.
Nach einer Weiterbildung der Erfindung wird der Zähleinheit ein veränderbares Steuersignal zugeführt, über das unter­ schiedliche vorgegebene Werte für die Anzahl der aufeinander­ folgenden ersten Pegel des ersten internen Takts einstellbar sind. Dies ermöglicht die Ausgabe von auszulesenden Daten mit einstellbarer Latency.
Nach einer Weiterbildung der Erfindung weist die Zähleinheit ein Schieberegister mit einer Reihenschaltung von Regi­ sterelementen auf. Einem Eingang des ersten Registerelements der Reihenschaltung wird das Ausgabesteuersignal zugeführt.
Das erste Registerelement hat einen Takteingang, dem der zweite interne Takt zugeführt wird, und die übrigen Regi­ sterelemente haben Takteingänge, denen der erste interne Takt zugeführt wird. Ferner weist der Speicher einen Multiplexer auf, über den die Ausgänge wenigstens einiger der Regi­ sterelemente mit dem Aktivierungseingang der Ausgabeschaltung verbunden sind und dessen Schaltzustand über das Steuersignal einstellbar ist.
Da die Registerelemente des Schieberegisters synchron mit dem ersten internen Takt arbeiten, ist das dem Aktivierungsein­ gang der Ausgabeschaltung zugeführte Ausgangssignal des Mul­ tiplexers ebenfalls synchron mit dem ersten Takt, durch den auch der Ausgabevorgang für die auszulesenden Daten durch die Ausgabeschaltung gestartet wird. Daher erfolgt der Beginn des Ausgabevorgangs, der erst bei aktivierter Ausgabeschaltung möglich ist, unverzögert synchron mit dem ersten internen Takt.
Nach einer Weiterbildung der Erfindung erzeugt der Taktgene­ rator den zweiten internen Takt mittels eines Verzögerungs­ elementes aus dem ersten internen Takt. Dies ist problemlos möglich, da der erste interne Takt dem externen Takt um die bestimmte Phasenverschiebung vorauseilt.
Nach einer Weiterbildung der Erfindung weist die Regelungs­ einheit des Speichers einen Eingang auf, der mit dem externen Takt verbunden ist, und einen Ausgang, mit dem der Eingang über eine einstellbare Verzögerungseinheit verbunden ist und an dem sie den ersten internen Takt erzeugt. Weiterhin weist die Regelungseinheit einen Phasenkomparator auf, mit einem ersten Eingang, der mit dem Eingang der Regelungseinheit ver­ bunden ist, mit einem zweiten Eingang, mit dem der Ausgang der Regelungseinheit über das Verzögerungselement des Taktge­ nerators verbunden ist, und mit einem Ausgang, der mit einem Steuereingang der Verzögerungseinheit verbunden ist. Die Re­ gelungseinheit dieser Weiterbildung ist also eine Delay- Locked-Loop, in deren Rückkopplungszweig das Verzögerungsele­ ment angeordnet ist, das gleichzeitig zwei Funktionen er­ füllt: Erstens die Einstellung der bestimmten Phasenverschie­ bung zwischen dem ersten internen Takt und dem externen Takt. Zweitens die Generierung des zweiten internen Takts aus dem ersten internen Takt. Wegen dieser Doppelfunktion des Verzö­ gerungselements kann der Speicher mit weniger Komponenten realisiert werden, als wenn der Taktgenerator mit zusätzlich zu den Komponenten der Regelungseinheit vorhandenen Komponen­ ten realisiert wäre.
Die Erfindung wird im folgenden anhand der Figuren näher er­ läutert. Es zeigen:
Fig. 1 eine Ausgabeschaltung und eine Zähleinheit eines Ausführungsbeispiels des synchronen Speichers,
Fig. 2 eine Regelungseinheit des synchronen Spei­ chers und
Fig. 3 und 4 verschiedene beispielhafte Signalverläufe für das in den Fig. 1 und 2 dargestellte Ausführungsbeispiel.
Der hier beispielhaft dargestellte synchrone Speicher ist ein synchrones DRAM. Fig. 1 zeigt ein Speicherzellenfeld MC des Speichers, aus dem auszulesende Daten D über eine Ausgabe­ schaltung OUT an einen Datenanschluß P ausgegeben werden. Die Ausgabeschaltung weist nicht genauer dargestellte Register R und Treiber DRV auf. Außerdem weist sie ein UND-Gatter AND auf, dessen erster Eingang ein Takteingang für einen ersten internen Takt CLKI1 und dessen zweiter Eingang ein Aktivie­ rungseingang AKT ist. In Abhängigkeit des Ausgangssignals des UND-Gatters AND erfolgt die Ausgabe der auszulesenden Daten D durch die Ausgabeschaltung OUT. Dabei hat die Ausgabeschal­ tung OUT eine Verzögerung ΔTOUT zwischen dem Auftreten einer die Ausgabeschaltung aktivierenden positiven Flanke des er­ sten internen Taktes CLKI1 am ersten Eingang des UND-Gatters AND bei gleichzeitigem hohem Pegel am Aktivierungseingang AKT und dem Zeitpunkt, zu dem ein auszulesendes Datum D am Daten­ anschluß P anliegt.
Der Speicher weist gemäß Fig. 1 eine Zähleinheit CT auf, die ein Schieberegister mit Registerelementen RE umfaßt. Bei­ spielhaft sind vier Registerelemente RE vorhanden, wobei de­ ren Anzahl bei anderen Ausführungsbeispielen der Erfindung auch andere Werte annehmen kann.
Ein Eingang I jedes Registerelements RE ist mit einem Ausgang O des vorhergehenden Registerelements verbunden. Der Eingang I des ersten Registerelements RE der Reihenschaltung ist mit einem internen Ausgabesteuersignal PAR verbunden, das aus ei­ nem externen Lesekommando, das dem Speicher zugeführt wird, abgeleitet ist. Jedes Registerelement RE weist einen Taktein­ gang auf, wobei der Takteingang des ersten Registerelements negativ pegelsensitiv ist, der Takteingang des zweiten Regi­ sterelements positiv pegelsensitiv ist und die Takteingänge der übrigen Registerelemente positiv flankensensitiv sind. Dem Takteingang des ersten Registerelements RE wird ein zwei­ tes internes Taktsignal CLKI2 zugeführt, das synchron mit ei­ nem externen Takt CLKE ist, der dem Speicher zugeführt wird. Der Takteingang des ersten Registerelements RE reagiert auf negative Pegel des zweiten internen Takts CLKI2. Den Taktein­ gängen der übrigen Registerelemente RE wird der erste interne Takt CLKI1 zugeführt.
Der Speicher weist gemäß Fig. 1 weiterhin einen Taktgenera­ tor G auf, der den zweiten internen Takt CLKI2 aus dem ersten internen Takt CLKI1 erzeugt. Dies geschieht mittels eines Verzögerungselements, das eine Verzögerungszeit ΔTOUT' hat, die möglichst exakt mit der Verzögerungszeit ΔTOUT der Aus­ gabeschaltung übereinstimmt.
Die Ausgänge O der Registerelemente RE, mit Ausnahme des er­ sten Registerelements, sind über einen Multiplexer MUX mit dem zweiten Eingang des UND-Gatters AND verbunden. Über ein Steuersignal L, das dem Multiplexer MUX zugeführt wird, ist auswählbar, mit dem Ausgang welches Registerelements der Ak­ tivierungseingang AKT der Ausgabeschaltung OUT leitend ver­ bunden wird.
Fig. 2 zeigt eine Regelungseinheit des erfindungsgemäßen Speichers in Form einer Delay-Locked-Loop (DLL), mit der der erste interne Takt CLKI1 aus dem externen Takt CLKE erzeugt wird. Die Regelungseinheit CTR weist einen Eingang auf, dem der externe Takt CLKE, verzögert um eine Eingangsverzögerung ΔTIN, die durch entsprechende Eingangsschaltungen 1 des Speichers verursacht wird, als dritter interner Takt CLKI3 zugeführt wird. Der Eingang der Regelungseinheit CTR ist über eine einstellbare Verzögerungseinheit DEL mit ihrem Ausgang verbunden, an dem sie den ersten internen Takt CLKI1 erzeugt. Weiterhin weist die Regelungseinheit CTR einen Phasenkompara­ tor ϕ auf, dessen erster Eingang mit dem Eingang der Rege­ lungseinheit CTR verbunden ist und der einen zweiten Eingang aufweist, mit dem der Ausgang der Regelungseinheit CTR über zwei Verzögerungselemente 10, 11 verbunden ist. Das erste Verzögerungselement 10 weist eine Verzögerungszeit ΔTOUT' auf, die möglichst exakt mit der Verzögerungszeit ΔTOUT der Ausgabeschaltung OUT aus Fig. 1 übereinstimmt. Das zweite Verzögerungselement 11 weist eine Verzögerungszeit ΔTIN' auf, die möglichst exakt mit der Verzögerungszeit ΔTIN der Eingabeschaltung 1 übereinstimmt. Ein Regelausgang C des Pha­ senkomparators ϕ ist mit einem Steuereingang der einstellba­ ren Verzögerungseinheit DEL verbunden, über den deren Verzö­ gerungszeit eingestellt wird.
Der von der Regelungseinheit CTR in Fig. 2 erzeugte erste interne Takt CLKI1 eilt dem dritten internen Takt CLKI3 um die Summe der Verzögerungszeiten ΔTOUT', ΔTIN' der Verzöge­ rungselemente 10, 11 vor. Da die Verzögerungszeit ΔTIN' des zweiten Verzögerungselements 11 der Verzögerungszeit ΔTIN der Eingabeschaltung 1 entspricht, eilt der erste interne Takt CLKI1 daher dem externen Takt CLKE um die Verzögerungs­ zeit ΔTOUT' des ersten Verzögerungselements 10 voraus.
Fig. 2 ist, angedeutet durch den gestrichelten Pfeil, ein weiteres Ausführungsbeispiel der Erfindung zu entnehmen, bei dem als zweiter interner Takt CLKI2 das Ausgangssignal des ersten Verzögerungselements 10 verwendet wird. In diesem Fall ist das erste Verzögerungselement 10 Bestandteil des Taktge­ nerators G und mit dem in Fig. 1 gezeigten Verzögerungsele­ ment identisch. Bei dem hier betrachteten Ausführungsbeispiel ist das Verzögerungselement des Taktgenerators G in Fig. 1 jedoch zusätzlich zum ersten Verzögerungselement 10 der Rege­ lungseinheit CTR vorhanden.
Da der zweite interne Takt CLKI2 aus dem ersten internen Takt CLKI1 durch den Taktgenerator G mit einer positiven Phasen­ verschiebung von ΔTOUT' erzeugt wird, ist er synchron mit dem externen Takt CLKE. Dabei bedeutet "synchron", daß die beiden Takte zueinander parktisch keine Phasenverschiebung aufweisen.
Die Fig. 3 und 4 zeigen unterschiedliche Beispiele für Si­ gnalverläufe des externen Takts CLKE, des Ausgabesteuersi­ gnals PAR, der internen Takte CLKI1, CLKI2, CLKI3 sowie der am Datenanschluß P ausgegebenen Daten. Die Fig. 3 und 4 zeigen Signalverläufe für unterschiedliche Frequenzen der Taktsignale bei konstanter Verzögerungszeit ΔTOUT der Ausga­ beschaltung OUT. Die Maßstäbe der Fig. 3 und 4 sind daher unterschiedlich. Zu erkennen ist, daß der zweite interne Takt CLKI2 synchron mit dem externen Takt CLKE ist und der erste interne Takt CLKI1 dem externen Takt CLKE um die Verzöge­ rungszeit TOUT der Ausgabeschaltung OUT vorauseilt. Das Aus­ gabesteuersignal PAR ist synchron mit dem dritten Taktsignal CLKI3 am Eingang der Regelungseinheit CTR aus Fig. 2.
Für die in den Figruen 3 und 4 dargestellten Signalverläufe wird der Multiplexer MUX aus Fig. 1 über das Steuersignal L so angesteuert, daß er den Ausgang O des vorletzten Regi­ sterelements RE mit dem Aktivierungseingang AKT der Ausgabe­ schaltung OUT verbindet. Das bedeutet, daß der Speicher eine Latency von 2 aufweist. Dies kann am besten anhand der letz­ ten Zeile der Fig. 3 und 4 erläutert werden: Nach dem Auf­ treten eines dem Speicher zugeführten externen Lesekommandos CMD müssen genau zwei Taktperioden des externen Taktes CLKE folgen, bis die auszugebenden Daten tatsächlich am Datenan­ schluß P anliegen. Dies ist durch die mit den Ziffern 1 und 2 bezeichneten Doppelpfeile in den Fig. 3 und 4 angedeutet.
Die in Fig. 1 gezeigte Zähleinheit CT sorgt für das Einhal­ ten der Latency auf folgende Weise: Sobald das aus dem exter­ nen Lesekommando CMD abgeleitete Ausgabesteuersignal PAR mit einem hohen Pegel aktiv wird, beginnt sie einen Zählvorgang sobald der zweite interne Takt CLKI2 einen negativen Pegel hat. Zuvor sind alle Inhalte der Registerelemente RE auf Null gesetzt worden. Anschließend wird die somit vom ersten Regi­ sterelement RE gespeicherte Eins des Ausgabesteuersignals PAR vom zweiten Registerelement RE übernommen, sobald der erste interne Takt CLKI1 einen hohen Pegel aufweist. Die nachfol­ genden Registerelemente RE übernehmen diese Eins jeweils mit einer nachfolgenden positiven Flanke des ersten internen Takts CLKI1.
Die Zähleinheit CT aus Fig. 1 zählt also, sobald das Ausga­ besteuersignal PAR einen positiven Pegel annimmt und sofern der zweite interne Takt CLKI2 einen niedrigen Pegel hat, die nachfolgenden positiven Pegel des ersten internen Takts CLKI1. Dabei ist das Ausgangssignal der Zähleinheit CT syn­ chron mit dem ersten internen Takt CLKI1, da die Registerele­ mente RE mit diesem getaktet werden.

Claims (5)

1. Synchroner integrierter Speicher,
  • - mit einer Regelungseinheit (CTR) zur Erzeugung eines er­ sten internen Takts (CLKI1), der dem externen Takt (CLKE) um eine bestimmte Phasenverschiebung (ΔTOUT) vorauseilt,
  • - mit einer Ausgabeschaltung (OUT),
  • - die über einen Aktivierungseingang (AKT) aktivierbar ist,
  • - die im aktivierten Zustand einen Ausgabevorgang für die auszulesenden Daten (D) synchron mit dem ersten internen Takt (CLKI1) beginnt
  • - und die die Daten (D) mit der bestimmten Phasenverschie­ bung (ΔTOUT) gegenüber dem ersten internen Takt (CLKI1), also synchron mit dem externen Takt (CLKE), am Datenan­ schluß (P) ausgibt,
  • - mit einem Taktgenerator (G) für einen zweiten internen Takt (CLKI2), der synchron mit dem externen Takt (CLKE) ist,
  • - mit einer Zähleinheit (CT),
  • - die einen Zählvorgang zur Erfassung der Anzahl von auf­ einander folgenden ersten Pegeln des ersten internen Takts (CLKI1) beginnt, sobald während eines ersten Pe­ gels eines Ausgabesteuersignals (PAR) der zweite interne Takt (CLKI2) erstmalig einen ersten Pegel annimmt,
  • - und die die Ausgabeschaltung (OUT) über ihren Aktivie­ rungseingang (AKT) aktiviert, sobald die Anzahl der auf­ einander folgenden ersten Pegel des ersten internen Takts (CLKI1) einen vorgegebenen Wert erreicht hat.
2. Integrierter synchroner Speicher nach Anspruch 1, dessen Zähleinheit (CT) ein veränderbares Steuersignal (L) zugeführt wird, über das unterschiedliche vorgegebene Werte für die Anzahl der aufeinander folgenden ersten Pegel des er­ sten internen Takts (CLKI1) einstellbar sind.
3. Integrierter synchroner Speicher nach Anspruch 2,
  • - dessen Zähleinheit (CT) ein Schieberegister mit einer Rei­ henschaltung von Registerelementen (RE) aufweist,
  • - bei dem einem Eingang des ersten Registerelements (RE) der Reihenschaltung das Ausgabesteuersignal (PAR) zugeführt wird,
  • - dessen erstes Registerelement (RE) durch den zweiten in­ ternen Takt (CLKI2) getaktet wird und dessen übrige Regi­ sterelemente (RE) in Abhängigkeit vom ersten internen Takt (CLKI1) getaktet werden,
  • - mit einem Multiplexer (MUX), über den die Ausgänge wenig­ stens einiger der Registerelemente (RE) mit dem Aktivie­ rungseingang der Ausgabeschaltung (OUT) verbunden sind und dessen Schaltzustand über das Steuersignal (L) einstellbar ist.
4. Integrierter synchroner Speicher nach einem der vorstehen­ den Ansprüche, dessen Taktgenerator (G) den zweiten internen Takt (CLKI2) mittels eines Verzögerungselementes aus dem ersten internen Takt erzeugt.
5. Integrierter synchroner Speicher nach Anspruch 4,
  • - dessen Regelungseinheit (CTR) einen Eingang aufweist, der mit dem externen Takt (CLKE) verbunden ist, und einen Aus­ gang, mit dem der Eingang über eine einstellbare Verzöge­ rungseinheit (DEL) verbunden ist und an dem sie den ersten internen Takt (CLKI1) erzeugt,
  • - und dessen Regelungseinheit (CTR) einen Phasenkomparator (ϕ) aufweist, mit einem ersten Eingang, der mit dem Ein­ gang der Regelungseinheit verbunden ist, mit einem zweiten Eingang, mit dem der Ausgang der Regelungseinheit über das Verzögerungselement des Taktgenerators (G) verbunden ist, und mit einem Ausgang, der mit einem Steuereingang der Verzögerungseinheit (DEL) verbunden ist.
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