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HINTERGRUND DER ERFINDUNG
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Die
vorliegende Erfindung betrifft einen Umlauf-A/D-Wandler, der imstande
ist, die A/D-Wandlungsverarbeitung durchzuführen, die nicht weniger als
drei Schritte beinhaltet.
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Wie
es in der
JP 6-83069
B4 oder in dem IEEE Journal of Solid-state Circuits, Bd.
25, Nr. 6, Dezember 1990, Seiten 1328–Seiten 1338 offenbart ist, ist
einer dieser Art von Umlauf-A/D-Wandlern ein sogenannter 2-Schritt-Umlauf-A/D-Wandler,
welcher eine Kondensatorgruppenschaltung (d. h. eine Gruppe von
Kondensatoren), einen Operationsverstärker, einen zwischen den Eingangs-
und Ausgangsanschlüssen
des Operationsverstärkers
angeschlossenen Kondensator und eine A/D-Wandlungsschaltung eines parallelen
Typs beinhaltet.
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11 zeigt
eine Schaltungsanordnung eines 2-Schritt-Umlauf-A/D-Wandlers. Eine
A/D-Wandlungsschaltung 1 eines parallelen Typs weist einen Eingangsanschluß auf, der über einen
Schalter S8 selektiv mit einem Signaleingangsanschluß 2 oder
einem Ausgangsanschluß eines
Operationsverstärkers 3 verbindbar
ist. Eine Kondensatorgruppenschaltung 4 weist eine Mehrzahl
von gruppierten Kondensatoren C0 bis C7 auf, welche Sammelelektroden
aufweisen, die jeweils mit einer Sammelleitung 5 verbunden
sind. Die gruppierten Kondensatoren C0 bis C7 weisen Nicht-Sammelelektroden
auf, die über
Schalter C0 bis C7 jeweils mit einem des Eingangsanschlusses der
A/D-Wandlungsschaltung 1, eines Referenzspannungsanschlusses 6 und
eines Masseanschlusses GND verbindbar sind. Der Operationsverstärker 3 weist
einen invertierenden Eingangsanschluß auf, der mit der Sammelleitung 5 verbunden
ist. Ein Kondensator CF und ein Schalter S9 sind zwischen den Eingangs-
und Ausgangsanschlüssen
des Operationsverstärkers 3 zueinander parallel
geschaltet.
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Bei
dieser Schaltungsanordnung führt
die A/D-Wandlungsschaltung 1 eine A/D-Wandlung eines ersten Schritts in einem
Zustand durch, bei dem der Schalter S8 mit dem Eingangsanschluß der A/D-Wandlungsschaltung 1 verbunden
ist, während die
Schalter S0 bis S7 jeweils mit dem Eingangsanschluß der A/D-Wandlungsschaltung 1 verbunden sind
und der Schalter S9 eingeschaltet ist.
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Nachdem
die A/D-Wandlung des ersten Schritts beendet ist, wird der Schalter
S9 ausgeschaltet. Jeweilige Schalter S0 bis S7 werden in Übereinstimmung
mit einem A/D-Wandlungscode, der sich aus der A/D-Wandlung des ersten
Schritts ergibt, entweder zu dem Referenzspannungsanschluß 6 oder dem
Masseanschluß 6 geschaltet.
Als ein Ergebnis erzeugt der Operationsverstärker 3 eine Ausgangsspannung,
die gleich einer Restspannung des A/D-Wandlungsergebnisses des ersten
Schritts ist. Dann wird der Schalter S8 zu dem Ausgangsanschluß des Operationsverstärkers 3 geschaltet.
Die A/D-Wandlungsschaltung 1 führt eine A/D-Wandlung eines
zweiten Schritts durch. Ein Addierer 7 addiert den A/D-Wandlungscode
des ersten Schritts und den A/D-Wandlungscode
des zweiten Schritts, um dadurch ein A/D-Wandlungsausgangssignal
zu erzeugen, das eine Auflösung
aufweist, die höher
als die der A/D-Wandlungsschaltung 1 ist.
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Gemäß dem zuvor
beschriebenen herkömmlichen
2-Schritt-Umlauf-A/D-Wandler dehnen sich die Schaltungsabmessung
der A/D-Wandlungsschaltung 1 und der Kondensatorgruppenschaltung 4 proportional
zu der Steigerung einer Auflösung
(d. h. einer Bitanzahl) aus. Die führt zu einer unerwünschten
Erhöhung
der Chipabmessung.
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Aus
der
DE 198 30 796
A1 ist ein algorithmischer A/D-Wandler bekannt, bei dem
ein zweiter Abtast/Halteverstärker
in einem Ausgangszweig einer Verstärkerstufe des A/D-Wandlers
vorgesehen ist.
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Aus
der
US 5 416 485 ist
ein mehrstufiger A/D-Wandler bekannt, bei dem in einzelnen Stufen ein
Eingangszweig eines Verstärkers
mit einer Kondensatoranordnung beschaltet ist.
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Aus
der
US 5 594 445 ist
ein Verstärker
für Einzelstufen
eines mehrstufigen A/D-Wandlers
bekannt, dessen Verstärkungszweige
mit umschaltbaren Kondensatoren ausgebildet sind und bei dem eine
Offsetkorrektur durchgeführt
werden kann.
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KURZFASSUNG DER ERFINDUNG
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Um
den erforderlichen Auflösungspegel
in jedem Schritt zu verringern, ist es wirkungsvoll, den zuvor beschriebenen
herkömmlichen 2-Schritt-A/D-Wandler
durch einen Umlauf-A/D-Wandler zu ersetzen, der imstande ist, die A/D-Wandlungsverarbeitung
durchzuführen,
die nicht weniger als drei Schritte beinhaltet. Zusätzlich zu
der Chipabmessung wird eine Aufnahme von elektrischer Leistung stark
verringert werden.
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Wenn
der zuvor beschriebene herkömmliche 2-Schritt-A/D-Wandler
direkt verwendet wird, um den dritten und nachfolgende Wandlungsvorgänge durchzuführen, wird
nach einem Verbinden des Ausgangsanschlusses des Operationsverstärkers 3 mit
den Nicht-Sammelanschlüssen
der gruppierten Kondensatoren C0 bis C7 über die Schalter S0 bis S7
eine elektrische Ladung des Kondensators CF zu den gruppierten Kondensatoren
C0 bis C7 übertragen. Dies
wird eine unerwünschte Änderung
des Ausgangsspannungspegels des Operationsverstärkers 3 verursachen.
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Um
dieses Problem zu beseitigen, kann es wirkungsvoll sein, eine Abtast-und-Halte-Schaltung vorzusehen,
die mit dem Ausgangsanschluß des Operationsverstärkers 3 verbunden
ist. In diesem Fall hält
die Abtast-und-Halte-Schaltung
die Ausgangsspannung des Operationsverstärkers 3. Eine Ladungseinstellung
für die
gruppierten Kondensatoren C0 bis C7 wird auf der Grundlage des von
der Abtast-und-Halte-Schaltung gehaltenen Spannungswerts durchgeführt.
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Jedoch
ist ein Vorsehen der Abtast-und-Halteschaltung darin nicht vorteilhaft,
daß ein
Fehler von der Abtast-und-Halte-Schaltung neu erzeugt wird. Zum
Beispiel wird ein Fehler der Abtast-und-Halte-Schaltung aus einer
Versatzspannung eines Operationsverstärkers abgeleitet, welcher als
eine wesentliche Schaltungskomponente der Abtast-und-Halte-Schaltung
dient. Der derart erzeugte Fehler wird durch das Wiederholen von
Schritten der Wandlungsverarbeitung kummulativ aufsummiert. Als
ein Ergebnis wird der sich ergebende Wandlungsfehler groß werden.
Andererseits ist es im allgemeinen für Hersteller schwierig, einen
derartigen Wandlungsfehler bei einer früheren Stufe (zum Beispiel in
der Entwurfsstufe der Schaltung) vorherzusagen. Weiterhin dehnt
ein Vorsehen der Abtast-und-Halte-Schaltung die Schaltungsabmessung aufgrund
von zusätzlichen
Schaltungskomponenten (z. B. des Operationsverstärkers und des Haltekondensators),
die die Abtast-und-Halte-Schaltung bilden, aus. Demgemäß erhöht sich
die Chipabmessung entsprechend und die Aufnahme von elektrischer
Leistung erhöht
sich ebenso.
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Im
Hinblick auf das Vorhergehende ist es eine Aufgabe der vorliegenden
Erfindung, einen neuen Umlauf-A/D-Wandler zu schaffen, welche eine kompakte
Chipabmessung aufweist und imstande ist, die A/D-Wandlungsverarbeitung
durchzuführen, die
nicht weniger als drei Schritte beinhaltet.
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Um
diese und andere verwandte Aufgaben zu lösen, weist ein Umlauf-A/D-Wandler der vorliegenden
Erfindung eine A/D-Wandlungsschaltung und eine Kondensatorgruppenschaltung
auf, die eine Mehrzahl von gruppierten Kondensatoren aufweist. Jeder
gruppierte Kondensator weist eine Sammelelektrode, die mit einer
Sammelleitung verbunden ist, und eine Nicht-Sammellektrode auf,
die als Reaktion auf ein Wandlungsergebnis der A/D-Wandlungsschaltung
entweder mit einer ersten Referenzspannungsleitung oder einer zweiten
Referenzspannungsleitung verbindbar ist. Ein Operationsverstärker weist
einen Eingangsanschluß auf,
der mit der Sammelleitung verbunden ist. Ein Integrationskondensator
ist zwischen dem Eingangsanschluß und einem Ausgangsanschluß des Operationsverstärkers angeschlossen.
Eine Integrations-Initialisierungsschaltung ist zum Initialisieren
des Integrationskondensators vorgesehen. Eine Schaltungsanordnung ist
zum Eingeben einer Ausgangsspannung des Operationsverstärkers in
die A/D-Wandlungsschaltung und in die Nicht-Sammelelektroden der
gruppierten Kondensatoren vorgesehen. Ein erstes Schaltnetz ist
zwischen der Sammelleitung und dem Eingangsanschluß des Operationsverstärkers vorgesehen.
Ferner ist ein zweites Schaltnetz zwischen der Sammelleitung und
der ersten Referenzspannungsleitung vorgesehen.
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Gemäß dem Umlauf-A/D-Wandler
der vorliegenden Erfindung wird bei einer A/D-Wandlung eines dritten oder nachfolgenden
Schritts eine Ladungseinstellung von jedem gruppierten Kondensator
auf der Grundlage der Ausgangsspannung des Operationsverstärkers durch
Schließen
des zweiten Schaltnetzes in einem Zustand, in dem das erste Schaltnetz geöffnet ist,
durchgeführt
und wird dann der Integrationskondensator durch die Integrations-Initialisierungsschaltung
initialisiert.
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Bei
dieser Schaltungsanordnung wird es durch Öffnen des ersten Schaltnetzes,
das zwischen der Sammelleitung und dem Eingangsanschluß des Operationsverstärkers vorgesehen
ist, möglich,
den Operationsverstärker
als eine Halteschaltung wirken zu lassen. Weiterhin wird es, da
das zweite Schaltnetz zwischen der Sammelleitung und der ersten
Referenzspannungsleitung vorgesehen ist, möglich, die Ladungseinstellung
der gruppierten Kondensatoren durch Schließen des zweiten Schaltnetzes
auf der Grundlage der Ausgangsspannung des Operationsverstärkers durchzuführen, auch
wenn das erste Schaltnetz geöffnet
ist.
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In
den dritten und nachfolgenden Schritten der Wandlungsverarbeitung
ist es notwendig, die Ladungseinstellung der gruppierten Kondensatoren und
das Initialisieren des Integrationskondensators auf der Grundlage
des Prinzips der Ladungsneuverteilung als eine Vorverarbeitung zum
Erzielen der Restspannung bezüglich
des Wandlungsergebnisses der A/D-Wandlungsschaltung durchzuführen.
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Gemäß der Anordnung
der vorliegenden Erfindung wirkt der Operationsverstärker als
eine Halteschaltung, wenn das erste Schaltnetz geöffnet ist.
In diesem Zustand ist das zweite Schaltnetz geschlossen, um die
Ladungseinstellung für
jeden gruppierten Kondensator durchzuführen. Dann initialisiert die
Integrations-Initialisierungsschaltung den Integrationskondensator.
Als ein Ergebnis wird es möglich,
die Umlauf-A/D-Wandlungsverarbeitung
zu verwirklichen, die mindestens erste bis dritte Schritte beinhaltet.
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Weiterhin
bringt ein Verwenden des Operationsverstärkers, der mit dem Integationskondensator verbunden
ist, als eine Halteschaltung darin eine hervorragende Wirkung hervor,
daß das
A/D-Wandlungsergebnis genau erzielt wird, ohne einen neuen Fehler
zur Folge zu haben. Weiterhin ist, da die Komponentenabmessung der
hinzugefügten
Schaltnetze verhältnismäßig klein
ist, die Chipabmessung kompakt und die elektrische Leistungsaufnahme
kann auf einen kleinen Wert gedrückt
werden.
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Gemäß bevorzugten
Ausführungsbeispielen der
vorliegenden Erfindung ist die Integrations-Initialisierungsschaltung
durch ein Integrations-Initialisierungsschaltnetz gebildet, das
parallel zu dem Integrationskondensator geschaltet ist. Der Integrationskondensator
wird durch Schließen
des Integrations-Initialisierungsschaltnetzes
in einem Zustand initialisiert, in dem die ersten und zweiten Schaltnetze geöffnet sind.
Daher wird das Initialisieren des Integrationskondensators in dem
Zustand durchgeführt, in
dem der elektrische Ladungspegel jedes gruppierten Kondensators
unverändert
ist.
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Gemäß den bevorzugten
Ausführungsbeispielen
der vorliegenden Erfindung ist ein Versatz-Kompensationskondensator
(Offsetkompensationskondensator) zwischen dem Eingangsanschluß des Operationsverstärkers und
einem gemeinsamen Verbindungspunkt von einem Anschluß des ersten Schaltnetzes
und von einem Anschluß des
Integrationskondensators angeordnet und ist eine Versatzkompensationsspannungs-Ladeschaltung
(Offsetkompensationsspannungs-Ladeschaltung) zum Laden des Versatz-Kompensationskondensators
auf einen Versatzkompensationsspannungspegel (Offsetkompensationsspannungspegel)
vorgesehen. Bei dieser Schaltungsanordnung ist der Eingangsanschluß des Operationsverstärkers über den
Versatz-Kompensationskondensator, dessen Spannungspegel auf dem
Versatzkompensationsspannungspegel gehalten wird, (und das erste
Schaltnetz) mit der Sammelleitung verbunden. Daher kann die Versatzspannung
des Operationsverstärkers
durch die Versatzkompensationsspannung während der Ladungsneuverteilung
ausgelöscht
werden. Es wird möglich,
zu verhindern, daß sich
der Spannungspegel der Sammelleitung aufgrund der Versatzspannung
des Operationsverstärkers ändert. Der
Wandlungsfehler wird verringert.
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Gemäß bevorzugten
Ausführungsbeispielen der
vorliegenden Erfindung weist die Integrations-Initialisierungsschaltung
ein erstes Integrations-Initialisierungsschaltnetz, das zwischen
dem anderen Anschluß des
Integrationskondensators und dem Ausgangsanschluß des Operationsverstärkers angeschlossen
ist, ein zweites Integrations-Initialisierungsschaltnetz, das zwischen
dem anderen Anschluß des
Integrationskondensators und der ersten Referenzspannungsleitung
angeschlossen ist, und ein drittes Integrations-Initialisierungsschaltnetz
auf, das zwischen dem einen Anschluß des Integrationskondensators
und der ersten Referenzspannungsleitung angeschlossen ist. Ferner
weist die Versatzkompensationsspannungs-Ladeschaltung ein Kompensationsladeschaltnetz
auf, das zwischen den Eingangs- und Ausgangsanschlüssen des
Operationsverstärkers
angeschlossen ist. Bei dieser Schaltungsanordnung sind die beiden
Enden des Integrationskondensators über die zweiten bzw. dritten
Integrations-Initialisierungsschaltnetze mit der ersten Referenzspannungsleitung
verbindbar. Daher kann das Initialisieren des Integrationskondensators
durch Schließen
der zweiten und dritten Integrations-Initialisierungsschaltnetze durchge führt werden.
Weiterhin kann der Versatz-Kompensationskondensator durch Schließen des
Kompensationsladeschaltnetzes und (des dritten Integrations-Initialisierungsschaltnetzes)
auf den Versatzkompensationsspannungspegel geladen werden.
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Gemäß den bevorzugten
Ausführungsbeispielen
der vorliegenden Erfindung werden ein Initialisieren des Integrationskondensators
und ein Laden des Versatz-Kompensationskondensators durch Schließen des
Kompensationsladeschaltnetzes und der zweiten und dritten Integrations-Initialisierungsschaltnetze,
während
das erste Integrations-Initialisierungsschaltnetz geöffnet wird,
in einem Zustand durchgeführt,
in dem die ersten und zweiten Schaltnetze geöffnet sind. Bei dieser Schaltungsanordnung kann
die in dem Integrationskondensator gespeicherte elektrische Ladung
durch Schließen
des Kompensationsladeschaltnetzes und der zweiten und dritten Integrations-Initialisierungsschaltnetze
initialisiert werden. Die sammelleitungsseitige Elektrode des Versatz-Kompensationskondensators
weist einen elektrischen Potentialpegel auf, der gleich der Referenzspannung
ist. Die operationsverstärkerseitige Elektrode
des Versatz-Kompensationskondensators weist ein elektrisches Potential
auf, das gleich einer Summe einer Vorspannung und einer Versatzspannnung
des Operationsverstärkers
ist. Die Summe der Vorspannung und der Versatzspannung des Operationsverstärkers wird
als Versatzkompensationsspannung bezeichnet. In diesem Fall ist
die in jedem gruppierten Kondensator gespeicherte elektrische Ladung
unverändert,
wenn die ersten und zweiten Schaltnetze geöffnet werden.
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Gemäß den bevorzugten
Ausführungsbeispielen
der vorliegenden Erfindung weist die Integrations-Initialisierungsschaltung
ein erstes Integrations-Initialisierungsschaltnetz, das zwischen
dem anderen Anschluß des
Integrationskondensators und dem Ausgangsanschluß des Operationsverstärkers angeschlossen
ist, und ein zweites Integrations-Initialisierungsschaltnetz auf, das
zwischen dem anderen Anschluß des
Integrationskondensators und der ersten Referenzspannungsleitung
angeschlossen ist. Die Versatzkompensationsspannungs-Ladeschaltung
weist ein Kompensationsladeschaltnetz auf, das zwischen den Eingangs-
und Ausgangsanschlüssen des
Operationsverstärkers
angeschlossen ist. Ferner sind die Nicht-Sammelelektroden der gruppierten Kondensatoren
derart angeordnet, daß sie
aufmachbar sind. Bei dieser Anordnung ist der andere Anschluß des Integrationskondensators über das
zweite Integrations-Initialisierungsschaltnetz mit der ersten Referenzspannungsleitung
verbindbar. Ein Anschluß des
Integrationskondensators ist über
die ersten und zweiten Schaltnetze mit der ersten Referenzspannungsleitung
verbindbar. Daher kann der Integrationskondensator durch gleichzeitiges
Schließen des
zweiten Integrations-Initialisierungsschaltnetzes und der ersten
und zweiten Schaltnetze initialisiert werden. Weiterhin kann der
Versatz-Kompensationskondensator durch Schließen des Kompensationsladeschaltnetzes
und (der ersten und zweiten Schaltnetze) auf den Versatzkompensationsspannungspegel
geladen werden.
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Gemäß den bevorzugten
Ausführungsbeispielen
der vorliegenden Erfindung werden ein Initialisieren des Integrationskondensators
und ein Laden des Versatz-Kompensationskondensators durch Schließen der
ersten und zweiten Schaltnetze, des Kompensationsladeschaltnetzes
und des zweiten Integrations-Initialisierungsschaltnetzes, während das erste
Integrations-Initialisierungsschaltnetz geöffnet sind, in einem Zustand
durchgeführt,
in dem die Nicht-Sammelelektroden der gruppierten Kondensatoren
geöffnet
sind. Bei dieser Anordnung werden das Initialisieren des Integrationskondensators
und das Laden des Versatz-Kompensationskondensators in dem Zustand
durchgeführt,
in dem die nicht sammelseitigen Elektroden der gruppierten Kondensatoren
geöffnet
sind. Demgemäß ist die
in jedem gruppierten Kondensator gespeicherte elektrische Ladung
unverändert,
auch wenn die ersten und zweiten Schaltnetze geschlossen sind.
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Gemäß den bevorzugten
Ausführungsbeispielen
der vorliegenden Erfindung wird der Operationsverstärker mit
einer vorbestimmten Spannung vorgespannt, welche innerhalb einer
Versorgungsspannung ist, die an den Operationsverstärker angelegt
wird. Bei dieser Anordnung wird es möglich, einen Betrieb des Operationsverstärkers mit
einem hohen Verstärkungsfaktor
und einer hohen Geschwindigkeit zu verwirklichen. Die Einschwingzeit
des Operationsverstärkers
kann verkürzt
werden. Als ein Ergebnis kann die für die A/D-Wandlung erforderliche Zeit verringert
werden. Da der Verstärkungsfaktor hoch
ist, kann der Ausgangsspannungsfehler des Operationsverstärkers verringert
werden. Eine Genauigkeit der A/D-Wandlung kann verbessert werden.
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Gemäß den bevorzugten
Ausführungsbeispielen
der vorliegenden Erfindung ist die A/D-Wandlungsschaltung derart
angeordnet, daß sie
differentiell betreibbar ist. Die Kondensatorgruppenschaltung, der
Integrationskondensator und die Integrations-Initialisierungsschaltung
bilden zusammenwirkend eine Wandlungsergebnis-Verarbeitungsschaltung
auf der nichtinvertierenden Eingangsseite, welche mit einem invertierenden
Eingangsanschluß des
Operationsverstärkers
verbunden ist. Eine Wandlungsergebnis-Verarbeitungsschaltung auf
der invertierenden Eingangsseite, die in der Anordnung zu der Wandlungsergebnis-Verarbeitungsschaltung
auf der nichtinvertierenden Eingangsseite identisch ist, ist mit
einem nichtinvertierenden Eingangsanschluß des Operationsverstärkers verbunden.
Die Wandlungsergebnis-Verarbeitungsschaltung auf der nichtinvertierenden
Eingangsseite und die Wandlungsergebnis-Verarbeitungsschaltung auf
der invertierenden Eingangsseite sind differentiell betreibbar.
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Gemäß den bevorzugten
Ausführungsformen
der vorliegenden Erfindung ist die A/D-Wandlungsschaltung derart
angeordnet, daß sie
differentiell betreibbar ist. Die Kondensatorgruppenschaltung, der
Integrationskondensator, die Inte grations-Initialisierungsschaltung,
der Versatz-Kompensationskondensator und die Versatzkompensationsspannungs-Ladeschaltung
bilden zusammenwirkend eine Wandlungsergebnis-Verarbeitungsschaltung auf der nichtinvertierenden
Eingangsseite, welche mit einem invertierenden Eingangsanschluß des Operationsverstärkers verbunden
ist. Eine Wandlungsergebnis-Verarbeitungsschaltung auf der invertierenden Eingangsseite,
die in der Anordnung zu der Wandlungsergebnis-Verarbeitungschaltung
auf der nichtinvertierenden Eingangsseite identisch ist, ist mit
einem nichtinvertierenden Eingangsanschluß des Operationsverstärkers verbunden.
Die Wandlungsergebnis-Verarbeitungsschaltung auf der nichtinvertierenden
Eingangsseite und die Wandlungsergebnis-Verarbeitungsschaltung auf
der invertierenden Eingangsseite sind differentiell betreibbar.
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Bei
dieser Anordnung sind der invertierende Eingangsanschluß und der
nichtinvertierende Eingangsanschluß des Operationsverstärkers mit
der Wandlungsergebnis-Verarbeitungsschaltung auf der nichtinvertierenden
Eingangsseite bzw. der Wandlungsergebnis-Verarbeitungsschaltung
auf der invertierenden Eingangsseite verbunden, welche differentiell
betreibbar sind. Daher wird es möglich,
wirkungsvoll Gleichtaktrauschen zu beseitigen. Da die Schaltungsanordnung
symmetrisch ist, wird es möglich, Durchleitungsfehler
auszulöschen,
die während
des Schaltvorgangs der Schalter auftreten. Als ein Ergebnis wird
die Wandlungsgenauigkeit verbessert.
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Gemäß den bevorzugten
Ausführungsbeispielen
der vorliegenden Erfindung sind die gruppierten Kondensatoren in
ihren Kapazitätswerten
zueinander identisch. Bei dieser Anordnung wird bezüglich der
Verbindung der gruppierten Kondensatoren zu der ersten Referenzspannungsleitung
oder der zweiten Referenzspannungsleitung die Verbindung von lediglich
einem gruppierten Kondensator als Reaktion auf einen Änderungsbetrag "1" in dem A/D-Wandlungscode der A/D-Wand lungsschaltung
geändert. Daher
wird die Ableitungsnichtlinearität
verbessert.
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Gemäß den bevorzugten
Ausführungsbeispielen
der vorliegenden Erfindung werden Kapazitätswerte der gruppierten Kondensatoren
in Form von 2n gewichtet, wobei n eine Ganzzahl
ist. Bei dieser Anordnung wird es möglich, die Anzahl von Schaltern
zu verringern, die zum Schalten der nicht sammelseitigen Elektroden
der gruppierten Kondensatoren zu der ersten Referenzspannungsleitung oder
zu der zweiten Referenzspannungsleitung erforderlich sind. Das Layout
des Schaltnetzes wird kompakt.
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Gemäß den bevorzugten
Ausführungsbeispielen
der vorliegenden Erfindung weist die A/D-Wandlungsschaltung eine
Auflösung
von "m" Bits auf. Die Kapazität des Integrationskondensators ist
auf 1/2(m-1) gleich einer Summe von Kapazitäten der
gruppierten Kondensatoren festgelegt. Ferner werden insgesamt n
Schritte von A/D-Wandlungswerten, die von der A/D-Wandlungsschaltung
erzeugt werden, aufeinanderfolgend durch Überlappen um ein Bit und Abschneiden
eines niederwertigsten Bit addiert, um dadurch ein A/D-Wandlungsausgangssignal
zu erzeugen, das eine Auflösung
von n × (m – 1) Bits
aufweist. Bei dieser Anordnung ist die theoretische Spannungsbreite
(d. h. ein fehlerfreier Wert) der Restspannung, die von dem Operationsverstärker erzeugt
wird, auf 1/2 einer Differenzspannungsbreite zwischen der ersten
Referenzspannungsleitung und der zweiten Referenzspannungsleitung
beschränkt.
Daher wird der Ausgangsspannungsbereich des Operationsverstärkers auf
1/2 des Vollbereichs unterdrückt.
Demgemäß überschreitet die
Ausgangsspannung, auch wenn ein Wandlungsfehler, der gleich oder
kleiner als 1/2 LSB ist, in der A/D-Wandlungsschaltung 1 vorhanden
ist, nicht einen Spannungsbereich der vorhergehenden Differenzspannung.
Daher ist es möglich,
ein letztliches A/D-Wandlungsausgangssignal zu erzielen, ohne die Ableitungsnichtlinearität in dem
Verbindungscodeabschnitt des Wandlungser gebnisses in jedem Schritt zu
verschlechtern.
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Gemäß den bevorzugten
Ausführungsbeispielen
der vorliegenden Erfindung ist die A/D-Wandlungsschaltung ein paralleler
Typ. Bei dieser Anordnung wird es möglich, einen sogenannten seriell/parallelen
Umlauf-A/D-Wandler zu schaffen, der eine Wandlungsverarbeitung mit
einer hohen Geschwindigkeit verwirklicht.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die
vorhergehenden und andere Aufgaben, Merkmale und Vorteile der vorliegenden
Erfindung werden aus der folgenden detaillierten Beschreibung ersichtlich,
welche in Verbindung mit den beiliegenden Zeichnungen zu lesen ist,
in welcher:
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1 ein
Stromlaufplan ist, der die Anordnung eines Umlauf-A/D-Wandlers gemäß einem
ersten Ausführungsbeispiel
der vorliegenden Erfindung zeigt;
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2 ein
Stromlaufplan ist, der eine 3-Bit-A/D-Wandlungsschaltung gemäß dem ersten Ausführungsbeispiel
der vorliegenden Erfindung zeigt;
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3 ein
Zeitablaufsdiagramm ist, das Betriebszeitabläufe von verschiedenen Schaltern
gemäß dem ersten
Ausführungsbeispiel
der vorliegenden Erfindung zeigt;
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4 ein
Diagramm ist, das A/D-Wandlungscodes darstellt, die gemäß dem ersten
Ausführungsbeispiel
der vorliegenden Erfindung erzeugt werden;
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5 ein
Stromlaufplan ist, der die Anordnung eines Umlauf-A/D-Wandlers gemäß einem zweiten
Ausführungsbeispiel
der vorliegenden Erfindung zeigt;
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6 ein
Zeitablaufsdiagramm ist, das Betriebszeitabläufe von verschiedenen Schaltern
gemäß dem zweiten
Ausführungsbeispiel
der vorliegenden Erfindung zeigt;
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7 ein
Stromlaufplan ist, der die Anordnung eines Umlauf-A/D-Wandlers gemäß einem
dritten Ausführungsbeispiel
der vorliegenden Erfindung zeigt;
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8 ein
Zeitablaufsdiagramm ist, das Betriebszeitabläufe von verschiedenen Schaltern
gemäß dem dritten
Ausführungsbeispiel
der vorliegenden Erfindung zeigt;
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9 ein
Stromlaufplan ist, der die Anordnung eines Umlauf-A/D-Wandlers gemäß einem
vierten Ausführungsbeispiel
der vorliegenden Erfindung zeigt;
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10 ein
Blockschaltbild ist, das eine Anordnung eines Mikrocomputers gemäß einem
fünften Ausführungsbeispiel
der vorliegenden Erfindung zeigt; und
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11 ein
Stromlaufplan ist, der die Anordnung eines herkömmlichen 2-Schritt-Umlauf-A/D-Wandlers
zeigt.
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BESCHREIBUNG DER BEVORZUGTEN
AUSFÜHRUNGSBEISPIELE
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Bevorzugte
Ausführungsbeispiele
der vorliegenden Erfindung werden hier im weiteren Verlauf unter
Bezugnahme auf die Zeichnung erläutert.
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Erstes Ausführungsbeispiel
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Ein
erstes Ausführungsbeispiel
der vorliegenden Erfindung schafft einen neuen Umlauf-A/D-Wandler
eines seriell/parallelen Typs, welcher hier im weiteren Verlauf
unter Bezugnahme auf die 1 bis 4 erläutert wird.
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1 zeigt
eine schematische Schaltungsanordnung ei nes Umlauf-A/D-Wandlers 8,
welcher unter Verwendung der CMOS-Verarbeitung hergestellt ist.
Die Komponenten, die zu denjenigen identisch sind, die in 11 offenbart
sind, sind mit den gleichen Bezugszeichen bezeichnet.
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Genauer
gesagt weist die A/D-Wandlungsschaltung 1 eines parallelen
Typs eine 3-Bit-Pegelauflösung
auf. Der Eingangsanschluß der A/D-Wandlungsschaltung 1 ist über den
Schalter S8 selektiv mit dem Signaleingangsanschluß 2 oder dem
Ausgangsanschluß des
Operationsverstärkers 3 verbindbar.
Die A/D-Wandlungsschaltung 1 weist einen ersten Referenzspannungs-Eingangsanschluß VREFP,
welcher mit dem Referenzspannungsanschluß 6 verbunden ist,
der ein elektrisches Potential einer Referenzspannung Vref aufweist,
und einen zweiten Referenzspannungs-Eingangsanschluß VREFM
auf, welcher mit dem Masseanschluß GND verbunden ist. Zum Beispiel
ist die Referenzspannung Vref auf 5 V festgelegt. Der Operationsverstärker 3 arbeitet
mit einer elektrischen Versorgung von einer 5 V-Energieversorgungsquelle.
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2 zeigt
eine detaillierte Schaltungsanordnung der A/D-Wandlungsschaltung 1.
Eine Mehrzahl von Widerständen
R0 bis R7 sind zwischen den Referenzspannungs-Eingangsanschlüssen VREFP und
VREFM in Reihe geschaltet. Ein gemeinsamer Verbindungspunkt der
Widerstände
R0 und R1 ist mit einem invertierenden Eingangsanschluß eines
Komparators CMP1 verbunden. Auf eine ähnliche Weise sind jeweilige
gemeinsamen Verbindungspunkte der Widerstände R1 und R2, Widerstände R2 und
R3, ------ und Widerstände
R6 und R7 mit invertierenden Eingangsanschlüssen von entsprechenden Komparatoren
CMP2, CMP3 ---- und CMP7 verbunden. Nichtinvertierende Eingangsanschlüsse der
Komparatoren CMP1, CMP2, ----
und CMP7 sind mit dem Eingangsanschluß der A/D-Wandlungsschaltung 1 verbunden.
Die Widerstandswerte der Widerstände R0
und R7 sind auf R0 = 1,5R [Ω]
und R7 = 0,5R [Ω] festgelegt,
während
ein Widerstandswert der restlichen Widerstände R1 bis R6 auf R [Ω] festgelegt
ist.
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Jeder
der Komparatoren CMP1, CMP2, ---- und CMP7 erzeugt ein hochpegeliges
oder niederpegeliges Ausgangssignal, welches zu einer Verriegelungsschaltung 9 gesendet
wird. Die Verriegelungsschaltung 9 hält die Ausgangssignale der
Komparatoren CMP1, CMP2, ---- und CMP7 als Reaktion auf ein hochpegeliges
Verriegelungssignal. Dann sendet die Verriegelungsschaltung 9 die
derart gehaltenen Ausgangssignale zu einem Codierer 10.
Der Codierer 10 erzeugt einen A/D-Wandlungscode, der von "000" bis "111" reicht, auf der
Grundlage des Signals, das von der Verriegelungsschaltung 9 empfangen wird.
Der Addierer 7 addiert den erzeugten A/D-Wandlungscode, wie
es später
im Detail beschrieben wird.
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In 1 weist
die Kondensatorgruppenschaltung 4 eine Mehrzahl von gruppierten
Kondensatoren C0 bis C7 auf, welche in ihren Kapazitätswerten
(= C) zueinander identisch sind. Die unteren Elektroden, von denen
jede als eine Sammelelektrode dient, der gruppierten Kondensatoren
C0 bis C7 sind mit der Sammelleitung 5 verbunden, Die oberen Elektroden,
von denen jede als eine Nicht-Samelelektrode dient, der gruppierten
Kondensatoren C0 bis C7 sind über
die Schalter S0 bis S7 jeweils selektiv mit dem Eingangsanschluß der A/D-Wandlungsschaltung 1 (d.
h. dem Signaleingangsanschluß 2 oder
dem Ausgangsanschluß des
Operationsverstärkers 3),
mit dem Referenzspannungsanschluß 6 oder mit dem Masseanschluß GND verbindbar.
Die Energieversorgungsleitung, die mit dem Masseanschluß GND verbunden
ist, dessen Potentialpegel 0 V ist, dient als die erste Referenzspannungsleitung
der vorliegenden Erfindung. Die Energieversorgungsleitung, die mit
dem Referenzspannungsanschluß 6 verbunden
ist, dessen Potentialpegel Vref ist, dient als die zweite Referenzspannungsleitung
der vorliegenden Erfindung.
-
Die
Sammelleitung 5 ist über
den Schalter S10, welcher als das erste Schaltnetz der vorliegenden
Erfindung dient, mit dem invertierenden Eingangsanschluß des Operationsverstärkers 3 verbunden.
Unterdessen ist die Sammelleitung 5 über den Schalter S11, welcher
als das zweite Schaltnetz der vorliegenden Erfindung dient, mit
dem Masseanschluß GND
verbunden. Der Kondensator CF, der als der Integrationskondensator
wirkt, ist zwischen dem invertierenden Eingangsanschluß und einem
Ausgangsanschluß des
Operationsverstärkers 3 angeschlossen.
Der Kondensator CF weist einen Kapazitätswert von "2C" auf.
Der Schalter S9, der als die Integrations-Initialisierungsschaltung
oder das Integrations-Initialisierungsschaltnetz wirkt, ist zwischen dem
invertierenden Eingangsanschluß und
dem Ausgangsanschluß des
Operationsverstärkers 3 zu
dem Kondensator CF parallel geschaltet. Der Operationsverstärker 3 weist
den mit dem Masseanschluß GND verbundenen
nichtinvertierenden Eingangsanschluß auf.
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Die
Schalter S0 bis S11 sind zum Beispiel durch analoge Schalter gebildet,
welche durch eine Steuerschaltung 30 ein- und aus-steuerbar
sind.
-
Die
A/D-Wandlungsschaltung 1 wiederholt die 3-Bit-(d. h. m
= 3)-A/D-Wandlung dreimal (d. h. drei Schritte, n = 3), um ein A/D-Wandlungsausgangssignal
von 6 Bits zu erzeugen.
-
3 zeigt
den Betrieb des Umlauf-A/D-Wandlers 8 während dieser drei aufeinanderfolgenden
A/D-Wandlungsvorgänge.
In einem Anfangszustand vor einem Starten der A/D-Wandlungsverarbeitung
sind die Schalter S9 und S11 ausgeschaltet und ist der Schalter
S10 eingeschaltet. Der Addierer ist auf 0 gelöscht.
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(1) Zeitdauer von t0 bis t1 (d. h. erster
Schritt)
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Zu
dem Zeitpunkt t0 wird der Schalter S8 als Reaktion auf ein von außen eingegebenes A/D-Wandlungs-Startsignal
mit dem Signaleingangsanschluß 2 verbunden.
Die A/D-Wand lungsschaltung 1 startet die erste (d. h. erster
Schritt) A/D-Wandlung als Reaktion auf eine Wandlungseingangsspannung (d.
h. die Eingangssignalspannung Vin). In der A/D-Wandlungsschaltung 1 hält die Verriegelungsschaltung 9,
nachdem die Ausgangssignale der Komparatoren CMP1 bis CMP7 eingeschwungen sind,
das Wandlungsergebnis der ersten (d. h. erster Schritt) A/D-Wandlung
als Reaktion auf ein Verriegelungssignal. Dann addiert der Addierer 7 den A/D-Wandlungscode
n1 von 3 Bits, der von dem Codierer 10 erzeugt wird.
-
Unterdessen
schaltet die Steuerschaltung zu dem Zeitpunkt t0 den Schalter S11
ein, um die unteren Elektroden der gruppierten Kondensatoren C0 bis
C7 mit dem Masseanschluß GND
zu verbinden. Weiterhin verbindet die Steuerschaltung 30 die Schalter
S0 bis S7 mit der Eingangsanschlußseite der A/D-Wandlungsschaltung 1.
Die Eingangsanschlußseite
der A/D-Wandlungsschaltung 1 wird als eine "Abtatstseite" bezeichnet. Bei
diesem Schalten werden die oberen Elektroden der gruppierten Kondensatoren
C0 bis C7 über
den Schalter S8 mit dem Signaleingangsanschluß 2 verbunden, um
die Ladungseinstellung durchzuführen.
Durch diese Ladungseinstellung wird jeder der gruppierten Kondensatoren
C0 bis C7 auf einen Spannungspegel der Eingangssignalspannung Vin
geladen. Die Steuerschaltung 30 schaltet den Schalter S9
ein, um die beiden Enden des Kondensators CF kurzzuschließen, um
die elektrische Ladung des Kondensators CF zu initialisieren.
-
(2) Zeitdauer von t1 bis t2 (d. h. zweiter
Schritt)
-
Nachdem
der A/D-Wandlungscode n1 gehalten wird, schaltet die Steuerschaltung 30 die
Schalter S9 und S11 zu dem Zeitpunkt t1 aus. Nachdem die Schalter
S9 und S11 vollständig
geöffnet
worden sind, werden jeweilige Schalter S0 bis S7 von der Abtastseite
zu dem Referenzspannungsanschluß 6 (hierin
als "Referenzspannungsseite" bezeichnet) oder
zu dem Masseanschluß GND
(hierin als "Masseseite" bezeichnet) geschaltet.
-
Das
Schalten von jeweiligen Schaltern S0 bis S7 wird auf der Grundlage
des ersten A/D-Wandlungscodes n1 durchgeführt. Zum Beispiel werden, wenn
der A/D-Wandlungscode n1 "000" ist, alle der Schalter
S0 bis S7 mit der Masseseite verbunden. Wenn der A/D-Wandlungscode
n1 "001" ist, werden alle
der Schalter S0 bis S7 ausgenommen von einem mit der Masseseite
verbunden. Der lediglich eine Schalter (z. B. Schalter S0) ist mit
der Referenzspannungsseite verbunden. Wenn der A/D-Wandlungscode
n1 "111" ist, sind alle der
Schalter S0 bis S7 mit der Referenzspannungsseite verbunden.
-
Vor
und nach einem Durchführen
des Schaltens von jeweiligen Schaltern S0 bis S7 bleibt die elektrische
Ladung der Sammelleitung 5 unverändert. Daher führt der
Operationsverstärker 3,
nachdem das Schalten von jeweiligen Schaltern S0 bis S7 beendet
ist, ein Rückkopplungssteuern über den Kondensator
CF durch, um den Spannungspegel der Sammelleitung 5 auf
0 V zu verringern. Anders ausgedrückt wird das elektrische Potential
des invertierenden Eingangsanschlusses des Operationsverstärkers 3 auf
0 V verringert. Als ein Ergebnis wird die Ladungsneuverteilung zwischen
den gruppierten Kondensatoren C0 bis C7 und dem Kondensator CF durchgeführt. In
diesem Fall wird, wenn VRES(1) die Ausgangsspannung des Operationsverstärkers 3 darstellt,
die Ladungserhaltung durch die folgende Gleichung (1) ausgedrückt. 8C × (0 – Vin) =
n1 × C × (0 – Vref)
+ 2C(0 – VRES(1)) (1)
-
Aus
der vorhergehenden Gleichung (1) wird die folgende Gleichung (2)
abgeleitet. VRES(1) = 4 × (Vin – n1 × Vref/8) (2)
-
Das
heißt,
der Operationsverstärker 3 erzeugt
die Rest spannung VRES(1), welche durch Subtrahieren einer D/A-Wandlungsspannung,
die dem ersten A/D-Wandlungscode n1 entspricht, von der Eingangssignalspannung
Vin und dann Multiplizieren der erzielten Spannung mit 4 (= 22) erzielt wird. Der Grund zum Verwenden
von 4 (d. h. nicht Verwenden von 8) ist, daß die Kapazität des Kondensators CF
auf 1/2(m-1) = 1/4 einer Summe (8C) der
gruppierten Kondensatoren C0 bis C7 festgelegt ist.
-
Nachdem
die Ladungsneuverteilung beendet ist, startet die A/D-Wandlungsschaltung 1,
wenn die Ausgangsspannung des Operationsverstärkers 3 stabilisiert
ist (z. B. zu einem vorbestimmten Zeitpunkt nach dem Zeitpunkt t1)
eine zweite 3-Bit-A/D-Wandlung, um einen zweiten A/D-Wandlungscode
n2 zu erzielen. Nachdem die zweite 3-Bit-A/D-Wandlung beendet ist,
wird der erzielte zweite A/D-Wandlungscode n2 in der Verriegelungsschaltung 9 gehalten.
Wie es in 4 gezeigt ist, addiert der Addierer 7 den
A/D-Wandlungscode n2 mit dem A/D-Wandlungscode n1 durch Überlappen
um ein Bit. Der herkömmliche
2-Schritt-Umlauf-A/D-Wandler, der in 11 gezeigt
ist, beendet die Wandlungsverarbeitung zu diesem Augenblick.
-
(3) Zeitdauer von t2 bis t3 (d. h. dritter
Schritt)
-
Die
dritte A/D-Wandlung muß auf
der Grundlage einer Restspannung VRES(2) der zweiten A/D-Wandlung
durchgeführt
werden. Die zweite A/D-Wandlung wird durch Subtrahieren einer D/A-Wandlungsspannung,
die dem zweiten A/D-Wandlungscode n2 entspricht, von der Ausgangsspannung
des Operationsverstärkers 3 und dann
Multiplizieren der erzielten Spannung mit 4 (= 22)
erzielt. Um die Restspannung VRES(2) der zweiten A/D-Wandlung zu
erzielen, sieht die vorliegende Erfindung eine charakteristische
Schaltungsanordnung vor, welche imstande ist, sowohl alle der gruppierten
Kondensatoren C0 bis C7 auf den Spannungspegel VRES(1) zu laden,
d. h. die Ladungseinstellung durchzuführen, als auch den Kondensator CF
zu initialisieren.
-
Das
heißt,
nachdem der zweite A/D-Wandlungscode n2 gehalten wird, schaltet
die Steuerschaltung 30 den Schalter S10 zu dem Zeitpunkt
t2 aus. Bei diesem Schaltvorgang arbeiten der Kondensator CF und
der Operationsverstärker 3 zusammenwirkend
als eine Halteschaltung, welche die Ausgangsspannung VRES(1) des
Operationsverstärkers 3 hält. Unterdessen
schaltet die Steuerschaltung 30 den Schalter S11 ein und
schaltet jeweilige Schalter S0 bis S7 zu der Abtastseite. In diesem
Zustand werden die oberen Elektroden der gruppierten Kondensatoren
C0 bis C7 über
den Schalter S8 mit dem Ausgangsanschluß des Operationsverstärkers 3 verbunden.
Die Gruppenkondensatoren C0 bis C7 werden auf den Spannungspegel
der Ausgangsspannung VRES(1) des Operationsverstärkers 3 geladen.
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(4) Zeitdauer von t3 bis t4 (d. h. dritter
Schritt)
-
Nachdem
die Ladungseinstellung der gruppierten Kondensatoren C0 bis C7 beendet
ist, schaltet die Steuerschaltung 30 den Schalter S11 zu
dem Zeitpunkt t3 aus und schaltet dann den Schalter S9 ein. Zu diesem
Zeitpunkt wird, da die Sammelleitung in einem geöffneten Zustand ist, die elektrische
Ladung des Kondensators CF auf 0 initialisiert, ohne irgendeine Änderung
der elektrischen Ladungen der gruppierten Kondensatoren C0 bis C7
zu verursachen.
-
(5) Zeitdauer von t4 bis t5 (d. h. dritter
Schritt)
-
Nachdem
das Initialisieren des Kondensators CF durchgeführt worden ist, schaltet die
Steuerschaltung 30 den Schalter S0 zu dem Zeitpunkt t4 aus.
Nachdem der Schalter S9 vollständig
geöffnet worden
ist, schaltet die Steuerschaltung 30 den Schalter S10 ein
und schaltet jeweilige Schalter S0 bis S7 von der Abtastseite zu
der Referenzspannungsseite oder zu der Masseseite. Das Schalten von
jewei ligen Schaltern S0 bis S7 wird gemäß dem in dem vorhergehenden
(2) beschriebenen Verfahren durchgeführt.
-
Als
ein Ergebnis wird die Ladungsneuverteilung zwischen den gruppierten
Kondensatoren C0 bis C7 und dem Kondensator CF durchgeführt. In
diesem Fall wird die Ladungserhaltung durch die folgende Gleichung
(3) ausgedrückt. 8C × (0 – VRES(1))
= n2 × C × (0 – Vref)
+ 2C(0 – VRES(2)) (3)
-
Aus
der vorhergehenden Gleichung (3) wird die folgende Gleichung (4)
abgeleitet. VRES(2) = 4 × (VRES(1) – n2 × Vref/8) (4)
-
Weiterhin
wird aus den vorhergehenden Gleichungen (2) und (4) die folgende
Gleichung (5) abgeleitet. VRES(2)
= 16 × (Vin – (4 × n1 + n2) × Vref/32) (5)
-
Nachdem
die Ausgangsspannung des Operationsverstärkers 3 stabilisiert
ist, startet die A/D-Wandlungsschaltung 1 eine dritte 3-Bit-A/D-Wandlung,
um einen dritten A/D-Wandlungscode n3 zu erzielen. Nachdem die dritte A/D-Wandlung
beendet worden ist, wird der erzielte dritte A/D-Wandlungscode n3
in der Verriegelungsschaltung 9 gehalten. Dann addiert
der Addierer 7 den A/D-Wandlungscode n3 zu der Summe des A/D-Wandlungscodes
n1 und des A/D-Wandlungscodes n2 durch Überlappen um ein Bit. Dann
wird der letztliche A/D-Wandlungscode
des Umlauf-A/D-Wandlers 8 durch Abschneiden des niederwertigsten
Bit erzielt. Der letztliche A/D-Wandlungscode des Umlauf-A/D-Wandlers 8 ist
6 Bits (d. h. n × (m – 1) = 6
Bits, wenn m = n = 3).
-
Ein
Erzeugen dieses 6-Bit-A/D-Wandlungscodes wird detaillierter unter
Bezugnahme auf 4 erläutert. Wie es in 4 gezeigt
ist, addiert der Umlauf-A/D-Wandler 8 die Wandlungscodes
n1, n2 und n3 durch Überlappen
um ein Bit. Die D/A-Wandlungsspannung, die dem A/D-Wandlungscode
n1 (oder n2) entspricht, wird von der Eingangssignalspannung Vin (oder
der Restspannung VRES(1)) subtrahiert. Der erzielte Wert wird mit
4 (nicht 8) multipliziert, um die Restspannung VRES(1) (oder VRES(2))
zu erzielen, welche als eine nächste
Wandlungseingangsspannung der A/D-Wandlungsschaltung 1 verwendet
wird.
-
Durch
die vorhergehende Verarbeitung wird die Restspannung VRES(1) (oder
VRES2)), die von dem Operationsverstärker 3 erzeugt wird,
innerhalb eines Spannungsbereichs von 2,5 V unterdrückt, der gleich
1/2 der Vollbereichsspannung (d. h. 5 V) ist.
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Weiterhin
erzielt die A/D-Wandlungsschaltung 1 von 3 Bits die Wandlungscodes
n1, n2 und n3 durch Durchführen
der A/D-Wandlung unter einer ungleichmäßigen Spannungsstufenzuweisung,
bei welcher dem Wandlungscode "000" eine Spannungsbreite
von 3/2 LSB und dem Wandlungscode "111" eine
Spannungsbreite von 1/2 LSB zugewiesen wird. Das heißt, die
A/D-Wandlungsschaltung 1 führt die A/D-Wandlung nicht
unter einer gleichmäßigen Spannungsstufenzuweisung
durch, bei welcher die Referenzspannung Vref gleichmäßig in insgesamt
8 Spannungsbreiten geteilt ist, von denen jede gleich 1/8 Vref ist.
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Andererseits
wird die D/A-Wandlung des A/D-Wandlungscodes n1 und n2 in Übereinstimmung mit
der Ladungsneuverteilung zum Erzielen der Restspannungen VRES(1)
und VRES(2) bezüglich
den A/D-Wandlungscodes n1 und n2 durchgeführt. Die D/A-Wandlung der A/D-Wandlungscodes
n1 und n2 wird unter der gleichmäßigen Spannungsstufenzuweisung
durchgeführt,
bei welcher die Referenzspannung gleichmäßig in insgesamt 8 Spannungsbreiten
geteilt ist.
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Als
ein Ergebnis führt
die A/D-Wandlungsschaltung 1, wenn der Wandlungscode n1
("010") einem Spannungsbereich
von Va bis Vb entspricht, die nächste
A/D-Wandlung durch Erweitern des Spannungsbereichs von Vc bis Vd
durch, der in sowohl oberen als auch unteren Richtungen um 1/2 LSB
erweitert ist (siehe 4).
-
Zum
Beispiel kann sich aufgrund einer Unbeständigkeit der Widerstandswerte
der Widerstände R0
bis R7 und ihrer Entwurfswerte die Korrelation zwischen der Wandlungseingangsspannung
und dem A/D-Wandlungscode ändern
(d. h. abweichen). Die Widerstände
R0 bis R7 bilden die A/D-Wandlungsschaltung 1. Jedoch fällt die
Wandlungseingangsspannung der A/D-Wandlungsschaltung 1 auch
in einem derartigen Fall innerhalb des zulässigen Bereichs von 0 V bis
5 V, solange die Abweichung innerhalb ±1/2 LSB unterdrückt wird.
Der Fehler, der sich aus dieser Abweichung ergibt, tritt ausschließlich in
dem niederwertigsten Bit auf, nachdem die A/D-Wandlungscodes n1,
n2 und n3 addiert worden sind. Demgemäß ist es auch, wenn ein Wandlungsfehler,
der gleich oder kleiner als 1/2 LSB ist, in der A/D-Wandlungsschaltung 1 vorhanden
ist, möglich,
ein A/D-Wandlungsausgangssignal von 6 Bits durch Abschneiden des
niederwertigsten Bit zu erzielen. Anders ausgedrückt kann das 6-Bit-A/D-Wandlungsausgangssignal
erzielt werden, ohne die Wandlungsgenauigkeit aufgrund des Wandlungsfehlers
zu verschlechtern.
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Wie
es zuvor beschrieben ist, ist gemäß dem ersten Ausführungsbeispiel
der Schalter S10 zwischen der Sammelleitung 5 und dem Operationsverstärker 3 vorgesehen
und ist der Schalter S11 zwischen der Sammelleitung 5 und
dem Masseanschluß GND
vorgesehen. Daher macht es ein Öffnen
des Schalters S10 möglich,
zu bewirken, daß der
Operationsverstärker 3 und
der Kondensator CF zusammenwirkend als eine Halteschaltung arbeiten.
Weiterhin macht es ein Schließen
des Schalters S11 möglich,
das Laden (d. h. die Ladungseinstellung) für die gruppierten Kondensatoren
C0 bis C7 auf der Grundlage der Ausgangsspannung des Operationsverstär kers 3 durchzuführen.
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Demgemäß verwirklicht
der Umlauf-A/D-Wandler 8 die A/D-Wandlungsverarbeitung, die nicht weniger
als drei Schritte beinhaltet, ohne eine zusätzliche Abtast-und-Halte-Schaltung
zum Halten der Ausgangsspannung des Operationsverstärkers 3 zu
erfordern. Da diese Schaltungsanordnung selbst, d. h. eine Kombination
des Operationsverstärkers 3 und
des Kondensators CF, als eine Halteschaltung wirkt, wird ein höchst genaues A/D-Wandlungsergebnis
erzielt, ohne neue Fehler zu verursachen. Weiterhin können die
Schalter S10 und S11 durch analoge Schalter gebildet sein, welche
im Layout kompakt sind und verglichen mit der Abtast-und-Halte-Schaltung,
welche notwendigerweise einen Operationsverstärker beinhaltet, eine Leistungsaufnahme
verringern können.
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Weiterhin
weisen die gruppierten Kondensatoren C0 bis C7 die gleiche Kapazität "C" auf. Die Steuerschaltung 30 ändert (=
addiert) die Anzahl von gruppierten Kondensatoren, deren oberen
Elektroden während
der Ladungsneuverteilung mit der Referenzspannungsseite verbunden
sind, proportional zu der Erhöhung
der Anzahl von A/D-Wandlungscodes der A/D-Wandlungsschaltung 1. Gemäß einem
derartigen Schaltverfahren der gruppierten Kondensatoren C0 bis
C7 wird die Verbindung von lediglich einem gruppierten Kondensator
zwischen der Referenzspannungsseite und der Masseseite als Reaktion
auf einen Änderungsbetrag "1" in dem A/D-Wandlungscode der A/D-Wandlungsschaltung 1 geändert. Daher
wird die Ableitungsnichtlinearität verbessert.
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Weiterhin
wird der Spannungsbereich, der dem Wandlungscode entspricht, der
von der A/D-Wandlungsschaltung 1 erzeugt wird, um einen Wert,
der gleich 1/2 LSB ist, in sowohl oberen als auch unteren Richtungen
erweitert. Die A/D-Wandlungsschaltung 1 verwendet
den erweiterten Spannungsbereich als einen Vollbereich für die nächste A/D-Wandlung. Daher
ist es auch, wenn ein Wandlungsfehler, der gleich oder kleiner als
1/2 LSB in der A/D-Wandlerschaltung 1 vorhanden ist, möglich, ein letztliches
A/D-Wandlungsausgangssignal von 6 Bits zu erzielen, ohne die Ableitungsnichtlinearität in dem Verbindungscodeabschnitt
des Wandlungsergebnisses in jedem Schritt zu verschlechtern.
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Zweites Ausführungsbeispiel
-
Ein
Umlauf-A/D-Wandler gemäß dem zweiten
Ausführungsbeispiel
der vorliegenden Erfindung wird unter Bezugnahme auf die 5 und 6 erläutert. Die
Komponenten, die zu denjenigen des ersten Ausführungsbeispiels identisch sind,
sind mit den gleichen Bezugszeichen bezeichnet.
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5 zeigt
eine Schaltungsanordnung für einen
A/D-Wandler 11.
Gemäß der Schaltungsanordnung
in 5 ist ein Kondensator CIN zwischen dem invertierenden
Eingangsanschluß des
Operationsverstärkers 3 und
dem Schalter S10 angeschlossen. Der Kondensator CIN dient als ein
Versatz-Kompensationskondensator der vorliegenden Erfindung. Der Kondensator
CF und ein Schalter S12 sind in Reihe geschaltet. Der Kondensator
CF hat einen Anschluß mit
dem Schalter S10 verbunden und den anderen Anschluß mit dem
Schalter S12 verbunden. Der andere Anschluß des Schalters S12 ist mit
dem Ausgangsanschluß des
Operationsverstärkers 3 verbunden.
Der Schalter S12 dient als ein erstes Integrations-Initialisierungsschaltnetz
der vorliegenden Erfindung. Ein Schalter S14, der als ein drittes
Integrations-Initialisierungsschaltnetz dient, ist vorgesehen. Der
Schalter S14 hat ein mit dem Masseanschluß GND verbundenes Ende und
das andere Ende ist mit dem gemeinsamen Verbindungspunkt des Schalters S10
und des Kondensators CF verbunden. Ein Schalter S13, der als das
zweite Integrations-Initialisierungsschaltnetz dient, ist vorgesehen.
Der Schalter S13 hat ein mit dem Masseanschluß GND verbundenes Ende und
das andere Ende ist mit dem gemeinsamen Verbindungspunkt des Kondensators
CF und des Schalters S12 verbunden.
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Weiterhin
ist ein Schalter S15 vorgesehen, der als eine Versatzkompensationsspannungs-Ladeschaltung
und ein Kompensationsladeschaltnetz dient. Der Schalter S15 hat
ein mit dem invertierenden Eingangsanschluß des Operationsverstärkers 3 verbundenes
Ende und das andere Ende ist mit dem Ausgangsanschluß des Operationsverstärkers 3 verbunden.
Der nichtinvertierende Eingangsanschluß des Operationsverstärkers 3 ist
mit einer Vorspannung V1 (z. B. 2,5 V) verbunden. Die Schalter S12, S13
und S14 bilden zusammenwirkend eine Integrations-Initialisierungsschaltung
der vorliegenden Erfindung.
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Als
nächstes
wird die A/D-Wandlungsverarbeitung des Umlauf-A/D-Wandlers 11 unter
Bezugnahme auf ein in 6 gezeigtes Zeitablaufdiagramm
erläutert,
in welchem ein 6-Bit-A/D-Ausgangssignal
durch dreimaliges (d. h. drei Schritte) Wiederholen der 3-Bit-A/D-Wandlung
erzielt wird. In einem Anfangszustand vor dem Starten der A/D-Wandlungsverarbeitung
sind die Schalter S11, S13, S14 und S15 geöffnet und sind die Schalter
S10 und !2 geschlossen. Der Addierer ist zu 0 gelöscht.
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(1) Zeitdauer von t0 bis t1 (d. h. erster
Schritt)
-
Zu
dem Zeitpunkt t0 wird der Schalter S8 zu dem Signaleingangsanschluß 2 geschaltet.
Die A/D-Wandlungsschaltung 1 führt eine erste (d. h. erstes
Schritt) A/D-Wandlung durch. Der A/D-Wandlungscode n1 von 3 Bits,
der in dieser ersten A/D-Wandlung erzeugt wird, wird in dem Addierer 7 addiert.
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Andererseits
schaltet die Steuerschaltung 30 zu dem Zeitpunkt t0 die
Schalter S11, S13 und S15 ein und schaltet den Schalter S12 aus,
so daß die gruppierten
Kondensatoren C0 bis C7 auf einen Spannungspegel des Eingangssignals
Vin geladen werden. Das heißt,
die Ladungseinstellung für
die gruppierten Kondensatoren C0 bis C7 wird auf der Grundlage des
Eingangssignals Vin durchgeführt.
In diesem Fall wird, da die beiden Enden des Kondensators CF mit
dem Masseanschluß GND
verbunden sind, die elektrische Ladung des Kondensators CF auf 0
initialisiert. Weiterhin wird, da der Operationsverstärker 3 als
ein Backup-Verstärker
wirkt, eine Spannung, die an den operationsverstärkerseitigen Anschluß des Kondensators
CIN angelegt wird, eine Summe der Vorspannung V1 und einer Versatzspannung
VOFF des Operationsverstärkers 3.
Ein sammelleitungseitiger Anschluß des Kondensators CIN empfängt 0 V über die
Schalter S10 und S11. Die Spannung, d. h. V1 + VOFF,, die zwischen
den beiden Enden des Kondensators angelegt ist, entspricht der Versatz-Kompensationsspannung.
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(2) Zeitdauer von t1 bis t2 (d. h. zweiter
Schritt)
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Die
Steuerschaltung 30 schaltet die Schalter S11, S13 und S15
aus. Danach schaltet die Steuerschaltung 30, nachdem die
Schalter S11, S13 und S15 vollständig
geöffnet
worden sind, den Schalter S12 ein und schaltet jeweilige Schalter
S0 bis S7 von der Abtastseite zu der Referenzspannungsseite oder zu
der Masseseite. In diesem Fall ist der Schalter S8 mit der Ausgangsanschlußseite des
Operationsverstärkers 3 verbunden.
Da die elektrische Ladung des Kondensators CIN unverändert bleibt,
führt der
Operationsverstärker 3 ein
Rückkopplungssteuern über den
Kondensator CIN durch, um den Spannungspegel der Sammelleitung auf
0 V zu verringern. Als ein Ergebnis wird die Versatzspannung des
Operationsverstärkers 3 durch
die Versatzkompensationsspannung, die in dem Kondensator CIN gespeichert
ist, ausgelöscht.
Daher wird der Spannungspegel der Sammelleitung 5 genau
auf 0 V gehalten.
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Die
Ladungsneuverteilung zwischen den gruppierten Kondensatoren C0 bis
C7 und dem Kondensator CF wird in Übereinstimmung mit der zuvor beschriebenen
Gleichung (1) auf die gleiche Weise wie die in dem ersten Ausführungsbeispiel
durchgeführt.
Nachdem die Ladungsneuverteilung beendet worden ist, führt die
A/D-Wandlungsschaltung 1 eine zweite 3-Bit-A/D-Wandlung durch, um einen A/D-Wandlungscode
n2 zu erzielen. Der erzielte A/D-Wandlungscode n2 wird in dem Addierer 7 addiert.
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(3) Zeitdauer von t2 bis t3 (d. h. dritter
Schritt)
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Die
Steuerschaltung 30 schaltet den Schalter S10 zu dem Zeitpunkt
t2 aus, um die Ausgangsspannung VRES(1) des Operationsverstärkers 3 zu halten.
Nachfolgend schaltet die Steuerschaltung 30 den Schalter
S11 ein und verbindet jeweilige Schalter S0 bis S7 mit der Abtastseite,
so daß die
gruppierten Kondensatoren C0 bis C7 auf einen Spannungspegel der
Ausgangsspannung VRES(1) geladen werden. Anders ausgedrückt wird
die Ladungseinstellung der gruppierten Kondensatoren C0 bis C7 auf
der Grundlage der Ausgangsspannung VRES(1) des Operationsverstärkers 3 durchgeführt.
-
(4) Zeitdauer von t3 bis t4 (d. h. dritter
Schritt)
-
Die
Steuerschaltung 30 schaltet den Schalter S11 zuerst aus
und schaltet dann die Schalter S13, S14 und S15 ein und schaltet
den Schalter S12 aus. Zu diesem Augenblick wird, da die Sammelleitung 5 in
dem geöffneten
Zustand ist, die elektrische Ladung des Kondensators CF zu 0 initialisiert,
ohne irgendeine Änderung
der elektrischen Ladungen der gruppierten Kondensatoren C0 bis C7
zu verursachen. Weiterhin wird der Kondensator CIN auf einen Spannungspegel
der Versatzkompensationsspannung (V1 + VOFF) geladen. Die Steuerschaltung 30 schaltet
während
dieser Dauer oder zu dem Beginn der nächsten Dauer jeweilige Schalter
S0 bis S7 von der Abtastseite zu der Referenzspannungsseite oder der
Masseseite.
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(5) Zeitdauer von t4 bis t5 (d. h. dritter
Schritt)
-
Die
Steuerschaltung 30 schaltet die Schalter S13, S14 und S15
aus. Nachdem die Schalter S13, S14 und S15 vollständig geöffnet worden
sind, schaltet die Steuerschaltung 30 die Schalter S10
und S12 ein. Als ein Ergebnis wird die Ladungsneuverteilung zwischen
den gruppierten Kondensatoren C0 bis C7 und dem Kondensator CF in Übereinstimmung
mit den zuvor beschriebenen Gleichungen (3) und (5) auf die gleiche
Weise wie die in dem ersten Ausführungsbeispiel
durchgeführt.
Nachdem die Ladungsneuverteilung durchgeführt worden ist, führt die
A/D-Wandlungsschaltung 1 eine dritte 3-Bit-A/D-Wandlung aus, um
einen A/D-Wandlungscode n3 zu erzielen. Der erzielte A/D-Wandlungscode
wird in dem Addierer 7 addiert. Das Addierverfahren der
A/D-Wandlungscodes n1, n2 und n3 ist in dem ersten Ausführungsbeispiel
beschrieben.
-
Wie
es zuvor beschrieben ist, ist gemäß dem zweiten Ausführungsbeispiel
der Kondensator CIN zu der Schaltungsanordnung des ersten Ausführungsbeispiels
hinzugefügt.
Der Kondensator CIN wirkt als ein Kondensator zum Kompensieren der Versatzspannung
des Operationsverstärkers 3.
Weiterhin ändert
das zweite Ausführungsbeispiel
die Anordnung der Integrations-Initialisierungsschaltung zum Initialisieren
des Kondensators CF ab, so daß der
Kondensator CIN während
des Initialisierens des Kondensators CF auf den Spannungspegel der
Versatzkompensationsspannung (V1 + VOFF) geladen werden kann. Demgemäß macht
es das zweite Ausführungsbeispiel
zusätzlich
zu den Wirkungen des ersten Ausführungsbeispiels
möglich,
die Versatzspannung des Operationsverstärkers 3 durch die Versatzkompensationsspannung
auszulöschen, wenn
die Ladungsneuverteilung in Übereinstimmung mit
dem A/D-Wandlungscode
der A/D-Wandlungsschaltung 1 durchgeführt wird. Anders ausgedrückt wird
es möglich,
die Genauigkeit der A/D-Wandlung zu verbessern.
-
Weiterhin
macht es ein Vorsehen des Kondensators CIN möglich, den Spannungspegel des nichtinvertierenden
Ein gangsanschlusses des Operationsverstärkers 3 auf eine beliebige
Vorspannung V1 festzulegen. Daher ist es bevorzugt, um einen Hochgeschwindigkeitsbetrieb
des Operationsverstärkers 3 mit
einer hohen Leerlaufverstärkung
zu verwirklichen, die Vorspannung V1 auf eine Spannung (z. B. 2,5
V) nahe des Mittenwerts des Versorgungsspannungsbereichs festzulegen.
Als ein Ergebnis kann die Einschwingzeit des Operationsverstärkers 3 verkürzt werden.
Eine Gesamtzeit, die zum Durchführen
der A/D-Wandlung erforderlich ist, kann verringert werden. Ein Fehler
der Ausgangsspannung (d. h. Restspannung) des Operationsverstärkers 3 kann
unterdrückt
werden.
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Drittes Ausführungsbeispiel
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Ein
Umlauf-A/D-Wandler 12 gemäß dem dritten Ausführungsbeispiel
der vorliegenden Erfindung wird unter Bezugnahme auf die 7 und 8 erläutert. Der
Umlauf-A/D-Wandler 12 ist
eine Ausgestaltung des Umlauf-A/D-Wandlers 11 des zuvor
beschriebenen zweiten Ausführungsbeispiels.
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7 zeigt
eine Schaltungsanordnung des Umlauf-A/D-Wandlers 12, welcher unter
Verwendung der CMOS-Verarbeitung hergestellt ist. Der Umlauf-A/D-Wandler 12 beinhaltet
nicht den Schalter S14 des Umlauf-A/D-Wandlers 11. Eine
Kondensatorgruppenschaltung 13 beinhaltet vier gruppierte Kondensatoren
C0', C1', C2' und C3'. Die gruppierten Kondensatoren
C0', C1', C2' und C3' weisen Kapazitätswerte
von C, C, 2C bzw. 4C auf. Anders ausgedrückt sind die Kapazitätswerte
der gruppierten Kondensatoren C0',
C1', C2' und C3' in Form von 2n (2 hoch n) gewichtet, wobei n eine Ganzzahl
ist. Die oberen Elektroden der gruppierten Kondensatoren C0' bis C3' sind über zugehörige Schalter
S0' bis S3' selektiv mit dem
Eingangsanschluß der
A/D-Wandlungsschaltung 1, dem Referenzspannungsanschluß 6,
dem Masseanschluß GND
oder einem geöffneten Anschluß verbindbar.
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8 zeigt
eine A/D-Wandlungsverarbeitung zum Erzielen eines 6-Bit-A/D-Wandlungsausgangssignals
durch die 3-Schritt-Umlaufvorgänge. Die
in 8 gezeigten Schaltvorgänge sind ausgenommen für die Dauer
von dem Zeitpunkt t3 zu dem Zeitpunkt t4 zu denjenigen identisch,
die in 6 gezeigt sind.
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Die
Dauer von dem Zeitpunkt t3 zu dem Zeitpunkt t4 ist zum Initialisieren
des Integrationskondensators CF und zum Laden des Kondensators CIN
auf die Versatzkompensationsspannung (V1 + VOFF). Der Umlauf-A/D-Wandler 12 weist
keinen Schalter (entspricht S14, in 5 gezeigt)
zum direkten Verbinden des gemeinsamen Verbindungspunkts der Kondensatoren
CF und CIN mit dem Masseanschluß GND
auf. Daher schaltet die Steuerschaltung 30 die Schalter
S10 und S11 ein, um den gemeinsamen Verbindungspunkt der Kondensatoren
CF und CIN mit dem Masseanschluß GND
zu verbinden. Die Steuerschaltung 30 schaltet die Schalter
S0' bis S3' vor dem vorhergehenden
Schließen
der Schalter S10 und S11 aus.
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Der
Umlauf-A/D-Wandler 12 führt
sowohl ein Initialisieren des Integrationskondensators CF als auch
ein Laden des Kondensators CIN ohne ein Entladen der elektrischen
Ladungen durch, die in den Kondensatoren C0' bis C3' gespeichert sind, da die nicht sammelseitigen
Elektroden der gruppierten Kondensatoren C0' bis C3' geöffnet
sind, obgleich die sammelseitigen Elektroden der gruppierten Kondensatoren
C0' bis C3' mit dem Maseanschluß GND verbunden
sind.
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Weiterhin
macht es ein Vorsehen der Kondensatorgruppenschaltung 13,
in welcher die vier gruppierten Kondensatoren C0' bis C3' gewichtete Kapazitäten aufweisen, möglich, die
Gesamtanzahl von Schaltern von 8 auf 4 zu verringern. Anders ausgedrückt wird
es möglich,
das Schaltungslayout kompakt anzuordnen.
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Viertes Ausführungsbeispiel
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9 zeigt
eine Schaltungsanordnung eines Umlauf-A/D-Wandlers 14 gemäß einem
vierten Ausführungsbeispiel
der vorliegenden Erfindung. Der Umlauf-A/D-Wandler 14 wird
differentiell betrieben. Der Umlauf-A/D-Wandler 14 beinhaltet
eine A/D-Wandlungsschaltung 15 eines parallelen Typs mit
einer Auflösung
von 3 Bits, welche differentiell betrieben wird. Die A/D-Wandlungsschaltung
weist einen nichtinvertierenden Eingangsanschluß auf, der über einen Schalter S8p selektiv
mit einem nichtinvertierenden Signaleingangsanschluß 2p oder
einem nichtinvertierenden Ausgangsanschluß eines Operationsverstärkers 16 verbindbar
ist. Auf eine ähnliche Weise
weist die A/D-Wandlungsschaltung 15 einen invertierenden
Eingangsanschluß auf,
der über
einen Schalter 58m selektiv mit einem invertierenden Signaleingangsanschluß 2m oder
einen invertierenden Ausgangsanschluß des Operationsverstärkers 16 verbindbar
ist.
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Eine
Verarbeitungsschaltung 17p, die als eine Wandlungsergebnis-Verarbeitungschaltung
auf der nichtinvertierenden Eingangsseite der vorliegenden Erfindung
dient, ist zwischen dem nichtinvertierenden Signaleingangsanschluß 2p (oder
dem nichtinvertierenden Ausgangsanschluß des Operationsverstärkers 16)
und einem invertierenden Eingangsanschluß des Operationsverstärkers 16 angeordnet.
Die Verarbeitungsschaltung 17p weist eine Kondensatorgruppenschaltung 4p auf,
die aus gruppierten Kondensatoren C0p bis C7p besteht. Die unteren
Elektroden der gruppierten Kondensatoren C0p bis V7p sind mit dem
invertierenden Eingangsanschluß des
Operationsverstärkers 16 verbunden.
Jeweilige obere Elektroden der gruppierten Kondensatoren C0p bis
C7p sind über
Schalter S0p und S7p und den Schalter S8p selektiv mit dem nichtinvertierenden
Signaleingangsanschluß 2p oder
dem nichtinvertierenden Ausgangsanschluß des Operationsverstärkers 16 verbindbar.
Die Verarbeitungsschaltung 17p weist weiterhin Kondensatoren
CFp und CINp auf.
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Auf
eine ähnliche
Weise ist eine Verarbeitungsschaltung 17m, die als eine
Wandlungsergebnis-Verarbeitungschaltung auf der invertierenden Eingangsseite
der vorliegenden Erfindung dient, zwischen dem invertierenden Signaleingangsanschluß 2m (oder
dem invertierenden Ausgangsanschluß des Operationsverstärkers 16)
und einem nichtinvertierenden Eingangsanschluß des Operationsverstärkers 16 angeordnet.
Die Verarbeitungsschaltung 17m weist eine Kondensatorgruppenschaltung 4m auf,
die aus gruppierten Kondensatoren C0m bis C7m besteht. Die unteren
Elektroden der gruppierten Kondensatoren C0m bis C7m sind mit dem
nichtinvertierenden Eingangsanschluß des Operationsverstärkers 16 verbunden.
Jeweilige obere Elektroden der gruppierten Kondensatoren C0m bis
C7m sind über
Schalter S0m und S7m und den Schalter S8m selektiv mit dem invertierenden
Signaleingangsanschluß 2m oder
dem invertierenden Ausgangsanschluß des Operationsverstärkers 16 verbindbar.
Die Verarbeitungsschaltung 17m weist weiterhin Kondensatoren
CFm und CINm auf.
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Jede
der Verarbeitungsschaltungen 17p und 17m weist
eine Schaltungsanordnung auf, die zu der in 5 ähnlich ist.
Es ist erwünscht,
daß die
Schaltungsanordnung von Verarbeitungsschaltungen 17p und 17m symmetrisch
ist. Die A/D-Wandlungsschaltung 15 erzeugt
an ihrem invertierenden Ausgangsanschluß einen A/D-Wandlungscode (8 – n), wobei
n (Dezimalschreibweise) einen A/D-Wandlungscode darstellt, der an
ihrem nichtinvertierenden Ausgangsanschluß erzeugt wird. Der erzeugte
A/D-Wandlungscode "n" wird in dem Addierer
(nicht gezeigt) in Übereinstimmung
mit dem in dem ersten Ausführungsbeispiel
beschriebenen Verfahren addiert.
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Der
Operationsverstärker 16 eines
Typs eines differentiellen Eingangs/Ausgangs erzeugt an den nichtinvertierenden
und invertierenden Ausgangsanschlüssen Spannungen, deren Pegel
um ± einen
vorbestimmten Betrag von der Nullpegelspannung (z. B. 2,5 V) versetzt
sind.
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Der
Umlauf-A/D-Wandler 14 arbeitet auf die gleiche Weise wie
der Umlauf-A/D-Wandler 11, dessen Betriebszeitabläufe in 6 gezeigt
sind.
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Jedoch
wird während
der Ladungsneuverteilung das Schalten von jeweiligen Schaltern S0p
bis S7p in Übereinstimmung
mit dem A/D-Wandlungscode "n" durchgeführt, der
an dem nichtinvertierenden Ausgangsanschluß der A/D-Wandlungsschaltung 15 erzeugt
wird. Andererseits wird das Schalten von jeweiligen Schaltern S0m
bis S7m in Übereinstimmung
mit dem A/D-Wandlungscode (8 – n) durchgeführt, der
an dem invertierenden Ausgangsanschluß der A/D-Wandlungsschaltung 15 erzeugt wird.
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Zum
Beispiel wird, wenn der A/D-Wandlungscode "n" 1
ist, lediglich einer der Schalter S0p bis S7p zu der Referenzspannungsseite
geschaltet und werden die restlichen sieben Schalter zu dem Masseanschluß geschaltet,
während
sieben der Schalter S0m bis S7m zu der Referenzspannungsseite geschaltet
werden und der restliche eine Schalter zu dem Masseanschluß geschaltet
wird. Der Schaltvorgang von jeweiligen Schaltern in der Verarbeitungsschaltung 17p wird
synchronisiert (zu den gleichen Zeitpunkten) zu dem Schaltvorgang
von jeweiligen Schaltern in der Verarbeitungsschaltung 17m durchgeführt.
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Gemäß dem zuvor
beschriebenen differentiellen Umlauf-A/D-Wandler 14 wird eine Differentialspannung
zwischen den Eingangssignalspannungen Vinp und Vinm A/D-gewandelt.
Daher kann das vierte Ausführungsbeispiel
zusätzlich
zu den Wirkungen der ersten und zweiten Ausführungsbeispiele die Wirkung
eines Beseitigens des von außen
kommenden Gleichtaktrauschens bringen.
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Weiterhin
sind die symmetrische Anordnung (oder Layout) und die synchronen
Vorgänge
der Verarbeitungsschaltungen 17p und 17m darin
wirkungsvoll, daß,
auch wenn eine nicht erforderliche elektrische Ladung über eine
Durchleitung eindringt, irgendein Fehler, der durch eine nicht erforderliche elektrische
Ladung verursacht wird, durch die differentiellen Vorgänge der
Verarbeitungsschaltungen 17p und 17m ausgelöscht werden
kann.
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Fünftes Ausführungsbeispiel
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Der
Umlauf-A/D-Wandler 11, der in dem zweiten Ausführungsbeispiel
der vorliegenden Erfindung erläutert
wird, ist bevorzugt in einem Mikrocomputer enthalten, der in einer
Motorsteuereinheit, die als ECU (d. h. elektronische Steuereinheit)
bezeichnet wird, eines Kraftfahrzeugs verwendet wird.
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10 ist
ein Blockschaltbild, das eine schematische Anordnung eines Mikrocomputers 19 gemäß dem fünften Ausführungsbeispiel
der vorliegenden Erfindung zeigt. Der Mikrocomputer 18,
d. h. ein integrierter Ein-Chip-Mikrocomputer, weist den Umlauf-A/D-Wandler 11,
eine CPU 19, einen RAM 20, einen ROM 21,
eine Eingangsverarbeitungsschaltung 22 und eine Ausgangsverarbeitungsschaltung 23 auf,
welche über
einen Bus 24 miteinander verbunden sind, welcher einen
Adreßbus,
einen Datenbus und einen Steuerbus beinhaltet.
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Der
Mikrocomputer arbeitet mit der Energieversorgung einer Gleichspannung
(z. B. 5 V) von einer zweckmäßigen Gleichgrößen-Energieversorgungsquellenschaltung
(nicht gezeigt) und führt
sowohl verschiedene Motorsteuerungen, die eine Kraftstoffeinspritzung,
ein Zündzeitpunktsteuern,
ein Klopfsteuern beinhalten, als auch Getriebesteuerungen durch.
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Die
CPU 19 und der ROM 21 sind über einen Spezialbus zur Anweisungsabfrage
verbunden, so daß die
CPU 19 über
diesen Spezialbus aufeinanderfolgend Anweisungen lesen kann, die
in dem ROM 21 gespeichert sind. Die CPU führt die
Berechnungsverarbeitung, die Entscheidungsverarbeitung und die Eingabe/Ausgabeverarbeitung,
die für
die Motorsteuerungen und die Getriebesteuerungen erforderlich sind,
in Übereinstimmung
mit den abgefragten Anweisungen durch. Der RAM 30 wirkt
als eine Speichereinrichtung zum temporären Speichern von temporären Daten
während
der vorhergehenden Transaktion.
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Die
Eingangsverarbeitungsschaltung 22 weist einen analogen
Multiplexer und eine Mehrzahl von Eingangsanschlüssen auf. Der analoge Multiplexer
wählt ein
analoges Signal aus einer Mehrzahl von analogen Signalen, die über die
Eingangsanschlüsse eingegeben
werden, die mit Analogsignal-Eingangsanschlüssen 25a, 25b,
---- verbunden sind, in Übereinstimmung
mit einer Anweisung der CPU 19 aus. Dann sendet der analoge
Multiplexer das ausgewählte
analoge Signal zu dem Signaleingangsanschluß des Umlauf-A/D-Wandlers 11.
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Weiterhin
empfangen die Eingangsanschlüsse
des analogen Multiplexers eine Mehrzahl von digitalen Signalen,
die von den Digitalsignal-Eingangsanschlüssen 26a, 26b,
---- in Übereinstimmung
mit Anweisungen von der CPU 19 eingegeben werden.
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Die
Ausgangsverarbeitungsschaltung 23 weist eine Schaltungsanordnung
auf, die imstande ist, als Ausgangsanschlüsse zu dienen, welche verschiedene
digitale Signale über
zugehörige
Digitalsignal-Ausgangsanschlüsse 27a, 27b,
---- in Übereinstimmung
mit Anweisungen der CPU 19 nach außen erzeugen.
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Als
nächstes
werden Vorteile eines Verwendens des Umlauf-A/D-Wandlers 11 in
dem Mikrocomputer 18 erläutert.
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Die
Eingangsverarbeitungsschaltung 22 empfängt die analogen Signale, d.
h. ein Batteriespannungssignal, ein Kühl wassersignal, ein Drosselöffnungssignal,
ein Luftflußmengensignal,
ein Klopfsignal und Magnetspulen-Stromsignale, welche zum Durchführen der
Motorsteuerungen und der Getriebesteuerungen erforderlich sind.
Eine Zeitdauer der A/D-Wandlung
(d. h. eine A/D-Wandlungsdauer) für jedes analoge Signal wird
unter Berücksichtigung
der Charakteristiken jedes analogen Signals und einer erforderlichen
Genauigkeit des gewandelten Signals bestimmt. Zum Beispiel sind
die Änderungen
der Batteriespannung und der Kühlwassertemperatur
sehr klein. Daher sind die erforderlichen A/D-Wandlungsperioden
für diese
Daten in der Größenordnung
von ms.
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Jedoch
muß der
Mikrocomputer 18, auch wenn die A/D-Wandlungsperiode für jedes analoge Signal lang
ist, Dutzende von analogen Signalen eingeben. Daher muß der Umlaufwandler 11 eine
Wandlungszeit aufweisen, die in einen Bereich von 1 μs bis 20 μs fällt. Weiterhin
erfordern neueste Bedürfnisse für weiterentwickelte
Motorsteuerungen und Getriebesteuerungen einen höchst genauen Steuerpegel, der
bezüglich
einer Auflösung
gleich 12 Bit ist.
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Wenn
der herkömmliche
2-Schritt-Umlauf-A/D-Wandler, der in 11 gezeigt
ist, verwendet wird, um eine ausreichende Wandlungszeit und eine
erforderliche Auflösung
zu verwirklichen, wird eine A/D-Wandlungsschaltung 1 mit
einer Auflösung von
7 Bits und eine Kondensatorgruppenschaltung 4, die aus
insgesamt 128 gruppierten Kondensatoren besteht, erforderlich sein.
In diesem Fall erfordert die A/D-Wandlungsschaltung 1 von
7 Bits 128 Widerstände
und 127 Komparatoren (siehe 2). Anders ausgedrückt wird
die Chipfläche,
die von dem A/D-Wandler belegt wird, groß. Die Kosten des Mikrocomputers 18 (welcher
eine integrierte Schaltung ist) erhöhen sich bedeutsam.
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Alternativ
steigt, wenn ein A/D-Wandler eines parallelen Typs verwendet wird,
die Anzahl der erforderlichen Komparatoren bis zu 4095. Es ist überflüssig, zu
sagen, daß sich
die Chipabmessung stark erhöhen
wird. Ein A/D-Wandler eines der Reihe nach vergleichenden Typs wird
nicht imstande sein, eine ausreichend kurze Wandlungszeit zu verwirklichen, die
gleich mehreren μs
ist.
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Jedoch
macht es das Verwenden des Umlauf-A/D-Wandlers 11, der
imstande ist, die 3-Schritt-Umlaufvorgänge durchzuführen, möglich, die
ausreichende Wandlungszeit und die erforderliche Auflösung zu
erzielen. Weiterhin erfordert der Umlauf-A/D-Wandler 11 eine
verhältnismäßig kleine Anzahl
von Schaltungskomponenten, d. h. eine A/D-Wandlungsschaltung 1,
die eine Auflösung
von 5 Bits aufweist, und eine Kondensatorgruppenschaltung 4,
die aus insgesamt 32 gruppierten Kondensatoren besteht (siehe 5).
Der A/D-Wandler 1 von 5 Bits erfordert 32 Widerstände und
31 Komparatoren (siehe 2). Daher macht es ein Verwenden des
3-Schritt-Umlauf-A/D-Wandlers 11 möglich, die Anzahl
von Kondensatoren und verwandten Schaltungselementen zu verringern.
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Anstelle
eines Verwendens des vorhergehenden 3-Schritt-Umlauf-A/D-Wandlers 11 läßt die vorliegende
Erfindung zu, einen Umlauf-A/D-Wandler zu verwenden, der imstande
ist, 4-Schritt-Umlaufvorgänge durchzuführen, so
daß die
Gesamtanzahl von Schaltungselementen weiter verringert werden kann. Das
heißt,
der 4-Schritt-Umlauf-A/D-Wandler erfordert eine A/D-Wandlungsschaltung 1,
die eine Auflösung
von 4 Bits aufweist, und eine Kondensatorgruppenschaltung 4,
die aus insgesamt 16 gruppierten Kondensatoren besteht.
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Auf
diese Weise verringert ein Einbringen des Umlauf-A/D-Wandlers 11 in den Mikrocomputer 18 stark
die Chipfläche,
die von dem A/D-Wandler belegt wird, während die ausreichende Wandlungszeit
erzielt wird und die erforderliche Auflösung verwirklicht wird. Daher
können
die Kosten eines IC verringert werden. Weiterhin erfordert der Umlauf-A/D-Wandler 11 keine
Abtast-und-Halte-Schaltung zum Halten des Ausgangspegels des Operationsverstärkers (siehe 5). Dies
ist bei einem Erzielen eines genauen Wandlungsergebnisses vorteilhaft.
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Obgleich
des fünfte
Ausführungsbeispiel
den Umlauf-A/D-Wandler 11 an
dem Mikrocomputer 18 für
die Motorsteuerungen und die Getriebesteuerungen anwendet, ist es
jedoch möglich,
den Umlauf-A/D-Wandler 11 an verschiedenen Vorrichtungen
anzuwenden, wenn der Auflösungspegel
des Umlauf-A/D-Wandlers 11 und
die Anzahl der erforderlichen Umlaufschritte angemessen eingestellt oder
ausgewählt
werden. Es ist überflüssig, zu
sagen, daß der
Umlauf-A/D-Wandler 11, der in dem Mikrocomputer verwendet
wird, durch jeden der zuvor beschriebenen Umlauf-A/D-Wandler 8, 12 und 14 ersetzt
werden kann.
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Verschiedenartige Ausgestaltungen
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Die
vorliegende Erfindung ist nicht auf die zuvor beschriebenen ersten
bis fünften
Ausführungsbeispiele
beschränkt
und kann deshalb auf die folgende Weise abgeändert oder erweitert werden.
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Die
A/D-Wandlungsschaltungen 1 und 15 sind nicht auf
3 Bits beschränkt.
Die Anzahl der Umlaufschritte, die in den Wandlungsschaltungen 1 und 15 durchgeführt werden,
kann irgendeine von 4, 5, 6, ---- sein. Die Schrittanzahl 2 ist
in dieser Erfindung zulässig.
Jedoch ist eine erwünschte
Schrittanzahl nicht weniger als drei. Der Typ der A/D-Wandlungsschaltung 1 (und 15)
ist nicht auf lediglich den parallelen Typ beschränkt und
kann deshalb zu einem anderen Typ, wie zum Beispiel einen der Reihe
nach vergleichenden Typ, geändert
werden.
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Gemäß der vorliegenden
Erfindung ist es möglich,
jeden des Umlauf-A/D-Wandlers 8 des ersten Ausführungsbeispiels
und des Umlauf-A/D-Wandlers 12 des dritten Ausführungsbeispiels
derart abzuändern,
daß sie
auf die gleiche Weise wie die Anordnung des Umlauf-A/D-Wandlers 14 des
vierten Ausführungsbeispiels
differentiell arbeiten.
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In
jedem der zuvor beschriebenen Ausführungsbeispiele wird die Ausgangsspannung
des Operationsverstärkers 3 über die
Schalter S8 und S0 bis S7 (S0' bis
S3') an die oberen
Elektroden der gruppierten Kondensatoren C0 bis C7 (C0' bis C3') angelegt. Jedoch
hat es die vorliegende Erfindung zum Inhalt, den Schalter S10 vorzusehen,
um den Operationsverstärker 3 und
den Kondensator CF zusammenwirkend als eine Halteschaltung arbeiten
zu lassen. Weiterhin hat es die vorliegende Erfindung zum Inhalt,
den Schalter S11 vorzusehen, um die Ladungseinstellung als eine
Vorverarbeitung vor der Ladungsneuverteilung auf der Grundlage der
Haltespannung durchzuführen.
Demgemäß ist ein
Anwenden der vorliegenden Erfindung nicht auf die Ladungseinstellung
für die
gruppierten Kondensatoren C0 bis C7 (C0' bis C3') beschränkt. Zum Beispiel kann die
vorliegende Erfindung in einem Fall angewendet werden, in dem ein
anderer Kondensator mit der Sammelleitung 5 verbunden ist
und die Ladungseinstellung für
diesen Kondensator auf der Grundlage der vorhergehenden Haltespannung
durchgeführt wird.
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Die
Erfindung kann in mehreren Formen verkörpert werden, ohne den Inhalt
von wesentlichen Charakteristiken von ihr zu verlassen. Die vorliegenden
Ausführungsbeispiele,
wie sie beschrieben sind, sind deshalb als lediglich veranschaulichend
und nicht beschränkend
gedacht, da der Umfang der Erfindung durch die beiliegenden Ansprüche, anstelle als
durch die ihnen vorhergehende Beschreibung definiert ist. Alle Änderungen,
die innerhalb der Grenzen und Schranken der Ansprüche fallen,
oder Äquivalente
von derartigen Grenzen und Schranken sind deshalb als durch die
Ansprüche
umfaßt
gedacht.