JPH0683069B2 - 直並列型ａ／ｄ変換器 - Google Patents
直並列型ａ／ｄ変換器Info
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- JPH0683069B2 JPH0683069B2 JP5233787A JP5233787A JPH0683069B2 JP H0683069 B2 JPH0683069 B2 JP H0683069B2 JP 5233787 A JP5233787 A JP 5233787A JP 5233787 A JP5233787 A JP 5233787A JP H0683069 B2 JPH0683069 B2 JP H0683069B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログ電圧をデジタル値へ変換するアナログ
／デジタル変換器（A/D変換器）に関し、特に直並列型A
/D変換器と呼ばれるA/D変換器に関する。
／デジタル変換器（A/D変換器）に関し、特に直並列型A
/D変換器と呼ばれるA/D変換器に関する。
簡便化のために、上位３ビット、下位３ビットの並列型
A/D変換器を用い、上位ビットと下位ビットを１ビット
オーバーラップさせて５ビットの変換結果を得る直並列
型A/D変換方式で考える。
A/D変換器を用い、上位ビットと下位ビットを１ビット
オーバーラップさせて５ビットの変換結果を得る直並列
型A/D変換方式で考える。
直並列型A/D変換方式とは２段構成の場合に初段の並列
型A/D変換器で粗くA/D変換して上位ビットを求め、次に
入力信号から初段でA/D変換して分を差引いて残りを再
び並列型A/D変換器でA/D変換して下位ビットを求め、上
位ビットと下位ビットをあわせて所定の分解能の変換結
果を得るものである。上位ビットと下位ビットを加算す
るときに１ビットオーバーラップさせるということは上
位ビットの2LSBの範囲で２段目の変換を行なうというこ
とであり、初段の変換誤差を２段目の変換時に補正する
ことができる。従って初段のA/D変換器は初段の分解能
の1/2LSBの精度であれば良いので、A/D変換器を構成す
る素子に対する要求精度も緩やかである。具体的には上
位ビットと下位ビットをオーバーラップさせないので５
ビットの変換結果を得るためには５ビットの±1/2LSBの
精度が要求されるのに対して、上位３ビットと下位３ビ
ットから１ビットオーバーラップさせて５ビットの変換
結果を得るためには、３ビットの±1/2LSBの精度で良い
ので、要求精度は４倍も異なる。分解能が大きくなり素
子精度に対する要求が厳しくなるほどこの差が顕著にな
る。
型A/D変換器で粗くA/D変換して上位ビットを求め、次に
入力信号から初段でA/D変換して分を差引いて残りを再
び並列型A/D変換器でA/D変換して下位ビットを求め、上
位ビットと下位ビットをあわせて所定の分解能の変換結
果を得るものである。上位ビットと下位ビットを加算す
るときに１ビットオーバーラップさせるということは上
位ビットの2LSBの範囲で２段目の変換を行なうというこ
とであり、初段の変換誤差を２段目の変換時に補正する
ことができる。従って初段のA/D変換器は初段の分解能
の1/2LSBの精度であれば良いので、A/D変換器を構成す
る素子に対する要求精度も緩やかである。具体的には上
位ビットと下位ビットをオーバーラップさせないので５
ビットの変換結果を得るためには５ビットの±1/2LSBの
精度が要求されるのに対して、上位３ビットと下位３ビ
ットから１ビットオーバーラップさせて５ビットの変換
結果を得るためには、３ビットの±1/2LSBの精度で良い
ので、要求精度は４倍も異なる。分解能が大きくなり素
子精度に対する要求が厳しくなるほどこの差が顕著にな
る。
ここで、下位ビットの求め方および上位ビットと下位ビ
ットの加算方法について考える。下位ビットを求めるた
めに、入力信号から初段でA/D変換した分を差し引くと
き、初段のA/D変換結果をそのまま差し引くと、２段目
の入力として正負、両方の符号の値を生じる。たとえ
ば、３ビットA/D変換器では０からVrのアナログ入力電
圧Vinを変換して、"000"から"111"のディジタルコード
を出力する。このとき、入力電圧と出力コードの関係は
第２図のようになる。出力コードを通常の10進数であら
わすと、 ０≦Vin＜Vr0のときＤ＝０ （１） Vr（ｉ−１）≦Vin＜Vr（ｉ）のときＤ＝ｉただし、ｉ
は１〜７の整数 （２） Vr7≦Vin＜VrのときＤ＝７ （３） である。
ットの加算方法について考える。下位ビットを求めるた
めに、入力信号から初段でA/D変換した分を差し引くと
き、初段のA/D変換結果をそのまま差し引くと、２段目
の入力として正負、両方の符号の値を生じる。たとえ
ば、３ビットA/D変換器では０からVrのアナログ入力電
圧Vinを変換して、"000"から"111"のディジタルコード
を出力する。このとき、入力電圧と出力コードの関係は
第２図のようになる。出力コードを通常の10進数であら
わすと、 ０≦Vin＜Vr0のときＤ＝０ （１） Vr（ｉ−１）≦Vin＜Vr（ｉ）のときＤ＝ｉただし、ｉ
は１〜７の整数 （２） Vr7≦Vin＜VrのときＤ＝７ （３） である。
ここでA/D変換結果をＮ、変換結果に相当するアナログ
電圧をVad（Ｎ）とすると、Vad（Ｎ）は第２図に示した
ように、 Vad（Ｎ）＝Ｎ・Vr/8 （４） となる。入力電圧Vinが第２図中に示したように、 Vr3＝Vin＜Vr4 （５） Vr3＝7Vr/16、Vr4＝9Vr/16 （６） のとき、出力はＤ＝４である。この変換結果に相当する
アナログ電圧は Vad4＝8Vr/16 （７） である。したがって、下位ビットを求めるために入力信
号から初段でA/D変換した結果をそのまま差し引くと、
入力信号の大きさに応じて、２段目の入力として次のよ
うに正負、両方の符合を生じる。すなわち、差し引いた
結果をVdifとすると 7Vr/16≦Vin＜8Vr/16のとき−Vr/16≦Vdif＜０ （８） 8Vr/16≦Vin＜9Vr/16のとき０≦Vdif＜Vr/16 （９） となる。その結果、上位ビットと下位ビットを１ビット
オーバーラップさせて加算するときに実際には減算も必
要になりハード機能が複雑になる。さらに単一電源のA/
D変換器で入力電圧が正負いずれか一方だけの場合には
不都合である。そこで、入力信号からの手段のA/D変換
結果を差引く時に初段のA/D変換結果から1LSB少ない値
を入力信号から差し引くようにすると２段目のA/D変換
の入力が正あるいは負の一符号だけになる。上記の３ビ
ットA/D変換器では、入力信号から初段のA/D変換結果を
差し引くときに初段のA/D変換結果から1LSB少ない値を
入力信号から差し引くようにすると、差し引く電圧はＤ
＝４−１＝３に相当する電圧となる。すなわち、 Vad3＝6Vr/16 （10） を差し引くことになる。したがって、差し引いた結果Vd
if′は、 Vr/16≦Vdif′＜3Vr/16 （11） となり、正の一符合だけになる。また、上位ビットと下
位ビットを加算するときの上位ビットとして本来のA/D
変換の結果より1LSB少ない値を初段のA/D変換器の出力
コードとし、それに対応したD/A変換した値を入力信号
から差し引いて２段目の入力とすると、２段目の入力は
一符号になり、さらに上位ビットと下位ビットを加算す
るときに減算を考慮する必要がなくなる。
電圧をVad（Ｎ）とすると、Vad（Ｎ）は第２図に示した
ように、 Vad（Ｎ）＝Ｎ・Vr/8 （４） となる。入力電圧Vinが第２図中に示したように、 Vr3＝Vin＜Vr4 （５） Vr3＝7Vr/16、Vr4＝9Vr/16 （６） のとき、出力はＤ＝４である。この変換結果に相当する
アナログ電圧は Vad4＝8Vr/16 （７） である。したがって、下位ビットを求めるために入力信
号から初段でA/D変換した結果をそのまま差し引くと、
入力信号の大きさに応じて、２段目の入力として次のよ
うに正負、両方の符合を生じる。すなわち、差し引いた
結果をVdifとすると 7Vr/16≦Vin＜8Vr/16のとき−Vr/16≦Vdif＜０ （８） 8Vr/16≦Vin＜9Vr/16のとき０≦Vdif＜Vr/16 （９） となる。その結果、上位ビットと下位ビットを１ビット
オーバーラップさせて加算するときに実際には減算も必
要になりハード機能が複雑になる。さらに単一電源のA/
D変換器で入力電圧が正負いずれか一方だけの場合には
不都合である。そこで、入力信号からの手段のA/D変換
結果を差引く時に初段のA/D変換結果から1LSB少ない値
を入力信号から差し引くようにすると２段目のA/D変換
の入力が正あるいは負の一符号だけになる。上記の３ビ
ットA/D変換器では、入力信号から初段のA/D変換結果を
差し引くときに初段のA/D変換結果から1LSB少ない値を
入力信号から差し引くようにすると、差し引く電圧はＤ
＝４−１＝３に相当する電圧となる。すなわち、 Vad3＝6Vr/16 （10） を差し引くことになる。したがって、差し引いた結果Vd
if′は、 Vr/16≦Vdif′＜3Vr/16 （11） となり、正の一符合だけになる。また、上位ビットと下
位ビットを加算するときの上位ビットとして本来のA/D
変換の結果より1LSB少ない値を初段のA/D変換器の出力
コードとし、それに対応したD/A変換した値を入力信号
から差し引いて２段目の入力とすると、２段目の入力は
一符号になり、さらに上位ビットと下位ビットを加算す
るときに減算を考慮する必要がなくなる。
ただし各段のA/D変換結果が本来“0"であるような場合
に1LSB小さい値をA/D変換器の出力コードとすると出力
コードがマイナスになり不都合が生じるので、その場合
は“0"をそのまま出力する。したがって並列型A/D変換
器の入力が本来“0"または“1"の場合にはいずれも出力
コードは０である。
に1LSB小さい値をA/D変換器の出力コードとすると出力
コードがマイナスになり不都合が生じるので、その場合
は“0"をそのまま出力する。したがって並列型A/D変換
器の入力が本来“0"または“1"の場合にはいずれも出力
コードは０である。
このように直並列型A/D変換方式において上位ビットと
下位ビットをオーバーラップさせて加算して所定のA/D
変換結果を得る方式では、初段の並列型A/D変換器は通
常のA/D変換結果より1LSB少ない値を出力するようなA/D
変換器とし、それに対応してD/A変換器も出力する方式
が単一電源のICとして優れている。この方式は特願昭59
−079504号として提案されている。
下位ビットをオーバーラップさせて加算して所定のA/D
変換結果を得る方式では、初段の並列型A/D変換器は通
常のA/D変換結果より1LSB少ない値を出力するようなA/D
変換器とし、それに対応してD/A変換器も出力する方式
が単一電源のICとして優れている。この方式は特願昭59
−079504号として提案されている。
多段構成にする場合には最終段の並列型A/D変換だけ従
来のA/D変換結果をそのまま出力するA/D変換器を用い、
それ以外は上記のA/D変換器を用いればよい。
来のA/D変換結果をそのまま出力するA/D変換器を用い、
それ以外は上記のA/D変換器を用いればよい。
上記のような直並列型A/D変換方式において各段の並列
型A/D変換をサイクリックにして同一の並列型A/D変換器
で実行することを考える。そうすると変換速度は遅くな
るが、チップ面積、消費電力は格段に小さくなり、他の
デジタル信号処理回路と集積化することを考えると有利
な点が多い。
型A/D変換をサイクリックにして同一の並列型A/D変換器
で実行することを考える。そうすると変換速度は遅くな
るが、チップ面積、消費電力は格段に小さくなり、他の
デジタル信号処理回路と集積化することを考えると有利
な点が多い。
ところが、並列型A/D変換器として、本来の変換結果よ
り1LSB小さい値を出力とするような並列型A/D変換器を
用いてサイクリックにした場合、最終段のA/D変換結果
も1LSB小さい値を出力する。したがって正しいコードに
するためには得られたコードに“1"を加算する必要があ
る。これを実行するためには上位ビットと最終段の出力
コードを加算する時に最下位ビットに“1"を加算させれ
ばよい。
り1LSB小さい値を出力とするような並列型A/D変換器を
用いてサイクリックにした場合、最終段のA/D変換結果
も1LSB小さい値を出力する。したがって正しいコードに
するためには得られたコードに“1"を加算する必要があ
る。これを実行するためには上位ビットと最終段の出力
コードを加算する時に最下位ビットに“1"を加算させれ
ばよい。
しかしながら前述のように並列型A/D変換器の入力が本
来“1"に変換されるべき入力である場合と本来“0"に変
換されるべき入力である場合の両方とも出力コードは
“0"を出力する。したがって常に最下位ビットに“1"を
加算させていると、入力電圧が０でも出力コードは“1"
になってしまい正しい変換ができない。したがって従来
のままでは、サイクリックな直並列型A/D変換器を変換
結果より1LSB小さい値を出力する並列型A/D変換器を用
いて構成することはできない。
来“1"に変換されるべき入力である場合と本来“0"に変
換されるべき入力である場合の両方とも出力コードは
“0"を出力する。したがって常に最下位ビットに“1"を
加算させていると、入力電圧が０でも出力コードは“1"
になってしまい正しい変換ができない。したがって従来
のままでは、サイクリックな直並列型A/D変換器を変換
結果より1LSB小さい値を出力する並列型A/D変換器を用
いて構成することはできない。
これを避けるためには並列型A/D変換器の出力コードを
従来通りA/D変換結果をそのまま出力し、上位ビットと
下位ビットを加算するときに上位ビートから上位ビット
の1LSBを減算するという方法が考えられる。しかし、こ
の方法では加算部分で減算もしなくてはならずロジック
が複雑になりハード量も多くなるという問題が生じる。
従来通りA/D変換結果をそのまま出力し、上位ビットと
下位ビットを加算するときに上位ビートから上位ビット
の1LSBを減算するという方法が考えられる。しかし、こ
の方法では加算部分で減算もしなくてはならずロジック
が複雑になりハード量も多くなるという問題が生じる。
本発明の目的は最下位ビットを送出するコンパレータだ
け比較電圧を変更するようにして上記の問題点を解決し
たサイクリックな直並列型A/D変換器を提供することに
ある。
け比較電圧を変更するようにして上記の問題点を解決し
たサイクリックな直並列型A/D変換器を提供することに
ある。
本発明の直並列型A/D変換器は、並列型A/D変換器はA/D
変換した結果より1LSB小さい値を出力コードとする並列
型A/D変換器であり、ただしＮビット並列型A/D変換器の
A/D変換結果が“0"であれば出力は“0"であり、Ｎビッ
ト並列型A/D変換器を構成する各コンパレータは入力電
圧が各コンパレータの比較電圧より大きければ“1"を出
力し入力電圧が比較電圧より小さければ“0"を出力する
コンパレータであり、上位ビットと下位ビットを１ビッ
トオーバーラップさせて加算して出力コードを得る際に
最終回の並列型A/D変換の出力コードを加算するときだ
け最下位ビットに前記Ｎビットの並列型A/D変換器を構
成するコンパレータのうち比較電圧が基準電圧/2N+1で
あるコンパレータの出力を加算してデジタル出力コード
を得るようにして構成される。
変換した結果より1LSB小さい値を出力コードとする並列
型A/D変換器であり、ただしＮビット並列型A/D変換器の
A/D変換結果が“0"であれば出力は“0"であり、Ｎビッ
ト並列型A/D変換器を構成する各コンパレータは入力電
圧が各コンパレータの比較電圧より大きければ“1"を出
力し入力電圧が比較電圧より小さければ“0"を出力する
コンパレータであり、上位ビットと下位ビットを１ビッ
トオーバーラップさせて加算して出力コードを得る際に
最終回の並列型A/D変換の出力コードを加算するときだ
け最下位ビットに前記Ｎビットの並列型A/D変換器を構
成するコンパレータのうち比較電圧が基準電圧/2N+1で
あるコンパレータの出力を加算してデジタル出力コード
を得るようにして構成される。
以下、本発明について図面を参照しながら説明する。
第１図は本発明の一実施例を示す回路図である。同図に
おいて並列型A/D変換器は入力VINにより次のようなコー
ドを出力する。ただしVrefは基準電圧である。
おいて並列型A/D変換器は入力VINにより次のようなコー
ドを出力する。ただしVrefは基準電圧である。
つまり、入力が のときを除いてA/D変換結果から1LSBが小さい値を出力
コードとしている。
コードとしている。
下位ビットを求めるための２回目の並列型A/D変換の入
力は、入力信号と初回のA/D変換結果より1LSB小さい値
をD/A変換した値との差をとり、それを入力レンジをあ
わせるために４倍したものである。したがって入力信号
をVIN（１）、従来のA/D変換器でA/D変換した結果をｍ
とすると、本発明におけるA/D変換器の出力コードはｍ
−１となり、２回目のA/D変換のための入力VIN（２）は
次のようになる。
力は、入力信号と初回のA/D変換結果より1LSB小さい値
をD/A変換した値との差をとり、それを入力レンジをあ
わせるために４倍したものである。したがって入力信号
をVIN（１）、従来のA/D変換器でA/D変換した結果をｍ
とすると、本発明におけるA/D変換器の出力コードはｍ
−１となり、２回目のA/D変換のための入力VIN（２）は
次のようになる。
ただしｍ＝０の場合は出力コード“0"でありVINは VIN（２）＝4VIN（１） （ｂ） である。
上記を実現するために同図においてキャパシタアレイの
スイッチを次のように切替える。スイッチSrをオンにし
て入力をサンプルする期間はS0〜S7を入力端子側へ接続
する。次にスイッチSrをオフしてから演算期間として各
コンパレータの出力に応じてS0〜S7を基準電圧側か接地
側へ切替える。ただしスイッチSiはコンパレータの出力
Qi-1が“1"であれば基準電圧側、Qi-1が“0"であれば接
地側へ切替える。なおS0はつねに基準電圧側へ切替え
る。
スイッチを次のように切替える。スイッチSrをオンにし
て入力をサンプルする期間はS0〜S7を入力端子側へ接続
する。次にスイッチSrをオフしてから演算期間として各
コンパレータの出力に応じてS0〜S7を基準電圧側か接地
側へ切替える。ただしスイッチSiはコンパレータの出力
Qi-1が“1"であれば基準電圧側、Qi-1が“0"であれば接
地側へ切替える。なおS0はつねに基準電圧側へ切替え
る。
コンパレータの出力は、コンパレータの入力が比較電圧
より大きければQi＝“1"を出力し、コンパレータの入力
が比較電圧より小さければQi＝“0"を出力する。また入
力サンプル期間と演算期間とで電荷保存の式をたてるこ
とによって（ａ）および（ｂ）式が導ける。このように
して得られたVIN（２）を再び並列型A/D変換器でA/D変
換することによって下位ビットが求まる。
より大きければQi＝“1"を出力し、コンパレータの入力
が比較電圧より小さければQi＝“0"を出力する。また入
力サンプル期間と演算期間とで電荷保存の式をたてるこ
とによって（ａ）および（ｂ）式が導ける。このように
して得られたVIN（２）を再び並列型A/D変換器でA/D変
換することによって下位ビットが求まる。
求められた上位ビットと下位ビットを１ビットオーバー
ラップさせて加算するわけであるが、下位ビットは入力
が“0"にあたるとき以外は1LSB小さい値である。
ラップさせて加算するわけであるが、下位ビットは入力
が“0"にあたるとき以外は1LSB小さい値である。
本発明では上位ビットと下位ビットを加算するときに、
下位ビットを求めるときの並列A/D変換において、並列
型A/D変換器を構成するコンパレータのうち比較電圧が （Ｎは並列型A/D変換器の分解能であり、第１図の例で
はＮ＝３であるので比較電圧は であるコンパレータの出力、即ちQ0を最下位ビットに加
算する。Q0は入力が より小さければ“0"であり、 より大きければ“1"であるので、この値を最下位ビット
に加算することで出力コードは正しくA/D変換された値
となる。本発明の並列型A/D変換器の出力コードは、上
述したように、従来の並列型A/D変換器の出力コードか
ら1LSB小さい値を出力する。そのことにより、初段の出
力と２段目の出力を加算するときに、加算のみで減算が
生じないようにできる。しかし、本発明では初段のA/D
変換と２段目のA/D変換で同一の並列型A/D変換器を用い
ているので、初段の出力コードのみならず、２段目の出
力コードも従来のA/D変換結果より1LSB小さい値となっ
ている。したがって、２段目の出力結果をそのまま加算
すると、得られた加算結果は本来出力すべきコードより
1LSB小さい値となっている。（ただし、入力が０のとき
は出力コードは０で正しい。）そこで、加算器で1LSBを
加算しなければならないが、単純に１を加算すると、入
力が０のときも加算結果が１になってしまう。それを避
けるためには、入力が０のときだけは０を加算し、それ
以外の入力のときは１を加算すればよい。それによっ
て、加算した結果が正しいA/D変換結果となる。そのた
めには、並列型A/D変換器を構成するコンパレータのう
ち、比較電圧がVr/2N+1（３ビットの例ではVr/16）であ
る最下位に相当するコンパレータの出力Q0を加算すれば
よいことになる。なぜなら、Q0は、入力が０であれば
（Vin＜16/Vrのとき）０を出力し、それ以外のときは１
を出力するので、最下位のコンパレータ出力を加算すこ
とで必要な機能が得られるからである。
下位ビットを求めるときの並列A/D変換において、並列
型A/D変換器を構成するコンパレータのうち比較電圧が （Ｎは並列型A/D変換器の分解能であり、第１図の例で
はＮ＝３であるので比較電圧は であるコンパレータの出力、即ちQ0を最下位ビットに加
算する。Q0は入力が より小さければ“0"であり、 より大きければ“1"であるので、この値を最下位ビット
に加算することで出力コードは正しくA/D変換された値
となる。本発明の並列型A/D変換器の出力コードは、上
述したように、従来の並列型A/D変換器の出力コードか
ら1LSB小さい値を出力する。そのことにより、初段の出
力と２段目の出力を加算するときに、加算のみで減算が
生じないようにできる。しかし、本発明では初段のA/D
変換と２段目のA/D変換で同一の並列型A/D変換器を用い
ているので、初段の出力コードのみならず、２段目の出
力コードも従来のA/D変換結果より1LSB小さい値となっ
ている。したがって、２段目の出力結果をそのまま加算
すると、得られた加算結果は本来出力すべきコードより
1LSB小さい値となっている。（ただし、入力が０のとき
は出力コードは０で正しい。）そこで、加算器で1LSBを
加算しなければならないが、単純に１を加算すると、入
力が０のときも加算結果が１になってしまう。それを避
けるためには、入力が０のときだけは０を加算し、それ
以外の入力のときは１を加算すればよい。それによっ
て、加算した結果が正しいA/D変換結果となる。そのた
めには、並列型A/D変換器を構成するコンパレータのう
ち、比較電圧がVr/2N+1（３ビットの例ではVr/16）であ
る最下位に相当するコンパレータの出力Q0を加算すれば
よいことになる。なぜなら、Q0は、入力が０であれば
（Vin＜16/Vrのとき）０を出力し、それ以外のときは１
を出力するので、最下位のコンパレータ出力を加算すこ
とで必要な機能が得られるからである。
また、最終の変換時だQ0が加算されるようにするに、第
１図に示したように、スイッチを設けて最終回の変換時
だけ閉じるようにすればよい。
１図に示したように、スイッチを設けて最終回の変換時
だけ閉じるようにすればよい。
本発明によれば最終回の並列型A/D変換における最下位
のコンパレータの出力を最下位ビットに加算することに
より、A/D変換結果より1LSB小さい値を出力する並列型A
/D変換器を用いてサイクリック直並列型A/D変換を行な
うことができる。またA/D変換結果をそのまま出力する
並列型A/D変換器を用いる場合に比べて加算部分での減
算を行なう必要もなくロジックが簡単になりハード量も
少なくすることができる。
のコンパレータの出力を最下位ビットに加算することに
より、A/D変換結果より1LSB小さい値を出力する並列型A
/D変換器を用いてサイクリック直並列型A/D変換を行な
うことができる。またA/D変換結果をそのまま出力する
並列型A/D変換器を用いる場合に比べて加算部分での減
算を行なう必要もなくロジックが簡単になりハード量も
少なくすることができる。
第１図は本発明の一実施例を示す回路図、第２図は従来
のA/D変換器の入力・出力の関係を示す説明図である。 Q0〜Q7……コンパレータ、C0〜C7,Cf……キャパシタ、S
0〜S7,Sr……スイッチ。
のA/D変換器の入力・出力の関係を示す説明図である。 Q0〜Q7……コンパレータ、C0〜C7,Cf……キャパシタ、S
0〜S7,Sr……スイッチ。
Claims (1)
- 【請求項１】入力信号を分解能Ｎビット（Ｎは正の整
数）の並列型A/D変換器でA/D変換して上位の第一のＮビ
ットデジタル出力を得、前記Ｎビット並列型A/D変換器
の第一のデジタル出力をD/A変換した値と前記入力信号
との差を2N-1倍した値を前記Ｎビット並列型A/D変換器
の第２の入力として前記並列型A/D変換器でA/D変換して
下位の第２のＮビットデジタル出力を得、前記上位の第
１のＮビットデジタル出力と前記下位第２のＮビットデ
ジタル出力を１ビットオーバラップさせて加算し（2N−
１）ビットのデジタルコードを得、さらに下位ビットを
求めるには前記Ｎビット並列型A/D変換器の第２のＮデ
ジタル出力をD/A変換した値と前記Ｎビット並列型A/D変
換器の第２の入力との差を2N-1倍した値を前記Ｎビット
並列型A/D変換器の第３の入力としてA/D変換して第３の
Ｎビットデジタル出力を得、前記の加算結果と１ビット
オーバラップさせて加算してさらに下位ビットまで求め
るという方法を繰り返し、全部でＭ回（Ｍは２以上の整
数）の並列型A/D変換を行なって（MN−Ｍ＋１）ビット
のデジタル出力を得る直列型A/D変換器において、 前記並列型A/D変換器はA/D変換した結果より1LSB小さい
値を出力コードとする並列型A/D変換器であり、ただし
前記Ｎビット並列型A/D変換器のA/D変換結果が“0"であ
れば出力は“0"であり、前記Ｎビット並列型A/D変換器
を構成する各コンパレータは入力電圧が各コンパレータ
の比較電圧より大きければ“1"を出力し入力電圧が比較
電圧より小さければ“0"を出力するコンパレータであ
り、上位ビットと下位ビットを１ビットオーバーラップ
させて加算して出力コードを得る際に最終回の並列型A/
D変換の出力コードを加算するときだけ最下位ビットに
前記Ｎビット並列型A/D変換器を構成するコンパレータ
のうち比較電圧が基準電圧/2N+1であるコンパレータの
出力を加算してデジタル出力コードを得ることを特徴と
する直並列型A/D変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233787A JPH0683069B2 (ja) | 1987-03-06 | 1987-03-06 | 直並列型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233787A JPH0683069B2 (ja) | 1987-03-06 | 1987-03-06 | 直並列型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63217828A JPS63217828A (ja) | 1988-09-09 |
| JPH0683069B2 true JPH0683069B2 (ja) | 1994-10-19 |
Family
ID=12911984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233787A Expired - Lifetime JPH0683069B2 (ja) | 1987-03-06 | 1987-03-06 | 直並列型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683069B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10027349B4 (de) * | 1999-06-01 | 2009-08-13 | DENSO CORPORATION, Kariya-shi | Umlauf-A/D-Wandler |
-
1987
- 1987-03-06 JP JP5233787A patent/JPH0683069B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10027349B4 (de) * | 1999-06-01 | 2009-08-13 | DENSO CORPORATION, Kariya-shi | Umlauf-A/D-Wandler |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63217828A (ja) | 1988-09-09 |
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