JPH0946230A - Ｄ／ａコンバータ - Google Patents
Ｄ／ａコンバータInfo
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- JPH0946230A JPH0946230A JP7210985A JP21098595A JPH0946230A JP H0946230 A JPH0946230 A JP H0946230A JP 7210985 A JP7210985 A JP 7210985A JP 21098595 A JP21098595 A JP 21098595A JP H0946230 A JPH0946230 A JP H0946230A
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- capacitor
- charge
- voltage
- transfer gate
- voltage source
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- 239000003990 capacitor Substances 0.000 claims abstract description 83
- 238000006243 chemical reaction Methods 0.000 claims abstract description 30
- 101000885321 Homo sapiens Serine/threonine-protein kinase DCLK1 Proteins 0.000 description 3
- 102100039758 Serine/threonine-protein kinase DCLK1 Human genes 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/667—Recirculation type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 多ビット化による素子数の増大がなく、コン
パクトに構成することを可能としたＤ／Ａコンバータを
提供する。 【解決手段】 ディジタル入力の“０”，“１”に対応
して電圧源Ｖ１，Ｖ２が用意され、これらにそれぞれ転
送ゲートＴＧ１，ＴＧ２を介してコンデンサＣ１が接続
される。コンデンサＣ１に転送ゲートＴＧ３を介してコ
ンデンサＣ２が接続される。コンデンサＣ２の端子に転
送ゲートＴＧ４を介して電荷−電圧変換回路１、更にそ
の出力にサンプルホールド回路２が接続され、ＬＳＢか
ら順に供給されるディジタルデータの各ビットデータに
同期して転送ゲートＴＧ１〜ＴＧ４を駆動する制御クロ
ックを発生するクロック発生回路３が設けられる。ＬＳ
Ｂから順にビットデータに応じたＶ１，Ｖ２によるＣ１
の充電と、Ｃ１，Ｃ２間の電荷分配を繰り返し、Ｃ２の
電荷量を電圧変換してアナログ出力を得る。
パクトに構成することを可能としたＤ／Ａコンバータを
提供する。 【解決手段】 ディジタル入力の“０”，“１”に対応
して電圧源Ｖ１，Ｖ２が用意され、これらにそれぞれ転
送ゲートＴＧ１，ＴＧ２を介してコンデンサＣ１が接続
される。コンデンサＣ１に転送ゲートＴＧ３を介してコ
ンデンサＣ２が接続される。コンデンサＣ２の端子に転
送ゲートＴＧ４を介して電荷−電圧変換回路１、更にそ
の出力にサンプルホールド回路２が接続され、ＬＳＢか
ら順に供給されるディジタルデータの各ビットデータに
同期して転送ゲートＴＧ１〜ＴＧ４を駆動する制御クロ
ックを発生するクロック発生回路３が設けられる。ＬＳ
Ｂから順にビットデータに応じたＶ１，Ｖ２によるＣ１
の充電と、Ｃ１，Ｃ２間の電荷分配を繰り返し、Ｃ２の
電荷量を電圧変換してアナログ出力を得る。
Description
【０００１】
【発明の属する技術分野】この発明は、転送ゲートとコ
ンデンサを組み合わせて電荷の充放電を利用してディジ
タルデータをアナログデータに変換するＤ／Ａコンバー
タに関する。
ンデンサを組み合わせて電荷の充放電を利用してディジ
タルデータをアナログデータに変換するＤ／Ａコンバー
タに関する。
【０００２】
【従来の技術】Ｄ／Ａコンバータは通常、抵抗とスイッ
チの組み合わせにより構成される。代表的には、基準
電圧からビットデータに応じた電圧を得るＲ−２Ｒ回路
を用いて、これにスイッチを組み合わせたＲ−２Ｒ型、
基準電圧を分圧するラダー抵抗を用いてこれにスイッ
チを組み合わせた抵抗ラダー型等がある。
チの組み合わせにより構成される。代表的には、基準
電圧からビットデータに応じた電圧を得るＲ−２Ｒ回路
を用いて、これにスイッチを組み合わせたＲ−２Ｒ型、
基準電圧を分圧するラダー抵抗を用いてこれにスイッ
チを組み合わせた抵抗ラダー型等がある。
【０００３】
【発明が解決しようとする課題】の方式は、素子数が
ビット数に比例して多くなり、の方式は、素子数がビ
ット数の２乗に比例して多くなる。したがって、多ビッ
トのＤ／ＡコンバータはＤ／Ａ変換部が大きくなるとい
う問題があった。
ビット数に比例して多くなり、の方式は、素子数がビ
ット数の２乗に比例して多くなる。したがって、多ビッ
トのＤ／ＡコンバータはＤ／Ａ変換部が大きくなるとい
う問題があった。
【０００４】この発明は、上記事情を考慮してなされた
もので、多ビット化による素子数の増大がなく、コンパ
クトに構成することを可能としたＤ／Ａコンバータを提
供することを目的としている。
もので、多ビット化による素子数の増大がなく、コンパ
クトに構成することを可能としたＤ／Ａコンバータを提
供することを目的としている。
【０００５】
【課題を解決するための手段】この発明に係るＤ／Ａコ
ンバータは、ディジタルデータの“０”，“１”にそれ
ぞれ対応して用意された第１，第２の電圧源と、前記第
１，第２の電圧源にそれぞれ第１，第２の転送ゲートを
介して接続されて選択された電圧源により充電される第
１のコンデンサと、この第１のコンデンサに第３の転送
ゲートを介して接続されて第１のコンデンサとの間で電
荷の分配を行う第２のコンデンサと、この第２のコンデ
ンサの端子に第４の転送ゲートを介して接続された電荷
−電圧変換回路と、ＬＳＢから順に供給される前記ディ
ジタルデータの各ビットデータに同期して前記第１〜第
４の転送ゲートを駆動するクロックを発生するクロック
発生回路とを有し、ＬＳＢから順にビットデータに応じ
て前記第１のコンデンサの充電を行い、各ビットデータ
の充電の合間に前記第１のコンデンサと第２のコンデン
サの間で電荷の分配を行い、ＭＳＢまで同様の動作を繰
り返した後、前記第２のコンデンサの電荷を電圧変換し
てアナログ出力を得るようにしたことを特徴としてい
る。
ンバータは、ディジタルデータの“０”，“１”にそれ
ぞれ対応して用意された第１，第２の電圧源と、前記第
１，第２の電圧源にそれぞれ第１，第２の転送ゲートを
介して接続されて選択された電圧源により充電される第
１のコンデンサと、この第１のコンデンサに第３の転送
ゲートを介して接続されて第１のコンデンサとの間で電
荷の分配を行う第２のコンデンサと、この第２のコンデ
ンサの端子に第４の転送ゲートを介して接続された電荷
−電圧変換回路と、ＬＳＢから順に供給される前記ディ
ジタルデータの各ビットデータに同期して前記第１〜第
４の転送ゲートを駆動するクロックを発生するクロック
発生回路とを有し、ＬＳＢから順にビットデータに応じ
て前記第１のコンデンサの充電を行い、各ビットデータ
の充電の合間に前記第１のコンデンサと第２のコンデン
サの間で電荷の分配を行い、ＭＳＢまで同様の動作を繰
り返した後、前記第２のコンデンサの電荷を電圧変換し
てアナログ出力を得るようにしたことを特徴としてい
る。
【０００６】この発明に係るＤ／Ａコンバータはまた、
ディジタルデータの“０”，“１”にそれぞれ対応して
用意された第１，第２の電圧源と、前記第１，第２の電
圧源にそれぞれ第１，第２の転送ゲートを介して接続さ
れて選択された電圧源により充電される第１のコンデン
サと、この第１のコンデンサに第３の転送ゲートを介し
て接続されて第１のコンデンサとの間で電荷の分配を行
う第２のコンデンサと、この第２のコンデンサの端子に
第４の転送ゲートを介して接続された電荷−電圧変換回
路と、この電荷−電圧変換回路の出力に接続されたサン
プルホールド回路と、ＬＳＢから順に供給される前記デ
ィジタルデータの各ビットデータに同期して前記第１〜
第４の転送ゲートを駆動するクロックを発生するクロッ
ク発生回路とを有し、ＬＳＢから順にビットデータに応
じて前記第１のコンデンサの充電を行い、各ビットデー
タの充電の合間に前記第１のコンデンサと第２のコンデ
ンサの間で電荷の分配を行い、ＭＳＢまで同様の動作を
繰り返した後、前記第２のコンデンサの電荷を電圧変換
してアナログ出力を得るようにしたことを特徴としてい
る。
ディジタルデータの“０”，“１”にそれぞれ対応して
用意された第１，第２の電圧源と、前記第１，第２の電
圧源にそれぞれ第１，第２の転送ゲートを介して接続さ
れて選択された電圧源により充電される第１のコンデン
サと、この第１のコンデンサに第３の転送ゲートを介し
て接続されて第１のコンデンサとの間で電荷の分配を行
う第２のコンデンサと、この第２のコンデンサの端子に
第４の転送ゲートを介して接続された電荷−電圧変換回
路と、この電荷−電圧変換回路の出力に接続されたサン
プルホールド回路と、ＬＳＢから順に供給される前記デ
ィジタルデータの各ビットデータに同期して前記第１〜
第４の転送ゲートを駆動するクロックを発生するクロッ
ク発生回路とを有し、ＬＳＢから順にビットデータに応
じて前記第１のコンデンサの充電を行い、各ビットデー
タの充電の合間に前記第１のコンデンサと第２のコンデ
ンサの間で電荷の分配を行い、ＭＳＢまで同様の動作を
繰り返した後、前記第２のコンデンサの電荷を電圧変換
してアナログ出力を得るようにしたことを特徴としてい
る。
【０００７】この発明によると、転送ゲートとコンデン
サの組み合わせを利用して、入力されるディジタルデー
タの各ビットデータ毎にビットデータに対応した電圧源
による第１のコンデンサへの充電と、第１，第２のコン
デンサ間での電荷分配の動作を繰り返すことにより、ア
ナログ出力を得ることができる。この方式では、ビット
数が多くなっても使用素子数が増えることはなく、また
抵抗を用いないから、特にＩＣ化したときに極めてコン
パクトにできる。
サの組み合わせを利用して、入力されるディジタルデー
タの各ビットデータ毎にビットデータに対応した電圧源
による第１のコンデンサへの充電と、第１，第２のコン
デンサ間での電荷分配の動作を繰り返すことにより、ア
ナログ出力を得ることができる。この方式では、ビット
数が多くなっても使用素子数が増えることはなく、また
抵抗を用いないから、特にＩＣ化したときに極めてコン
パクトにできる。
【０００８】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に係
るＤ／Ａコンバータを示す。入力されるディジタルデー
タの二値“０”，“１”にそれぞれ対応して、第１の電
圧源Ｖ１と第２の電圧源Ｖ２が用意されている。これら
第１，第２の電圧源Ｖ１，Ｖ２は、Ｖ１＞Ｖ２を満たす
所定の定電圧源である。
の実施例を説明する。図１は、この発明の一実施例に係
るＤ／Ａコンバータを示す。入力されるディジタルデー
タの二値“０”，“１”にそれぞれ対応して、第１の電
圧源Ｖ１と第２の電圧源Ｖ２が用意されている。これら
第１，第２の電圧源Ｖ１，Ｖ２は、Ｖ１＞Ｖ２を満たす
所定の定電圧源である。
【０００９】第１，第２の電圧源Ｖ１，Ｖ２には、第
１，第２の転送ゲートＴＧ１，ＴＧ２を介して第１のコ
ンデンサＣ１が接続されている。これらの転送ゲートＴ
Ｇ１，ＴＧ２は後述するようにＬＳＢから順に供給され
るディジタルデータの各ビットデータに同期して制御さ
れて、ビットデータが“０”のとき第１の転送ゲートＴ
Ｇ１がオン駆動され、ビットデータが“１”のとき第２
の転送ゲートＴＧ２がオン駆動される。即ち第１のコン
デンサＣ１は、ビットデータが“０”のとき、第１の電
圧源Ｖ１により充電され、“１”のとき第２の電圧源Ｖ
２により充電される。
１，第２の転送ゲートＴＧ１，ＴＧ２を介して第１のコ
ンデンサＣ１が接続されている。これらの転送ゲートＴ
Ｇ１，ＴＧ２は後述するようにＬＳＢから順に供給され
るディジタルデータの各ビットデータに同期して制御さ
れて、ビットデータが“０”のとき第１の転送ゲートＴ
Ｇ１がオン駆動され、ビットデータが“１”のとき第２
の転送ゲートＴＧ２がオン駆動される。即ち第１のコン
デンサＣ１は、ビットデータが“０”のとき、第１の電
圧源Ｖ１により充電され、“１”のとき第２の電圧源Ｖ
２により充電される。
【００１０】第１のコンデンサＣ１の基準端子には、第
１，第２の電圧源Ｖ１，Ｖ２の中間に設定されたＶCOM
なる基準電位が与えられている。そしてこの第１のコン
デンサＣ１の端子には、基準端子を共有する第２のコン
デンサＣ２が第３の転送ゲートＴＧ３を介して接続され
ている。この第２のコンデンサＣ２は、第３の転送ゲー
トＴＧ３がオン駆動されたときに第１のコンデンサＣ１
との間で電荷の分配を行うためのもので、この実施例で
は、第１のコンデンサＣ１と等しい容量を持つものとす
る。ビットデータにより第１のコンデンサＣ１に順次充
電がなされ、その充電動作の合間に、第３の転送ゲート
ＴＧ３がオン駆動されて第１，第２のコンデンサＣ１，
Ｃ２の間で電荷の分配がなされる。
１，第２の電圧源Ｖ１，Ｖ２の中間に設定されたＶCOM
なる基準電位が与えられている。そしてこの第１のコン
デンサＣ１の端子には、基準端子を共有する第２のコン
デンサＣ２が第３の転送ゲートＴＧ３を介して接続され
ている。この第２のコンデンサＣ２は、第３の転送ゲー
トＴＧ３がオン駆動されたときに第１のコンデンサＣ１
との間で電荷の分配を行うためのもので、この実施例で
は、第１のコンデンサＣ１と等しい容量を持つものとす
る。ビットデータにより第１のコンデンサＣ１に順次充
電がなされ、その充電動作の合間に、第３の転送ゲート
ＴＧ３がオン駆動されて第１，第２のコンデンサＣ１，
Ｃ２の間で電荷の分配がなされる。
【００１１】第２のコンデンサＣ２の端子には、第４の
転送ゲートＴＧ４を介して、電荷−電圧変換回路１が接
続されている。電荷−電圧変換回路１は、演算増幅器Ｏ
Ｐ１と、帰還コンデンサＣ３により構成されて、インピ
ーダンス変換回路を兼ねている。第４の転送ゲートＴＧ
４は、第１，第２のコンデンサＣ１，Ｃ２での充電と電
荷分配によるＤ／Ａ変換動作が終了した後にオン駆動さ
れ、これにより電荷−電圧変換回路１にアナログ出力電
圧が得られることになる。帰還コンデンサＣ３には回路
初期化のためにこれを短絡するための転送ゲートＴＧ６
が設けられている。
転送ゲートＴＧ４を介して、電荷−電圧変換回路１が接
続されている。電荷−電圧変換回路１は、演算増幅器Ｏ
Ｐ１と、帰還コンデンサＣ３により構成されて、インピ
ーダンス変換回路を兼ねている。第４の転送ゲートＴＧ
４は、第１，第２のコンデンサＣ１，Ｃ２での充電と電
荷分配によるＤ／Ａ変換動作が終了した後にオン駆動さ
れ、これにより電荷−電圧変換回路１にアナログ出力電
圧が得られることになる。帰還コンデンサＣ３には回路
初期化のためにこれを短絡するための転送ゲートＴＧ６
が設けられている。
【００１２】電荷−電圧変換回路１の出力には、転送ゲ
ートＴＧ７とコンデンサＣ４、及び演算増幅器ＯＰ２に
より構成されたサンプルホールド回路２が接続されてい
る。また、第２のコンデンサＣ２の両端間には、Ｄ／Ａ
変換動作の初期に第２のコンデンサＣ２を短絡して電荷
を全て放電させる初期化のための転送ゲートＴＧ５が設
けられている。
ートＴＧ７とコンデンサＣ４、及び演算増幅器ＯＰ２に
より構成されたサンプルホールド回路２が接続されてい
る。また、第２のコンデンサＣ２の両端間には、Ｄ／Ａ
変換動作の初期に第２のコンデンサＣ２を短絡して電荷
を全て放電させる初期化のための転送ゲートＴＧ５が設
けられている。
【００１３】この実施例の場合、転送ゲートＴＧ１〜Ｔ
Ｇ７には、双方向性のＣＭＯＳ転送ゲートが用いられて
いる。そしてこれらの転送ゲートＴＧ１〜ＴＧ７に与え
る制御クロックＳ１〜Ｓ７は、ＬＳＢから順次供給され
るディジタルデータに同期してクロック発生回路３で作
られる。このクロック発生回路３による制御クロックＳ
１〜Ｓ７の発生のタイミングと論理は次の通りである。
データビット毎に、その“０”，“１”に応じて、制御
クロックＳ１又はＳ２を発生する。各ビットデータによ
る充電動作の中間時に制御クロックＳ３を発生する。以
上がＤ／Ａ変換の基本動作である。
Ｇ７には、双方向性のＣＭＯＳ転送ゲートが用いられて
いる。そしてこれらの転送ゲートＴＧ１〜ＴＧ７に与え
る制御クロックＳ１〜Ｓ７は、ＬＳＢから順次供給され
るディジタルデータに同期してクロック発生回路３で作
られる。このクロック発生回路３による制御クロックＳ
１〜Ｓ７の発生のタイミングと論理は次の通りである。
データビット毎に、その“０”，“１”に応じて、制御
クロックＳ１又はＳ２を発生する。各ビットデータによ
る充電動作の中間時に制御クロックＳ３を発生する。以
上がＤ／Ａ変換の基本動作である。
【００１４】以上の動作を繰り返した後、電荷−電圧変
換回路１を動作させるべく、制御クロックＳ４を発生す
る。なおその間の適当なタイミングで、電荷−電圧変換
回路１を初期化する制御クロックＳ６を発生する。電荷
−電圧変換回路１にアナログ出力が得られた後、制御ク
ロックＳ７，Ｓ５を発生して、アナログ出力のサンプル
ホールドと、第２のコンデンサＣ２の初期化を行う。
換回路１を動作させるべく、制御クロックＳ４を発生す
る。なおその間の適当なタイミングで、電荷−電圧変換
回路１を初期化する制御クロックＳ６を発生する。電荷
−電圧変換回路１にアナログ出力が得られた後、制御ク
ロックＳ７，Ｓ５を発生して、アナログ出力のサンプル
ホールドと、第２のコンデンサＣ２の初期化を行う。
【００１５】この実施例でのＤ／Ａ変換動作を、２ビッ
トデータの場合を例にとって、図２により説明する。図
２は、２ビットデータのＬＳＢと２ビット目の“０”，
“１”の組み合わせと、各場合の第１のコンデンサＣ１
の充電電圧、及び第１，第２のコンデンサＣ１，Ｃ２間
での電荷分配による電圧変化の様子を示している。前述
のように、ＬＳＢが“０”であれば、第１のコンデンサ
Ｃ１にＣ１（Ｖ１−ＶCOM ）の電荷が充電され、“１”
であれば、Ｃ１（Ｖ２−ＶCOM ）の電荷が充電される。
次いで、第３の転送ゲートＴＧ３により第１，第２のコ
ンデンサＣ１，Ｃ２が短絡されて、電荷の分配が行われ
る。この実施例の場合、Ｃ１＝Ｃ２であるから、ＬＳＢ
が“０”の場合、Ｖａ＝（Ｖ１＋ＶCOM ）／２、“１”
の場合、Ｖｂ＝（Ｖ２＋ＶCOM ）／２なる電圧が得られ
る。
トデータの場合を例にとって、図２により説明する。図
２は、２ビットデータのＬＳＢと２ビット目の“０”，
“１”の組み合わせと、各場合の第１のコンデンサＣ１
の充電電圧、及び第１，第２のコンデンサＣ１，Ｃ２間
での電荷分配による電圧変化の様子を示している。前述
のように、ＬＳＢが“０”であれば、第１のコンデンサ
Ｃ１にＣ１（Ｖ１−ＶCOM ）の電荷が充電され、“１”
であれば、Ｃ１（Ｖ２−ＶCOM ）の電荷が充電される。
次いで、第３の転送ゲートＴＧ３により第１，第２のコ
ンデンサＣ１，Ｃ２が短絡されて、電荷の分配が行われ
る。この実施例の場合、Ｃ１＝Ｃ２であるから、ＬＳＢ
が“０”の場合、Ｖａ＝（Ｖ１＋ＶCOM ）／２、“１”
の場合、Ｖｂ＝（Ｖ２＋ＶCOM ）／２なる電圧が得られ
る。
【００１６】次に、第３の転送ゲートＴＧ３がオフにな
って、２ビット目データが入ると、その“０”，“１”
に応じて同様に第１のコンデンサに充電され、続いて第
３の転送ゲートＴＧ３がオンになって、電荷の分配がな
される。この結果、ＬＳＢから順に“０”，“０”の場
合、Ｖｃ１＝（Ｖ１＋Ｖａ）／２、“１”，“０”の場
合、Ｖｃ２＝（Ｖ１＋Ｖｂ）／２、“０”，“１”の場
合、Ｖｃ３＝（Ｖａ＋Ｖ２）／２、“１”，“１”の場
合、Ｖｃ４＝（Ｖｂ＋Ｖ２）／２なる電圧が第２のコン
デンサＣ２に得られる。即ち、ディジタルデータの大き
さに対応してＶｃ１＞Ｖｃ２＞Ｖｃ３＞Ｖｃ４なる電圧
が得られる。３ビット以上のディジタルデータの場合
も、上述の最終的な電荷再分配後に得られる電圧の大小
関係が変わることはなく、同様にＤ／Ａ変換がなされ
る。
って、２ビット目データが入ると、その“０”，“１”
に応じて同様に第１のコンデンサに充電され、続いて第
３の転送ゲートＴＧ３がオンになって、電荷の分配がな
される。この結果、ＬＳＢから順に“０”，“０”の場
合、Ｖｃ１＝（Ｖ１＋Ｖａ）／２、“１”，“０”の場
合、Ｖｃ２＝（Ｖ１＋Ｖｂ）／２、“０”，“１”の場
合、Ｖｃ３＝（Ｖａ＋Ｖ２）／２、“１”，“１”の場
合、Ｖｃ４＝（Ｖｂ＋Ｖ２）／２なる電圧が第２のコン
デンサＣ２に得られる。即ち、ディジタルデータの大き
さに対応してＶｃ１＞Ｖｃ２＞Ｖｃ３＞Ｖｃ４なる電圧
が得られる。３ビット以上のディジタルデータの場合
も、上述の最終的な電荷再分配後に得られる電圧の大小
関係が変わることはなく、同様にＤ／Ａ変換がなされ
る。
【００１７】図３は、具体的に入力データが３ビットデ
ータであって、ＬＳＢ＝“０”，２ビット目＝“０”，
ＭＳＢ＝“１”の場合の図１の回路動作を制御クロック
と共に示している。ＬＳＢデータ“０”が入ると、クロ
ック発生回路３ではその“０”を検出して制御クロック
Ｓ１＝“Ｈ”を出す。これにより、第１の電圧源Ｖ１に
より第１のコンデンサＣ１に充電がなされる（ｔ１）。
このとき同時に、制御クロックＳ５，Ｓ７が“Ｈ”にな
り、第２のコンデンサＣ２の初期化と、サンプルホール
ド回路２による前データのサンプルホールドが行われ
る。
ータであって、ＬＳＢ＝“０”，２ビット目＝“０”，
ＭＳＢ＝“１”の場合の図１の回路動作を制御クロック
と共に示している。ＬＳＢデータ“０”が入ると、クロ
ック発生回路３ではその“０”を検出して制御クロック
Ｓ１＝“Ｈ”を出す。これにより、第１の電圧源Ｖ１に
より第１のコンデンサＣ１に充電がなされる（ｔ１）。
このとき同時に、制御クロックＳ５，Ｓ７が“Ｈ”にな
り、第２のコンデンサＣ２の初期化と、サンプルホール
ド回路２による前データのサンプルホールドが行われ
る。
【００１８】次に時刻ｔ２で制御クロックＳ３が“Ｈ”
になり、第３の転送ゲートＴＧ３がオンになって、第１
のコンデンサＣ１と第２のコンデンサＣ２の間で電荷が
２分割される。このとき同時に、制御クロックＳ６が
“Ｈ”になり、電荷−電圧変換回路１のコンデンサＣ３
の初期化が行われる。
になり、第３の転送ゲートＴＧ３がオンになって、第１
のコンデンサＣ１と第２のコンデンサＣ２の間で電荷が
２分割される。このとき同時に、制御クロックＳ６が
“Ｈ”になり、電荷−電圧変換回路１のコンデンサＣ３
の初期化が行われる。
【００１９】次に、第２ビット目のデータ“０”につい
て同様に制御クロックＳ１が“Ｈ”になって、第１の電
圧源Ｖ１による充電が行われ（ｔ３）、次いで制御クロ
ックＳ３が“Ｈ”になって、電荷分配がなされる（ｔ
４）。ＭＳＢデータ“１”が入ると、制御クロックＳ２
が“Ｈ”になり、第２の電圧源Ｖ２による充電がなされ
る（ｔ５）、引き続き制御クロックＳ３が“Ｈ”になっ
て電荷分配がなされる（ｔ６）。
て同様に制御クロックＳ１が“Ｈ”になって、第１の電
圧源Ｖ１による充電が行われ（ｔ３）、次いで制御クロ
ックＳ３が“Ｈ”になって、電荷分配がなされる（ｔ
４）。ＭＳＢデータ“１”が入ると、制御クロックＳ２
が“Ｈ”になり、第２の電圧源Ｖ２による充電がなされ
る（ｔ５）、引き続き制御クロックＳ３が“Ｈ”になっ
て電荷分配がなされる（ｔ６）。
【００２０】そして、ＭＳＢデータについての電荷分配
と同時に、制御クロックＳ４が“Ｈ”になり、第４の転
送ゲートＴＧ４がオンになって、電荷−電圧変換回路１
が働き、第１，第２のコンデンサＣ１，Ｃ２が並列に接
続された状態のまま、その電荷量を電圧値に変換したア
ナログ出力電圧を出す。得られたアナログ電圧は、次に
制御クロックＳ７が“Ｈ”になってサンプルホールド回
路２のコンデンサＣ４に転送保持されて、電圧フォロア
により出力される。このサンプルホールド動作と同時
に、第２のコンデンサＣ２の放電がなされ、また、次の
ディジタルデータの変換動作が開始される。
と同時に、制御クロックＳ４が“Ｈ”になり、第４の転
送ゲートＴＧ４がオンになって、電荷−電圧変換回路１
が働き、第１，第２のコンデンサＣ１，Ｃ２が並列に接
続された状態のまま、その電荷量を電圧値に変換したア
ナログ出力電圧を出す。得られたアナログ電圧は、次に
制御クロックＳ７が“Ｈ”になってサンプルホールド回
路２のコンデンサＣ４に転送保持されて、電圧フォロア
により出力される。このサンプルホールド動作と同時
に、第２のコンデンサＣ２の放電がなされ、また、次の
ディジタルデータの変換動作が開始される。
【００２１】以上の動作制御を行うクロック発生回路３
の具体構成とその動作タイミングを図４及び図５に示
す。簡単に説明すればこの回路は、先ず基本クロックＣ
ＬＫとその８クロック周期分のデータクロックＤＣＬＫ
に基づいて、Ｄタイプフリップフロップを主体とするタ
イミング回路４１により各種タイミング信号を生成し、
得られるタイミング信号の組み合わせ論理により、デー
タクロックＤＣＬＫの周期でデータの“１”，“０”と
は拘りなく所定タイミングと幅の制御クロックＳ３〜Ｓ
７を生成する。
の具体構成とその動作タイミングを図４及び図５に示
す。簡単に説明すればこの回路は、先ず基本クロックＣ
ＬＫとその８クロック周期分のデータクロックＤＣＬＫ
に基づいて、Ｄタイプフリップフロップを主体とするタ
イミング回路４１により各種タイミング信号を生成し、
得られるタイミング信号の組み合わせ論理により、デー
タクロックＤＣＬＫの周期でデータの“１”，“０”と
は拘りなく所定タイミングと幅の制御クロックＳ３〜Ｓ
７を生成する。
【００２２】一方、ビットデータのパラレル／シリアル
変換を行うシフトレジスタ４２と、基準クロックＣＬＫ
に基づいてシフトクロックＳＣＫを生成するＤタイプフ
リップフロップにより構成された１／２分周回路４３が
設けられる。データビットBit1〜Bit3は並列に（シリア
ルデータの場合には並列データに変換して）、ＤＣＬＫ
の変化点で発生されるロード制御信号によりシフトレジ
スタ４２に取り込まれて、同じロード制御信号により初
期化される１／２分周回路４３からのシフトクロックＳ
ＣＫによりＬＳＢから順にシリアルデータに変換されて
出力される。そして、出力されるデータと基準クロック
ＣＬＫとの論理により、ビットデータの“１”，“０”
に応じて“Ｈ”，“Ｌ”が変化する制御クロックＳ１，
Ｓ２を生成する。
変換を行うシフトレジスタ４２と、基準クロックＣＬＫ
に基づいてシフトクロックＳＣＫを生成するＤタイプフ
リップフロップにより構成された１／２分周回路４３が
設けられる。データビットBit1〜Bit3は並列に（シリア
ルデータの場合には並列データに変換して）、ＤＣＬＫ
の変化点で発生されるロード制御信号によりシフトレジ
スタ４２に取り込まれて、同じロード制御信号により初
期化される１／２分周回路４３からのシフトクロックＳ
ＣＫによりＬＳＢから順にシリアルデータに変換されて
出力される。そして、出力されるデータと基準クロック
ＣＬＫとの論理により、ビットデータの“１”，“０”
に応じて“Ｈ”，“Ｌ”が変化する制御クロックＳ１，
Ｓ２を生成する。
【００２３】以上のようにこの実施例によると、転送ゲ
ートとコンデンサの組み合わせにより、Ｄ／Ａ変換が可
能である。入力ディジタルデータのビット数が増えた場
合、図３の変換動作の周期Ｔが変化するが、図１の回路
構成は変わらず、素子数が増えることはない。また、使
用素子は転送ゲートとコンデンサ及び演算増幅器であ
り、抵抗を用いないから、回路をコンパクトにＩＣ化す
ることができる。
ートとコンデンサの組み合わせにより、Ｄ／Ａ変換が可
能である。入力ディジタルデータのビット数が増えた場
合、図３の変換動作の周期Ｔが変化するが、図１の回路
構成は変わらず、素子数が増えることはない。また、使
用素子は転送ゲートとコンデンサ及び演算増幅器であ
り、抵抗を用いないから、回路をコンパクトにＩＣ化す
ることができる。
【００２４】実施例において、基準端子に与えた基準電
位ＶCOM は、零電位でもよいが、回路をＩＣ化する場
合、電源の中間電位として、演算増幅器ＯＰ１の動作点
とすることが好ましい。第１，第２の電圧源Ｖ１，Ｖ２
は電源の範囲で任意の値を選ぶことができるが、基準電
位ＶCOM との差が大きい方が充電電荷量を大きくできる
ので有利である。入力ディジタルデータのビット数ｎに
対して、充電電荷量が２nより十分大きいことが必要で
あり、この点からＤ／Ａ変換可能なビット数が制限され
る。
位ＶCOM は、零電位でもよいが、回路をＩＣ化する場
合、電源の中間電位として、演算増幅器ＯＰ１の動作点
とすることが好ましい。第１，第２の電圧源Ｖ１，Ｖ２
は電源の範囲で任意の値を選ぶことができるが、基準電
位ＶCOM との差が大きい方が充電電荷量を大きくできる
ので有利である。入力ディジタルデータのビット数ｎに
対して、充電電荷量が２nより十分大きいことが必要で
あり、この点からＤ／Ａ変換可能なビット数が制限され
る。
【００２５】
【発明の効果】以上述べたようにこの発明によれば、転
送ゲートとコンデンサの組み合わせによる電荷の充電と
分配を利用して、ビット数による素子数の増大がなく、
コンパクトに構成することを可能としたＤ／Ａコンバー
タが得られる。
送ゲートとコンデンサの組み合わせによる電荷の充電と
分配を利用して、ビット数による素子数の増大がなく、
コンパクトに構成することを可能としたＤ／Ａコンバー
タが得られる。
【図１】 この発明の一実施例に係るＤ／Ａコンバータ
を示す。
を示す。
【図２】 同実施例のＤ／Ａ変換の基本動作を示す。
【図３】 同実施例の具体的なＤ／Ａ変換動作を示す。
【図４】 同実施例のクロック発生回路の具体構成例を
示す。
示す。
【図５】 同クロック発生回路の動作波形を示す。
Ｖ１…第１の電圧源、Ｖ２…第２の電圧源、Ｃ１…第１
のコンデンサ、Ｃ２…第２のコンデンサ、１…電荷−電
圧変換回路、２…サンプルホールド回路、３…クロック
発生回路、ＴＧ１…第１の転送ゲート、ＴＧ２…第２の
転送ゲート、ＴＧ３…第３の転送ゲート、ＴＧ４…第４
の転送ゲート。
のコンデンサ、Ｃ２…第２のコンデンサ、１…電荷−電
圧変換回路、２…サンプルホールド回路、３…クロック
発生回路、ＴＧ１…第１の転送ゲート、ＴＧ２…第２の
転送ゲート、ＴＧ３…第３の転送ゲート、ＴＧ４…第４
の転送ゲート。
Claims (2)
- 【請求項１】 ディジタルデータの“０”，“１”にそ
れぞれ対応して用意された第１，第２の電圧源と、 前記第１，第２の電圧源にそれぞれ第１，第２の転送ゲ
ートを介して接続されて選択された電圧源により充電さ
れる第１のコンデンサと、 この第１のコンデンサに第３の転送ゲートを介して接続
されて第１のコンデンサとの間で電荷の分配を行う第２
のコンデンサと、 この第２のコンデンサの端子に第４の転送ゲートを介し
て接続された電荷−電圧変換回路と、 ＬＳＢから順に供給される前記ディジタルデータの各ビ
ットデータに同期して前記第１〜第４の転送ゲートを駆
動するクロックを発生するクロック発生回路とを有し、 ＬＳＢから順にビットデータに応じて前記第１のコンデ
ンサの充電を行い、各ビットデータの充電の合間に前記
第１のコンデンサと第２のコンデンサの間で電荷の分配
を行い、ＭＳＢまで同様の動作を繰り返した後、前記第
２のコンデンサの電荷を電圧変換してアナログ出力を得
るようにしたことを特徴とするＤ／Ａコンバータ。 - 【請求項２】 ディジタルデータの“０”，“１”にそ
れぞれ対応して用意された第１，第２の電圧源と、 前記第１，第２の電圧源にそれぞれ第１，第２の転送ゲ
ートを介して接続されて選択された電圧源により充電さ
れる第１のコンデンサと、 この第１のコンデンサに第３の転送ゲートを介して接続
されて第１のコンデンサとの間で電荷の分配を行う第２
のコンデンサと、 この第２のコンデンサの端子に第４の転送ゲートを介し
て接続された電荷−電圧変換回路と、 この電荷−電圧変換回路の出力に接続されたサンプルホ
ールド回路と、 ＬＳＢから順に供給される前記ディジタルデータの各ビ
ットデータに同期して前記第１〜第４の転送ゲートを駆
動するクロックを発生するクロック発生回路とを有し、 ＬＳＢから順にビットデータに応じて前記第１のコンデ
ンサの充電を行い、各ビットデータの充電の合間に前記
第１のコンデンサと第２のコンデンサの間で電荷の分配
を行い、ＭＳＢまで同様の動作を繰り返した後、前記第
２のコンデンサの電荷を電圧変換してアナログ出力を得
るようにしたことを特徴とするＤ／Ａコンバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7210985A JPH0946230A (ja) | 1995-07-27 | 1995-07-27 | Ｄ／ａコンバータ |
| US08/687,837 US5696509A (en) | 1995-07-27 | 1996-07-26 | Digital to analog converter using capacitors and switches for charge distribution |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7210985A JPH0946230A (ja) | 1995-07-27 | 1995-07-27 | Ｄ／ａコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0946230A true JPH0946230A (ja) | 1997-02-14 |
Family
ID=16598410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7210985A Pending JPH0946230A (ja) | 1995-07-27 | 1995-07-27 | Ｄ／ａコンバータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5696509A (ja) |
| JP (1) | JPH0946230A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4865836A (en) * | 1986-01-14 | 1989-09-12 | Fluoromed Pharmaceutical, Inc. | Brominated perfluorocarbon emulsions for internal animal use for contrast enhancement and oxygen transport |
| US5080885A (en) * | 1986-01-14 | 1992-01-14 | Alliance Pharmaceutical Corp. | Brominated perfluorocarbon emulsions for internal animal use for contrast enhancement and oxygen transport |
| US5114703A (en) * | 1989-05-30 | 1992-05-19 | Alliance Pharmaceutical Corp. | Percutaneous lymphography using particulate fluorocarbon emulsions |
| US6424331B1 (en) | 1998-10-16 | 2002-07-23 | Seiko Epson Corporation | Driving circuit for electro-optical device, driving method therefor, DA converter, signal line driving circuit, electro-optical panel, projection type display device, and electronic equipment |
| JP2009055587A (ja) * | 2007-08-01 | 2009-03-12 | Denso Corp | 可変ゲイン増幅器およびｄ／ａ変換器 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025794A (en) * | 1996-02-09 | 2000-02-15 | Matsushita Electric Industrial Co., Ltd. | Signal transmission circuit, signal transmission method A/D converter and solid-state imaging element |
| US5923275A (en) * | 1997-10-22 | 1999-07-13 | National Semiconductor Corporation | Accurate charge-dividing digital-to-analog converter |
| JP3216604B2 (ja) * | 1998-06-25 | 2001-10-09 | 日本電気株式会社 | スイッチトキャパシタ型ｄ／ａ変換器及びディスプレイ駆動回路 |
| JP3458812B2 (ja) * | 1999-06-01 | 2003-10-20 | 株式会社デンソー | 巡回型ａ／ｄ変換器 |
| JP3920123B2 (ja) * | 2002-03-25 | 2007-05-30 | 旭化成マイクロシステム株式会社 | Ｄ／ａ変換器及びデルタシグマ型ｄ／ａ変換器 |
| EP1505736A4 (en) * | 2002-05-09 | 2005-09-14 | Neuro Solution Corp | DIGITAL / ANALOG CONVERTER |
| KR100615708B1 (ko) * | 2005-02-04 | 2006-08-25 | 삼성전자주식회사 | 동일한 동작특성을 가지는 복수개의 트랜지스터를이용하는 디지털/아날로그 컨버터 |
| TWI281322B (en) * | 2005-11-29 | 2007-05-11 | Alpha Imaging Technology Corp | Digital analog converter apparatus and digital analog converter thereof |
| KR100690434B1 (ko) * | 2006-01-02 | 2007-03-12 | 삼성전자주식회사 | 디지털 아날로그 변환기, 데이터 라인 드라이버,디스플레이 장치, 및 그 방법 |
| US7773023B2 (en) * | 2006-12-04 | 2010-08-10 | Panasonic Corporation | A-to-D converter |
| KR100945514B1 (ko) * | 2007-03-27 | 2010-03-09 | 삼성전자주식회사 | 파이프라인 구조의 싸이클릭 디지털 투 아날로그 변환기 |
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|---|---|---|---|---|
| JP2577387B2 (ja) * | 1987-07-08 | 1997-01-29 | 株式会社東芝 | 逐次比較型ａｄ変換器 |
| US4896156A (en) * | 1988-10-03 | 1990-01-23 | General Electric Company | Switched-capacitance coupling networks for differential-input amplifiers, not requiring balanced input signals |
| DE58906837D1 (de) * | 1989-05-08 | 1994-03-10 | Siemens Ag | Integrierbarer Sigma-Delta-Modulator in Switched-Capacitor-Technik. |
| DE59008090D1 (de) * | 1990-06-12 | 1995-02-02 | Siemens Ag | Überabtastender Analog-Digital-Umsetzer mit Rauschfilterung in Switched-Capacitor-Technik. |
| US5134401A (en) * | 1991-03-12 | 1992-07-28 | Analog Device, Inc. | Delta sigma modulator having programmable gain/attenuation |
| US5159341A (en) * | 1991-03-12 | 1992-10-27 | Analog Devices, Inc. | Two phase sampling for a delta sigma modulator |
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-
1995
- 1995-07-27 JP JP7210985A patent/JPH0946230A/ja active Pending
-
1996
- 1996-07-26 US US08/687,837 patent/US5696509A/en not_active Expired - Lifetime
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| US4865836A (en) * | 1986-01-14 | 1989-09-12 | Fluoromed Pharmaceutical, Inc. | Brominated perfluorocarbon emulsions for internal animal use for contrast enhancement and oxygen transport |
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| US6424331B1 (en) | 1998-10-16 | 2002-07-23 | Seiko Epson Corporation | Driving circuit for electro-optical device, driving method therefor, DA converter, signal line driving circuit, electro-optical panel, projection type display device, and electronic equipment |
| JP2009055587A (ja) * | 2007-08-01 | 2009-03-12 | Denso Corp | 可変ゲイン増幅器およびｄ／ａ変換器 |
| JP2010022047A (ja) * | 2007-08-01 | 2010-01-28 | Denso Corp | 可変ゲイン増幅器およびｄ／ａ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5696509A (en) | 1997-12-09 |
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