JP3843942B2 - D/a変換器およびa/d変換器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、キャパシタアレイを備えたD/A変換器および当該D/A変換器を用いたA/D変換器に関する。
【0002】
【従来の技術】
CMOSプロセスにより製造された半導体集積回路装置(IC)にあっては、一般的に、キャパシタアレイの電荷分配の原理を利用したD/A変換器やA/D変換器が用いられている。例えば、特許文献1には、マルチプライングD/A変換器を用いた3ステップ巡回型A/D変換器が記載されており、非特許文献1には、マルチプライングD/A変換器を用いた2ステップ巡回型A/D変換器が記載されている。
【0003】
【特許文献1】
特開2001−53610号公報
【0004】
【非特許文献1】
G.C.アーン(G.C.Ahn )、他4名、「12−b,10−MHz,250mW CMOS A/Dコンバータ(A 12-b,10-MHz,250-mW CMOS A/D Converter )」、IEEEジャーナル・オブ・ソリッドステート・サーキット(IEEE JOURNAL OF SOLID-STATE CIRCUITS)、1996年12月、第31巻、第12号、p.2030−2035
【0005】
【発明が解決しようとする課題】
図14は、非特許文献1に記載されているものと類似したマルチプライングD/A変換器を用いた2ステップ巡回型A/D変換器の電気的構成を示している。このA/D変換器1は、5ビットのA/D変換回路2、キャパシタC0、C1、…、C31およびキャパシタCFからなるキャパシタアレイ3、各キャパシタC0、C1、…、C31、CFに対してそれぞれ設けられたスイッチS0、S1、…、S31、SF、オペアンプ4、スイッチS32および加算器5から構成されている。
【0006】
キャパシタC0〜C31の容量値はC、キャパシタCFの容量値は2Cに設定されており、キャパシタCFは、実際のチップ上では容量値Cを持つ2つのキャパシタCF0、CF1が並列接続された構成となっている。A/D変換回路2は、5ビットのA/D変換を2回行い、加算器5は、2回のA/D変換コードn1、n2を1ビット重ねて加算することにより9ビットの変換結果を得るようになっている。
【0007】
図13は、キャパシタアレイ3を構成するキャパシタC0〜C31、CFおよびスイッチS0〜S31、SFの配置の一例を示している。こうした直線配置によれば、各キャパシタC0〜C31、CF0、CF1の共通側電極が接続されるコモンライン6を、例えば各キャパシタC0〜C31とそれぞれのスイッチS0〜S31とを接続している配線など他の配線と隣接または交差しないように容易にレイアウトでき、コモンライン6とこうした配線間の寄生容量に起因する変換精度の悪化を低減することができる。
【0008】
一方、キャパシタC0〜C31、CF0、CF1の構造としては、例えば2層ポリシリコンを上下電極としてSiO2を挟んだ構造のものや、多層AL配線層のうちの隣接する2層を上下電極として層間膜を挟んだ構造のものなどが用いられている。こうした構造において、キャパシタC0〜C31、CF0、CF1の容量は、SiO2やAL配線間の層間膜の厚さに反比例する。しかし、一般的にこうした膜厚がチップ面内で完全に均一になるように製造することは難しく、しばしばチップ面内で勾配が生じる。このため、チップ面内に同一形状でレイアウトされているキャパシタC0〜C31、CF0、CF1であってもその位置によって容量が異なることとなる。
【0009】
特に図13に示すような直線状の配列とすると、必然的にキャパシタC0〜C31、CF0、CF1の配列が長くなるため、こうした面内膜厚の勾配の影響をより受け易くなり、その結果D/A変換器ひいてはA/D変換器1の非直線性誤差や微分非直線性誤差が悪化してしまう。
【0010】
本発明は上記事情に鑑みてなされたもので、その目的は、上下電極間膜厚のチップ面内勾配が存在しても高い変換精度が得られるD/A変換器および当該D/A変換器を用いたA/D変換器を提供することにある。
【0011】
【課題を解決するための手段】
請求項1に記載した手段によれば、マルチプライングD/A変換器を構成でき、電荷分配に寄与する各単位キャパシタは、互いに等しいレイアウト形状を有し且つ並列接続された2のべき乗個の分割キャパシタから構成されている。そして、これら分割キャパシタは直線状(一列状または複数列状)に配置されているとともに、各単位キャパシタごとに当該単位キャパシタを構成する各分割キャパシタがキャパシタアレイの中央位置をミラー面としてミラー反転配置とされている。
【0012】
この配置によれば、チップ面内においてキャパシタの上下電極間膜厚に一定の勾配が存在する場合、個々の分割キャパシタの容量にはずれが生じるが、ミラー反転配置とされた一対の分割キャパシタ同士では容量のずれが逆方向に生じ、ずれが相殺される。その結果、2のべき乗個の分割キャパシタが並列接続されてなる単位キャパシタの容量は、当該単位キャパシタがキャパシタアレイの中央位置に位置しているとした場合の容量に等しくなる。
【0013】
すなわち、全ての単位キャパシタがあたかも同一位置(キャパシタアレイの中央位置)に形成されているのと等価となるため、上下電極間膜厚のチップ面内勾配の存在による各単位キャパシタ間の相対的な容量のずれを低減できる。これにより、各単位キャパシタの接続状態が切り替えられても、単位キャパシタの容量誤差に起因する変換誤差の発生を抑制することができる。また、上下電極間膜厚の勾配が一定でない場合であっても、その勾配の一次近似分については補償できるため、従来の構成に対し、単位キャパシタ相互の相対的容量誤差ひいては変換誤差を低減することができる。
【0014】
請求項2に記載した手段によれば、マルチプライングD/A変換器を構成でき、各単位キャパシタは、互いに等しいレイアウト形状を有し且つ並列接続された2のべき乗個の分割キャパシタから構成されている。そして、これら分割キャパシタは複数列に配置されているとともに、各単位キャパシタごとに当該単位キャパシタを構成する各分割キャパシタがキャパシタアレイの中心位置に対して共通中心形配置(コモンセントロイド配置)とされている。
【0015】
この配置によれば、チップ面内においてキャパシタの上下電極間膜厚に一定の勾配が存在する場合、個々の分割キャパシタの容量にはずれが生じるが、共通中心形配置とされた分割キャパシタ同士では容量のずれが相殺される。その結果、2のべき乗個の分割キャパシタが並列接続されてなる単位キャパシタの容量は、当該単位キャパシタがキャパシタアレイの中心位置に位置しているとした場合の容量に等しくなる。
【0016】
すなわち、請求項1記載の手段と同様に、全ての単位キャパシタがあたかも同一位置(キャパシタアレイの中心位置)に形成されているのと等価となるため、上下電極間膜厚のチップ面内勾配の存在による各単位キャパシタ間の相対的な容量のずれを低減でき、以て単位キャパシタの容量誤差に起因する変換誤差を低減することができる。
【0017】
請求項3に記載した手段によれば、分割キャパシタは、その共通側電極が接続される1本のコモンラインの両側に沿って2列に配置されているので、各分割キャパシタとコモンラインとの配線長を短くでき、当該配線部分における容量成分の付加を極力防止することができる。また、1列に配置する場合に比べて分割キャパシタ全体の配列長が短くなるため、例えばエッチングの不均一による容量のばらつきなどの影響も小さくなると考えられる。
【0018】
請求項4に記載した手段によれば、列状に配置された一群の分割キャパシタの両端にダミーキャパシタが配置されているので、両端部に配置された分割キャパシタの連続性が確保され、端部に配置されたことによる容量誤差が生じにくくなる。
【0019】
請求項5に記載した手段のように、キャパシタアレイは重み付けがなされた構成であってもよい。
さらに、請求項6に記載した手段によれば、上述したD/A変換器を利用して高精度のA/D変換器を得ることができる。
【0020】
【発明の実施の形態】
(第1の実施形態)
以下、本発明を2ステップ巡回型A/D変換器に適用した第1の実施形態について図1ないし図4を参照しながら説明する。
図2は、半導体集積回路装置(CMOSIC)として製造された2ステップ巡回型A/D変換器11の電気的構成を示すもので、図14と同一構成部分には同一符号を付している。5ビットの分解能を有する並列型(フラッシュ型)のA/D変換回路2の入力端子は、スイッチS32を介して、被変換信号が入力される信号入力端子12またはオペアンプ4の出力端子の何れかに選択的に接続されるようになっている。また、A/D変換回路2の高電位側、低電位側の各基準電圧入力端子は、それぞれ基準電圧Vref が入力される基準電圧端子13およびグランド端子GNDに接続されている。ここで、基準電圧Vref は例えば5Vに設定され、オペアンプ4は5Vの単一電源で動作するようになっている。
【0021】
A/D変換回路2において、基準電圧入力端子間には抵抗R0〜R31が直列に接続されており、抵抗R0とR1、抵抗R1とR2、…、抵抗R30とR31の各共通接続点は、それぞれコンパレータCMP1、CMP2、…、CMP31の反転入力端子に接続されている。また、コンパレータCMP1〜CMP31の非反転入力端子はA/D変換回路2の入力端子に接続されている。
【0022】
コンパレータCMP1〜CMP31から出力されるハイレベルまたはロウレベルの出力信号はラッチ回路14に入力される。このラッチ回路14は、図示しないラッチ信号がハイレベルになると、その時のコンパレータCMP1〜CMP31の出力信号を保持して、その保持した出力信号をエンコーダ15に出力するようになっている。そして、エンコーダ15では、ラッチ回路14からの信号に基づいて「00000」から「11111」までの5ビットのA/D変換コードを生成して出力する。このA/D変換コードは、後述するように加算器5において加算されるようになっている。
【0023】
さて、キャパシタアレイ16は、容量値Cを持つキャパシタC0〜C31、CF0、CF1(単位キャパシタに相当)から構成されている。キャパシタCF0とCF1は、容量値2Cを有するキャパシタCFの構成要素である。そして、キャパシタCi(i=0、1、…、30、31)は、それぞれ並列接続された2つのキャパシタCia、Cib(i=0、1、…、30、31)から構成されており、キャパシタCF0、CF1は、それぞれ並列接続された2つのキャパシタCFaとCFb、CFcとCFdから構成されている。
【0024】
これらのキャパシタCia、Cib(i=0、1、…、30、31)、CFa、CFb、CFc、CFdは、本発明でいう分割キャパシタに相当し、2層ポリシリコンを上下電極としてSiO2を挟んだ構造または多層AL配線層のうちの隣接する2層を上下電極として層間膜を挟んだ構造を備えている。これらは全て同じレイアウト形状であって、C/2なる容量値を有している(正確には後述するように上下電極間の膜厚勾配によりC/2からずれる場合がある)。
【0025】
キャパシタCia、Cib(i=0、1、…、30、31)の下部電極(共通側電極)は、それぞれコモンライン6に接続されている。一方、並列接続されたキャパシタCia、Cib(i=0、1、…、30、31)の上部電極(非共通側電極)は、それぞれスイッチSi(i=0、1、…、30、31)を介して、A/D変換回路2の入力端子(すなわち信号入力端子12またはオペアンプ4の出力端子)、基準電圧端子13またはグランド端子GNDに選択的に接続されるようになっている。
【0026】
オペアンプ4の非反転入力端子、反転入力端子は、それぞれグランド端子GND、コモンライン6に接続されている。オペアンプ4の反転入力端子と出力端子(変換出力端子に相当)との間には、スイッチSFとキャパシタCFa、CFb、CFc、CFdとが並列に接続されている。これらスイッチS0〜S31、SF、キャパシタC0〜C31、CF0、CF1およびオペアンプ4により、マルチプライングD/A変換器が構成されている。なお、以上述べたスイッチS0〜S32、SFは、例えばアナログスイッチから構成されており、図示しない制御回路によって切り替えられるようになっている。また、当該制御回路は、上記ラッチ信号も出力するようになっている。
【0027】
図1は、キャパシタCia、Cib(i=0、1、…、30、31)、CFa〜CFd、およびスイッチS0〜S31、SFのチップ面内配置を示している。分割キャパシタであるキャパシタCia、Cib(i=0、1、…、30、31)、CFa〜CFdは、コモンライン6に沿って一直線状に配置されている。そして、対をなすキャパシタCiaとCib(i=0、1、…、30、31)、CFaとCFb、およびCFcとCFdは、それぞれキャパシタアレイ16が配置される直線状領域の中央線CN(図1において一点鎖線で示す)の位置をミラー面としてミラー反転配置されている。
【0028】
具体的には、中央線CNを挟んで両側にキャパシタCFaとCFbが配置され、その両外側にキャパシタCFcとCFdが配置され、さらにその両外側にキャパシタC0aとC0b、C1aとC1b、…、C31aとC31bが順に配置されている。なお、スイッチS0〜S31は、それぞれキャパシタC0b〜C31bに隣接してコモンライン6とは反対側に配置されており、スイッチSFは、中央線CN上であってコモンライン6とは反対側に配置されている。
【0029】
次に、本実施形態の作用について図3および図4も参照しながら説明する。
まず、A/D変換器11の動作について説明する。A/D変換動作の開始前に、加算器5が0にクリアされる。A/D変換スタート信号が入力されると、スイッチS32が信号入力端子12側に切り替えられ、A/D変換回路2は入力信号電圧Vinを変換入力電圧として1回目(1ステップ目)のA/D変換を開始する。このA/D変換回路2において、コンパレータCMP1〜CMP31の出力信号が整定すると、ラッチ信号によりその変換結果がラッチ回路14に保持される。そして、エンコーダ15から出力された5ビットのA/D変換コードn1が加算器5において加算される。
【0030】
上記変換動作と並行して、スイッチSFがオンに設定され、スイッチS0〜S31はA/D変換回路2の入力端子(以下、サンプリング側と称す)に切り替えられる。これにより、キャパシタC0(C0a、C0b)〜C31(C31a、C31b)の下部電極はグランド端子GNDと同電位となり、上部電極はスイッチS32を介して信号入力端子12に接続される。その結果、キャパシタC0(C0a、C0b)〜C31(C31a、C31b)は入力信号電圧Vinで充電(電荷設定)される。また、キャパシタCF(CFa〜CFd)の電荷は0に初期化される。
【0031】
1回目のA/D変換コードn1がラッチされると、スイッチSFがオフにされ、このスイッチSFが完全にオフになった後に、スイッチS0〜S31がサンプリング側から基準電圧端子13側(以下、基準電圧側と称す)またはグランド端子GND側(以下、グランド側と称す)に切り替えられ、マルチプライングD/A変換動作が行われる。
【0032】
このスイッチS0〜S31の切り替えは、1回目のA/D変換コードn1に基づいて行われる。例えば、A/D変換コードn1が「00000」の場合にはスイッチS0〜S31は全てグランド側に切り替えられ、A/D変換コードn1が「00001」の場合にはスイッチS0〜S31のうち1つだけ(例えばスイッチS0)が基準電圧側に切り替えられそれ以外(スイッチS1〜S31)がグランド側に切り替えられる。また、A/D変換コードn1が「11111」の場合にはスイッチS0〜S31は全て基準電圧側に切り替えられる。その他のA/D変換コードについても同様となる。
【0033】
このスイッチS0〜S31の切り替え前後においてコモンライン6の電荷は保存されるので、切り替え後、オペアンプ4はコモンライン6(オペアンプ4の反転入力端子)の電圧が0VとなるようにキャパシタCF(CFa〜CFd)を介してフィードバック制御を行う。その結果、キャパシタC0〜C31とキャパシタCFとの間で電荷再分配が行われる。この場合の電荷保存の関係式は、オペアンプ4の出力電圧をVout として、以下の(1)式に示すようになる。
【0034】
【数1】
【0035】
この(1)式を出力電圧Vout について整理すると、マルチプライングD/A変換により得られる出力電圧Vout は、以下の(2)式のようになる。
【0036】
【数2】
【0037】
すなわち、オペアンプ4の出力電圧Vout は、入力信号電圧Vinから1回目のA/D変換コードn1に対応したD/A変換電圧を減じた電圧に、キャパシタC0〜C31の容量値CおよびキャパシタCFの容量値2Cにより定まる値(=16)を乗じた残余電圧VRES となる。ここで、キャパシタCFは、マルチプライングD/A変換の変換ゲインを決定している。なお、上記(2)式は、容量値Cia、Cib(i=0、1、…、30、31)、CFa〜CFdを用いて、次の(3)式のように表すことができる。
【0038】
【数3】
【0039】
電荷再分配が終了し(2)式、(3)式に示すオペアンプ4の出力電圧Vout が安定した時点で、A/D変換回路2が上記残余電圧VRES に対し第2回目(2ステップ目)の5ビットA/D変換を開始し、変換終了後その2回目のA/D変換コードn2がラッチ回路14に保持される。そして、加算器5は、A/D変換コードn2(2進数)をA/D変換コードn1(2進数)と1ビットオーバーラップするようにして加算し、グランド電位(0V)からVref 電位を被変換入力電圧範囲とする9ビットのA/D変換コードnを得る。
【0040】
残余電圧VRES を示す(2)式において、基準電圧Vref の係数g2は容量値Ci(i=0、1、…)の加算項同士の比により表され、変換ゲインg1は容量値Ci(i=0、1、…、30、31)の加算項と容量値CFとの比により表される。従って、変換誤差の原因となる残余電圧VRES の誤差は、容量値Ci(i=0、1、…、30、31)、CFの各相互間の相対的なずれを低減することにより改善できることが分かる。
【0041】
しかし、チップ面内においてキャパシタを構成する2層ポリシリコン層のSiO2やAL配線間の膜厚を完全に均一に製造することは難しく、チップ面内に生じる上下電極間の膜厚勾配によりキャパシタC0〜C31、CFの容量値にずれが生じる。そこで、本願発明者は、上下電極間の膜厚勾配により生じるA/D変換誤差を低減するため、図3に示すキャパシタ配置を考案し検討した。
【0042】
このキャパシタ配置は、一直線上の中央位置にキャパシタCF0、CF1を配置し、その一方の側にキャパシタC1、C3、…、C31を順に配置するとともに他方の側にキャパシタC0、C2、…、C30を順に配置するものである。つまり、キャパシタC0〜C31がキャパシタCF0、CF1を挟んで交互配置とされている。そして、A/D変換回路2の1回目のA/D変換コードn1に応じて、キャパシタC0に対応するスイッチS0からキャパシタC(n1-1)に対応するスイッチS(n1-1)までを基準電圧側に切り替えるようになっている。
【0043】
図4は、上下電極間膜厚に一定の勾配が存在する場合のA/D変換コードnに対する変換誤差を示すシミュレーション結果である。この図4において、▲1▼で示す特性が図13に示す従来のキャパシタ配置によるもので、▲2▼で示す特性が図3に示すキャパシタ配置によるものである。すなわち、キャパシタC0、…、C16、CF0、CF1、C17、…、C31の順に並ぶ従来の配置(図13)では、A/D変換コードnの中央付近において8LSBを超える変換誤差が生じているのに対し、交互配置(図3)では1LSB程度の変換誤差に止まっている。
【0044】
しかしながら、図3に示す配置としても変換誤差を0にすることはできず、変換誤差は、A/D変換コードnの増大にともなって増減(凹凸)を繰り返しながら全体として徐々に増加する傾向を示している。そこで、本願発明者は、図4の▲2▼に示すような変換誤差特性となる原因について検討し、以下のような原因を見出した。
【0045】
すなわち、図4において全変換コード中に32個の増減(凹凸)が現れている。これは1回目のA/D変換コードn1によるキャパシタアレイ16での電荷再分配の誤差に基づくものである。そして、A/D変換コードn1が1増加するごとに、電荷再分配時における上部電極の接続状態が(それまでの)グランド側から基準電圧側に変化するキャパシタは、C0、C1、C2、…、C31の順に変わっていく。つまり、図3に示すキャパシタ配置では、A/D変換コードn1が大きくなるほど、そのA/D変換コードn1に応じて電荷再分配時に新たに基準電圧側に接続されるようになるキャパシタ相互の距離が長くなり(例えば、キャパシタC0とC1との距離<キャパシタC30とC31との距離)、上記膜厚勾配による影響が大きく現れる。
【0046】
これに対し、本願発明についての図1に示すキャパシタ配置では、キャパシタCi(i=0、1、…、30、31)、CF0、CF1がそれぞれ一対のキャパシタCiaとCib(i=0、1、…、30、31)、CFaとCFb、CFcとCFdから構成されており、それぞれ中央線CNに対しミラー反転配置とされているので、各対を構成するキャパシタの容量値は、中央線CNの位置での容量値を基準として互いに逆方向に等しい量だけずれることになる。
【0047】
その結果、2個のキャパシタCiaとCib(i=0、1、…、30、31)、CFaとCFb、CFcとCFdがそれぞれ並列接続されてなるキャパシタCi(i=0、1、…、30、31)、CF0、CF1では、上記逆方向に生じるずれが相殺される。すなわち、全てのキャパシタCi(i=0、1、…、30、31)、CF0、CF1があたかもキャパシタアレイ16の中央線CN上に形成されているのと等価となる。
【0048】
この配置を採用した場合の変換誤差のシミュレーション結果は、図4の▲3▼で示す特性となる。すなわち、キャパシタアレイ16における上下電極間膜厚の勾配が一定の場合(膜厚が一定割合で変化する場合)には、この膜厚勾配による電荷分配の誤差ひいてはA/D変換誤差を理論的に0にすることができる。
【0049】
以上説明したように、本実施形態の2ステップ巡回型A/D変換器11内のマルチプライングD/A変換器は、そのキャパシタアレイ16の構成に特徴を有している。すなわち、キャパシタCi(i=0、1、…、30、31)、CF0、CF1を、それぞれ互いに等しいレイアウト形状を有する2個のキャパシタCiaとCib(i=0、1、…、30、31)、CFaとCFb、CFcとCFdから構成し、これらキャパシタCia、Cib(i=0、1、…、30、31)、CFa〜CFdを直線状に配置するとともに、それぞれ中央線CNに対しミラー反転配置とした。
【0050】
このキャパシタ配置によれば、チップ面内においてキャパシタの上下電極間膜厚に一定の勾配が存在する場合に、その勾配に起因するキャパシタCi(i=0、1、…、30、31)、CF0、CF1相互間の相対的なずれを理論上0にすることができる。その結果、1回目のA/D変換コードn1に応じて各キャパシタCi(i=0、1、…、30、31)の上部電極が基準電圧側、グランド側の何れに接続されたとしても、その電荷再分配の過程において理論上誤差が発生しない。この電荷再分配時に生じる誤差は、2ステップ目の変換後における最終的なA/D変換誤差に大きく影響するため、従来構成に対しA/D変換精度を高めることができる。
【0051】
また、本実施形態では、上下電極間膜厚の勾配が一定の場合について考察したが、膜厚勾配が一定でない場合であっても、その勾配の一次近似分については補償できるため、従来の構成に対し、キャパシタCi(i=0、1、…、30、31)、CF0、CF1の相対的容量誤差ひいてはA/D変換誤差を低減することができる。
【0052】
(第2の実施形態)
次に、本発明の第2の実施形態について、キャパシタアレイのキャパシタ配置を示す図5を参照しながら説明する。
本実施形態のA/D変換器は、第1の実施形態と同じ電気的構成(図2参照)を備えているが、キャパシタアレイのキャパシタ配置が異なっている。具体的には図5に示すように、中央線CNを挟んで配置されたキャパシタCFaとCFc、CFbとCFdの両外側に、キャパシタC31aとC31b、C30aとC30b、…、C1aとC1bが順に配置されている。すなわち、キャパシタCiaとCib(i=0、1、…、30、31)の配置が図1とは逆の順序となっている。
【0053】
このキャパシタ配置によれば、1回目のA/D変換コードn1が1増加するごとに、電荷再分配時における上部電極の接続状態が(それまでの)グランド側から基準電圧側に変化するキャパシタは、C0、C1、C2、…、C31の順、つまり上記直線状配列の両外側に配置されたキャパシタから中央側に配置されたキャパシタへと順に変わっていくことになる。しかし、本実施形態のキャパシタ配置によっても、キャパシタCi(i=0、1、…、30、31)、CF0、CF1相互間の相対的なずれを理論上0にすることができる点においては第1の実施形態と何ら変わりはなく、第1の実施形態と同様の作用、効果を得ることができる。
【0054】
(第3の実施形態)
次に、本発明の第3の実施形態について図6、図7を参照しながら説明する。
図7は、2ステップ巡回型A/D変換器18の電気的構成を示すもので、図2と同一構成部分には同一符号を付している。キャパシタアレイ19は、図2と同様に、容量値Cを持つキャパシタC0〜C31、CF0、CF1から構成されており、キャパシタCi(i=0、1、…、30、31)は、それぞれ並列接続された2つのキャパシタCia、Cib(i=0、1、…、30、31)から構成され、キャパシタCF0、CF1は、それぞれ並列接続された2つのキャパシタCFaとCFb、CFcとCFdから構成されている。
【0055】
そして、本実施形態では、第1の実施形態とは異なり、キャパシタCia、Cib(i=0、1、…、30、31)、CFaとCFd、CFbとCFcに対し、それぞれスイッチSia、Sib(i=0、1、…、30、31)、SFa、SFbが設けられている。スイッチSiaとSibは、ともに第1の実施形態で説明したスイッチSiと同様に切り替えられ、スイッチSFaとSFbも、ともに第1の実施形態で説明したスイッチSFと同様に切り替えられる。
【0056】
図6は、キャパシタアレイ19のキャパシタ配置を示している。キャパシタは、その下部電極(共通側電極)が接続されるコモンライン6の両側に沿って2列に配置されている。具体的には、コモンライン6により隔てられた一方の側には、中央線CNを挟んで両側にキャパシタCFaとCFdが配置され、その両外側にキャパシタC0aとC1b、C2aとC3b、…、C30aとC31bが順に配置されている。また、コモンライン6により隔てられた他方の側には、中央線CNを挟んで両側にキャパシタCFcとCFbが配置され、その両外側にキャパシタC1aとC0b、C3aとC2b、…、C31aとC30bが順に配置されている。
【0057】
このように配置すると、キャパシタCiaとCib(i=0、1、…、30、31)、CFaとCFb、CFcとCFdが、それぞれキャパシタアレイ19の中心位置CP(コモンライン6と中央線CNとの交点)に対して共通中心形配置(コモンセントロイド配置)となる。また、スイッチSia、Sib(i=0、1、…、30、31)、SFa、SFbは、それぞれキャパシタCia、Cib(i=0、1、…、30、31)、CFaとCFd、CFcとCFbに隣接して配置されている。
【0058】
このような共通中心形配置にすると、チップ面におけるキャパシタの上下電極間膜厚に一定の勾配が存在する場合に、対をなすキャパシタCiaとCib(i=0、1、…、30、31)、CFaとCFb、CFcとCFdの各容量値は、中心位置CPの位置での容量値を基準として互いに逆方向に等しい量だけずれることになる。
【0059】
その結果、2個のキャパシタCiaとCib(i=0、1、…、30、31)、CFaとCFb、CFcとCFdがそれぞれ並列接続されてなるキャパシタCi(i=0、1、…、30、31)、CF0、CF1では、上記逆方向に生じるずれが相殺される。すなわち、全てのキャパシタCi(i=0、1、…、30、31)、CF0、CF1があたかもキャパシタアレイ19の中心位置CPに形成されているのと等価となり、チップ面内においてキャパシタの上下電極間膜厚に一定の勾配が存在する場合に、その勾配に起因するキャパシタCi(i=0、1、…、30、31)、CF0、CF1相互間の相対的なずれを理論上0にすることができ、電荷再分配時に生じる誤差ひいてはA/D変換誤差を低減することができる。
【0060】
また、キャパシタをコモンライン6の両側に沿って2列に配置にすると、1列に配置する場合に比べてキャパシタ全体の配列長が短くなるため、例えばエッチングの不均一による容量のばらつきが全体として小さくなるなどの効果を期待できる。また、各キャパシタとコモンライン6との配線長を短くでき、当該配線部分における容量成分の付加を極力防止することができる。さらに、コモンライン6を隔てて配置されるキャパシタごとにスイッチを設けたので、キャパシタとスイッチとの間の配線を簡素化できる。
【0061】
(第4の実施形態)
次に、本発明の第4の実施形態について、キャパシタアレイのキャパシタ配置を示す図8を参照しながら説明する。
本実施形態のA/D変換器に設けられたキャパシタアレイ20は、第3の実施形態と同様のキャパシタ配置を有しているが、単位キャパシタを4つ(2の2乗)の分割キャパシタから構成した点において異なっている。
【0062】
すなわち、キャパシタCi(i=0、1、…、30、31)は、それぞれ並列接続された4つのキャパシタCia、Cib、Cic、Cid(i=0、1、…、30、31)から構成され、キャパシタCF0は、並列接続された4つのキャパシタCFa、CFb、CFc、CFdから構成され、キャパシタCF1は、並列接続された4つのキャパシタCFe、CFf、CFg、CFhから構成されている。
【0063】
キャパシタCia、Cib、Cic、Cid(i=0、1、…、30、31)には、それぞれスイッチSia、Sib、Sic、Sid(i=0、1、…、30、31)が設けられている。また、キャパシタCFa〜CFhのうち隣接して配置されるキャパシタCFa、CFd、CFe、CFhには共通に一つのスイッチSFaが設けられ、キャパシタCFb、CFc、CFf、CFgには共通に一つのスイッチSFbが設けられている。
【0064】
各キャパシタは、図8に示すようにコモンラインの両側に沿って2列配置とされ、キャパシタアレイ20の中心位置CPに対して共通中心形配置(コモンセントロイド配置)とされている。本実施形態のキャパシタ配置によっても、第3の実施形態で説明したのと同様の作用、効果が得られる。
【0065】
(第5の実施形態)
次に、本発明の第5の実施形態について図9、図10を参照しながら説明する。
図10は、2ステップ巡回型A/D変換器21の電気的構成を示すもので、図2と同一構成部分には同一符号を付している。キャパシタアレイ22は、C、C、2C、4C、8C、16Cのように2のべき乗となる容量値に重み付けされたキャパシタC0、C1、C2、C3、C4、C5と、2Cの容量値を持つキャパシタCFとから構成されている。図10において、各キャパシタC2〜C5、CFはそれぞれ一つの記号により表されているが、実際には容量値Cを持つ単位キャパシタが並列接続されて構成されている。そして、本実施形態ではキャパシタC0、C1を含め、その単位キャパシタが2つの分割キャパシタから構成されている。
【0066】
すなわち、キャパシタC0、C1は、それぞれ並列接続された2つのキャパシタC0aとC0b、C1aとC1bから構成されている。また、キャパシタC2は、4つのキャパシタC2a、C2b、C2c、C2dから構成され、キャパシタCFは、4つのキャパシタCFa、CFb、CFc、CFdから構成されている。同様にして、キャパシタC3、C4、C5は、それぞれ8個、16個、32個の分割キャパシタから構成されている。
【0067】
図9は、キャパシタアレイ22のキャパシタ配置を示している。図1に示す配置と同様に一直線状に配置されており、対をなすキャパシタCFaとCFb、CFcとCFd、C0aとC0b、C1aとC1b、C2aとC2b、C2cとC2d、…は、それぞれ中央線CNの位置をミラー面として順にミラー反転配置されている。
【0068】
本実施形態についても、キャパシタの上下電極間膜厚の勾配に起因する電荷分配の誤差ひいてはA/D変換誤差を理論的に0にすることができる。また、キャパシタアレイ22は重み付けされたキャパシタC0〜C5を備えているので、例えば図2に示す32個のスイッチS0〜S31に代えて6個のスイッチS0〜S5で済ますことができ、その分レイアウト面積を減らすことができる。
【0069】
(第6の実施形態)
次に、本発明と同様のキャパシタ配置を逐次比較型A/D変換器に適用した第6の実施形態について図11および図12を参照しながら説明する。
図12は、逐次比較型A/D変換器の電気的構成を示している。このA/D変換器23は、5ビットのキャパシタアレイ24と4ビットの抵抗ラダーD/A変換器25とを備え、全体として9ビットの分解能を有している。図示しないが、抵抗ラダーD/A変換器25は、基準電圧Vref (例えば5V)を16段階に分圧するための抵抗と、各分圧電圧を出力するためのスイッチとから構成されている。
【0070】
キャパシタアレイ24は、C、C、2C、4C、8C、16Cのように2のべき乗となる容量値に重み付けされたキャパシタC0、C1、C2、C3、C4、C5から構成されている。図12において、各キャパシタC2〜C5は、それぞれ一つの記号により表されているが、実際には容量値Cを持つ単位キャパシタが並列接続されて構成されている。そして、本実施形態ではキャパシタC0、C1を含め、その単位キャパシタが容量値C/2を有する2つの分割キャパシタから構成されている。
【0071】
図11は、キャパシタアレイ24の分割キャパシタの配置の一例を示している。キャパシタC0、C1、C2、C3、C4、C5は、それぞれ2個、2個、4個、8個、16個、32個の分割キャパシタから構成されており、各キャパシタC0〜C5ごとに当該キャパシタを構成する分割キャパシタがキャパシタアレイ24の中心位置CPに対して共通中心形配置(コモンセントロイド配置)とされている。本実施形態では、中心位置CPに近い位置から外側に向かって順にキャパシタC0、C1、C2、C3、C4、C5を配置しているが、共通中心形配置である限りキャパシタC0〜C5の配置順は問わない。
【0072】
図12において、キャパシタC0〜C5の下部電極(共通側電極)はコモンライン26に接続されている。キャパシタC1〜C5の上部電極(非共通側電極)は、それぞれスイッチS1〜S5を介して、被変換信号が入力される信号入力端子27、基準電圧Vref が入力される基準電圧端子28またはグランド端子GNDに選択的に接続されるようになっている。また、キャパシタC0の上部電極は、信号入力端子27または抵抗ラダーD/A変換器25の出力端子に選択的に接続されるようになっている。
【0073】
コンパレータ29は、上記コモンライン26の電圧と基準電圧VM(=Vref /2)とを比較するもので、入力端子間にはスイッチSCが接続されている。コンパレータ29の出力端子には、9ビットの逐次比較レジスタ30が接続され、制御回路31はその逐次比較レジスタ30の値に応じてスイッチS0〜S5および抵抗ラダー内に設けられたスイッチを切り替えるようになっている。以上の構成にあって、抵抗ラダーD/A変換器25、スイッチS0〜S5、SCおよびキャパシタC0〜C5によりD/A変換器が構成されている。
【0074】
A/D変換器23は、周知のようにコンパレータ29の出力論理に応じて逐次比較レジスタ30の値(SAR値)をMSBから順次決定していくもので、A/D変換コードnは、キャパシタC0〜C5相互の電荷再分配を利用して決定される。従って、上述した各実施形態と同様に、キャパシタC0〜C5相互間の相対的な容量値のずれを低減することが重要である。
【0075】
この点について、本実施形態ではキャパシタC0〜C5がそれぞれ分割キャパシタから構成され、各キャパシタC0〜C5ごとに分割キャパシタがキャパシタアレイ24の中心位置CPに対して共通中心形配置とされているので、各キャパシタC0〜C5はあたかもキャパシタアレイ24の中心位置CPに形成されているのと等価となる。その結果、チップ面内においてキャパシタの上下電極間膜厚に一定の勾配が存在する場合に、その勾配に起因する容量値の相対的なずれを理論上0にすることができ、電荷再分配時に生じる誤差ひいてはA/D変換誤差を低減することができる。
【0076】
(その他の実施形態)
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
上述したキャパシタ配置を持つD/A変換器は、巡回型A/D変換器の他、パイプライン型A/D変換器、直並列型A/D変換器などにも適用できる。
【0077】
各実施形態において、列状に配置された分割キャパシタの両端外側または分割キャパシタ全体の周囲にダミーキャパシタを設けると、分割キャパシタの連続性が確保され、端部または辺部に配置された分割キャパシタに容量誤差が生じにくくなる。
【0078】
単位キャパシタを2個の分割キャパシタまたは4個の分割キャパシタから構成する他、8個、16個、…など一般に2のべき乗個の分割キャパシタから構成するようにしても良い。また、分割キャパシタを直線状に配置する場合、3列、4列、…に配置しても良い。さらに、複数の列状に配置する場合(例えば上述した第3、第4の実施形態の場合)、共通中心形配置ではなくミラー反転配置としても良い。
【0079】
第1ないし第5の各実施形態では、キャパシタCFを構成する分割キャパシタCFa、CFb、CFc、CFdなどをキャパシタアレイの中央部に配置したが、必ずしも中央部に配置する必要はない。ただし、キャパシタCFは変換ゲインを決定するものであり変換誤差に及ぼす影響が大きいため、実設計をする上では上下電極間膜厚の勾配以外の誤差要因が入り込むことを考え、キャパシタアレイの端部に配置するよりも中央部に配置する方が好ましい場合も考えられる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態においてキャパシタアレイのキャパシタ配置を示す図
【図2】 A/D変換器の電気的構成図
【図3】 本願発明に至る過程で検討したキャパシタアレイのキャパシタ配置を示す図
【図4】 上下電極間膜厚に一定の勾配が存在する場合のA/D変換コードに対する変換誤差を表すシミュレーション結果を示す図
【図5】 本発明の第2の実施形態を示す図1相当図
【図6】 本発明の第3の実施形態を示す図1相当図
【図7】 図2相当図
【図8】 本発明の第4の実施形態を示す図1相当図
【図9】 本発明の第5の実施形態を示す図1相当図
【図10】 図2相当図
【図11】 本発明に関連する第6の実施形態を示す図1相当図
【図12】 図2相当図
【図13】 従来技術を示す図1相当図
【図14】 図2相当図
【符号の説明】
6、26はコモンライン、11、18、21、23はA/D変換器、16、17、19、20、22、24はキャパシタアレイ、C0〜C31、CF0、CF1はキャパシタ(単位キャパシタ)、Cia、Cib、Cic、Cid(i=0、1、…、30、31)、CFa、CFb、CFc、CFd、CFe、CFf、CFg、CFhはキャパシタ(分割キャパシタ)である。
Claims (6)
- 変換コードに応じて電荷を分配し合う複数の単位キャパシタからなるキャパシタアレイを備えたD/A変換器において、
前記キャパシタアレイは、共通側電極がコモンラインに接続され非共通側電極の接続状態が変換コードに応じて切り替えられる単位キャパシタと、前記コモンラインと変換出力端子との間に介在し変換ゲインを決定する単位キャパシタとから構成されており、
前記各単位キャパシタは、互いに等しいレイアウト形状を有し且つ並列接続された2のべき乗個の分割キャパシタから構成されており、
これら分割キャパシタが直線状に配置されているとともに、各単位キャパシタごとに当該単位キャパシタを構成する各分割キャパシタが前記キャパシタアレイの中央位置に対してミラー反転配置とされていることを特徴とするD/A変換器。 - 変換コードに応じて電荷を分配し合う複数の単位キャパシタからなるキャパシタアレイを備えたD/A変換器において、
前記キャパシタアレイは、共通側電極がコモンラインに接続され非共通側電極の接続状態が変換コードに応じて切り替えられる単位キャパシタと、前記コモンラインと変換出力端子との間に介在し変換ゲインを決定する単位キャパシタとから構成されており、
前記各単位キャパシタは、互いに等しいレイアウト形状を有し且つ並列接続された2のべき乗個の分割キャパシタから構成され、
これら分割キャパシタが複数列に配置されているとともに、各単位キャパシタごとに当該単位キャパシタを構成する各分割キャパシタが前記キャパシタアレイの中心位置に対して共通中心形配置(コモンセントロイド配置)とされていることを特徴とするD/A変換器。 - 前記分割キャパシタは、その共通側電極が接続される1本のコモンラインの両側に沿って2列に配置されていることを特徴とする請求項1または2記載のD/A変換器。
- 列状に配置された一群の分割キャパシタの両端にダミーキャパシタが配置されていることを特徴とする請求項1ないし3の何れかに記載のD/A変換器。
- 前記キャパシタアレイは、2のべき乗個の単位キャパシタが並列接続された重み付けがなされていることを特徴とする請求項1ないし4の何れかに記載のD/A変換器。
- 請求項1ないし5の何れかに記載のD/A変換器を備えたことを特徴とするA/D変換器。
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