CN213124446U - 一种屏蔽栅功率mos器件 - Google Patents
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Abstract
本实用新型适用于MOS器件技术领域，提供了一种屏蔽栅功率MOS器件，包括：源极金属、设置在源极金属下方的层间膜、设置在层间膜下方的源区、设置在源区下方的体区、设置在体区下方的外延层、设置在外延层下方的硅片、设置在硅片下方的漏极金属以及刻蚀形成的沟槽；沟槽依次穿过源区和体区，设置在外延层的内部；沟槽内部以及淀积不掺杂多晶硅并刻蚀形成屏蔽栅和淀积重掺杂多晶硅形成栅极；栅极分间隔为两部分；沟槽底部外侧设置有底部离子注入区，底部离子注入区与源极电连接。本实用新型由于栅极被分为两个部分降低MOS器件的栅源电容和密勒电容。且栅极与屏蔽栅之间不设置层间氧化层从而避免了栅氧化层的可靠性问题。
Description
技术领域
本实用新型属于MOS器件技术领域，尤其涉及一种屏蔽栅功率MOS器件。
背景技术
在半导体功率器件领域中，现有的比较先进的带有屏蔽栅结构的功率MOSFET(MOS晶体管)，与传统不带屏蔽栅结构的沟槽MOSFET相比，会带来栅漏电容的大幅度减少和击穿电压的大幅度增加，从使器件具有更低的功耗和开关速度。带有屏蔽栅结构的沟槽MOSFET具有的优良性能使其在应用中具有很大优势。
现有的屏蔽栅功率MOS通过在传统MOS的结构基础上，在槽栅下增加一次多晶淀积和刻蚀形成屏蔽栅极，该屏蔽栅一般与源极电位相连，屏蔽了栅极与相对的漏极之间的电容，即密勒电容。采用屏蔽栅结构可大大降低密勒电容，提高器件的开关速度。同时利用屏蔽栅的电荷平衡作用可显著提高MOS的击穿电压，降低器件的导通电阻。在实际制造过程中，在长栅氧化层时，由于多晶硅屏蔽栅的原因，靠近屏蔽栅处的栅氧化层会长得比较薄，这会导致栅氧的漏电流增加，耐压降低，带来栅氧化层的可靠性问题。且现有的栅极结构较为简单对密勒电容和栅源电容的降低效果较差。
实用新型内容
本实用新型实施例提供一种屏蔽栅功率MOS器件，旨在解决现有技术中存在的问题。
本实用新型实施例提供一种屏蔽栅功率MOS器件，包括：
源极金属、设置在所述源极金属下方的层间膜、设置在层间膜下方的源区、设置在所述源区下方的体区、设置在所述体区下方的外延层、设置在所述外延层下方的硅片、设置在所述硅片下方的漏极金属以及刻蚀形成的沟槽；
所述沟槽依次穿过所述源区和所述体区，设置在所述外延层的内部；
所述沟槽内部以及淀积不掺杂多晶硅并刻蚀形成屏蔽栅和淀积重掺杂多晶硅形成栅极；
所述栅极分间隔为两部分；
所述沟槽底部外侧设置有底部离子注入区，所述底部离子注入区与源极电连接。
更进一步地，所述栅极与所述屏蔽栅之间无层间氧化层。
更进一步地，还包括设置在中部的接触金属，所述源极金属通过所述接触金属穿过所述层间膜和所述源区与所述体区连接。
更进一步地，所述沟槽的数量为两个，且分别间隔设置在所述接触金属两侧，两个沟槽的设置相同。
更进一步地，每个沟槽内避以及部分源区上方设置有接触注入区，所述底部离子注入区通过所述接触注入区与所述源区电连接。
本实用新型所达到的有益效果：通过底部离子注入区与外延层里的载流子相互耗尽，底部离子注入区与源区电连接使得截止时载流子耗尽进一步增加并栅漏之间得到进一步屏蔽，因而使其在带屏蔽栅结构的基础上对栅漏电容进一步降低，同时又进一步增加了源漏击穿电压。同时由于栅极被分为两个部分进一步降低MOS器件的栅源电容和密勒电容。且栅极与屏蔽栅之间不设置层间氧化层从而避免了栅氧化层的可靠性问题。
附图说明
图1是本实用新型实施例提供的一种屏蔽栅功率MOS器件的结构示意图。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
本实用新型实施例通过底部离子注入区与外延层里的载流子相互耗尽，底部离子注入区与源区电连接使得截止时载流子耗尽进一步增加并栅漏之间得到进一步屏蔽，因而使其在带屏蔽栅结构的基础上对栅漏电容进一步降低，同时又进一步增加了源漏击穿电压。同时由于栅极被分为两个部分进一步降低MOS器件的栅源电容和密勒电容。且栅极与屏蔽栅之间不设置层间氧化层从而避免了栅氧化层的可靠性问题。
如图1所示，图1是本实用新型实施例提供的一种屏蔽栅功率MOS器件的结构示意图。
该屏蔽栅功率MOS器件包括源极金属、设置在所述源极金属下方的层间膜、设置在层间膜下方的源区、设置在所述源区下方的体区、设置在所述体区下方的外延层、设置在所述外延层下方的硅片、设置在所述硅片下方的漏极金属以及刻蚀形成的沟槽。所述沟槽依次穿过所述源区和所述体区，设置在所述外延层的内部。所述沟槽内部以及淀积不掺杂多晶硅并刻蚀形成屏蔽栅(屏蔽电极)和淀积重掺杂多晶硅形成栅极(开关电极)。所述栅极(开关电极)分间隔为两部分。所述沟槽底部外侧设置有底部离子注入区，所述底部离子注入区与源极电连接。
其中，上述底部离子注入区的掺杂类型与体区相同，掺杂浓度比外延层高，底部离子注入区位于外延层内。上述底部离子注入区为中等浓度的杂质扩散区。底部离子注入区的导电类型与体区的导电类型相同。
上述栅极(开关电极)分间隔为两部分，进一步降低MOS器件的栅源电容和密勒电容。
在本实用新型一实施方式中，所述栅极(开关电极)与所述屏蔽栅(屏蔽电极)之间无层间氧化层。这样当靠近屏蔽栅(屏蔽电极)处的栅氧化层会长得比较薄时，不会导致栅氧的漏电流增加，耐压降低，所带来栅氧化层的可靠性问题，从而可以避免了由此带来的栅氧可靠性问题，同时简化了屏蔽栅(屏蔽电极)结构制造的流程。
在本实用新型一实施方式中，该屏蔽栅功率MOS器件还包括设置在中部的接触金属，所述源极金属通过所述接触金属穿过所述层间膜和所述源区与所述体区连接。这样可以使得源极金属能够分别与层间膜、源区以及体区连接。
在本实用新型一实施方式中，所述沟槽的数量为两个，且分别间隔设置在所述接触金属两侧，两个沟槽的设置相同。这样可以双倍提高MOS器件的屏蔽栅(屏蔽电极)功能，进一步提高MOS器件的性能。
在本实用新型一实施方式中，每个沟槽内避以及部分源区上方设置有接触注入区，所述底部离子注入区通过所述接触注入区与所述源区电连接。接触注入区为高浓度沟槽浅表杂质扩散区，用于于后续工艺中通过接触孔工艺将底部离子注入区和源区进行电连接。
在本实用新型实施例中，通过底部离子注入区与外延层里的载流子相互耗尽，底部离子注入区与源区电连接使得截止时载流子耗尽进一步增加并栅漏之间得到进一步屏蔽，因而使其在带屏蔽栅(屏蔽电极)结构的基础上对栅漏电容进一步降低，同时又进一步增加了源漏击穿电压。同时由于栅极(开关电极)被分为两个部分进一步降低MOS器件的栅源电容和密勒电容。且栅极(开关电极)与屏蔽栅(屏蔽电极)之间不设置层间氧化层从而避免了栅氧化层的可靠性问题。
以上仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
Claims (5)
1.一种屏蔽栅功率MOS器件，其特征在于，包括：源极金属、设置在所述源极金属下方的层间膜、设置在层间膜下方的源区、设置在所述源区下方的体区、设置在所述体区下方的外延层、设置在所述外延层下方的硅片、设置在所述硅片下方的漏极金属以及刻蚀形成的沟槽；
所述沟槽依次穿过所述源区和所述体区，设置在所述外延层的内部；
所述沟槽内部以及淀积不掺杂多晶硅并刻蚀形成屏蔽栅和淀积重掺杂多晶硅形成栅极；
所述栅极分间隔为两部分；
所述沟槽底部外侧设置有底部离子注入区，所述底部离子注入区与源极电连接。
2.如权利要求1所述的屏蔽栅功率MOS器件，其特征在于，所述栅极与所述屏蔽栅之间无层间氧化层。
3.如权利要求1所述的屏蔽栅功率MOS器件，其特征在于，还包括设置在中部的接触金属，所述源极金属通过所述接触金属穿过所述层间膜和所述源区与所述体区连接。
4.如权利要求3所述的屏蔽栅功率MOS器件，其特征在于，所述沟槽的数量为两个，且分别间隔设置在所述接触金属两侧，两个沟槽的设置相同。
5.如权利要求4所述的屏蔽栅功率MOS器件，其特征在于，每个沟槽内避以及部分源区上方设置有接触注入区，所述底部离子注入区通过所述接触注入区与所述源区电连接。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115863398A (zh) * | 2023-02-06 | 2023-03-28 | 苏州锴威特半导体股份有限公司 | 一种碳化硅mosfet及其制造方法 |
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2020
- 2020-11-09 CN CN202022565876.4U patent/CN213124446U/zh not_active Expired - Fee Related
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