CN107112280A - 半导体集成电路装置 - Google Patents

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Abstract

提供一种半导体集成电路装置的、能够在不导致电路面积增加的情况下充分地确保对I/O单元的电源供给能力和ESD保护能力的结构。在I/O单元列(10A、10B)，用于供给电源电位或者接地电位的I/O单元(11A、11B)通过电源共用配线(31)相互连接。I/O单元(11A、11B)配置于在I/O单元(10)所排列的第一方向上具有重叠区的位置上，电源共用配线(31)沿着垂直于第一方向的第二方向延伸，并且与位于在第一方向上与其最近的位置上的第一垫片(21a、21b)连接。

Description

半导体集成电路装置
技术领域
本公开涉及一种形成有核心区域和I/O区域的半导体集成电路装置。
背景技术
近年来，半导体集成电路向大规模化发展，其输入输出信号数增多。因此，如果在核心区域的周围排列配置单重输入输出单元(I/O单元)，则存在如下问题：半导体集成电路的面积由I/O单元限定，从而有时构成半导体集成电路的装置、即半导体集成电路装置的面积增大。
在专利文献1中，公开了在周围配置了多重I/O单元的半导体集成电路的结构。通过该结构，避免半导体集成电路的面积由I/O单元限定。
专利文献1：日本公开专利公报特开2000-21987号公报
发明内容
-发明要解决的技术问题-
在如专利文献1所公开的配置了多重I/O单元的结构下，在每个I/O单元列中设置有环状电源配线，且从外部连接垫片向该电源配线供电。因此，需要对每个I/O单元列都要保证充分的电源供给能力和ESD(Electrostatic discharge，静电释放)保护能力。这可通过在各个I/O单元列中增加电源供给用I/O单元来应对，然而在该情况下，会引起半导体集成电路的面积进一步增加这样的问题。
本公开的目的在于提供一种半导体集成电路装置中在不导致半导体集成电路的面积增加的情况下能够充分地确保对I/O单元的电源供给能力和ESD保护能力的结构。
-用以解决技术问题的技术方案-
本公开的一方面涉及一种半导体集成电路装置，其具备：两列以上的I/O单元列，两列以上的所述I/O单元列分别具备沿第一方向排列的多个I/O单元；多个外部连接垫片；以及电源共用配线，所述电源共用配线将分别包括在两列以上的所述I/O单元列中的第一I/O单元相互连接，所述第一I/O单元是用于供给电源电位的I/O单元或者用于供给接地电位的I/O单元，通过所述电源共用配线相互连接的所述第一I/O单元配置于在所述第一方向上具有重叠区的位置上，所述电源共用配线是沿着垂直于所述第一方向的第二方向延伸的配线，并且，所述电源共用配线连接在多个所述外部连接垫片中的位于在所述第一方向上与该电源共用配线最近的位置上的第一垫片上。
根据该方面，半导体集成电路装置具备两列以上的I/O单元列，在各个I/O单元列中，用于供给电源电位或者接地电位的第一I/O单元通过电源共用配线相互连接。通过电源共用配线相互连接的各个第一I/O单元配置于在I/O单元所排列的第一方向上彼此具有重叠区的位置上，电源共用配线沿着垂直于第一方向的第二方向延伸，并且，电源共用配线与第一垫片连接，该第一垫片位于在第一方向上与该电源共用配线最近的位置上。由此，I/O单元列能够分别从其它I/O单元列接收电源供给或利用其它I/O单元列的ESD保护功能。因此，对于各个I/O单元列而言，在不增加电路的情况下能够加强电源供给能力、ESD保护能力。此外，能够抑制用于电源共用配线的必要配线资源的增加，并且能够将电源共用配线的配线电阻抑制得较小。
在本公开的另一方面涉及一种半导体集成电路装置，其具备：包括沿第一方向排列的多个I/O单元的第一I/O单元列和第二I/O单元列；以及配置在所述第一I/O单元列与所述第二I/O单元列之间的内部逻辑电路，在该半导体集成电路装置中，所述第一I/O单元列位于比所述内部逻辑电路更靠内侧的位置上，所述第二I/O单元列位于比所述内部逻辑电路更靠外侧的位置上，所述第一I/O单元列和所述第二I/O单元列中的I/O单元包括在垂直于所述第一方向的第二方向上被分成的高电源电压区域和低电源电压区域，并且，所述第一I/O单元列和所述第二I/O单元列被配置成所述低电源电压区域位于所述内部逻辑电路侧，所述第一I/O单元列包括至少一个第一I/O单元，所述第一I/O单元是用于将信号输入输出的I/O单元，所述第一I/O单元在所述低电源电压区域具有信号端子，所述第一I/O单元所具有的所述信号端子通过信号配线与所述内部逻辑电路连接。
根据该方面，内部逻辑电路配置在第一I/O单元列与第二I/O单元列之间，第一I/O单元列位于比内部逻辑电路更靠内侧的位置上，第二I/O单元列位于比内部逻辑电路更靠外侧的位置上。第一I/O单元列及第二I/O单元列中的I/O单元在与单元所排列的第一方向垂直的第二方向上被划分为高电源电压区域和低电源电压区域，并且，第一I/O单元列及第二I/O单元列被配置成：低电源电压区域位于内部逻辑电路侧。由此，能够缩短将位于半导体集成电路装置的内侧的第一I/O单元列与内部逻辑电路连接的信号配线的长度。由此，能够实现信号传输的高速化、低功耗化。
-发明的效果-
根据本公开所涉及的半导体集成电路装置，能够在不导致半导体集成电路的面积增加的情况下，充分地确保对I/O单元列的电源供给能力和ESD保护能力。
附图说明
图1是示意性地表示实施方式所涉及的半导体集成电路装置的整体结构的俯视图。
图2是表示第一实施方式所涉及的半导体集成电路装置的I/O区域的结构示例的图。
图3是表示第二实施方式所涉及的半导体集成电路装置的I/O区域的结构示例的图。
具体实施方式
下面，根据附图对实施方式进行说明。
(第一实施方式)
图1是示意性地表示实施方式所涉及的半导体集成电路装置的整体结构的俯视图。图1所示的半导体集成电路装置1具备：形成有内部核心(core)电路的核心区域2；以及设置在核心区域2的周围且形成有接口电路(I/O电路)的I/O区域3。在I/O区域3，以环状地包围半导体集成电路装置1的周边部的方式设置有两列I/O单元列，即I/O单元列10A、10B。虽然在图1中简化图示，然而在I/O单元列10A、10B中分别排列有构成接口电路的多个I/O单元10。此外，虽然在图1中省略图示，然而在半导体集成电路装置1配置有多个外部连接垫片。
图2是表示本实施方式所涉及的半导体集成电路装置1的I/O区域3的结构示例的图，其相当于图1的部分X的放大图。需要说明的是，在图2中，省略图示了I/O单元的内部结构、信号配线等。在图2中，两列I/O单元列10A、10B分别具备在相当于第一方向的附图中横向(沿半导体集成电路装置1的外边延伸的方向)上排列的多个I/O单元10。而且，在I/O单元列10A、10B的上层配置有多个外部连接垫片20。需要说明的是，本实施方式所涉及的半导体集成电路装置被施加两种电源电位，外部连接垫片20包括：接收第一电源电位VDD1的垫片21a、21b；接收第二电源电位VDD2的垫片22；以及接收接地电位VSS的垫片23。VDD1例如是3.3V，VDD2例如是1.8V。各个外部连接垫片20与半导体集成电路装置1的外部连接。
I/O单元列10A包括VDD1供给用I/O单元11A、VDD2供给用I/O单元12A以及VSS供给用I/O单元13A。同样，I/O单元列10B包括VDD1供给用I/O单元11B、VDD2供给用I/O单元12B以及VSS供给用I/O单元13B。上述的用于供给电源电位、接地电位的I/O单元11A、11B、12A、12B、13A、13B分别具有由MOS晶体管、二极管等构成的ESD保护电路。其它I/O单元10主要是用于信号。
在附图中横向上，VDD1供给用I/O单元11A、11B(在图2中标注了同一种斜线)的尺寸相等，且配置在相同的位置上。同样，在附图中横向上，VDD2供给用I/O单元12A、12B(在图2中标注了同一种斜线)的尺寸相等，且配置在相同的位置上。此外，在附图中横向上，VSS供给用I/O单元13A、13B(图2中标注了同一种斜线)的尺寸虽然不相等，然而配置在具有重叠区的位置上。
而且，图2中的结构具备：将作为第一I/O单元的VDD1供给用I/O单元11A、11B相互连接的电源共用配线31；将作为第一I/O单元的VDD2供给用I/O单元12A、12B相互连接的电源共用配线32；以及将作为第一I/O单元的VSS供给用I/O单元13A、13B相互连接的电源共用配线33。电源共用配线31、32、33均是沿着相当于第二方向的附图中纵向延伸的配线，其中，第二方向垂直于第一方向。电源共用配线31与接收VDD1的垫片21a、21b连接，进而电源共用配线31通过未图示的配线、通孔等与I/O单元11A、11B连接。作为第一垫片的垫片21a、21b是外部连接垫片20中的、在附图中横向上与电源共用配线31最近的垫片。在图2中，电源共用配线31具有俯视时与垫片21a、21b重叠的区域。电源共用配线32与接收VDD2的垫片22连接，进而电源共用配线32通过未图示的配线、通孔等与I/O单元12A、12B连接。垫片22是外部连接垫片20中的、在附图中横向上与电源共用配线32最近的垫片。电源共用配线33与接收VSS的垫片23连接，进而电源共用配线33通过未图示的配线、通孔等与I/O单元13A、13B连接。垫片23是外部连接垫片20中的、在附图中横向上与电源共用配线33最近的垫片。在图2中，各个外部连接垫片20和电源共用配线31、32、33形成在同一配线层上，然而它们也可以形成在不同配线层上。在该情况下，各个外部连接垫片20和电源共用配线31、32、33通过配线、通孔等连接。
根据图2的结构，在两列I/O单元列10A、10B，VDD1供给用I/O单元11A、11B通过电源共用配线31相互连接，VDD2供给用I/O单元12A、12B通过电源共用配线32相互连接，VSS供给用I/O单元13A、13B通过电源共用配线33相互连接。因此，能够实现I/O单元列10A、10B分别从另一列接收电源供给或者利用另一列的ESD保护功能。由此，对于各个I/O单元列10A、10B而言，在不增加I/O单元的情况下，即不会使半导体集成电路的面积增加的情况下，加强电源供给能力、ESD保护能力。
此外，VDD1供给用I/O单元11A、11B在附图中横向上的位置是对齐的，并且VDD2供给用I/O单元12A、12B在附图中横向上的位置是对齐的。此外，VSS供给用I/O单元13A、13B布置于在附图中横向上具有重叠区的位置上。因此，能够配置沿着附图中纵向延伸的配线作为电源共用配线31、32、33。进而，电源共用配线31、32、33分别连接于在附图中横向上最近的垫片21a和21b、22、23。由此，能够抑制用于电源共用配线的必要配线资源的增加，并且能够将电源共用配线的配线电阻抑制得较小。需要说明的是，要得到该效果，并不需要相互连接的I/O单元的位置在附图中横向上非要一致，只要以在附图中横向上具有重叠区的方式排列即可。
此外，在一个垫片22上连接有用于供给VDD2的两个I/O单元12A、12B，此外，在一个垫片23上连接有用于供给VSS的两个I/O单元13A、13B。由此，能够减少用于供给电源的垫片数量。另一方面，如用于供给VDD1的I/O单元11A、11B那样，也可以连接有多个垫片21a、21b。通过增加所连接的垫片的数量，能够实现封装(package)的电感、阻抗减小。需要说明的是，如果与电源共用配线连接的垫片的数量少于利用该电源共用配线相互连接的I/O单元的数量，则能够得到减少垫片数量的效果。
此外，也可以为：如将VDD1供给用I/O单元11A、11B连接的电源共用配线31那样，在俯视时，具有与垫片21a、21b重叠的区域。由此，能够进一步抑制配线资源的增加。
此外，在图2的结构下，在被供给两种电源电位VDD1、VDD2和接地电位VSS的半导体集成电路装置中，对于VDD1、VDD2、VSS分别应用了本实施方式的结构，然而并不限于此。例如，也可以只对电源电位VDD1应用本实施方式的结构。或者也可以为：在被供给一种电源电位和一种接地电位的半导体集成电路装置中，对电源电位和接地电位中的一者或双方应用本实施方式的结构。
此外，在图2的结构下，配置有两列I/O单元列10A、10B，然而并不限于此。例如，可以对三列以上的I/O单元列应用本实施方式的结构，也可以为：在三列以上的I/O单元列中，不是对所有单元列应用本实施方式的结构，而是对三列以上的I/O单元列中的两列以上的一部分I/O单元列应用本实施方式的结构。
此外，I/O单元列10A、10B被设置成环状地包围半导体集成电路装置1的周边部，然而并不限于此，例如也可以设置在半导体集成电路装置1的周边部的一部分上。此外，本实施方式的结构并不需要应用于I/O单元列10A、10B的所有范围内，只要应用于其一部分范围内即可。
(第二实施方式)
图3是表示第二实施方式所涉及的半导体集成电路装置的I/O区域3的结构示例的图，其相当于图1的部分X的放大图。需要说明的是，在图3中省略图示了I/O单元的内部结构、实施方式的要点以外的信号配线和信号端子等。在图3中，设置有两列I/O单元列亦即I/O单元列15A、15B，以此来代替图1的两列I/O单元列亦即I/O单元列10A、10B。I/O单元列15A、15B分别具备在相当于第一方向的附图中横向上排列的多个I/O单元15。而且，在I/O单元列15A与I/O单元列15B之间配置有内部逻辑电路40。该内部逻辑电路40是应包括在核心区域2的内部逻辑电路的一部分被配置在I/O单元列15A、15B之间的区域来构成的。在图3的半导体集成电路装置中，作为第一I/O单元列的I/O单元列15B位于比内部逻辑电路40更靠内侧的位置上，作为第二I/O单元列的I/O单元列15A位于比内部逻辑电路40更靠外侧的位置上。需要说明的是，在半导体集成电路装置上配置有外部连接垫片，然而在图3中省略图示。
I/O单元列15A包括电源电位VDD供给用I/O单元16A和接地电位VSS供给用I/O单元17A，I/O单元列15B包括VDD供给用I/O单元16B和VSS供给用I/O单元17B。上述的用于供给电源电位、接地电位的I/O单元16A、16B、17A、17B分别具有由MOS晶体管、二极管等构成的ESD保护电路。其它I/O单元15主要用于信号，例如，I/O单元列15A包括信号用I/O单元18a，I/O单元列15B包括信号用I/O单元18b、18c。信号用I/O单元18a、18b、18c分别具有信号端子41a、41b、41c，信号端子41a、41b、41c分别通过信号配线43、44、45连接至内部逻辑电路40。
在附图中横向上，VDD供给用I/O单元16A、16B(在图3中标注了同一种斜线)的尺寸相等，且配置在相同的位置上。同样，在附图中横向上，VSS供给用I/O单元17A、17B(在图3中标注了同一种斜线)的尺寸相等，且配置在相同的位置上。而且，在图3中的结构具备：将VDD供给用I/O单元16A、16B相互连接的电源供给配线35；以及将VSS供给用I/O单元17A、17B相互连接的电源供给配线36。电源供给配线35、36均是沿着相当于第二方向的附图中纵向延伸的配线，电源供给配线35、36还通过未图示的配线、通孔等与相对应的I/O单元连接，其中，第二方向垂直于第一方向。
图3中的结构还具有如下所述的特征。I/O单元通常具有高电源电压区域和低电源电压区域，其中，高电源电压区域包括用于向ESD电路、半导体集成电路装置外部输出信号的输出缓冲器等，低电源电压区域包括用于向半导体集成电路装置内部输入信号以及从半导体集成电路装置内部输出信号的电路部等。而且，图3中的各个I/O单元在附图中纵向上分为高电源电压区域(在图3中用“H”表示的部分)和低电源电压区域(在图3中用“L”表示的部分)。信号用I/O单元18a、18b、18c的连接至内部逻辑电路40的信号端子41a、41b、41c设置在低电源电压区域。这里，通常情况下，I/O单元被配置为：主要用于与外部之间的输入输出的高电源电压区域位于半导体集成电路装置外侧、主要用于与内部核心区域之间的输入输出的低电源电压区域位于半导体集成电路装置内侧。相对于此，在图3的结构下，I/O单元列15B被配置成：高电源电压区域位于半导体集成电路装置内侧、低电源电压区域位于半导体集成电路装置外侧。即，I/O单元列15A、15B均被配置为：低电源电压区域位于内部逻辑电路40侧。
根据图3的结构，在两列I/O单元列15A、15B，VDD供给用I/O单元16A、16B通过电源共用配线35相互连接，VSS供给用I/O单元17A、17B通过电源共用配线36相互连接。因此，能够实现I/O单元列15A、15B分别从另一列接收电源供给或者利用另一列的ESD保护功能。由此，对于各个I/O单元列15A、15B而言，在不增加I/O单元的情况下，即不会使半导体集成电路的面积增加的情况下，加强电源供给能力、ESD保护能力。
此外，VDD供给用I/O单元16A、16B在附图中横向上的位置是对齐的，并且，VSS供给用I/O单元17A、17B在附图中横向上的位置是对齐的。因此，能够配置沿着附图中纵向延伸的配线作为电源共用配线35、36。由此，能够抑制用于电源共用配线的必要配线资源的增加，并且能够将配线电阻抑制得较小。需要说明的是，要得到该效果，并不需要相互连接的I/O单元的位置在附图中横向上非要一致，只要以在附图中横向上具有重叠区的方式排列即可。
进而，I/O单元列15A、15B被配置成：各个I/O单元15的低电源电压区域位于内部逻辑电路40侧。由此，在位于半导体集成电路装置内侧的I/O单元列15B，能够缩短信号配线44、45的长度，其中，信号配线44连接作为第一I/O单元的信号用I/O单元18b与内部逻辑电路40，信号配线45连接作为第一I/O单元的信号用I/O单元18c与内部逻辑电路40。由此，能够实现信号传输的高速化、低功耗化。此外，对于I/O单元列15A而言，也能够缩短将作为第二I/O单元的信号用I/O单元18a与内部逻辑电路40连接的信号配线43的长度。
需要说明的是，在本实施方式的结构下，将I/O单元列15B与内部逻辑电路40连接的信号配线至少有一根即可。此外，将I/O单元列15A与内部逻辑电路40连接的信号配线也可以没有。
-产业实用性-
根据本公开，对于半导体集成电路装置而言，能够在不导致半导体集成电路的面积增加的情况下充分地确保对I/O单元列的电源供给能力和ESD保护能力，因此，例如对于在输入输出信号数多的大规模LSI的小型化方面非常有用。
-符号说明-
1 半导体集成电路装置
10 I/O单元
10A、10B I/O单元列
11A、11B VDD1供给用I/O单元(第一I/O单元)
12A、12B VDD2供给用I/O单元(第一I/O单元)
13A、13B VSS供给用I/O单元(第一I/O单元)
15 I/O单元
15A I/O单元列(第二I/O单元列)
15B I/O单元列(第一I/O单元列)
16A、16B VDD供给用I/O单元
17A、17B VSS供给用I/O单元
18a 信号用I/O单元(第二I/O单元)
18b、18c 信号用I/O单元(第一I/O单元)
20 外部连接垫片
21a、21b VDD1供给用垫片(第一垫片)
22 VDD2供给用垫片(第一垫片)
23 VSS供给用垫片(第一垫片)
31、32、33、35、36 电源共用配线
40 内部逻辑电路
41a、41b、41c 信号端子
43、44、45 信号配线

Claims (7)

1.一种半导体集成电路装置，其特征在于，具备：
两列以上的I/O单元列，两列以上的所述I/O单元列分别具备沿第一方向排列的多个I/O单元；
多个外部连接垫片；以及
电源共用配线，所述电源共用配线将分别包括在两列以上的所述I/O单元列中的第一I/O单元相互连接，所述第一I/O单元是用于供给电源电位的I/O单元或者用于供给接地电位的I/O单元，
通过所述电源共用配线相互连接的所述第一I/O单元配置于在所述第一方向上具有重叠区的位置上，
所述电源共用配线是沿着垂直于所述第一方向的第二方向延伸的配线，并且，所述电源共用配线连接在多个所述外部连接垫片中的位于在所述第一方向上与该电源共用配线最近的位置上的第一垫片上。
2.根据权利要求1所述的半导体集成电路装置，其特征在于，
所述第一I/O单元在所述第一方向上的尺寸相等，并且在所述第一方向上配置在相同的位置上。
3.根据权利要求1所述的半导体集成电路装置，其特征在于，
两列以上的所述I/O单元列中的至少一列环状地配置在该半导体集成电路装置的整个周边部。
4.根据权利要求1所述的半导体集成电路装置，其特征在于，
所述电源共用配线与多个所述外部连接垫片中的包括所述第一垫片在内的两个以上的垫片连接。
5.根据权利要求1所述的半导体集成电路装置，其特征在于，
所述电源共用配线在俯视时具有与所述第一垫片重叠的区域。
6.一种半导体集成电路装置，其具备：包括沿第一方向排列的多个I/O单元的第一I/O单元列以及第二I/O单元列，所述半导体集成电路装置的特征在于，
所述半导体集成电路装置具备内部逻辑电路，所述内部逻辑电路配置在所述第一I/O单元列与所述第二I/O单元列之间，
在该半导体集成电路装置中，所述第一I/O单元列位于比所述内部逻辑电路更靠内侧的位置上，所述第二I/O单元列位于比所述内部逻辑电路更靠外侧的位置上，
所述第一I/O单元列和所述第二I/O单元列中的I/O单元包括在垂直于所述第一方向的第二方向上被分成的高电源电压区域和低电源电压区域，并且，所述第一I/O单元列和所述第二I/O单元列被配置成：所述低电源电压区域位于所述内部逻辑电路侧，
所述第一I/O单元列包括至少一个第一I/O单元，所述第一I/O单元是用于将信号输入输出的I/O单元，所述第一I/O单元在所述低电源电压区域具有信号端子，
所述第一I/O单元所具有的所述信号端子通过信号配线与所述内部逻辑电路连接。
7.根据权利要求6所述的半导体集成电路装置，其特征在于，
所述第二I/O单元列包括至少一个第二I/O单元，所述第二I/O单元是用于将信号输入输出的I/O单元，所述第二I/O单元在所述低电源电压区域具有信号端子，
所述第二I/O单元所具有的所述信号端子通过信号配线与所述内部逻辑电路连接。
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