JP2739979B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ダイナミック型半導体記憶装置（DRAM）に
係り、特に高密度DRAMでのビット線センスアンプ部の改
良に関する。
係り、特に高密度DRAMでのビット線センスアンプ部の改
良に関する。
（従来の技術） １トランジスタ/1キャパシタのメモリセル構造を持つ
DRAMは近年著しく大容量化が進んでいる。DRAMの大容量
化に伴い、メモリセル寸法の縮小や記憶データを読み出
すビット線対の線幅，線間隔の微細化が顕著である。
DRAMは近年著しく大容量化が進んでいる。DRAMの大容量
化に伴い、メモリセル寸法の縮小や記憶データを読み出
すビット線対の線幅，線間隔の微細化が顕著である。
従来のDRAMの代表的なコア回路構成を第12図に示す。
メモリセルアレイ１は、複数のビット線対BL,▲▼
とこれらと交差する複数本のワード線WL、およびこれら
の交点位置に配置された複数のメモリセル２により構成
される。このメモリセルアレイ１に対して、各ビット線
対BL,▲▼を介してメモリセル２とデータのやりと
りを行うビット線センスアンプとして、PSA0,PSA1，…
で示されるPMOSセンスアンプ列５と、NSA0,NSA1，…で
示されるNMOSセンスアンプ列４が配置される。PMOSセン
スアンプは、２個のｐチャネルMOSトランジスタを用い
て構成されたフリップフロップであり、NMOSセンスアン
プは２個のｎチャネルMOSトランジスタを用いて構成さ
れたフリップフロップである。ｐ型シリコン基板を用い
た場合、NMOSセンスアンプ列４はこの基板上に形成さ
れ、PMOSセンスアンプ列３は基板に形成されたｎ型ウェ
ル３に形成される。
メモリセルアレイ１は、複数のビット線対BL,▲▼
とこれらと交差する複数本のワード線WL、およびこれら
の交点位置に配置された複数のメモリセル２により構成
される。このメモリセルアレイ１に対して、各ビット線
対BL,▲▼を介してメモリセル２とデータのやりと
りを行うビット線センスアンプとして、PSA0,PSA1，…
で示されるPMOSセンスアンプ列５と、NSA0,NSA1，…で
示されるNMOSセンスアンプ列４が配置される。PMOSセン
スアンプは、２個のｐチャネルMOSトランジスタを用い
て構成されたフリップフロップであり、NMOSセンスアン
プは２個のｎチャネルMOSトランジスタを用いて構成さ
れたフリップフロップである。ｐ型シリコン基板を用い
た場合、NMOSセンスアンプ列４はこの基板上に形成さ
れ、PMOSセンスアンプ列３は基板に形成されたｎ型ウェ
ル３に形成される。
前述のように大容量DRAMでは、メモリセルサイズやビ
ット線幅，間隔がますます微細になっているが、ビット
線センスアンプに用いられるMOSトランジスタはその素
子特性や素子加工精度等に制限されて設計ルールが厳し
く、微細化が難しい。このため、第12図に示されるよう
に各ビット線対BL,▲▼に一個ずつNMOSセンスアン
プとPMOSセンスアンプを配置する構成では、設計，製造
が困難になってきている。
ット線幅，間隔がますます微細になっているが、ビット
線センスアンプに用いられるMOSトランジスタはその素
子特性や素子加工精度等に制限されて設計ルールが厳し
く、微細化が難しい。このため、第12図に示されるよう
に各ビット線対BL,▲▼に一個ずつNMOSセンスアン
プとPMOSセンスアンプを配置する構成では、設計，製造
が困難になってきている。
そこでビット線センスアンプ部の設計ルールを緩和す
るために近年用いられているのが、第13図に示す分割セ
ンスアンプ方式である。この方式では、ビット線センス
アンプをメモリセルアレイ１の両側に分割して、二つの
PMOSセンスアンプ列51,52と二つのNMOSセンスアンプ列4
1,42を配置する。メモリセルアレイ１のビット線対BL,
▲▼は隣接するものが交互にメモリセルアレイ１の
両側に引出される。この方式によれば、センスアンプは
２対のビット線に一つの割合いで配置すればよく、第12
図の場合に比べてビット線センスアンプの設計は容易に
なる。
るために近年用いられているのが、第13図に示す分割セ
ンスアンプ方式である。この方式では、ビット線センス
アンプをメモリセルアレイ１の両側に分割して、二つの
PMOSセンスアンプ列51,52と二つのNMOSセンスアンプ列4
1,42を配置する。メモリセルアレイ１のビット線対BL,
▲▼は隣接するものが交互にメモリセルアレイ１の
両側に引出される。この方式によれば、センスアンプは
２対のビット線に一つの割合いで配置すればよく、第12
図の場合に比べてビット線センスアンプの設計は容易に
なる。
しかしながらこの第13図の方式でも、次のような問題
がある。それは、PMOSセンスアンプ列をメモリセルアレ
イ１の両側に分割するためには、PMOSセンスアンプ部を
他の回路領域から分離するためそれぞれの領域にｎ型ウ
ェル31,32を形成する必要があることである。これが、
大容量DRAMにとって集積度の点で大きい問題になること
を、次に具体的に説明する。
がある。それは、PMOSセンスアンプ列をメモリセルアレ
イ１の両側に分割するためには、PMOSセンスアンプ部を
他の回路領域から分離するためそれぞれの領域にｎ型ウ
ェル31,32を形成する必要があることである。これが、
大容量DRAMにとって集積度の点で大きい問題になること
を、次に具体的に説明する。
第14図は、第13図における一つのPMOSセンスアンプ列
内の隣接する二つのセンスアンプ部の回路図であり、第
15図（ａ）（ｂ）はこれに対応するレイアウトと断面図
である。図に示すように、センスアンプを構成するMOS
トランジスタ対（Tr1,Tr2）（Tr3,Tr4）が、ビット線方
向に細長いゲート電極をもってビット線方向に２段に配
置される。MOSトランジスタ対のソースは共通にセンス
アンプ駆動信号線φＰに接続される。この駆動信号線φ
Ｐは図示しない活性化用MOSトランジスタを介して電源V
CCに接続される。第15図（ｂ）の断面図に示すようにこ
のPMOSセンスアンプ領域はｐ型シリコン基板21にｎ型ウ
ェル22を形成してこの中に形成される。MOSトランジス
タのソース，ドレインとなる拡散層が0.5μｍ程度の深
さで形成されるのに対してこのｎ型ウェル22は通常数μ
ｍの深さをもって形成される。また、CMOS特有のラッチ
アップ現象を防止する必要があることから、ｎ型ウェル
22内のp+型拡散層24からｎ型ウェル22の境界まで（距離
２）、ｐ型基板21内のn+型拡散層26からｎ型ウェル22の
境界まで（距離３）をある程度以上長くしなければなら
ず、p+型拡散層24からn+型拡散層26まで（距離１）は通
常、10μｍ近く必要とする。トランジスタのチャネル長
さ各配線の線幅，間隔がプロセス技術の向上によりサブ
ミクロンの寸法になっていることを考えると、ウェル分
離に要する寸法が如何に大きいかがわかる。
内の隣接する二つのセンスアンプ部の回路図であり、第
15図（ａ）（ｂ）はこれに対応するレイアウトと断面図
である。図に示すように、センスアンプを構成するMOS
トランジスタ対（Tr1,Tr2）（Tr3,Tr4）が、ビット線方
向に細長いゲート電極をもってビット線方向に２段に配
置される。MOSトランジスタ対のソースは共通にセンス
アンプ駆動信号線φＰに接続される。この駆動信号線φ
Ｐは図示しない活性化用MOSトランジスタを介して電源V
CCに接続される。第15図（ｂ）の断面図に示すようにこ
のPMOSセンスアンプ領域はｐ型シリコン基板21にｎ型ウ
ェル22を形成してこの中に形成される。MOSトランジス
タのソース，ドレインとなる拡散層が0.5μｍ程度の深
さで形成されるのに対してこのｎ型ウェル22は通常数μ
ｍの深さをもって形成される。また、CMOS特有のラッチ
アップ現象を防止する必要があることから、ｎ型ウェル
22内のp+型拡散層24からｎ型ウェル22の境界まで（距離
２）、ｐ型基板21内のn+型拡散層26からｎ型ウェル22の
境界まで（距離３）をある程度以上長くしなければなら
ず、p+型拡散層24からn+型拡散層26まで（距離１）は通
常、10μｍ近く必要とする。トランジスタのチャネル長
さ各配線の線幅，間隔がプロセス技術の向上によりサブ
ミクロンの寸法になっていることを考えると、ウェル分
離に要する寸法が如何に大きいかがわかる。
このように第13図の分割センスアンプ方式は、設計ル
ールが緩和される反面、PMOSセンスアンプを分割するた
めに１個のメモリセルアレイに対して２個のｎ型ウェル
が必要となり、ウェル分離に大きい面積が消費される。
特に大容量DRAMではメモリセルアレイをビット線方向に
８個或いは16個という複数ブロックに分割することが高
速動作を確保するためにも必須であり、多数に分割され
た各メモリセルアレイに対して２個ずつｎ型ウェルを設
けることは、高集積化を大きく妨げる原因になる。
ールが緩和される反面、PMOSセンスアンプを分割するた
めに１個のメモリセルアレイに対して２個のｎ型ウェル
が必要となり、ウェル分離に大きい面積が消費される。
特に大容量DRAMではメモリセルアレイをビット線方向に
８個或いは16個という複数ブロックに分割することが高
速動作を確保するためにも必須であり、多数に分割され
た各メモリセルアレイに対して２個ずつｎ型ウェルを設
けることは、高集積化を大きく妨げる原因になる。
（発明が解決しようとする課題） 以上のように従来のDRAMのコア回路構成法では、設計
ルールを緩和するようなビット線センスアンプ配置をと
るとウェル領域の数が増加し、レイアウト面積が大きく
増大する、という問題があった。
ルールを緩和するようなビット線センスアンプ配置をと
るとウェル領域の数が増加し、レイアウト面積が大きく
増大する、という問題があった。
本発明はこの様な点に鑑みなされたもので、ビット線
センスアンプ部の設計ルールを緩和しながらしかもウェ
ル数の増加させず、もってチップ面積を有効利用して一
層の大容量化を可能としたDRAMを提供することを目的と
する。
センスアンプ部の設計ルールを緩和しながらしかもウェ
ル数の増加させず、もってチップ面積を有効利用して一
層の大容量化を可能としたDRAMを提供することを目的と
する。
［発明の構成］ （課題を解決するための手段） 本発明は、複数個に分割されたメモリセルアレイの複
数のビット線対に対して第１導電チャネルMOSトランジ
スタを用いて構成された第１のセンスアンプ列と第２導
電チャネルMOSトランジスタを用いて構成された第２の
センスアンプ列が設けられるDRAMにおいて、各メモリセ
ルアレイの複数のビット線対は交互に両側に引出し、第
１のセンスアンプ列は各メモリセルアレイの両側に分割
して２列配置し、第２のセンスアンプ列は各メモリセル
アレイの内部または一方の端部に設けられた一つの第１
導電型ウェル内に集めて２列配置したことを特徴とす
る。
数のビット線対に対して第１導電チャネルMOSトランジ
スタを用いて構成された第１のセンスアンプ列と第２導
電チャネルMOSトランジスタを用いて構成された第２の
センスアンプ列が設けられるDRAMにおいて、各メモリセ
ルアレイの複数のビット線対は交互に両側に引出し、第
１のセンスアンプ列は各メモリセルアレイの両側に分割
して２列配置し、第２のセンスアンプ列は各メモリセル
アレイの内部または一方の端部に設けられた一つの第１
導電型ウェル内に集めて２列配置したことを特徴とす
る。
（作用） 本発明によれば、ビット線対を交互にメモリセルアレ
イの両側に引出してセンスアンプ列を２列ずつ設ける分
割センスアンプ方式により、コア回路部の設計ルールを
緩和することができる。しかもこの場合、ウェルによる
分離を必要とするセンスアンプ列は一つのウェルにまと
めて２列配置することにより、ウェル数の増加がなく、
従ってチップ面積を有効利用して大容量DRAMを実現する
ことができる。
イの両側に引出してセンスアンプ列を２列ずつ設ける分
割センスアンプ方式により、コア回路部の設計ルールを
緩和することができる。しかもこの場合、ウェルによる
分離を必要とするセンスアンプ列は一つのウェルにまと
めて２列配置することにより、ウェル数の増加がなく、
従ってチップ面積を有効利用して大容量DRAMを実現する
ことができる。
（実施例） 以下、本発明の実施例を説明する。実施例では、第１
導電型がｎ型、第２導電型がｐ型であり、ｐ型シリコン
基板にｎ型ウェルを形成してこの中にPMOSセンスアンプ
を形成する場合を説明する。
導電型がｎ型、第２導電型がｐ型であり、ｐ型シリコン
基板にｎ型ウェルを形成してこの中にPMOSセンスアンプ
を形成する場合を説明する。
第１図は、一実施例のDRAMコア回路の要部構成を示
す。メモリセルアレイは複数個のメモリセルアレイ（サ
ブセルアレイ）に分割されており、図に示すメモリセル
アレイ１（11,12）はその一つである。複数本のビット
線対BL,▲▼とこれと交差する複数経本のワード線W
Lの各交点位置に１個のMOSトランジスタと１個のキャパ
シタからなるメモリセル２が配置されている。複数本の
ビット線は、一本おきに対を構成して、奇数番目の対BL
0，▲▼，BL2，▲▼，…がメモリセルアレ
イ１の右端から引出され、偶数番目のものBL1，▲
▼，BL3，▲▼，…は左端から引出されてい
る。メモリセルアレイ１の左側に１つのNMOSセンスアン
プ列41が配置され、右側にもう１つのNMOSセンスアンプ
列42が配置されて、それぞれのNMOSセンスアンプにメモ
リセルアレイ１から引出されたビット線対BL,▲▼
が接続されている。PMOSセンスアンプは、メモリセルア
レイ１の内部、即ちこの実施例では中心部で２分された
メモリセルアレイ11,12の間に設けられた一つのｎ型ウ
ェル３内に集められて、ビット線対の偶数番目用のPMOS
センスアンプ列51と奇数番目用のPMOSセンスアンプ列52
の２列に分けて配置されている。
す。メモリセルアレイは複数個のメモリセルアレイ（サ
ブセルアレイ）に分割されており、図に示すメモリセル
アレイ１（11,12）はその一つである。複数本のビット
線対BL,▲▼とこれと交差する複数経本のワード線W
Lの各交点位置に１個のMOSトランジスタと１個のキャパ
シタからなるメモリセル２が配置されている。複数本の
ビット線は、一本おきに対を構成して、奇数番目の対BL
0，▲▼，BL2，▲▼，…がメモリセルアレ
イ１の右端から引出され、偶数番目のものBL1，▲
▼，BL3，▲▼，…は左端から引出されてい
る。メモリセルアレイ１の左側に１つのNMOSセンスアン
プ列41が配置され、右側にもう１つのNMOSセンスアンプ
列42が配置されて、それぞれのNMOSセンスアンプにメモ
リセルアレイ１から引出されたビット線対BL,▲▼
が接続されている。PMOSセンスアンプは、メモリセルア
レイ１の内部、即ちこの実施例では中心部で２分された
メモリセルアレイ11,12の間に設けられた一つのｎ型ウ
ェル３内に集められて、ビット線対の偶数番目用のPMOS
センスアンプ列51と奇数番目用のPMOSセンスアンプ列52
の２列に分けて配置されている。
第２図は、この実施例におけるPMOSセンスアンプ列の
部分の等価回路であり、第３図はそのレイアウトであ
る。PMOSセンスアンプPSA0,PSA1,PSA2,PSA3，…を構成
する二つずつのｐチャネルMOSトランジスタ（Tr1,Tr
2），（Tr3,Tr4），（Tr5,Tr6），（Tr7,Tr8），……は
図に示すようにビット線方向に細長いゲート電極をもっ
てビット線方向にならんで配置されている。即ち２列の
PMOSセンスアンプ列51,52で４段のMOSトランジスタがビ
ット線方向に配列される。ひとつのPMOSセンスアンプ例
えばPSA0に着目すると、MOSトランジスタTr1,Tr2のゲー
ト電極111,112はそれぞれビット線BL0，▲▼にコ
ンタクト部121,122で接続され、ドレインはコンタクト
部131,132でそれぞれビット線▲▼，BL0に接続さ
れている。これらのソースはコンタクト部141,142でワ
ード線方向に連続的に配設される共通ソース配線φＰに
接続される。ワード線方向について見ると、MOSトラン
ジスタは４本のビット線に一個の割合いで配置されるこ
とになる。
部分の等価回路であり、第３図はそのレイアウトであ
る。PMOSセンスアンプPSA0,PSA1,PSA2,PSA3，…を構成
する二つずつのｐチャネルMOSトランジスタ（Tr1,Tr
2），（Tr3,Tr4），（Tr5,Tr6），（Tr7,Tr8），……は
図に示すようにビット線方向に細長いゲート電極をもっ
てビット線方向にならんで配置されている。即ち２列の
PMOSセンスアンプ列51,52で４段のMOSトランジスタがビ
ット線方向に配列される。ひとつのPMOSセンスアンプ例
えばPSA0に着目すると、MOSトランジスタTr1,Tr2のゲー
ト電極111,112はそれぞれビット線BL0，▲▼にコ
ンタクト部121,122で接続され、ドレインはコンタクト
部131,132でそれぞれビット線▲▼，BL0に接続さ
れている。これらのソースはコンタクト部141,142でワ
ード線方向に連続的に配設される共通ソース配線φＰに
接続される。ワード線方向について見ると、MOSトラン
ジスタは４本のビット線に一個の割合いで配置されるこ
とになる。
NMOSセンスアンプ列41,42については具体的に示さな
いが、メモリセルアレイ１の両側に分けてレイアウトさ
れる。
いが、メモリセルアレイ１の両側に分けてレイアウトさ
れる。
従ってこの実施例では、従来の第13図の場合と同様に
ビット線４本に一個の割合いでセンスアンプ・トランジ
スタが配置されるから、ビット線幅，間隔が小さいもの
であってもレイアウト設計は容易である。そしてこの実
施例の場合、第13図と異なりPMOSセンスアンプ用のｎ型
ウェルは一つで済む。即ち、ｎ型ウェルとｐ型基板の境
界の数は４から２に減少し、一つのメモリセルアレイに
対してウェル分離に要する幅（距離１）が1/2に縮小さ
れる。これによるチップ面積縮小の効果は絶大である。
ビット線４本に一個の割合いでセンスアンプ・トランジ
スタが配置されるから、ビット線幅，間隔が小さいもの
であってもレイアウト設計は容易である。そしてこの実
施例の場合、第13図と異なりPMOSセンスアンプ用のｎ型
ウェルは一つで済む。即ち、ｎ型ウェルとｐ型基板の境
界の数は４から２に減少し、一つのメモリセルアレイに
対してウェル分離に要する幅（距離１）が1/2に縮小さ
れる。これによるチップ面積縮小の効果は絶大である。
具体的に数値例を挙げる。DRAMチップ内でメモリセル
アレイが例えばビット線方向に16個に分割されていると
する。ウェル分離幅（距離１）が10μｍとすると、16個
のメモリセルアレイが並んだ場合、従来の第13図のレイ
アウトと比較して、 16×10［μｍ］×２＝320［μｍ］＝0.32［mm］ のチップサイズ縮小が可能になる。DRAMの一層の大容量
化，高速化のためメモリセルアレイの分割数が32個,64
個と増えると、0.64［mm］,1.28［mm］とチップサイズ
の削減が図られることになる。
アレイが例えばビット線方向に16個に分割されていると
する。ウェル分離幅（距離１）が10μｍとすると、16個
のメモリセルアレイが並んだ場合、従来の第13図のレイ
アウトと比較して、 16×10［μｍ］×２＝320［μｍ］＝0.32［mm］ のチップサイズ縮小が可能になる。DRAMの一層の大容量
化，高速化のためメモリセルアレイの分割数が32個,64
個と増えると、0.64［mm］,1.28［mm］とチップサイズ
の削減が図られることになる。
本発明の他の実施例を以下にいくつか説明する。以下
の実施例において、先の実施例と対応する部分には同じ
符号を付して詳細な説明は省略する。
の実施例において、先の実施例と対応する部分には同じ
符号を付して詳細な説明は省略する。
第４図は、第２の実施例のDRAMコア回路構成であり、
第５図はその要部を示す等価回路図、第６図は同じくレ
イアウトである。先の実施例では、一つのビット線対間
に他のビット線対の一本を挿入する形のビット線レイア
ウトをとったのに対し、この実施例では複数本のビット
線の互いに隣接するもの同士を対としている。それ以外
は先の実施例と同様である。従ってこの実施例でも先の
実施例と同様の効果が得られる。
第５図はその要部を示す等価回路図、第６図は同じくレ
イアウトである。先の実施例では、一つのビット線対間
に他のビット線対の一本を挿入する形のビット線レイア
ウトをとったのに対し、この実施例では複数本のビット
線の互いに隣接するもの同士を対としている。それ以外
は先の実施例と同様である。従ってこの実施例でも先の
実施例と同様の効果が得られる。
第７図は、第３の実施例のDRAMコア回路構成を示す。
第８図はその要部の等価回路であり、第９図は同じくレ
イアウトである。この実施例は基本的に第２の実施例と
同様である。第２の実施例と異なる点は、ビット線対BL
1，▲▼，BL3，▲▼をそれぞれメモリセル
アレイ１の中間位置即ち第２のセンスアンプ列上で交差
させていることである。このビット線の交差は、第９図
に示されるようにMOSトランジスタ領域を利用してビッ
ト線をゲート電極上を横切らせることにより、格別の交
差用配線層やそのための工程を付加することなく行うこ
とができる。
第８図はその要部の等価回路であり、第９図は同じくレ
イアウトである。この実施例は基本的に第２の実施例と
同様である。第２の実施例と異なる点は、ビット線対BL
1，▲▼，BL3，▲▼をそれぞれメモリセル
アレイ１の中間位置即ち第２のセンスアンプ列上で交差
させていることである。このビット線の交差は、第９図
に示されるようにMOSトランジスタ領域を利用してビッ
ト線をゲート電極上を横切らせることにより、格別の交
差用配線層やそのための工程を付加することなく行うこ
とができる。
この実施例によっても先の実施例と同様の効果が得ら
れる。またDRAMの大容量化により扱う信号が小さくな
り、ビット線間隔が小さくなると、ビット線間容量によ
る相互干渉が大きいノイズとなる。この実施例のように
ビット線対を中間点で交差させることによって、ビット
線間容量による干渉ノイズを効果的に抑制することがで
きる。
れる。またDRAMの大容量化により扱う信号が小さくな
り、ビット線間隔が小さくなると、ビット線間容量によ
る相互干渉が大きいノイズとなる。この実施例のように
ビット線対を中間点で交差させることによって、ビット
線間容量による干渉ノイズを効果的に抑制することがで
きる。
第10図は、第４の実施例のDRAMコア回路構成である。
これは第４図の実施例を変形したもので、PMOSセンスア
ンプ列51,52をメモリセルアレイ１の内部ではなく，一
方の端部に設けた一つのｎ型ウェル３にまとめて形成し
ている。このようにしても、効果は変わらない。このこ
とから更に容易に類推されるように、PMOSセンスアンプ
をまとめて形成する位置は、メモリセルアレイ内にあっ
てその中心部からはずれた位置でもよいし、また、メモ
リセルアレイ１の外のNMOSセンスアンプ列より外側であ
ってもよい。同様のPMOSセンスアンプ位置の選択は、第
１図の実施例のビット線配列を採用する場合にも可能で
ある。
これは第４図の実施例を変形したもので、PMOSセンスア
ンプ列51,52をメモリセルアレイ１の内部ではなく，一
方の端部に設けた一つのｎ型ウェル３にまとめて形成し
ている。このようにしても、効果は変わらない。このこ
とから更に容易に類推されるように、PMOSセンスアンプ
をまとめて形成する位置は、メモリセルアレイ内にあっ
てその中心部からはずれた位置でもよいし、また、メモ
リセルアレイ１の外のNMOSセンスアンプ列より外側であ
ってもよい。同様のPMOSセンスアンプ位置の選択は、第
１図の実施例のビット線配列を採用する場合にも可能で
ある。
以上の実施例では、一つのメモリセルアレイ部分のみ
示したが、複数のメモリセルアレイを配置する場合の好
ましい実施例を第11図に示す。基本構成は、第４図の実
施例のものである。図に示すようにNMOSセンスアンプ列
４は、隣接するメモリセルアレイで共用するように、ク
ロックφＴで選択されるトランスファゲートMOSトラン
ジスタを介して両側のメモリセルアレイに接続される。
これによりDRAM全体としてNMOSセンスアンプ列の数を減
らすことができる。第１図、第７図および第10図の実施
例の場合にも同様の構成法を採用することができる。
示したが、複数のメモリセルアレイを配置する場合の好
ましい実施例を第11図に示す。基本構成は、第４図の実
施例のものである。図に示すようにNMOSセンスアンプ列
４は、隣接するメモリセルアレイで共用するように、ク
ロックφＴで選択されるトランスファゲートMOSトラン
ジスタを介して両側のメモリセルアレイに接続される。
これによりDRAM全体としてNMOSセンスアンプ列の数を減
らすことができる。第１図、第７図および第10図の実施
例の場合にも同様の構成法を採用することができる。
ちなみに、第13図に示す従来例の構成で複数のメモリ
セルアレイを配列する場合に、隣接するメモリセルでPM
OSセンスアンプ列を共用する方式を採用することも可能
である。これにより、ｎ型ウェルの数を減らすことがで
きる。しかしこのPMOSセンスアンプの共用には次のよう
な問題がある。PMOSセンスアンプはそもそも、ビット線
に読み出した信号の“H"レベル側を電源電圧VCCまで回
復するために用いられる。そのためには、共用PMOSセン
スアンプを選択するトランスファゲート用MOSトランジ
スタでのしきい値電圧分の低下を補償するべく、そのゲ
ートには昇圧したクロック信号を印加しなければなら
ず、またトランスファゲートMOSトランジスタでの抵抗
により高速動作が妨げられる。
セルアレイを配列する場合に、隣接するメモリセルでPM
OSセンスアンプ列を共用する方式を採用することも可能
である。これにより、ｎ型ウェルの数を減らすことがで
きる。しかしこのPMOSセンスアンプの共用には次のよう
な問題がある。PMOSセンスアンプはそもそも、ビット線
に読み出した信号の“H"レベル側を電源電圧VCCまで回
復するために用いられる。そのためには、共用PMOSセン
スアンプを選択するトランスファゲート用MOSトランジ
スタでのしきい値電圧分の低下を補償するべく、そのゲ
ートには昇圧したクロック信号を印加しなければなら
ず、またトランスファゲートMOSトランジスタでの抵抗
により高速動作が妨げられる。
以上の実施例では専ら、ｐ型シリコン基板を用いてｎ
型ウェルを形成し、そのｎ型ウェル内にPMOSセンスアン
プ列を形成する場合を説明した。本発明は、ｎ型シリコ
ン基板を用いてｐ型ウェルを形成し、或いはｐ型シリコ
ン基板にｎ型ウェルを形成して更にその中にｐ型ウェル
を形成して、これらのｐ型ウェルにNMOSセンスアンプ列
を配置する構成をとる場合に有効である。この場合は、
NMOSセンスアンプ列を一つのメモリセルアレイに一つ設
けたｐ型ウェルにまとめることにより、上記実施例と同
様にウェル分離のためのチップサイズ増大を効果的に抑
制することができる。
型ウェルを形成し、そのｎ型ウェル内にPMOSセンスアン
プ列を形成する場合を説明した。本発明は、ｎ型シリコ
ン基板を用いてｐ型ウェルを形成し、或いはｐ型シリコ
ン基板にｎ型ウェルを形成して更にその中にｐ型ウェル
を形成して、これらのｐ型ウェルにNMOSセンスアンプ列
を配置する構成をとる場合に有効である。この場合は、
NMOSセンスアンプ列を一つのメモリセルアレイに一つ設
けたｐ型ウェルにまとめることにより、上記実施例と同
様にウェル分離のためのチップサイズ増大を効果的に抑
制することができる。
その他本発明は、その趣旨を逸脱しない範囲で種々変
形して実施することができる。
形して実施することができる。
［発明の効果］ 以上述べたように本発明によれば、分割センスアンプ
方式によってコア回路回りの設計ルールを大幅に緩和し
ながら、しかもセンスアンプ用のウェル数を減らしてチ
ップ面積の有効利用を可能として、大容量DRAMを容易に
低コストで実現することができる。
方式によってコア回路回りの設計ルールを大幅に緩和し
ながら、しかもセンスアンプ用のウェル数を減らしてチ
ップ面積の有効利用を可能として、大容量DRAMを容易に
低コストで実現することができる。
第１図は本発明の第１の実施例のDRAMコア回路の構成を
示す図、第２図はその要部構成を示す等価回路図、第３
図はそのレイアウトを示す図、第４図は第２の実施例の
DRAMコア回路構成を示す図、第５図はその要部構成を示
す等価回路図、第６図はそのレイアウトを示す図、第７
図は第３の実施例のDRAMコア回路の構成を示す図、第８
図はその要部構成を示す等価回路図、第９図はそのレイ
アウトを示す図、第10図は第４の実施例のDRAMコア回路
の構成を示す図、第11図は第４図の実施例のメモリセル
アレイを複数個配列した状態の構成例を示す図、第12図
は従来のDRAMコア回路構成例を示す図、第13図は改良さ
れた従来のDRAMコア回路の構成例を示す図、第14図はそ
の要部構成を示す等価回路図、第15図（ａ）（ｂ）はそ
のレイアウトと断面構造を示す図である。 11,12……メモリセルアレイ、２……メモリセル、３…
…ｎ型ウェル、44,42……NMOSセンスアンプ列、51,52…
…PMOSセンスアンプ列、BL,▲▼（BL0，▲
▼，BL1，▲▼，…）…ビット線、WL（WL0,WL1，
…）…ワード線、PSA（PSA0,PSA1，…）…PMOSセンスア
ンプ、NSA（NSA0,NSA1，…）…NMOSセンスアンプ。
示す図、第２図はその要部構成を示す等価回路図、第３
図はそのレイアウトを示す図、第４図は第２の実施例の
DRAMコア回路構成を示す図、第５図はその要部構成を示
す等価回路図、第６図はそのレイアウトを示す図、第７
図は第３の実施例のDRAMコア回路の構成を示す図、第８
図はその要部構成を示す等価回路図、第９図はそのレイ
アウトを示す図、第10図は第４の実施例のDRAMコア回路
の構成を示す図、第11図は第４図の実施例のメモリセル
アレイを複数個配列した状態の構成例を示す図、第12図
は従来のDRAMコア回路構成例を示す図、第13図は改良さ
れた従来のDRAMコア回路の構成例を示す図、第14図はそ
の要部構成を示す等価回路図、第15図（ａ）（ｂ）はそ
のレイアウトと断面構造を示す図である。 11,12……メモリセルアレイ、２……メモリセル、３…
…ｎ型ウェル、44,42……NMOSセンスアンプ列、51,52…
…PMOSセンスアンプ列、BL,▲▼（BL0，▲
▼，BL1，▲▼，…）…ビット線、WL（WL0,WL1，
…）…ワード線、PSA（PSA0,PSA1，…）…PMOSセンスア
ンプ、NSA（NSA0,NSA1，…）…NMOSセンスアンプ。
Claims (6)
- 【請求項１】複数個に分割されたメモリセルアレイを有
し、メモリセルアレイの複数のビット線対に対して、第
１導電チャネルMOSトランジスタを用いて構成された第
１のセンスアンプ列と第２導電チャネルMOSトランジス
タを用いて構成された第２のセンスアンプ列が設けられ
たダイナミック型半導体記憶装置において、分割された
各メモリセルアレイの複数のビット線対は交互に両側に
引出され、第１のセンスアンプ列は各メモリセルアレイ
の両側に分割されて２列配置され、第２のセンスアンプ
列は各メモリセルアレイの内部または一方の端に設けら
れた一つの第１導電型ウェル内に集めて配置されたこと
を特徴とするダイナミック型半導体記憶装置。 - 【請求項２】複数のビット線は一本おきに対を構成し
て、互いに隣接するビット線対がメモリセルアレイの両
側に分れて引出されていることを特徴とする請求項１記
載のダイナミック型半導体記憶装置。 - 【請求項３】複数のビット線は隣接するもの同士で対を
構成して、互いに隣接するビット線対がメモリセルアレ
イの両側に分れて引出されていることを特徴とする請求
項１記載のダイナミック型半導体記憶装置。 - 【請求項４】センスアンプ列を構成する複数のMOSトラ
ンジスタは、ビット線方向に細長いゲート電極をもって
４本のビット線に一個の割合いでワード線方向に配列さ
れ、ビット線方向に４段配列されていることを特徴とす
る請求項１記載のダイナミック型半導体記憶装置。 - 【請求項５】第１のセンスアンプ列は隣接する二つのメ
モリセルアレイで共有されることを特徴とする請求項１
記載のダイナミック型半導体記憶装置。 - 【請求項６】前記複数のビット線対の少なくとも一部が
第２のセンスアンプ列上で交差していることを特徴とす
る請求項１記載のダイナミック型半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002456A JP2739979B2 (ja) | 1989-01-09 | 1989-01-09 | ダイナミック型半導体記憶装置 |
| DE3937068A DE3937068C2 (de) | 1988-11-07 | 1989-11-07 | Dynamische Halbleiterspeicheranordnung |
| US08/272,284 US5644525A (en) | 1988-11-07 | 1994-07-08 | Dynamic semiconductor memory device having an improved sense amplifier layout arrangement |
| US08/832,818 US5859805A (en) | 1988-11-07 | 1997-04-04 | Dynamic semiconductor memory device having an improved sense amplifier layout arrangement |
| US09/165,190 US6147918A (en) | 1988-11-07 | 1998-10-02 | Dynamic semiconductor memory device having an improved sense amplifier layout arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002456A JP2739979B2 (ja) | 1989-01-09 | 1989-01-09 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02181964A JPH02181964A (ja) | 1990-07-16 |
| JP2739979B2 true JP2739979B2 (ja) | 1998-04-15 |
Family
ID=11529799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1002456A Expired - Lifetime JP2739979B2 (ja) | 1988-11-07 | 1989-01-09 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2739979B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644527A (en) * | 1991-10-22 | 1997-07-01 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JP4781783B2 (ja) | 2005-10-31 | 2011-09-28 | エルピーダメモリ株式会社 | 半導体記憶装置 |
-
1989
- 1989-01-09 JP JP1002456A patent/JP2739979B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02181964A (ja) | 1990-07-16 |
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