JPH03266297A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH03266297A JPH03266297A JP2063245A JP6324590A JPH03266297A JP H03266297 A JPH03266297 A JP H03266297A JP 2063245 A JP2063245 A JP 2063245A JP 6324590 A JP6324590 A JP 6324590A JP H03266297 A JPH03266297 A JP H03266297A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- bit line
- amplifier system
- memory cell
- line pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 239000011159 matrix material Substances 0.000 claims abstract description 5
- 230000002123 temporal effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000005674 electromagnetic induction Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はセンスアンプを備えた半導体記憶装置に関する
。
。
従来の技術
半導体記憶装置の発達は目覚しく、大容量化。
高速化が進められている。しかし、大容量化はチップ面
積の増大を招き、配線抵抗増加による信号遅延が高速化
を阻む原因となっている。とくにメモリーデータを増幅
するセンスアンプ駆動信号は、電流駆動量が大きいため
、配線抵抗増加1こよる信号遅延が顕著である。
積の増大を招き、配線抵抗増加による信号遅延が高速化
を阻む原因となっている。とくにメモリーデータを増幅
するセンスアンプ駆動信号は、電流駆動量が大きいため
、配線抵抗増加1こよる信号遅延が顕著である。
また一方で、大容量化、高速化によるメモリーセルの増
加や短時間動作のため瞬時電流が増し電源変動や電磁誘
導が起こり、ノイズ源となり半導体記憶装置またはその
半導体記憶装置を搭載するシステムの誤動作を引き起こ
す。このように、半導体記憶装置の大容量化、高速化を
実現するには、配線抵抗低減することによる信号遅延の
低減と、瞬時電流の低減が重要な課題である。
加や短時間動作のため瞬時電流が増し電源変動や電磁誘
導が起こり、ノイズ源となり半導体記憶装置またはその
半導体記憶装置を搭載するシステムの誤動作を引き起こ
す。このように、半導体記憶装置の大容量化、高速化を
実現するには、配線抵抗低減することによる信号遅延の
低減と、瞬時電流の低減が重要な課題である。
以下に従来の半導体記憶装置について説明する。
第3図は従来の半導体記憶装置の構成を示すもので、マ
トリクス状に配置されたメモリーセルアレイ21にはワ
ード線22とビット線対23が装備され、ビット線対2
3にはセンスアンプ24が接続され、センスアンプ駆動
信号25により駆動される。またワード線22には、ロ
ウデコーダ26が接続されロウアドレス27が入力され
ている。さらにビット線対23には、コラムデコーダ2
8が接続されコラムアドレス29が入力されている。な
お、30はデータ線対である。
トリクス状に配置されたメモリーセルアレイ21にはワ
ード線22とビット線対23が装備され、ビット線対2
3にはセンスアンプ24が接続され、センスアンプ駆動
信号25により駆動される。またワード線22には、ロ
ウデコーダ26が接続されロウアドレス27が入力され
ている。さらにビット線対23には、コラムデコーダ2
8が接続されコラムアドレス29が入力されている。な
お、30はデータ線対である。
以上のように構成された半導体記憶装置について、以下
にその構成要素の関連動作を説明する。
にその構成要素の関連動作を説明する。
ますロウアドレス27をロウデコーダ26に入力し、n
本のワード線22から1本のワード線を選択する。前記
ワード線22により選択されたメモリーセルデータがビ
ット線対23に読み出されビット線対23に電位差を発
生させる。
本のワード線22から1本のワード線を選択する。前記
ワード線22により選択されたメモリーセルデータがビ
ット線対23に読み出されビット線対23に電位差を発
生させる。
つぎにセンスアンプ駆動信号25をアクティブにし、セ
ンスアンプ24によって前記ビット線対23の電位差を
十分に拡大する。
ンスアンプ24によって前記ビット線対23の電位差を
十分に拡大する。
コラムアドレス29をコラムデコーダ28に入力し、m
対のビット線対23の中から、1ビツト線対を選択し、
前記センスアンプ動作によって、ビット線対の電位差が
十分に拡大した後に、前記選択したビット線対とデータ
線対30を接続し、データ線対30にビット線対に読み
出したメモリーセルデータを転送する。
対のビット線対23の中から、1ビツト線対を選択し、
前記センスアンプ動作によって、ビット線対の電位差が
十分に拡大した後に、前記選択したビット線対とデータ
線対30を接続し、データ線対30にビット線対に読み
出したメモリーセルデータを転送する。
発明が解決しようとする課題
しかしながら、上記従来の構成では、ビット線対23の
選択、非選択にかかわらず、全センスアンプ24を同時
に駆動するため、全センスアンプ24に係る電荷を同時
に充放電しなければならず、センスアンプ駆動信号線の
配線抵抗による、センスアンプ駆動信号25の信号遅延
が大きくなり高速動作が困難となる。
選択、非選択にかかわらず、全センスアンプ24を同時
に駆動するため、全センスアンプ24に係る電荷を同時
に充放電しなければならず、センスアンプ駆動信号線の
配線抵抗による、センスアンプ駆動信号25の信号遅延
が大きくなり高速動作が困難となる。
さらに、上記配線抵抗を低減し、信号遅延を抑えてセン
ス動作の高速化を図ると、センス動作時の電荷の充放電
による瞬時電流が増し、これがノイズ源となって誤動作
を引き起こし易くなるという問題を有していた。
ス動作の高速化を図ると、センス動作時の電荷の充放電
による瞬時電流が増し、これがノイズ源となって誤動作
を引き起こし易くなるという問題を有していた。
本発明は上記課題に留意し高速センス動作と、低瞬時電
流を同時に実現するセンスアンプ回路を備えた半導体記
憶装置を提供しようとするものである。
流を同時に実現するセンスアンプ回路を備えた半導体記
憶装置を提供しようとするものである。
課題を解決するための手段
本発明の上記目的を達成するために、複数のメモリーセ
ルをマトリクス状に配列したメモリーセルアレイと、こ
のメモリーセルアレイから1列のメモリーセルを選択し
、このメモリーセルのデータを読み出すビット線対を選
択する手段と、メモリーセルアレイの全ビット線対の電
位差を同時に増幅する第1のセンスアンプ系統と、選択
されたメモリーセルのデータを読み出すビット線対のみ
の電位差を増幅する第2のセンスアンプ系統を具備し、
この第1のセンスアンプ系統と第2のセンスアンプ系統
の動作を、時間的にずらして独立に行わしめる手段を有
するものである。
ルをマトリクス状に配列したメモリーセルアレイと、こ
のメモリーセルアレイから1列のメモリーセルを選択し
、このメモリーセルのデータを読み出すビット線対を選
択する手段と、メモリーセルアレイの全ビット線対の電
位差を同時に増幅する第1のセンスアンプ系統と、選択
されたメモリーセルのデータを読み出すビット線対のみ
の電位差を増幅する第2のセンスアンプ系統を具備し、
この第1のセンスアンプ系統と第2のセンスアンプ系統
の動作を、時間的にずらして独立に行わしめる手段を有
するものである。
作用
この上記構成の本発明の半導体記憶装置は、コラムデコ
ーダなどにより、データを読み出すために選択したビッ
ト線対に関しては、第2のセンスアンプ系統によって単
独にセンス動作を行うことにより、センスアンプ駆動信
号の負荷となる充放電電荷を小さ(して、電流を少なく
することにより信号遅延を低減し、高速センス動作を行
うことが可能となる。
ーダなどにより、データを読み出すために選択したビッ
ト線対に関しては、第2のセンスアンプ系統によって単
独にセンス動作を行うことにより、センスアンプ駆動信
号の負荷となる充放電電荷を小さ(して、電流を少なく
することにより信号遅延を低減し、高速センス動作を行
うことが可能となる。
また、非選択ビット線対に関しては、高速なセンス動作
を行う必要はないため、第1のセンスアンプ系統を用い
て、第2のセンスアンプ系統に比して低速でセンス動作
を行うとともに、動作する時間をずらし、電流が同時に
流れないようにし、これによってセンス動作による瞬時
電流を低減することが可能となる。
を行う必要はないため、第1のセンスアンプ系統を用い
て、第2のセンスアンプ系統に比して低速でセンス動作
を行うとともに、動作する時間をずらし、電流が同時に
流れないようにし、これによってセンス動作による瞬時
電流を低減することが可能となる。
以上のように本発明により、高速センス動作とセンス動
作時の瞬時電流低減を同時に実現することができる。
作時の瞬時電流低減を同時に実現することができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第1図は本発明の一実施例における半導体記憶装置の構
成を示すものである。
成を示すものである。
第1図に示すように、マトリクス状に配置されたメモリ
ーセルアレイ1には、ワード線2とビット線対3が装備
されている。ビット線対3には第1系統のセンスアンプ
4が接続され、第1系統のセンスアンプ駆動信号A5が
入力されている。またワード線2にはロウデコーダ6が
接続され、ロウアドレス7が入力されている。さらにビ
ット線対3にはコラムデコーダ8が接続され、コラムア
ドレス9が入力されている。なお、10はデータ線対で
これらは従来例の構成と同じものである。
ーセルアレイ1には、ワード線2とビット線対3が装備
されている。ビット線対3には第1系統のセンスアンプ
4が接続され、第1系統のセンスアンプ駆動信号A5が
入力されている。またワード線2にはロウデコーダ6が
接続され、ロウアドレス7が入力されている。さらにビ
ット線対3にはコラムデコーダ8が接続され、コラムア
ドレス9が入力されている。なお、10はデータ線対で
これらは従来例の構成と同じものである。
本発明はさらに選択されたビット線対のみ動作する第2
系統のセンスアンプ11を設けてあり、第2系統のセン
スアンプ駆動信号B12と選択ビット線対に対応して、
アクティブとなるコラムデコーダ13で駆動される。
系統のセンスアンプ11を設けてあり、第2系統のセン
スアンプ駆動信号B12と選択ビット線対に対応して、
アクティブとなるコラムデコーダ13で駆動される。
以上のように構成された本実施例の半導体記憶装置につ
いて、以下その動作を説明する。
いて、以下その動作を説明する。
第2図は、第1図に示した本発明の一実施例の動作タイ
ミングを示すタイミング図であり、第2図をもとに動作
を説明する。
ミングを示すタイミング図であり、第2図をもとに動作
を説明する。
時刻t=tlにおいて、選択したワード線がアクティブ
となり、メモリーセルアレイ1の中から選択したメモリ
ーセルのデータをビット線対3に読み出す。
となり、メモリーセルアレイ1の中から選択したメモリ
ーセルのデータをビット線対3に読み出す。
時刻t=t2においてセンスアンプ駆動信号B12がア
クティブとなり、選択ビット線対に対応してアクティブ
となる出力13がコラムデコーダ8より出力され、NA
ND回路を介して選択ビット線対のセンスアンプ11が
駆動され選択ビット線対3の電位差を増幅する。
クティブとなり、選択ビット線対に対応してアクティブ
となる出力13がコラムデコーダ8より出力され、NA
ND回路を介して選択ビット線対のセンスアンプ11が
駆動され選択ビット線対3の電位差を増幅する。
駆動するセンスアンプ11が選択ビット線対に係るセン
スアンプに限られるため、駆動すべき電荷量が小さくな
り、電流が減少し配線抵抗による信号信連を十分に小さ
くすることが可能である。
スアンプに限られるため、駆動すべき電荷量が小さくな
り、電流が減少し配線抵抗による信号信連を十分に小さ
くすることが可能である。
選択ビット線対3の電位差を十分に増幅した後、選択ビ
ット線対3のデータをデータ線対10に読み出す。
ット線対3のデータをデータ線対10に読み出す。
時刻t=t3において、センスアンプ駆動信号A5がア
クティブとなり、センスアンプ4が作動して非選択ビッ
ト線対3の電位差を増幅する。非選択ビット線対3のセ
ンス動作は、半導体記憶装置のアクセス時間には影響を
及ぼさないため、センスアンプ4の動作による瞬時電流
が十分に小さくなるようにセンス動作のスピードを遅く
することが可能となる。
クティブとなり、センスアンプ4が作動して非選択ビッ
ト線対3の電位差を増幅する。非選択ビット線対3のセ
ンス動作は、半導体記憶装置のアクセス時間には影響を
及ぼさないため、センスアンプ4の動作による瞬時電流
が十分に小さくなるようにセンス動作のスピードを遅く
することが可能となる。
以上のように、本実施例によれば、全ビット線対につい
て同時に動作する第1のセンスアンプ系統と、コラムデ
コーダにより選択したビット線対に対してのみ動作する
第2のセンスアンプ系統の2系統のセンスアンプを備え
、上記第1のセンスアンプ系統を上記第2のセンスアン
プ系に対して、動作時刻動作スピードを遅らせることに
より、センスアンプ駆動信号の配線抵抗に起因する信号
遅延を減少せしめ、高速センス動作を実現すると同時に
、センスアンプ動作による瞬時電流値を減少せしめ、瞬
時電流による電源変動に起因する誤動作を防止すること
ができる。
て同時に動作する第1のセンスアンプ系統と、コラムデ
コーダにより選択したビット線対に対してのみ動作する
第2のセンスアンプ系統の2系統のセンスアンプを備え
、上記第1のセンスアンプ系統を上記第2のセンスアン
プ系に対して、動作時刻動作スピードを遅らせることに
より、センスアンプ駆動信号の配線抵抗に起因する信号
遅延を減少せしめ、高速センス動作を実現すると同時に
、センスアンプ動作による瞬時電流値を減少せしめ、瞬
時電流による電源変動に起因する誤動作を防止すること
ができる。
なお、本実施例では、第2図においてVcc(電源電圧
)ビット線プリチャージの回路構成の場合のタイミング
で示しているが、これは本発明の本質とは関係無である
ことは明らかである。
)ビット線プリチャージの回路構成の場合のタイミング
で示しているが、これは本発明の本質とは関係無である
ことは明らかである。
また、本実施例では、センス動作の高速化と、センス動
作による一時電流の低減を同時に実現しているが、回路
定数の設定によりセンス動作の高速化、またはセンス動
作による瞬時電流値の低減の一方の効果のみを実現する
場合があることは明らかである。
作による一時電流の低減を同時に実現しているが、回路
定数の設定によりセンス動作の高速化、またはセンス動
作による瞬時電流値の低減の一方の効果のみを実現する
場合があることは明らかである。
また、本実施例では、非選択ビット線駆動信号A5をア
クティブとするタイミングt=t3を選択ビット線信号
駆動信号2をアクティブとするタイミングt=t2に比
べ、遅らせているが、t2=t3またはt2をt3に比
べてわずかに遅延させても、本実施例と同様の効果が得
られることは明らかである。
クティブとするタイミングt=t3を選択ビット線信号
駆動信号2をアクティブとするタイミングt=t2に比
べ、遅らせているが、t2=t3またはt2をt3に比
べてわずかに遅延させても、本実施例と同様の効果が得
られることは明らかである。
発明の効果
以上の説明より明らかなように本発明は、全ビット線対
について動作する第1のセンスアンプ系統と、選択ビッ
ト線対について動作する第2のセンスアンプ系統を備え
、上記第1のセンスアンプ系統と上記第2のセンスアン
プ系統を独立に動作させることにより、センスアンプ駆
動信号の配線抵抗による信号遅延を抑えて高速センス動
作を可能とするとともに、センス動作による瞬時電流を
抑えて瞬時電流に起因する誤動作を防止することのでき
る優れた半導体記憶装置を実現するものである。
について動作する第1のセンスアンプ系統と、選択ビッ
ト線対について動作する第2のセンスアンプ系統を備え
、上記第1のセンスアンプ系統と上記第2のセンスアン
プ系統を独立に動作させることにより、センスアンプ駆
動信号の配線抵抗による信号遅延を抑えて高速センス動
作を可能とするとともに、センス動作による瞬時電流を
抑えて瞬時電流に起因する誤動作を防止することのでき
る優れた半導体記憶装置を実現するものである。
第1図は本発明の一実施例の半導体記憶装置の構成を示
すブロック図、第2図は同実施例の半導体記憶装置の動
作タイミングを示すタイミングチャート、第3図は従来
の半導体記憶装置の構成を示すブロック図である。 1・・・・・・メモリーセルアレイ、3・・・・・・ビ
ット線対、4・・・・・・第1系統のセンスアンプ、5
・・・・・・第1系統のセンスアンプ駆動信号A、6・
・・・・・ロウデコーダ、7・・・・・・ロウアドレス
、8・・・・・・コラムデコーダ、9・・・・・・コラ
ムアドレス、11・・・・・・第2系統のセンスアンプ
、12・・・・・・第2系統のセンスアンプ駆動信号B
、13・・・・・・選択ビット線対に対応してアクティ
ブとなるコラムデコーダ出力。
すブロック図、第2図は同実施例の半導体記憶装置の動
作タイミングを示すタイミングチャート、第3図は従来
の半導体記憶装置の構成を示すブロック図である。 1・・・・・・メモリーセルアレイ、3・・・・・・ビ
ット線対、4・・・・・・第1系統のセンスアンプ、5
・・・・・・第1系統のセンスアンプ駆動信号A、6・
・・・・・ロウデコーダ、7・・・・・・ロウアドレス
、8・・・・・・コラムデコーダ、9・・・・・・コラ
ムアドレス、11・・・・・・第2系統のセンスアンプ
、12・・・・・・第2系統のセンスアンプ駆動信号B
、13・・・・・・選択ビット線対に対応してアクティ
ブとなるコラムデコーダ出力。
Claims (2)
- (1)複数のメモリーセルをマトリクス状に配列したメ
モリーセルアレイと、上記メモリーセルアレイから1列
のメモリーセルを選択する手段と、上記選択したメモリ
ーセルのデータを読み出すビット線対と、上記メモリー
セルアレイのビット線対全ての電位差を同時に増幅する
第1のセンスアンプ系統と、上記メモリーセルアレイの
ビット線対のうち、上記選択したメモリーセルのデータ
を読み出すビット線対のみの電位差を増幅する第2のセ
ンスアンプ系統を具備し、上記第1のセンスアンプ系統
と、上記第2のセンスアンプ系統の動作を、時間的にず
らして独立に行わしめる手段を有する半導体記憶装置。 - (2)第1のセンスアンプ系統の動作に比較して、第2
のセンスアンプ系統の動作が低速である請求項1記載の
半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2063245A JPH03266297A (ja) | 1990-03-14 | 1990-03-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2063245A JPH03266297A (ja) | 1990-03-14 | 1990-03-14 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03266297A true JPH03266297A (ja) | 1991-11-27 |
Family
ID=13223658
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2063245A Pending JPH03266297A (ja) | 1990-03-14 | 1990-03-14 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03266297A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6226208B1 (en) | 1999-12-06 | 2001-05-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with hierarchical control signal lines |
-
1990
- 1990-03-14 JP JP2063245A patent/JPH03266297A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6226208B1 (en) | 1999-12-06 | 2001-05-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with hierarchical control signal lines |
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