JPH03266297A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はセンスアンプを備えた半導体記憶装置に関する
。

従来の技術 半導体記憶装置の発達は目覚しく、大容量化。

高速化が進められている。しかし、大容量化はチップ面
積の増大を招き、配線抵抗増加による信号遅延が高速化
を阻む原因となっている。とくにメモリーデータを増幅
するセンスアンプ駆動信号は、電流駆動量が大きいため
、配線抵抗増加１こよる信号遅延が顕著である。

また一方で、大容量化、高速化によるメモリーセルの増
加や短時間動作のため瞬時電流が増し電源変動や電磁誘
導が起こり、ノイズ源となり半導体記憶装置またはその
半導体記憶装置を搭載するシステムの誤動作を引き起こ
す。このように、半導体記憶装置の大容量化、高速化を
実現するには、配線抵抗低減することによる信号遅延の
低減と、瞬時電流の低減が重要な課題である。

以下に従来の半導体記憶装置について説明する。

第３図は従来の半導体記憶装置の構成を示すもので、マ
トリクス状に配置されたメモリーセルアレイ２１にはワ
ード線２２とビット線対２３が装備され、ビット線対２
３にはセンスアンプ２４が接続され、センスアンプ駆動
信号２５により駆動される。またワード線２２には、ロ
ウデコーダ２６が接続されロウアドレス２７が入力され
ている。さらにビット線対２３には、コラムデコーダ２
８が接続されコラムアドレス２９が入力されている。な
お、３０はデータ線対である。

以上のように構成された半導体記憶装置について、以下
にその構成要素の関連動作を説明する。

ますロウアドレス２７をロウデコーダ２６に入力し、ｎ
本のワード線２２から１本のワード線を選択する。前記
ワード線２２により選択されたメモリーセルデータがビ
ット線対２３に読み出されビット線対２３に電位差を発
生させる。

つぎにセンスアンプ駆動信号２５をアクティブにし、セ
ンスアンプ２４によって前記ビット線対２３の電位差を
十分に拡大する。

コラムアドレス２９をコラムデコーダ２８に入力し、ｍ
対のビット線対２３の中から、１ビツト線対を選択し、
前記センスアンプ動作によって、ビット線対の電位差が
十分に拡大した後に、前記選択したビット線対とデータ
線対３０を接続し、データ線対３０にビット線対に読み
出したメモリーセルデータを転送する。

発明が解決しようとする課題 しかしながら、上記従来の構成では、ビット線対２３の
選択、非選択にかかわらず、全センスアンプ２４を同時
に駆動するため、全センスアンプ２４に係る電荷を同時
に充放電しなければならず、センスアンプ駆動信号線の
配線抵抗による、センスアンプ駆動信号２５の信号遅延
が大きくなり高速動作が困難となる。

さらに、上記配線抵抗を低減し、信号遅延を抑えてセン
ス動作の高速化を図ると、センス動作時の電荷の充放電
による瞬時電流が増し、これがノイズ源となって誤動作
を引き起こし易くなるという問題を有していた。

本発明は上記課題に留意し高速センス動作と、低瞬時電
流を同時に実現するセンスアンプ回路を備えた半導体記
憶装置を提供しようとするものである。

課題を解決するための手段 本発明の上記目的を達成するために、複数のメモリーセ
ルをマトリクス状に配列したメモリーセルアレイと、こ
のメモリーセルアレイから１列のメモリーセルを選択し
、このメモリーセルのデータを読み出すビット線対を選
択する手段と、メモリーセルアレイの全ビット線対の電
位差を同時に増幅する第１のセンスアンプ系統と、選択
されたメモリーセルのデータを読み出すビット線対のみ
の電位差を増幅する第２のセンスアンプ系統を具備し、
この第１のセンスアンプ系統と第２のセンスアンプ系統
の動作を、時間的にずらして独立に行わしめる手段を有
するものである。

作用 この上記構成の本発明の半導体記憶装置は、コラムデコ
ーダなどにより、データを読み出すために選択したビッ
ト線対に関しては、第２のセンスアンプ系統によって単
独にセンス動作を行うことにより、センスアンプ駆動信
号の負荷となる充放電電荷を小さ（して、電流を少なく
することにより信号遅延を低減し、高速センス動作を行
うことが可能となる。

また、非選択ビット線対に関しては、高速なセンス動作
を行う必要はないため、第１のセンスアンプ系統を用い
て、第２のセンスアンプ系統に比して低速でセンス動作
を行うとともに、動作する時間をずらし、電流が同時に
流れないようにし、これによってセンス動作による瞬時
電流を低減することが可能となる。

以上のように本発明により、高速センス動作とセンス動
作時の瞬時電流低減を同時に実現することができる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。

第１図は本発明の一実施例における半導体記憶装置の構
成を示すものである。

第１図に示すように、マトリクス状に配置されたメモリ
ーセルアレイ１には、ワード線２とビット線対３が装備
されている。ビット線対３には第１系統のセンスアンプ
４が接続され、第１系統のセンスアンプ駆動信号Ａ５が
入力されている。またワード線２にはロウデコーダ６が
接続され、ロウアドレス７が入力されている。さらにビ
ット線対３にはコラムデコーダ８が接続され、コラムア
ドレス９が入力されている。なお、１０はデータ線対で
これらは従来例の構成と同じものである。

本発明はさらに選択されたビット線対のみ動作する第２
系統のセンスアンプ１１を設けてあり、第２系統のセン
スアンプ駆動信号Ｂ１２と選択ビット線対に対応して、
アクティブとなるコラムデコーダ１３で駆動される。

以上のように構成された本実施例の半導体記憶装置につ
いて、以下その動作を説明する。

第２図は、第１図に示した本発明の一実施例の動作タイ
ミングを示すタイミング図であり、第２図をもとに動作
を説明する。

時刻ｔ＝ｔｌにおいて、選択したワード線がアクティブ
となり、メモリーセルアレイ１の中から選択したメモリ
ーセルのデータをビット線対３に読み出す。

時刻ｔ＝ｔ２においてセンスアンプ駆動信号Ｂ１２がア
クティブとなり、選択ビット線対に対応してアクティブ
となる出力１３がコラムデコーダ８より出力され、ＮＡ
ＮＤ回路を介して選択ビット線対のセンスアンプ１１が
駆動され選択ビット線対３の電位差を増幅する。

駆動するセンスアンプ１１が選択ビット線対に係るセン
スアンプに限られるため、駆動すべき電荷量が小さくな
り、電流が減少し配線抵抗による信号信連を十分に小さ
くすることが可能である。

選択ビット線対３の電位差を十分に増幅した後、選択ビ
ット線対３のデータをデータ線対１０に読み出す。

時刻ｔ＝ｔ３において、センスアンプ駆動信号Ａ５がア
クティブとなり、センスアンプ４が作動して非選択ビッ
ト線対３の電位差を増幅する。非選択ビット線対３のセ
ンス動作は、半導体記憶装置のアクセス時間には影響を
及ぼさないため、センスアンプ４の動作による瞬時電流
が十分に小さくなるようにセンス動作のスピードを遅く
することが可能となる。

以上のように、本実施例によれば、全ビット線対につい
て同時に動作する第１のセンスアンプ系統と、コラムデ
コーダにより選択したビット線対に対してのみ動作する
第２のセンスアンプ系統の２系統のセンスアンプを備え
、上記第１のセンスアンプ系統を上記第２のセンスアン
プ系に対して、動作時刻動作スピードを遅らせることに
より、センスアンプ駆動信号の配線抵抗に起因する信号
遅延を減少せしめ、高速センス動作を実現すると同時に
、センスアンプ動作による瞬時電流値を減少せしめ、瞬
時電流による電源変動に起因する誤動作を防止すること
ができる。

なお、本実施例では、第２図においてＶｃｃ（電源電圧
）ビット線プリチャージの回路構成の場合のタイミング
で示しているが、これは本発明の本質とは関係無である
ことは明らかである。

また、本実施例では、センス動作の高速化と、センス動
作による一時電流の低減を同時に実現しているが、回路
定数の設定によりセンス動作の高速化、またはセンス動
作による瞬時電流値の低減の一方の効果のみを実現する
場合があることは明らかである。

また、本実施例では、非選択ビット線駆動信号Ａ５をア
クティブとするタイミングｔ＝ｔ３を選択ビット線信号
駆動信号２をアクティブとするタイミングｔ＝ｔ２に比
べ、遅らせているが、ｔ２＝ｔ３またはｔ２をｔ３に比
べてわずかに遅延させても、本実施例と同様の効果が得
られることは明らかである。

発明の効果 以上の説明より明らかなように本発明は、全ビット線対
について動作する第１のセンスアンプ系統と、選択ビッ
ト線対について動作する第２のセンスアンプ系統を備え
、上記第１のセンスアンプ系統と上記第２のセンスアン
プ系統を独立に動作させることにより、センスアンプ駆
動信号の配線抵抗による信号遅延を抑えて高速センス動
作を可能とするとともに、センス動作による瞬時電流を
抑えて瞬時電流に起因する誤動作を防止することのでき
る優れた半導体記憶装置を実現するものである。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体記憶装置の構成を示
すブロック図、第２図は同実施例の半導体記憶装置の動
作タイミングを示すタイミングチャート、第３図は従来
の半導体記憶装置の構成を示すブロック図である。 １・・・・・・メモリーセルアレイ、３・・・・・・ビ
ット線対、４・・・・・・第１系統のセンスアンプ、５
・・・・・・第１系統のセンスアンプ駆動信号Ａ、６・
・・・・・ロウデコーダ、７・・・・・・ロウアドレス
、８・・・・・・コラムデコーダ、９・・・・・・コラ
ムアドレス、１１・・・・・・第２系統のセンスアンプ
、１２・・・・・・第２系統のセンスアンプ駆動信号Ｂ
、１３・・・・・・選択ビット線対に対応してアクティ
ブとなるコラムデコーダ出力。

Claims (2)

【特許請求の範囲】
1. （１）複数のメモリーセルをマトリクス状に配列したメ
   モリーセルアレイと、上記メモリーセルアレイから１列
   のメモリーセルを選択する手段と、上記選択したメモリ
   ーセルのデータを読み出すビット線対と、上記メモリー
   セルアレイのビット線対全ての電位差を同時に増幅する
   第１のセンスアンプ系統と、上記メモリーセルアレイの
   ビット線対のうち、上記選択したメモリーセルのデータ
   を読み出すビット線対のみの電位差を増幅する第２のセ
   ンスアンプ系統を具備し、上記第１のセンスアンプ系統
   と、上記第２のセンスアンプ系統の動作を、時間的にず
   らして独立に行わしめる手段を有する半導体記憶装置。
2. （２）第１のセンスアンプ系統の動作に比較して、第２
   のセンスアンプ系統の動作が低速である請求項１記載の
   半導体記憶装置。