JP4087570B2 - 半導体メモリおよびその制御方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、センスアンプを有する半導体メモリに関し、特に、メモリセルに書き込んだデータを確実に読み出す技術に関する。
【0002】
【従来の技術】
DRAM等の半導体メモリでは、メモリセルに書き込んだデータ(電荷)は、時間とともに基板等にリークし、消失する。このため、例えば、DRAMは、メモリセルの電荷量の減少を補うために、一定間隔でメモリセルにデータを再書き込みするリフレッシュ動作を実行している。
【0003】
一般に、DRAMでは、2本のビット線(ビット線対)を用いて読み出し動作および書き込み動作が実行される。例えば、読み出し動作において、まず、参照電圧がビット線対に供給される(プリチャージ動作)。次に、メモリセルに保持されているデータ(蓄積電荷)が、一方のビット線に伝達される。メモリセルの蓄積電荷は、メモリセルとビット線の容量の比に応じて再分配され、一方のビット線の電圧が変化する。そして、この電圧が他方のビット線の電圧(参照電圧)と比較され、“Hデータ”または“Lデータ”が読み出される。
【0004】
メモリセルに電荷が蓄積された状態を“H状態”、メモリセルから電荷が引き抜かれた状態を“L状態”とした場合、上述したように、H状態のメモリセルは、時間とともにL状態に変化する。このため、H状態の電荷が伝達された一方のビット線の電圧と、他方のビット線の電圧(参照電圧)との差は、時間とともに小さくなる。一方、L状態の電荷が伝達された一方のビット線の電圧は、一般に接地電圧であるため、この電圧と、他方のビット線の電圧(参照電圧)との差は、時間が経過しても変化しない。したがって、H状態の読み出しマージンは、L状態の読み出しマージンより小さくなる。すなわち、H状態のメモリセルは、L状態のメモリセルに比べ、読み出しにくい。
【0005】
近時、このような不具合を解消するため、H状態の読み出しマージンを向上したセンスアンプが開発されている。このセンスアンプは、メモリセルの蓄積電荷がビット線に伝達される直前に、ビット線に接続された結合容量を利用して、ビット線対のうち一方のビット線の電圧を強制的に変化させる。
DRAM等の半導体メモリは、動作電圧が低くなってきており、ビット線対の電圧差を十分に確保し、センスアンプを確実に動作させることが困難になってきている。このため、ビット線に接続された結合容量を利用して、読み出し動作時のビット線対の電圧差を大きくする手法は、近年のDRAMにおいて不可欠である。
【0006】
図9は、この種のセンスアンプを適用したDRAMの要部を示している。
センスアンプ10は、ビット線対BLT、BLCに接続されている。ビット線対BLT、BLCは、アイソレーションゲート12を介して、メモリセルアレイ14に接続されている。図の左側のアイソレーションゲート12は、ビット線制御信号BTLPで制御されている。図の右側のアイソレーションゲート12は、ビット線制御信号BTRPで制御されている。ビット線制御信号BTLP、BTRPにより、読み書き動作時に図の左右のメモリセルアレイ14の一方が、センスアンプ10に接続される。
【0007】
メモリセルアレイ14は、複数のメモリセルMCを有している。メモリセルMCは、データを記憶するキャパシタ、およびこのキャパシタをビット線BLT(またはBLC)に接続する転送トランジスタで構成されている。この例では、ビット線BLTに接続されたメモリセルMCにおける転送トランジスタのゲートは、ワード線信号WLTを受けている。ビット線BLCに接続されたメモリセルMCにおける転送トランジスタのゲートは、ワード線信号WLCを受けている。
【0008】
センスアンプ10は、ラッチ10a、nMOSトランジスタからなる容量10b、10c、ライトスイッチ10d、10e、およびリードスイッチ10f、10gを有している。ラッチ10aは、入力と出力を互いに接続した2つのCMOSインバータで構成されている。ラッチ10aは、図示しないセンスアンプ活性化信号に応じて活性化または非活性化される。容量10bは、ソース・ドレインをビット線BLTに接続し、ゲートで制御信号BLPLTNを受けている。容量10cは、ソース・ドレインをビット線BLCに接続し、ゲートで制御信号BLPLCNを受けている。
【0009】
ライトスイッチ10dは、ソース・ドレインの一方をビット線BLTに接続し、ソース・ドレインの他方を入出力ノードND01に接続し、ゲートで書き込み制御信号WSELPを受けている。ライトスイッチ10eは、ソース・ドレインの一方をビット線BLCに接続し、ソース・ドレインの他方を入出力ノードND02に接続し、ゲートで書き込み制御信号WSELPを受けている。
【0010】
リードスイッチ10fは、ソース・ドレインの一方で読み出し制御信号RDRVNを受け、ソース・ドレインの他方を入出力ノードND03に接続し、ゲートをビット線BLTに接続している。リードスイッチ10gは、ソース・ドレインの一方で読み出し制御信号RDRVNを受け、ソース・ドレインの他方を入出力ノードND04に接続し、ゲートを直接ビット線BLCに接続している。
【0011】
センスアンプ10では、リードスイッチ10f、10gに流れる電流が、ビット線対BLT、BLCの電圧差により変化する。電流の差に応じて入出力ノードND03、ND04に電圧(増幅電圧)が発生し、発生した電圧が、リードアンプ等に伝達される。すなわち、リードスイッチ10f(または10g)は、ビット線BLT(またはBLC)に伝達された読み出しデータを増幅する機能を有している。このような回路方式は、一般にダイレクトセンス方式と称されている。ダイレクトセンス方式のセンスアンプでは、ビット線BLT、BLCとカラムスイッチ16c、16dとを直接接続していない。このため、ビット線BLT、BLCの電圧は、カラムスイッチ16c、16dの動作により変動しない。すなわち、メモリセルMCからビット線BLT、BLCに伝達されたデータが完全に増幅される前にカラム選択信号が活性化されても、読み出し動作は、正しく実行される。このため、高速動作に適している。
【0012】
入出力ノードND01は、カラムスイッチ16aを介して書き込みデータ線WDTに接続されている。入出力ノードND02は、カラムスイッチ16bを介して書き込みデータ線WDCに接続されている。入出力ノードND03は、カラムスイッチ16cを介して読み出しデータ線RDTに接続されている。入出力ノードND04は、カラムスイッチ16dを介して読み出しデータ線RDCに接続されている。カラムスイッチ16a〜16dのゲートは、カラム選択信号CSLPを受けている。書き込みデータ線WDT、WDCは、入出力端子からの書き込みデータを受けるライトアンプ(図示せず)に接続されている。読み出しデータ線RDT、RDCは、読み出しデータを入出力端子に出力するリードアンプ(図示せず)に接続されている。
【0013】
図10は、上述したセンスアンプ10の動作の一例を示している。この例では、読み出しデータまたは書き込みデータは、ビット線BLTに伝達される。ビット線BLC(リファレンス)は参照電圧の供給線として作用する。
(A)リードサイクル
まず、ロウアドレス信号の供給に応じて図9の左側のメモリセルアレイ14が選択され、ビット線制御信号BTRPが非活性化(低レベル)される(図10(a))。図示しないビット線制御信号BTLPは活性化され、メモリセルアレイ14とビット線BLT、BLCとが接続される。ビット線BLT、BLCの電圧は、プリチャージ動作により予め参照電圧に変化している(図10(b))。
【0014】
制御信号BLPLCNが、ワード線信号WLTが活性化される前に、高レベルから低レベルに変化する(キック動作)。制御信号BLPLTNは、読み出し動作の期間高レベルに保持される。ビット線BLCの電圧は、制御信号BLPLCNの変化による容量10cの結合容量の作用で下がる(図10(c))。
次に、ロウアドレス信号に応じてワード線信号WLTが活性化される。ここで、ワード線信号WLT、WLCおよびビット線制御信号BTLP、BTRPの活性化レベルは、他の信号の高レベル電圧より高く設定されている(ブースト電圧)。ワード線信号WLTの活性化により、メモリセルMCの転送トランジスタは、オンする。メモリセルMCに保持されているデータ(この例ではH状態)は、ビット線BLTに伝達され、ビット線BLTの電圧が上昇する。(図10(d))。なお、ビット線BLTの波形のうち、低レベル側に変化する破線は、L状態を保持しているメモリセルMCを読み出したときを示している。
【0015】
容量10bは、例えば、上述したキック動作により、ワード線信号WLTの活性化後のビット線対BLT、BLCの電圧差が、H状態、L状態とでほぼ同じになるように設計されている(図10(e))。このように設計することで、H状態の読み出しマージンは、キック動作をしない場合(図10(f))に比べ、向上する。この後、ラッチ10aが活性化され、ビット線対BLT、BLCの電圧差が大きくなる。読み出し制御信号RDRVNが、ラッチ10aの活性化に同期して活性化され(低レベル)、ノードND03、ND04の論理レベルは、ビット線BLT、BLCの論理レベルと反対になる。
【0016】
次に、カラム選択信号CSLPが活性化され(図10(g))、ノードND03、ND04の電圧が読み出しデータ線RDT、RDCにそれぞれ伝達される。この後、カラム選択信号CSLPおよびワード線信号WLTが非活性化されることで(図10(h))、ラッチ10aが非活性化され、増幅期間が完了する。
この後、制御信号BLPLCNおよびビット線制御信号BTRPが高レベルに変化する。ビット線BLT、BLCがイコライズされ、読み出し制御信号RDRVNが非活性化(高レベル)され、リードスイッチ10f、10gが非活性化され、読み出し動作が完了する。
【0017】
(B)ライトサイクル
同じワード線に接続されたメモリセルのデータは、そのワード線が選択されることでそれぞれビット線に伝達される。書き込み動作では、データを書き込む以外のメモリセルのデータも、ビット線に伝達される。これ等データをメモリセルに保持するために、再書き込み(リフレッシュ)する必要がある。このため、図の上側にデータが書き込まれるメモリセルの書き込み動作を示し、図の下側にデータが書き込まれないメモリセルの再書き込み動作を示している。
【0018】
書き込み動作において、上述したリードサイクルと同様に、ビット線制御信号BTRPが非活性化(低レベル)される(図10(i))。次に、ワード線信号WLTが活性化される前に、制御信号BLPLCNが高レベルから低レベルに変化する(キック動作)。制御信号BLPLCNの変化により、ビット線BLCの電圧は、容量10cの結合容量により下がる(図10(j))。
【0019】
ワード線信号WLTが活性化され、メモリセルMCの転送トランジスタは、オンする。メモリセルMCに保持されているデータ(この例ではH状態)は、ビット線BLTに伝達され、ビット線BLTの電圧が上昇する。(図10(k))。ラッチ10aが活性化され、ビット線対BLT、BLCの電圧差が大きくなる。書き込み制御信号WSELPおよびカラム選択信号CSLPが順次活性化され(図10(l))、書き込みデータ線WDT、WDCに伝達された書き込みデータがノードND01、ND02を介してビット線BLT、BLCに伝達され、ビット線BLT、BLCのレベルは反転する(図10(m))。
【0020】
次に、カラム選択信号CSLPおよび書き込み制御信号WSELPが順次非活性化される。書き込みデータがラッチ10aにより十分増幅され、メモリセルMCに書き込まれた後、ワード線信号WLTが非活性化される(図10(n))。この後、制御信号BLPLCNが高レベルに変化する。ビット線制御信号BTRPが活性化され、ビット線BLT、BLCがイコライズされ、書き込み動作が完了する。
【0021】
再書き込み動作において、センスアンプ10に供給される信号のタイミングは、カラム選択信号CSLPを除いて上述した書き込み動作と同一である。再書き込み動作では、カラム選択信号CSLPは活性化されないため、メモリセルMCから伝達されたデータは、ラッチ10aによりそのまま増幅され、再びメモリセルMCに書き込まれる。したがって、ビット線BLT、BLCの波形は、リードサイクルと同じになる。この結果、再書き込み動作においても、H状態のメモリセルMCの読み出しマージンが向上する。すなわち、H状態を保持するメモリセルMCにおいて、増幅されたデータが確実に再書き込みされる。
【0022】
図11は、上述したセンスアンプ10の動作の別の一例を示している。この例においても、読み出しデータまたは書き込みデータは、ビット線BLTに伝達される。ビット線BLC(リファレンス)は参照電圧の供給線として作用する。制御信号BLPLTN、BLPLCNは、通常低レベルを保持し、センスアンプの動作時に一方の制御信号が高レベルに変化する。図10と同じタイミングの波形については、詳細な説明は省略する。
【0023】
(A)リードサイクル
まず、ビット線制御信号BTRPが非活性化された後、ワード線信号WLTが活性化される前に、制御信号BLPLTNが低レベルから高レベルに変化する(キック動作)。制御信号BLPLCNは、読み出し動作の期間低レベルに保持される。ビット線BLTの電圧は、制御信号BLPLTNの変化による容量10bの結合容量の作用で上がる(図11(a))。この後、図10と同様に読み出し動作が実行される。
【0024】
ビット線BLTの波形のうち、低レベル側に変化する破線は、L状態を保持しているメモリセルMCを読み出したときを示している。容量10cは、例えば、上述したキック動作により、ワード線信号WLTの活性化後のビット線対BLT、BLCの電圧差が、H状態、L状態とでほぼ同じになるように設計されている(図11(b))。このため、H状態の読み出しマージンは、キック動作をしない場合(図11(c))に比べ、向上する。
【0025】
(B)ライトサイクル
図の上側に書き込み動作を示し、図の下側に再書き込み動作を示している。書き込み動作は、ビット線BLTがキック動作されることを除き、図10と同一である。再書き込み動作において、センスアンプ10に供給される信号のタイミングは、カラム選択信号CSLPを除いて書き込み動作と同一である。ビット線BLT、BLCの波形は、リードサイクルと同じになる。この結果、再書き込み動作においても、H状態のメモリセルMCの読み出しマージンが向上する。
【0026】
【発明が解決しようとする課題】
しかしながら、上述したキック動作を行うためには、全てのビット線対BLT、BLCについて、それぞれ容量10b、10cを形成しなくてはならない。ビット線の数は、非常に多いため、これ等容量10b、10cの面積は、膨大になる。また、容量10b、10cを制御する制御信号BLPLTN、BLPLCNの配線も長くなる。この結果、チップサイズが増大し、製造コストが増大するという問題があった。
【0027】
本発明の目的は、センスアンプを有する半導体メモリにおいて、チップサイズを低減することにある。
本発明の別の目的は、センスアンプの素子数を減らし、かつセンスアンプを確実に動作することにある。
【0028】
【課題を解決するための手段】
本発明の半導体メモリの制御方法では、半導体メモリは、メモリセルに接続されたビット線と、ビット線に伝達されたデータの信号量を増幅するセンスアンプとを有している。センスアンプは、メモリセルに読み書きされるデータの入出力ノードとビット線とを電気的に接続しデータを伝達するトランジスタを有している。トランジスタは、センスアンプによるデータの増幅時だけでなく、データの増幅動作前に予め動作する。このトランジスタの動作に伴い、トランジスタとビット線との結合容量により、ビット線の電圧が変化する。すなわち、メモリセルに保持されたデータがビット線に伝達される前に、ビット線の電圧がシフトする(キック動作)。このため、キック動作専用の容量を形成することなく、H状態またはL状態の読み出しデータのうち、一方の読み出しマージンを向上できる。この結果、チップサイズを小さくできる。
【0029】
本発明の半導体メモリでは、トランジスタは、ソース・ドレインの一方および他方を、それぞれ入出力ノードおよびビット線に接続し、ゲートで、書き込み動作時に活性化される書き込み制御信号を受けている。すなわち、書き込みデータをビット線に伝達するトランジスタを利用して、ビット線の電圧を変化できる。
本発明の半導体メモリでは、トランジスタは、ドレインを入出力ノードに接続し、ゲートをビット線に接続し、ソースで読み出し動作時にソース電圧に変化する読み出し制御信号を受けている。すなわち、メモリセルから読み出されたデータを外部に伝達するトランジスタを利用して、ビット線の電圧を変化できる。
【0030】
本発明の半導体メモリでは、2本のビット線でビット線対が構成されている。データおよび参照電圧が、外部から供給されるアドレス信号に応じて、ビット線対の一方のビット線および他方のビット線にそれぞれ供給される。ビット線対の各ビット線に接続されたトランジスタは、それぞれ独立に制御される。このため、センスアンプの回路をほとんど変更することなく、これ等トランジスタの結合容量を利用して、ビット線対の少なくとも一方のビット線の電圧を容易に変化できる。この結果、センスアンプの増幅動作前に、予めビット線対の電位差を生じさせることができ、読み出しマージンを向上できる。
【0031】
本発明の半導体メモリでは、参照電圧が供給されるビット線に接続されたトランジスタが、増幅動作前に予め動作する。この動作により、参照電圧が供給されるビット線の電圧は、データが供給されるビット線の電圧より低くなる。したがって、センスアンプの増幅動作前に、予めビット線対の電圧差を生じさせることができる。
【0032】
本発明の半導体メモリでは、データが供給されるビット線に接続されたトランジスタが、増幅動作前に予め動作する。この動作により、データが供給されるビット線の電圧は、参照電圧が供給されるビット線の電圧より高くなる。したがって、センスアンプの増幅動作前に、予めビット線対の電圧差を生じさせることができる。
【0033】
本発明の半導体メモリでは、半導体メモリは、入出力ノードを外部に対してデータを入出力するデータ線に接続するカラムスイッチを有している。カラムスイッチは、ビット線を選択するカラムアドレス信号に基づいて動作する。トランジスタは、メモリセルを制御するワード線を選択するロウアドレス信号に基づいて動作する。カラムスイッチは、ワード線により選択されたメモリセルに対するデータを入出力する。このため、一般に、カラムスイッチは、データの増幅動作が開始後にオンする。すなわち、増幅動作前にトランジスタを動作させるとき、カラムスイッチはオフしている。このため、増幅動作前のトランジスタの動作により、ビット線の電圧がデータ線の影響を受けることはない。この結果、メモリセルに保持されたデータをより確実に読み出すことができる。
【0034】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図1は、本発明の半導体メモリおよび半導体メモリの制御方法の第1の実施形態を示している。従来技術で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。以降に説明する信号および信号線は、アドレス信号、データ入出力信号のビット数および、メモリセルアレイの構造に応じて複数存在する。
【0035】
この半導体メモリは、シリコン基板上にCMOSプロセス技術を使用してDRAMとして形成されている。DRAMは、コマンドデコーダ18、ロウアドレス信号RADに対応するロウ制御回路20、カラムアドレス信号CADに対応するカラム制御回路22、データ入出力制御回路24、センスアンプおよびカラムスイッチを有する読み書き制御回路26、および複数のメモリセルMCを有するメモリセルアレイ14を有している。
【0036】
コマンドデコーダ18は、コマンド信号CMDを受けることで、外部から供給されたコマンドを解読し、コマンド制御信号CMDCを出力している。ロウ制御回路20は、ロウアドレス信号RADおよびコマンド制御信号CMDCを受け、ワード線信号WLT、WLC、ビット線制御信号BTLP、BTRP、書き込み制御信号WSELTP、WSELCP、および読み出し制御信号RDRVNを出力している。カラム制御回路22は、カラムアドレス信号CADおよびコマンド制御信号CMDCを受け、カラム選択信号CSLPを出力している。
【0037】
データ入出力制御回路24は、読み出しデータ線RDC、RDTを介して読み書き制御回路26から伝達される読み出しデータを入出力データDQとして出力する。データ入出力制御回路24は、入出力データDQとして受けた書き込みデータを、書き込みデータ線WDT、WDCを介して読み書き制御回路26に出力する。
読み書き制御回路26は、書き込み制御信号WSELTP、WSELCP、読み出し制御信号RDRVN、カラム選択信号CSLPを受けている。読み書き制御回路26は、ビット線BLT、BLCを介してメモリセルアレイ14に接続されている。
【0038】
図2は、図1の読み書き制御回路26およびメモリセルアレイ14の要部を示している。
この実施形態のセンスアンプ28は、従来形成されていた容量10b、10cを有しておらず、ライトスイッチ10d、10eがそれぞれ独立に制御されている。ライトスイッチ10dは、ソース・ドレインの一方をビット線BLTに接続し、ソース・ドレインの他方を入出力ノードND01に接続し、ゲートで書き込み制御信号WSELTPを受けている。ライトスイッチ10eは、ソース・ドレインの一方をビット線BLCに接続し、ソース・ドレインの他方を入出力ノードND02に接続し、ゲートで書き込み制御信号WSELCPを受けている。その他の構成は、図9と同じである。すなわち、センスアンプ28は、ダイレクトセンス方式を採用している。
【0039】
この実施形態では、図9に示した容量10b、10cの代わりに、ライトスイッチ10d、10eのpn接合容量、ゲート容量を利用している。すなわち、キック動作は、ライトスイッチ10d、10eの結合容量の作用で実行される。容量10b、10cをビット線BLT、BLC毎に形成しなくてよいため、センスアンプ28のレイアウト面積は、従来に比べ大幅に小さくなる。キック動作を制御する信号は、2本の書き込み制御信号WSELTP、WSELCPが必要になるが、キック動作を制御する信号(図9の制御信号BLPLTN、BLPLCN)が不要になるため、信号線を従来に比べ1本減らすことができる。
【0040】
図3は、上述したセンスアンプ28の動作の一例を示している。上述した図9と同じタイミングの波形については、詳細な説明は省略する。この例では、読み出しデータまたは書き込みデータは、ビット線BLTに伝達される。ビット線BLC(リファレンス)は参照電圧の供給線として作用する。書き込み制御信号WSELTP、WSELCPは、通常高レベルを保持している。書き込み制御信号WSELTP、WSELCPは、センスアンプ28の動作時に順次低レベルに変化する。カラム選択信号CSLPが非活性化(低レベル)の期間、ノードND01、ND02は、高インピーダンス状態である。このため、この期間、書き込み制御信号WSELTP、WSELCPが高レベルになっていても、読み出し動作および書き込み動作には影響しない。
【0041】
(A)リードサイクル
まず、ビット線制御信号BTRPが非活性化された後、ワード線信号WLTが活性化される前に、書き込み制御信号WSELCPが低レベルに変化する(図3(a))。ビット線BLCの電圧は、書き込み制御信号WSELCPの変化によるライトスイッチ10eの結合容量の作用で下がる(キック動作、図3(b))。
【0042】
ここで、ライトスイッチ10eの結合容量は、例えば、キック動作により、ワード線信号WLTの活性化後のビット線対BLT、BLCの電圧差が、H状態、L状態とでほぼ同じになるように設計されている(図3(c))。このように設計することで、H状態の読み出しマージンは、図9に示した容量10b、10cがない場合にも、従来と同様に向上できる。ライトスイッチ10eの結合容量が従来と同じ場合にも、キック動作によりビット線BLCの電圧が下がるため、読み出しマージンは向上する。
【0043】
次に、ワード線信号WLTが活性化され、メモリセルMCに保持されているデータ(この例ではH状態)は、ビット線BLTに伝達され、ビット線BLTの電圧は、上昇する。ビット線BLTの波形のうち、低レベル側に変化する破線は、図9と同様に、L状態を保持しているメモリセルMCを読み出したときを示している。
ワード線信号WLTが活性化された後、カラム選択信号CSLPが活性化される前に書き込み制御信号WSELTPが低レベルに変化する(図3(d))。書き込み制御信号WSELTPの変化タイミングは、読み出し制御信号RDRVNが低レベルに変化する前が望ましい。この後、ラッチ10aが活性化され、ビット線対BLT、BLCの電圧差が大きくなる。
【0044】
次に、読み出し制御信号RDRVNが、ラッチ10aの活性化に同期して低レベルに変化し、ノードND03、ND04に読み出しデータが出力される。ノードND03、ND04の論理レベルは、ビット線BLT、BLCの論理レベルと反対になる。この後、カラム選択信号CSLPが活性化され(図3(e))、相補の読み出しデータが読み出しデータ線RDC、RDTに出力される。
【0045】
カラム選択信号CSLPおよびワード線信号WLTが非活性化され(図3(f))、ラッチ10aが非活性化され、増幅期間が完了する。この後、書き込み制御信号WSELTP、WSELCPおよびビット線制御信号BTRPが高レベルに変化する。ビット線BLT、BLCがイコライズされ、読み出し制御信号RDRVNが非活性化(高レベル)され、リードスイッチ10f、10gが非活性化され、読み出し動作が完了する。
【0046】
(B)ライトサイクル
書き込み動作では、書き込みデータが伝達されるビット線BLTに対応する書き込み制御信号WSELTPは、常に高レベルに保持される。書き込み制御信号WSELCPは、上述したリードサイクルと同様に、ビット線制御信号BTRPが非活性化(低レベル)された後、ワード線信号WLTが活性化される前に低レベルに変化する(キック動作)。書き込み制御信号WSELCPの変化により、ビット線BLCの電圧は、ライトスイッチ10eの結合容量により下がる(図3(g))。
【0047】
書き込み制御信号WSELCPは、ワード線信号WLTが活性化された後、カラム選択信号CSLPが活性化される前に高レベルに変化する(図3(h))。カラム選択信号CSLPが活性化され、書き込みデータ線WDT、WDCに伝達された書き込みデータが、ノードND01、ND02を介してビット線BLT、BLCに伝達される。この例では、書き込みデータの論理は、メモリセルMCに保持されたデータの論理と逆になっている。このため、ビット線BLT、BLCのレベルは反転する(図3(i))。
【0048】
書き込みデータがラッチ10aにより所定のレベルまで増幅された後、カラム選択信号CSLPおよび書き込み制御信号WSELCPが、順次非活性化される(図3(j))。書き込みデータがラッチ10aにより十分増幅され、メモリセルMCに書き込まれた後、ワード線信号WLTが非活性化される(図3(k))。この後、書き込み制御信号WSELCPが、再び高レベルに変化する。ビット線制御信号BTRPが活性化され、ビット線BLT、BLCがイコライズされ、書き込み動作が完了する。
【0049】
再書き込み動作において、センスアンプ28に供給される信号のタイミングは、カラム選択信号CSLPを除いて上述した書き込み動作と同一である。再書き込み動作では、カラム選択信号CSLPは活性化されないため、メモリセルMCから伝達されたデータは、ラッチ10aにより増幅され、再びメモリセルMCに書き込まれる。したがって、ビット線BLT、BLCの波形は、リードサイクルと同じになる。この結果、再書き込み動作においても、H状態のメモリセルMCの読み出しマージンが向上する。すなわち、H状態を保持するメモリセルMCにおいて、増幅されたデータが確実に再書き込みされる。
【0050】
このように、ライトサイクルにおいても、書き込み動作を正常に実行するとともに、データを書き込む以外のメモリセルのデータを、キック動作により確実に再書き込みできる。
以上、本実施形態では、書き込みデータをビット線に伝達するライトスイッチ(トランジスタ)のうち、参照電圧が供給されるビット線BLCに接続されたライトスイッチ10eを、センスアンプ28の増幅動作前に予め動作し、トランジスタとビット線との結合容量により、ビット線BLCの電圧を下げた(キック動作)。このため、キック動作専用の容量を形成することなく、H状態の読み出しデータの読み出しマージンを向上できる。従来の容量(図10の容量10b、10c)が不要になるため、センスアンプ28のレイアウトサイズが小さくなり、チップサイズを小さくできる。
【0051】
ビット線対のビット線BLT、BLCにそれぞれ接続されるライトスイッチ10d、10eをそれぞれ独立に制御することで、キック動作した。このため、センスアンプ28の回路を従来に比べほとんど変更することなく、ライトスイッチ10d、10eの結合容量を利用して、ビット線対の一方のビット線の電圧を容易に変化できる。具体的には、ライトスイッチ10d、10eのゲートに、それぞれ別の書き込み制御信号WSELTP、WSELCPを供給すればよい。
【0052】
直列に接続されたカラムスイッチ16bおよびライトスイッチ10eのうち、ライトスイッチ10eをキック動作し、ビット線BLCの電圧を下げた。カラムアドレス信号に応じて活性化されるカラムスイッチ16bは、ライトスイッチ10eのキック動作の際にオフしている。このため、増幅動作前のライトスイッチ10eの動作により、ビット線BLCの電圧が書き込みデータ線WDCの影響を受けることを防止できる。この結果、メモリセルに保持されたデータをより確実に読み出すことができる。
【0053】
図4は、本発明の半導体メモリおよび半導体メモリの制御方法の第2の実施形態におけるセンスアンプの動作を示している。従来技術および第1の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【0054】
この実施形態では、書き込み制御信号WSELTP、WSELCPの生成タイミングが、第1の実施形態と相違している。その他の構成および信号の生成タイミングは、第1の実施形態と同一である。すなわち、この実施形態のDRAMの全体構成は、図1に示したロウ制御回路20を除き、第1の実施形態と同一である。センスアンプおよびその周囲の回路は、図2と同一である。
【0055】
この実施形態においても、読み出しデータまたは書き込みデータは、ビット線BLTに伝達される。ビット線BLC(リファレンス)は参照電圧の供給線として作用する。書き込み制御信号WSELTPは、第1の実施形態と異なり通常低レベルを保持し、キック動作時に高レベルに変化する。上述した図3と同じタイミングの波形については、詳細な説明は省略する。
【0056】
(A)リードサイクル
まず、ビット線制御信号BTRPが非活性化された後、ワード線信号WLTが活性化される前に、書き込み制御信号WSELTPが高レベルに変化する(図4(a))。ビット線BLTの電圧は、書き込み制御信号WSELTPの変化によるライトスイッチ10dの結合容量の作用で上がる(キック動作、図4(b))。
【0057】
ライトスイッチ10dの結合容量は、図3の説明と同様に、例えば、上述したキック動作により、ワード線信号WLTの活性化後のビット線対BLT、BLCの電圧差が、H状態、L状態とでほぼ同じになるように設計されている(図4(c))。このため、H状態の読み出しマージンは、図9に示した容量10b、10cがない場合にも、従来と同様に向上できる。ライトスイッチ10dの結合容量が従来と同じ場合にも、キック動作によりビット線BLTの電圧が上がるため、読み出しマージンは向上する。
【0058】
次に、ワード線信号WLTが活性化され、メモリセルMCに保持されているデータ(この例ではH状態)は、ビット線BLTに伝達され、ビット線BLTの電圧は、さらに上昇する。ワード線信号WLTが活性化された後、カラム選択信号CSLPが活性化される前に書き込み制御信号WSELTPが低レベルに変化する(図4(d))。書き込み制御信号WSELTPの変化タイミングは、読み出し制御信号RDRVNが低レベルに変化する前が望ましい。この後、ラッチ10aが活性化され、ビット線対BLT、BLCの電圧差が大きくなる。読み出し制御信号RDRVNが、低レベルに変化し、カラム選択信号CSLPが活性化され(図4(e))、相補の読み出しデータが読み出しデータ線RDC、RDTに出力される。
【0059】
この後、図3と同様に、カラム選択信号CSLP、ワード線信号WLT、読み出し制御信号RDRVN、およびビット線制御信号BTRPが変化し、読み出し動作が完了する。
(B)ライトサイクル
まず、書き込みデータが伝達されるビット線BLTに対応する書き込み制御信号WSELTPは、上述したリードサイクルと同様に、ビット線制御信号BTRPが非活性化(低レベル)された後、ワード線信号WLTが活性化される前に高レベルに変化する(キック動作)。書き込み制御信号WSELTPの変化により、ビット線BLTの電圧は上がる(図4(f))。
【0060】
書き込み制御信号WSELCPは、ワード線信号WLTが活性化された後、カラム選択信号CSLPが活性化される前に高レベルに変化する(図4(g))。カラム選択信号CSLPが活性化され、書き込みデータ線WDT、WDCに伝達された書き込みデータがノードND01、ND02を介してビット線BLT、BLCに伝達され、ビット線BLT、BLCのレベルは反転する(図4(h))。
【0061】
次に、カラム選択信号CSLPおよび書き込み制御信号WSELTP、WSELCPが、順次非活性化される(図4(i))。書き込みデータがラッチ10aにより十分増幅され、メモリセルMCに書き込まれた後、ワード線信号WLTが非活性化される(図4(j))。この後、ビット線制御信号BTRPが活性化され、ビット線BLT、BLCがイコライズされ、書き込み動作が完了する。
【0062】
再書き込み動作において、センスアンプ28に供給される信号のタイミングは、カラム選択信号CSLPを除いて上述した書き込み動作と同一である。ビット線BLT、BLCの波形は、リードサイクルと同じになる。この結果、再書き込み動作においても、H状態のメモリセルMCの読み出しマージンが向上する。すなわち、H状態を保持するメモリセルMCにおいて、増幅されたデータが確実に再書き込みされる。
【0063】
上述したように、この実施形態では、書き込み制御信号WSELTP、WSELCPを独立に制御し、データが伝達されるビット線BLTをキック動作することで、H状態のメモリセルMCのデータを確実に読み出すことができる。
この実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。
【0064】
図5は、本発明の半導体メモリおよび半導体メモリの制御方法の第3の実施形態における読み書き制御回路およびメモリセルアレイの要部を示している。従来技術および第1の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【0065】
この実施形態のDRAMの全体構成は、図1に示したロウ制御回路20を除き、第1の実施形態と同一である。本実施形態のロウ制御回路は、書き込み制御信号WSELPおよび読み出し制御信号RDRVTN、RDRVCNを出力する。また、センスアンプ30が、第1の実施形態(図2)のセンスアンプ28と相違している。センスアンプ30のライトスイッチ10d、10eは、書き込み制御信号WSELPで制御され、センスアンプ30のリードスイッチ10f、10gは、それぞれ読み出し制御信号RDRVTN、RDRVCNで制御されている。その他の構成は、図2と同一である。
【0066】
図6は、上述したセンスアンプ30の動作の一例を示している。上述した図3と同じタイミングの波形については、詳細な説明は省略する。この例においても、読み出しデータまたは書き込みデータは、ビット線BLTに伝達される。ビット線BLC(リファレンス)は参照電圧の供給線として作用する。読み出し制御信号RDRVTN、RDRVCNは、通常高レベルを保持している。読み出し制御信号RDRVTN、RDRVCNは、センスアンプ30の動作時に順次低レベルに変化する。カラム選択信号CSLPが非活性化(低レベル)の期間、ノードND03、ND04は、高インピーダンス状態である。このため、この期間、読み出し制御信号RDRVTN、RDRVCNが高レベルになっていても、読み出し動作および書き込み動作には影響しない。
【0067】
(A)リードサイクル
まず、ビット線制御信号BTRPが非活性化された後、ワード線信号WLTが活性化される前に、読み出し制御信号RDRVCNが低レベルに変化する(図6(a))。ビット線BLCの電圧は、読み出し制御信号RDRVCNの変化によるリードスイッチ10gの結合容量の作用で下がる(キック動作、図6(b))。
【0068】
ここで、リードスイッチ10gの結合容量は、例えば、上述したキック動作により、ワード線信号WLTの活性化後のビット線対BLT、BLCの電圧差が、H状態、L状態とでほぼ同じになるように設計されている(図6(c))。
次に、ワード線信号WLTが活性化され、メモリセルMCに保持されているデータ(この例ではH状態)は、ビット線BLTに伝達され、ビット線BLTの電圧が上昇する。ワード線信号WLTが活性化された後、読み出し制御信号RDRVTNが低レベルに変化し(図6(d))、ノードND03、ND04に読み出しデータが出力される。読み出し制御信号RDRVTNが低レベルに変化した後、カラム選択信号CSLPが活性化され(図6(e))、読み出しデータが読み出しデータ線RDC、RDTに出力される。
【0069】
この後、カラム選択信号CSLPおよびワード線信号WLTが非活性化され(図6(f))、ラッチ10aが非活性化され、増幅期間が完了する。ビット線制御信号BTRPが高レベルに変化し、ビット線BLT、BLCがイコライズされる。読み出し制御信号RDRVTN、RDRVCNが非活性化(高レベル)され、リードスイッチ10f、10gが非活性化され、読み出し動作が完了する。
【0070】
(B)ライトサイクル
書き込み動作では、書き込みデータが伝達されるビット線BLTに対応する読み出し制御信号RDRVTNは、常に高レベルに保持される。読み出し制御信号RDRVCNは、上述したリードサイクルと同様に、ビット線制御信号BTRPが非活性化(低レベル)された後、ワード線信号WLTが活性化される前に低レベルに変化する(キック動作)。読み出し制御信号RDRVCNの変化により、ビット線BLCの電圧は、リードスイッチ10gの結合容量により下がる(図6(g))。
【0071】
読み出し制御信号RDRVCNは、ワード線信号WLTが活性化された後、カラム選択信号CSLPが活性化される前に高レベルに変化する(図6(h))。書き込み制御信号WSELPおよびカラム選択信号CSLPが順次活性化され、書き込みデータ線WDT、WDCに伝達された書き込みデータがノードND01、ND02を介してビット線BLT、BLCに伝達され、ビット線BLT、BLCのレベルは反転する(図6(i))。
【0072】
次に、カラム選択信号CSLPおよび書き込み制御信号WSELPが、順次非活性化され(図6(j))、ワード線信号WLTが非活性化される(図6(k))。ビット線制御信号 BTRP が活性化され、ビット線 BLT 、 BLC がイコライズされ、書き込み動作が完了する。
再書き込み動作において、センスアンプ30に供給される信号のタイミングは、カラム選択信号CSLPを除いて上述した書き込み動作と同一である。再書き込み動作では、カラム選択信号CSLPは活性化されないため、メモリセルMCから伝達されたデータは、ラッチ10aにより増幅され、再びメモリセルMCに書き込まれる。したがって、ビット線BLT、BLCの波形は、リードサイクルと同じになる。この結果、再書き込み動作においても、上述した実施形態と同様に、H状態のメモリセルMCの読み出しマージンが向上する。
【0073】
上述したように、この実施形態では、読み出し制御信号RDRVTN、RDRVCNを独立に制御し、データが伝達されるビット線BLCをキック動作することで、H状態のメモリセルMCのデータを確実に読み出すことができる。
この実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。さらに、この実施形態では、直列に接続されたカラムスイッチ16dおよびリードスイッチ10gのうち、リードスイッチ10gをキック動作し、ビット線BLCの電圧を下げた。カラムアドレス信号に応じて活性化されるカラムスイッチ16dは、リードスイッチ10gのキック動作の際にオフしている。このため、増幅動作前のリードスイッチ10gの動作により、ビット線BLCの電圧が読み出しデータ線RDCの影響を受けることを防止できる。この結果、メモリセルに保持されたデータをより確実に読み出すことができる。
【0074】
図7は、本発明の半導体メモリおよび半導体メモリの制御方法の第4の実施形態におけるセンスアンプの動作を示している。従来技術および第1、第3の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【0075】
この実施形態では、読み出し制御信号RDRVTN、RDRVCNの生成タイミングが、第3の実施形態と相違している。その他の構成および信号の生成タイミングは、第3の実施形態と同一である。すなわち、この実施形態のDRAMの全体構成は、ロウ制御回路を除き、第3の実施形態と同一である。センスアンプおよびその周囲の回路は、図5と同一である。
【0076】
この実施形態においても、読み出しデータまたは書き込みデータは、ビット線BLTに伝達される。ビット線BLC(リファレンス)は参照電圧の供給線として作用する。読み出し制御信号RDRVTNは、通常低レベルを保持し、キック動作時に高レベルに変化する。図6と同じタイミングの波形については、詳細な説明は省略する。
【0077】
(A)リードサイクル
まず、ビット線制御信号BTRPが非活性化された後、ワード線信号WLTが活性化される前に、読み出し制御信号RDRVTNが高レベルに変化する(図7(a))。ビット線BLTの電圧は、読み出し制御信号RDRVTNの変化によるリードスイッチ10fの結合容量の作用で上がる(キック動作、図7(b))。
【0078】
リードスイッチ10fの結合容量は、図6の説明と同様に、例えば、上述したキック動作により、ワード線信号WLTの活性化後のビット線対BLT、BLCの電圧差が、H状態、L状態とでほぼ同じになるように設計されている(図7(c))。リードスイッチ10fの結合容量が従来と同じ場合にも、キック動作によりビット線BLTの電圧が上がるため、読み出しマージンは向上する。
【0079】
次に、ワード線信号WLTが活性化され、メモリセルMCに保持されているデータ(この例ではH状態)は、ビット線BLTに伝達され、ビット線BLTの電圧がさらに上昇する。ワード線信号WLTが活性化された後、カラム選択信号CSLPが活性化される前に読み出し制御信号RDRVTNが低レベルに変化する(図7(d))。この後、カラム選択信号CSLPが活性化され(図7(e))、相補の読み出しデータが読み出しデータ線RDC、RDTに出力される。
【0080】
この後、図6と同様に、カラム選択信号CSLP、ワード線信号WLT、およびビット線制御信号BTRPが変化し、読み出し動作が完了する。
(B)ライトサイクル
まず、書き込みデータが伝達されるビット線BLTに対応する読み出し制御信号RDRVTNは、上述したリードサイクルと同様に、ビット線制御信号BTRPが非活性化(低レベル)された後、ワード線信号WLTが活性化される前に高レベルに変化する(キック動作)。読み出し制御信号RDRVTNの変化により、ビット線BLTの電圧は上がる(図7(f))。
【0081】
読み出し制御信号RDRVCNは、ワード線信号WLTが活性化された後、カラム選択信号CSLPが活性化される前に高レベルに変化する(図7(g))。書き込み制御信号WSELPおよびカラム選択信号CSLPが順次活性化され、書き込みデータ線WDT、WDCに伝達された書き込みデータがノードND01、ND02を介してビット線BLT、BLCに伝達され、ビット線BLT、BLCのレベルは反転する(図7(h))。
【0082】
次に、カラム選択信号CSLPおよび書き込み制御信号WSELPが、順次非活性化され(図7(i))、ワード線信号WLTが非活性化される(図7(j))。この後、ビット線制御信号BTRPが活性化され、読み出し制御信号RDRVTN、RDRVCNが低レベルに変化し、書き込み動作が完了する。
再書き込み動作において、センスアンプ30に供給される信号のタイミングは、カラム選択信号CSLPを除いて上述した書き込み動作と同一である。ビット線BLT、BLCの波形は、リードサイクルと同じになる。この結果、再書き込み動作においても、H状態のメモリセルMCの読み出しマージンが向上する。
【0083】
この実施形態においても、上述した第1および第3の実施形態と同様の効果を得ることができる。
図8は、本発明の半導体メモリおよび半導体メモリの制御方法の第5の実施形態における読み書き制御回路およびメモリセルアレイの要部を示している。従来技術および第1の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【0084】
この実施形態では、センスアンプ32が、第1の実施形態(図2)のセンスアンプ28と第3の実施形態(図5)のセンスアンプ30の特徴を兼ね備えている。すなわち、センスアンプ32のライトスイッチ10d、10eは、それぞれ書き込み制御信号WSELTP、WSELCPで制御され、センスアンプ32のリードスイッチ10f、10gは、それぞれ読み出し制御信号RDRVTN、RDRVCNで制御されている。その他の構成は、図2と同一である。
【0085】
この実施形態では、例えば、ワード線WLTが活性化される前に、読み出し制御信号RDRVCNおよび書き込み制御信号WSELCPが低レベルに変化することで、参照側のビット線BLCの電圧が下げられる。あるいは、ワード線WLTが活性化される前に、読み出し制御信号RDRVTNおよび書き込み制御信号WSELTPが高レベルに変化することで、データ側のビット線BLTの電圧が上げられる。したがって、リードスイッチおよびライトスイッチの結合容量を両方利用して、キック動作が実行される。この結果、リードスイッチ10f、10gおよびライトスイッチ10d、10eのレイアウトサイズを小さくできる。
【0086】
この実施形態においても、上述した第1および第3の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リードスイッチ10f、10gおよびライトスイッチ10d、10eのレイアウトサイズを最小限にして、読み出しマージンを向上できる。
なお、上述した実施形態では、ビット線BLTにデータが伝達される例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ビット線BLCにデータが伝達される場合にも、確実に動作できる。このとき、図3および図4において、書き込み制御信号WSELTP、WSELCPの波形は、逆になり、図6および図7において、読み出し制御信号RDRVTN、RDRVCNの波形は、逆になる。
【0087】
上述した実施形態では、本発明をリードサイクルにおける読み出し動作およびライトサイクルにおける再書き込み動作に適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をリフレッシュ動作に適用してもよい。
上述した実施形態では、本発明をDRAMのセンスアンプに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、DRAMのメモリセルを有する他の半導体メモリ(例えば、SDRAM、FCRAM(Fast Cycle RAM))のセンスアンプにも適用できる。
【0088】
上述した第1および第2実施形態では、センスアンプが増幅動作を開始する前に、書き込み制御信号WSELTP、WSELCPの一方を変化させ、ビット線の電圧を変化させた例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、書き込み制御信号WSELTP、WSELCPを互いに反対のレベルに変化させ、ビット線対の両ビット線の電圧を変化させてもよい。この場合、ビット線対の電圧差をより大きくできる。
【0089】
同様に、上述した第3および第4実施形態では、読み出し制御信号RDRVTN、RDRVCNを互いに反対のレベルに変化させ、ビット線対の両ビット線の電圧を変化させてもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【0090】
【発明の効果】
本発明の半導体メモリの制御方法では、キック動作専用の容量を形成することなく、H状態またはL状態の読み出しデータのうち、一方の読み出しマージンを向上できる。この結果、チップサイズを小さくできる。
【0091】
本発明の半導体メモリでは、書き込みデータをビット線に伝達するトランジスタを利用して、ビット線の電圧を変化できる。
本発明の半導体メモリでは、メモリセルから読み出されたデータを外部に伝達するトランジスタを利用して、ビット線の電圧を変化できる。
本発明の半導体メモリでは、センスアンプの増幅動作前に、予めビット線対の電位差を生じさせることで、読み出しマージンを向上できる。また、センスアンプの回路をほとんど変更することなく、トランジスタの結合容量を利用して、ビット線の電圧を容易に変化できる。
【0092】
本発明の半導体メモリでは、センスアンプの増幅動作前に、予めビット線対の電圧差を生じさせることができる。
本発明の半導体メモリでは、増幅動作前のトランジスタの動作により、ビット線の電圧がデータ線の影響を受けることを防止できる。この結果、メモリセルに保持されたデータをより確実に読み出すことができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示すブロック図である。
【図2】図1の要部を示す回路図である。
【図3】第1の実施形態におけるセンスアンプの動作を示すタイミング図である。
【図4】本発明の第2の実施形態におけるセンスアンプの動作を示すタイミング図である。
【図5】本発明の第3の実施形態における要部を示す回路図である。
【図6】第3の実施形態におけるセンスアンプの動作を示すタイミング図である。
【図7】本発明の第4の実施形態におけるセンスアンプの動作を示すタイミング図である。
【図8】本発明の第5の実施形態における要部を示す回路図である。
【図9】従来の半導体メモリの要部を示す回路図である。
【図10】従来のセンスアンプの動作を示すタイミング図である。
【図11】従来のセンスアンプの別の動作を示すタイミング図である。
【符号の説明】
10a ラッチ
10d、10e ライトスイッチ
10f、10g リードスイッチ
12 アイソレーションゲート
14 メモリセルアレイ
16a、16b、16c、16d カラムスイッチ
18 コマンドデコーダ
20 ロウ制御回路
22 カラム制御回路
24 データ入出力制御回路
26 読み書き制御回路
28、30、32 センスアンプ
BTLP、BTRP ビット線制御信号
BLT、BLC ビット線(ビット線対)
CAD カラムアドレス信号
CMD、CMDC コマンド信号
CSLP カラム選択信号
DQ 入出力データ
MC メモリセル
ND01、ND02、ND03、ND04 入出力ノード
RAD ロウアドレス信号
RDC、RDT 読み出しデータ線
RDRVN 読み出し制御信号
RDRVTN、RDRVCN 読み出し制御信号
WDT、WDC 書き込みデータ線
WLT、WLC ワード線信号
WSELP 書き込み制御信号
WSELTP、WSELCP 書き込み制御信号
Claims (14)
- メモリセルにそれぞれ接続された第1および第2ビット線と、
前記第1および第2ビット線にそれぞれ伝達されたデータの信号量の差を増幅するセンスアンプと、
前記センスアンプを書き込みデータ線に接続するカラムスイッチと、
前記センスアンプに設けられ、ゲートでそれぞれ受ける第1および第2書き込み制御信号に応じて、前記第1および第2ビット線を、前記カラムスイッチにそれぞれ接続する第1および第2トランジスタと、
前記第1トランジスタと前記第1ビット線との結合容量、あるいは、前記第2トランジスタと前記第2ビット線との結合容量により該ビット線の電圧を変化させるために、前記第1書き込み制御信号のレベルを保持した状態で、前記第2書き込み制御信号のレベルを高レベルから低レベルにする第1制御、および、前記第2書き込み制御信号のレベルを保持した状態で、前記第1書き込み制御信号のレベルを低レベルから高レベルにする第2制御のいずれかを実施する制御回路とを備え、
外部から供給されるアドレス信号に応じて、前記データおよび参照電圧が、前記第1および第2ビット線にそれぞれ供給され、
前記制御回路は、
リードサイクルでは、
前記第1および第2ビット線がイコライズされた後で、前記センスアンプによる前記データの増幅動作前に、前記第1および第2制御のいずれかを実施し、
その後、少なくとも前記増幅動作が開始されるまで、前記第1および第2書き込み制御信号のレベルを保持し、
前記増幅動作が開始された後、前記カラムスイッチを制御するカラム選択信号が活性化される前に、前記第1および第2ビット線と前記カラムスイッチとを非接続状態にするために、前記第1および第2書き込み制御信号を非活性化することを特徴とする半導体メモリ。 - メモリセルにそれぞれ接続された第1および第2ビット線と、
前記第1および第2ビット線にそれぞれ伝達されたデータの信号量の差を増幅するセンスアンプと、
前記センスアンプを書き込みデータ線に接続するカラムスイッチと、
前記センスアンプに設けられ、ゲートでそれぞれ受ける第1および第2書き込み制御信号に応じて、前記第1および第2ビット線を、前記カラムスイッチにそれぞれ接続する第1および第2トランジスタと、
前記第1トランジスタと前記第1ビット線との結合容量、あるいは、前記第2トランジスタと前記第2ビット線との結合容量により該ビット線の電圧を変化させるために、前記第1書き込み制御信号のレベルを保持した状態で、前記第2書き込み制御信号のレベルを高レベルから低レベルにする第1制御、および、前記第2書き込み制御信号のレベルを保持した状態で、前記第1書き込み制御信号のレベルを低レベルから高レベルにする第2制御のいずれかを実施する制御回路とを備え、
外部から供給されるアドレス信号に応じて、前記データおよび参照電圧が、前記第1および第2ビット線にそれぞれ供給され、
前記制御回路は、
ライトサイクルでは、
前記第1および第2ビット線がイコライズされた後で、前記センスアンプによる前記データの増幅動作前に、前記第1および第2制御のいずれかを実施し、
その後、少なくとも前記増幅動作が開始されるまで、前記第1および第2書き込み制御信号のレベルを保持し、
前記増幅動作が開始された後、前記カラム選択信号が活性化される前に、前記第1および第2ビット線と前記カラムスイッチとを接続状態にするために、前記第1および第2書き込み制御信号を活性化することを特徴とする半導体メモリ。 - 請求項1または請求項2記載の半導体メモリにおいて、
前記制御回路は、前記参照電圧が供給される前記第2ビット線の電圧を、前記データが供給される前記第1ビット線の電圧より低くするために、前記第1および第2ビット線がイコライズされた後で、前記増幅動作前に、前記第1書き込み制御信号のレベルを高レベルに保持した状態で、前記第2書き込み制御信号のレベルを高レベルから低レベルにする前記第1制御を実行することを特徴とする半導体メモリ。 - 請求項1または請求項2記載の半導体メモリにおいて、
前記制御回路は、前記データが供給される前記第1ビット線の電圧を、前記参照電圧が供給される前記第2ビット線の電圧より高くするために、前記第1および第2ビット線がイコライズされた後で、前記増幅動作前に、前記第2書き込み制御信号のレベルを低レベルに保持した状態で、前記第1書き込み制御信号のレベルを低レベルから高レベルにする前記第2制御を実行することを特徴とする半導体メモリ。 - メモリセルにそれぞれ接続された第1および第2ビット線と、
前記第1および第2ビット線にそれぞれ伝達されたデータの信号量の差を増幅するセンスアンプと、
前記センスアンプを読み出しデータ線に接続するカラムスイッチと、
前記センスアンプに設けられ、ゲートでそれぞれ受ける前記第1および第2ビット線の電圧に応じて、読み出し動作時にソース電圧に変化する第1および第2読み出し制御信号線を、前記カラムスイッチにそれぞれ接続する第1および第2トランジスタと、
前記第1トランジスタと前記第1ビット線との結合容量、あるいは、前記第2トランジスタと前記第2ビット線との結合容量により該ビット線の電圧を変化させるために、前記第1読み出し制御信号線のレベルを保持した状態で、前記第2読み出し制御信号線のレベルを高レベルから低レベルにする第1制御、および、前記第2読み出し制御信号線のレベルを保持した状態で、前記第1読み出し制御信号線のレベルを低レベルから高レベルにする第2制御のいずれかを実施する制御回路とを備え、
外部から供給されるアドレス信号に応じて、前記データおよび参照電圧が、前記第1および第2ビット線にそれぞれ供給され、
前記制御回路は、
リードサイクルでは、
前記第1および第2ビット線がイコライズされた後で、前記センスアンプによる前記データの増幅動作前に、前記第1および第2制御のいずれかを実施し、
その後、少なくとも前記増幅動作が開始されるまで、前記第1および第2読み出し制御信号線のレベルを保持し、
前記増幅動作が開始された後、前記カラムスイッチを制御するカラム選択信号が活性化される前に、前記第1および第2ビット線に伝達された前記データを前記カラムスイッチに出力するために、前記第1および第2読み出し制御信号線を活性化することを特徴とする半導体メモリ。 - メモリセルにそれぞれ接続された第1および第2ビット線と、
前記第1および第2ビット線にそれぞれ伝達されたデータの信号量の差を増幅するセンスアンプと、
前記センスアンプを読み出しデータ線に接続するカラムスイッチと、
前記センスアンプに設けられ、ゲートでそれぞれ受ける前記第1および第2ビット線の電圧に応じて、読み出し動作時にソース電圧に変化する第1および第2読み出し制御信号線を、前記カラムスイッチにそれぞれ接続する第1および第2トランジスタと、
前記第1トランジスタと前記第1ビット線との結合容量、あるいは、前記第2トランジスタと前記第2ビット線との結合容量により該ビット線の電圧を変化させるために、前記第1読み出し制御信号線のレベルを保持した状態で、前記第2読み出し制御信号線のレベルを高レベルから低レベルにする第1制御、および、前記第2読み出し制御信号線のレベルを保持した状態で、前記第1読み出し制御信号線のレベルを低レベルから高レベルにする第2制御のいずれかを実施する制御回路とを備え、
外部から供給されるアドレス信号に応じて、前記データおよび参照電圧が、前記第1および第2ビット線にそれぞれ供給され、
前記制御回路は、
ライトサイクルでは、
前記第1および第2ビット線がイコライズされた後で、前記センスアンプによる前記データの増幅動作前に、前記第1および第2制御のいずれかを実施し、
その後、少なくとも前記増幅動作が開始されるまで、前記第1および第2読み出し制御信号線のレベルを保持し、
前記増幅動作が開始された後、前記カラムスイッチを制御するカラム選択信号が活性化される前に、前記第1および第2読み出し制御信号線と前記カラムスイッチとを非接続状態にするために、前記第1および第2読み出し制御信号線を非活性化することを特徴とする半導体メモリ。 - 請求項5または請求項6記載の半導体メモリにおいて、
前記制御回路は、前記参照電圧が供給される前記第2ビット線の電圧を、前記データが供給される前記第1ビット線の電圧より低くするために、前記第1および第2ビット線がイコライズされた後で、前記増幅動作前に、前記第1読み出し制御信号線のレベルを高レベルに保持した状態で、前記第2読み出し制御信号線のレベルを高レベルから低レベルにする前記第1制御を実行することを特徴とする半導体メモリ。 - 請求項5または請求項6記載の半導体メモリにおいて、
前記制御回路は、前記データが供給される前記第1ビット線の電圧を、前記参照電圧が供給される前記第2ビット線の電圧より高くするために、前記第1および第2ビット線がイコライズされた後で、前記増幅動作前に、前記第2読み出し制御信号線のレベルを低レベルに保持した状態で、前記第1読み出し制御信号線のレベルを低レベルから高レベルにする前記第2制御を実行することを特徴とする半導体メモリ。 - 請求項1、請求項2、請求項5および請求項6のいずれか1項記載の半導体メモリにおいて、
前記メモリセルに接続されたワード線を備え、
前記制御回路は、前記第1および第2ビット線がイコライズされた後で、前記増幅動作前に実施される前記ワード線の選択より前に、前記第1および第2制御のいずれかを実施することを特徴とする半導体メモリ。 - メモリセルにそれぞれ接続された第1および第2ビット線と、
前記第1および第2ビット線にそれぞれ伝達されたデータの信号量の差を増幅するセンスアンプと、
前記センスアンプを書き込みデータ線に接続するカラムスイッチと、
前記センスアンプに設けられ、ゲートでそれぞれ受ける第1および第2書き込み制御信号に応じて、前記第1および第2ビット線を、前記カラムスイッチにそれぞれ接続する第1および第2トランジスタとを備え、外部から供給されるアドレス信号に応じて、前記データおよび参照電圧が、前記第1および第2ビット線にそれぞれ供給される半導体メモリの制御方法であって、
リードサイクルでは、
前記第1および第2ビット線がイコライズされた後で、前記センスアンプによる前記データの増幅動作前に、前記第1トランジスタと前記第1ビット線との結合容量、あるいは、前記第2トランジスタと前記第2ビット線との結合容量により該ビット線の電圧を変化させるために、前記第1書き込み制御信号のレベルを保持した状態で、前記第2書き込み制御信号のレベルを高レベルから低レベルにする第1制御、および、前記第2書き込み制御信号のレベルを保持した状態で、前記第1書き込み制御信号のレベルを低レベルから高レベルにする第2制御のいずれかを実施し、
その後、少なくとも前記増幅動作が開始されるまで、前記第1および第2書き込み制御信号のレベルを保持し、
前記増幅動作が開始された後、前記カラムスイッチを制御するカラム選択信号が活性化 される前に、前記第1および第2ビット線と前記カラムスイッチとを非接続状態にするために、前記第1および第2書き込み制御信号を非活性化することを特徴とする半導体メモリの制御方法。 - メモリセルにそれぞれ接続された第1および第2ビット線と、
前記第1および第2ビット線にそれぞれ伝達されたデータの信号量の差を増幅するセンスアンプと、
前記センスアンプを書き込みデータ線に接続するカラムスイッチと、
前記センスアンプに設けられ、ゲートでそれぞれ受ける第1および第2書き込み制御信号に応じて、前記第1および第2ビット線を、前記カラムスイッチにそれぞれ接続する第1および第2トランジスタとを備え、外部から供給されるアドレス信号に応じて、前記データおよび参照電圧が、前記第1および第2ビット線にそれぞれ供給される半導体メモリの制御方法であって、
ライトサイクルでは、
前記第1および第2ビット線がイコライズされた後で、前記センスアンプによる前記データの増幅動作前に、前記第1トランジスタと前記第1ビット線との結合容量、あるいは、前記第2トランジスタと前記第2ビット線との結合容量により該ビット線の電圧を変化させるために、前記第1書き込み制御信号のレベルを保持した状態で、前記第2書き込み制御信号のレベルを高レベルから低レベルにする第1制御、および、前記第2書き込み制御信号のレベルを保持した状態で、前記第1書き込み制御信号のレベルを低レベルから高レベルにする第2制御のいずれかを実施し、
その後、少なくとも前記増幅動作が開始されるまで、前記第1および第2書き込み制御信号のレベルを保持し、
前記増幅動作が開始された後、前記カラム選択信号が活性化される前に、前記第1および第2ビット線と前記カラムスイッチとを接続状態にするために、前記第1および第2書き込み制御信号を活性化することを特徴とする半導体メモリの制御方法。 - メモリセルにそれぞれ接続された第1および第2ビット線と、
前記第1および第2ビット線にそれぞれ伝達されたデータの信号量の差を増幅するセンスアンプと、
前記センスアンプを読み出しデータ線に接続するカラムスイッチと、
前記センスアンプに設けられ、ゲートでそれぞれ受ける前記第1および第2ビット線の電圧に応じて、読み出し動作時にソース電圧に変化する第1および第2読み出し制御信号線を、前記カラムスイッチにそれぞれ接続する第1および第2トランジスタとを備え、外部から供給されるアドレス信号に応じて、前記データおよび参照電圧が、前記第1および第2ビット線にそれぞれ供給される半導体メモリの制御方法であって、
リードサイクルでは、
前記第1および第2ビット線がイコライズされた後で、前記センスアンプによる前記データの増幅動作前に、前記第1トランジスタと前記第1ビット線との結合容量、あるいは、前記第2トランジスタと前記第2ビット線との結合容量により該ビット線の電圧を変化させるために、前記第1読み出し制御信号線のレベルを保持した状態で、前記第2読み出し制御信号線のレベルを高レベルから低レベルにする第1制御、および、前記第2読み出し制御信号線のレベルを保持した状態で、前記第1読み出し制御信号線のレベルを低レベルから高レベルにする第2制御のいずれかを実施し、
その後、少なくとも前記増幅動作が開始されるまで、前記第1および第2読み出し制御信号線のレベルを保持し、
前記増幅動作が開始された後、前記カラムスイッチを制御するカラム選択信号が活性化される前に、前記第1および第2ビット線に伝達された前記データを前記カラムスイッチに出力するために、前記第1および第2読み出し制御信号線を活性化することを特徴とする半導体メモリの制御方法。 - メモリセルにそれぞれ接続された第1および第2ビット線と、
前記第1および第2ビット線にそれぞれ伝達されたデータの信号量の差を増幅するセンスアンプと、
前記センスアンプを読み出しデータ線に接続するカラムスイッチと、
前記センスアンプに設けられ、ゲートでそれぞれ受ける前記第1および第2ビット線の電圧に応じて、読み出し動作時にソース電圧に変化する第1および第2読み出し制御信号線を、前記カラムスイッチにそれぞれ接続する第1および第2トランジスタとを備え、外部から供給されるアドレス信号に応じて、前記データおよび参照電圧が、前記第1および第2ビット線にそれぞれ供給される半導体メモリの制御方法であって、
ライトサイクルでは、
前記第1および第2ビット線がイコライズされた後で、前記センスアンプによる前記データの増幅動作前に、前記第1トランジスタと前記第1ビット線との結合容量、あるいは、前記第2トランジスタと前記第2ビット線との結合容量により該ビット線の電圧を変化させるために、前記第1読み出し制御信号線のレベルを保持した状態で、前記第2読み出し制御信号線のレベルを高レベルから低レベルにする第1制御、および、前記第2読み出し制御信号線のレベルを保持した状態で、前記第1読み出し制御信号線のレベルを低レベルから高レベルにする第2制御のいずれかを実施し、
その後、少なくとも前記増幅動作が開始されるまで、前記第1および第2読み出し制御信号線のレベルを保持し、
前記増幅動作が開始された後、前記カラムスイッチを制御するカラム選択信号が活性化される前に、前記第1および第2読み出し制御信号線と前記カラムスイッチとを非接続状態にするために、前記第1および第2読み出し制御信号線を非活性化することを特徴とする半導体メモリの制御方法。 - 請求項10乃至13のいずれか1項記載の半導体メモリの制御方法において、
前記メモリセルに接続されたワード線を備え、
前記第1および第2ビット線がイコライズされた後で、前記増幅動作前に実施される前記ワード線の選択より前に、前記第1および第2制御のいずれかを実施することを特徴とする半導体メモリの制御方法。
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