JP3244039B2 - 多値のダイナミック型半導体記憶装置 - Google Patents
多値のダイナミック型半導体記憶装置Info
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Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、1つのメモリセルに複数ビットの情報の記
憶を可能にするDRAM型の半導体記憶装置に関する。
関し、特に、1つのメモリセルに複数ビットの情報の記
憶を可能にするDRAM型の半導体記憶装置に関する。
【0002】
【従来の技術】ダイナミック型半導体記憶装置の高集積
化を図ったものとして、特開平3−16094号公報に
記載されたものが公知である。この従来技術において
は、2トランジスタ及び1キャパシタの3素子で2ビッ
ト分の情報を記録するものであり、1ビットあたり1.
5素子のメモリ素子構成が開示されている。
化を図ったものとして、特開平3−16094号公報に
記載されたものが公知である。この従来技術において
は、2トランジスタ及び1キャパシタの3素子で2ビッ
ト分の情報を記録するものであり、1ビットあたり1.
5素子のメモリ素子構成が開示されている。
【0003】図9は前記公報に開示された従来の半導体
記憶装置を示すものであり、メモリセルと、読み出し及
び書き込みのための回路を示している。また、図10は
図9の動作を説明するための入力波形を示すものであ
る。更に、図11及び図12は同じく図9の回路の動作
を示すビット線の読み出し時の波形を示すものである。
記憶装置を示すものであり、メモリセルと、読み出し及
び書き込みのための回路を示している。また、図10は
図9の動作を説明するための入力波形を示すものであ
る。更に、図11及び図12は同じく図9の回路の動作
を示すビット線の読み出し時の波形を示すものである。
【0004】図9に示すように、メモリセルアレイにお
いて、メモリセル20は2トランジスタ及び1キャパシ
タにて2ビット分の情報を蓄えるメモリセルである。ト
ランスファゲート22,23は蓄積容量21の情報をビ
ット線に読み出すものであり、符号24,25は蓄積ノ
ードである。また、符号26,27はセンスアンプであ
る。
いて、メモリセル20は2トランジスタ及び1キャパシ
タにて2ビット分の情報を蓄えるメモリセルである。ト
ランスファゲート22,23は蓄積容量21の情報をビ
ット線に読み出すものであり、符号24,25は蓄積ノ
ードである。また、符号26,27はセンスアンプであ
る。
【0005】次に、図10に示す入力タイミング波形を
参照して、上記従来の半導体記憶装置の回路動作につい
て説明する。時刻t0において、ビット線イコライズ制
御信号NEQ、PEQが図示のように変化すると、ビッ
ト線イコライズ回路のトランジスタは全てオフし、ビッ
ト線のプリチャージが終了して、いずれも電圧が1/2
Vccとなる。
参照して、上記従来の半導体記憶装置の回路動作につい
て説明する。時刻t0において、ビット線イコライズ制
御信号NEQ、PEQが図示のように変化すると、ビッ
ト線イコライズ回路のトランジスタは全てオフし、ビッ
ト線のプリチャージが終了して、いずれも電圧が1/2
Vccとなる。
【0006】続いて、ビット線対BLL1、(BLL
1)(但し、この()は囲まれた信号の相補信号を示
す)に接続するメモリセル20が選択されると、CUT
2がビット線センスアンプの切り離し回路のこのCUT
2に接続するトランジスタをオフし、時刻t1にワード
線WLL1を立ち上げる。
1)(但し、この()は囲まれた信号の相補信号を示
す)に接続するメモリセル20が選択されると、CUT
2がビット線センスアンプの切り離し回路のこのCUT
2に接続するトランジスタをオフし、時刻t1にワード
線WLL1を立ち上げる。
【0007】そうすると、蓄積容量21に蓄えられてい
た情報がビット線BLL1、BLR1、SBL1、SB
L2、及び(BLL1)、(BLR1)、(SBL
1)、(SBL2)に電荷転送される。
た情報がビット線BLL1、BLR1、SBL1、SB
L2、及び(BLL1)、(BLR1)、(SBL
1)、(SBL2)に電荷転送される。
【0008】更に、時刻t2において、CUT1、RE
Qを立ち下げると、メモリセル側のビット線とセンスア
ンプとが切り離され、SBL1とSBL2及び(SBL
1)と(SBL2)も切り離される。これにより、メモ
リセル20の同じ情報をセンスアンプ26とセンスアン
プ27が別々にもったことになる。
Qを立ち下げると、メモリセル側のビット線とセンスア
ンプとが切り離され、SBL1とSBL2及び(SBL
1)と(SBL2)も切り離される。これにより、メモ
リセル20の同じ情報をセンスアンプ26とセンスアン
プ27が別々にもったことになる。
【0009】そこで、時刻t3にUP、DOWNを図1
0に示すように変化させた後、時刻t4で(SAS)に
よるセンスアンプ動作を始め、時刻t5でCUT1、C
UT2を立ち上げてセンスアンプとメモリセル側のビッ
ト線を接続して、(SAS)によるプルアップを行う。
0に示すように変化させた後、時刻t4で(SAS)に
よるセンスアンプ動作を始め、時刻t5でCUT1、C
UT2を立ち上げてセンスアンプとメモリセル側のビッ
ト線を接続して、(SAS)によるプルアップを行う。
【0010】最後に、時刻t6でCSELを立ち上げ、
増幅されたメモリセルの情報をデータ線に転送し、読み
出し動作を完了する。
増幅されたメモリセルの情報をデータ線に転送し、読み
出し動作を完了する。
【0011】この従来のメモリセルは、一つの蓄積容量
に2ビットの情報を蓄えるため、メモリセルが情報を保
持しているときの蓄積ノード24,25の電圧の状態
は、下記表1のとおり4種類ある。表中のデータはデー
タ線D1,D2に出力される情報を表しており、HがV
cc、LがGND電圧に対応する。
に2ビットの情報を蓄えるため、メモリセルが情報を保
持しているときの蓄積ノード24,25の電圧の状態
は、下記表1のとおり4種類ある。表中のデータはデー
タ線D1,D2に出力される情報を表しており、HがV
cc、LがGND電圧に対応する。
【0012】
【表1】
【0013】このうち、D1=H、D2=Hの情報を読
み出すときの状態を示したのが図11であり、D1=
H、D2=Lの情報を読み出すときの状態を示したのが
図12である。
み出すときの状態を示したのが図11であり、D1=
H、D2=Lの情報を読み出すときの状態を示したのが
図12である。
【0014】D1=H、D2=Hの情報を読み出す場
合、図11に示すように、ワード線が立ち上がる時刻t
1では、夫々相補なるビット線には、ΔVの電位差が生
じる。時刻t3では、UP及びDOWNの信号によっ
て、SBL1、(SBL2)は1/3ΔVだけ電位が上
げられ、一方(SBL1)、SBL2は1/3ΔVだけ
電位が下げられる。
合、図11に示すように、ワード線が立ち上がる時刻t
1では、夫々相補なるビット線には、ΔVの電位差が生
じる。時刻t3では、UP及びDOWNの信号によっ
て、SBL1、(SBL2)は1/3ΔVだけ電位が上
げられ、一方(SBL1)、SBL2は1/3ΔVだけ
電位が下げられる。
【0015】しかし、SBL1と(SBL1)、及びS
BL2と(SBL2)の電圧は、逆転することなく、時
刻t4以降のセンス動作の後、D1、D2ともVccレ
ベルが出力される。
BL2と(SBL2)の電圧は、逆転することなく、時
刻t4以降のセンス動作の後、D1、D2ともVccレ
ベルが出力される。
【0016】他方、D1=H、D2=Lの情報を読出す
場合、図12に示すように、ワード線が立ち上がる時刻
t1では、各々相補なるビット線対には、1/3ΔVの
電位差しか生じない。そこで、時刻t3に、UP及びD
OWNの信号によって、SBL1、(SLB2)は1/
3ΔVだけ電位が上げられ、一方、(SBL1)、SB
L2は1/3ΔVだけ電位が下げられると、SBL2と
(SBL2)の電位は、逆転してしまう。従って、時刻
t4以降のセンス動作の後、D1にはVcc、D2には
GNDレベルが出力される。
場合、図12に示すように、ワード線が立ち上がる時刻
t1では、各々相補なるビット線対には、1/3ΔVの
電位差しか生じない。そこで、時刻t3に、UP及びD
OWNの信号によって、SBL1、(SLB2)は1/
3ΔVだけ電位が上げられ、一方、(SBL1)、SB
L2は1/3ΔVだけ電位が下げられると、SBL2と
(SBL2)の電位は、逆転してしまう。従って、時刻
t4以降のセンス動作の後、D1にはVcc、D2には
GNDレベルが出力される。
【0017】
【発明が解決しようとする課題】しかし、上述した従来
の半導体記憶装置は、1トランジスタ及び1キャパシタ
で構成されるメモリセルを有する従来の一般的なダイナ
ミックRAMとは、メモリセルアレイの構成が異なって
おり、従って、その製造方法も異なる。
の半導体記憶装置は、1トランジスタ及び1キャパシタ
で構成されるメモリセルを有する従来の一般的なダイナ
ミックRAMとは、メモリセルアレイの構成が異なって
おり、従って、その製造方法も異なる。
【0018】また、キャパシタの両方の電極から、相補
なる各々のビット線に、2つのトランジスタを通して配
線を引き出すことが必要とされるため、高集積化を行お
うとした場合、対称性を維持してレイアウトすることが
困難であり、このことが、マージン(読み出しマージン
等)の劣化を招いていた。
なる各々のビット線に、2つのトランジスタを通して配
線を引き出すことが必要とされるため、高集積化を行お
うとした場合、対称性を維持してレイアウトすることが
困難であり、このことが、マージン(読み出しマージン
等)の劣化を招いていた。
【0019】そこで、本願出願人は、ダイナミック型半
導体記憶装置の高集積化を目的として、従来の1トラン
ジスタ及び1キャパシタで構成されるメモリセルアレイ
を用いた場合にも、1つのメモリセルに2ビット分の情
報を蓄えることができるダイナミック型半導体記憶装置
を既に提案した(特願平8−352635号)。この先
行出願は未公開であるが、本発明と同様に、1つのメモ
リセルに2ビット分の情報の記憶を可能にするダイナミ
ック型半導体記憶装置が記載されており、本発明に関連
しているので、先ずこの先行出願のダイナミック型半導
体記憶装置について説明する。
導体記憶装置の高集積化を目的として、従来の1トラン
ジスタ及び1キャパシタで構成されるメモリセルアレイ
を用いた場合にも、1つのメモリセルに2ビット分の情
報を蓄えることができるダイナミック型半導体記憶装置
を既に提案した(特願平8−352635号)。この先
行出願は未公開であるが、本発明と同様に、1つのメモ
リセルに2ビット分の情報の記憶を可能にするダイナミ
ック型半導体記憶装置が記載されており、本発明に関連
しているので、先ずこの先行出願のダイナミック型半導
体記憶装置について説明する。
【0020】以下、図4乃至図8を参照して、上記特願
平8−352635号に記載された半導体記憶装置につ
いて説明する。図4はメモリセルアレイと、副センスア
ンプSSAのブロック図を示したものである。図5は、
図4に示した従来例の副センスアンプSSAの一例を示
した回路図である。図6は図5に示した従来例の副セン
スアンプSSAの動作を説明するための入力タイミング
波形を示すものであり、図7は図4及び図5の動作を説
明するための読み出し動作時のビット線動作波形を示す
ものである。
平8−352635号に記載された半導体記憶装置につ
いて説明する。図4はメモリセルアレイと、副センスア
ンプSSAのブロック図を示したものである。図5は、
図4に示した従来例の副センスアンプSSAの一例を示
した回路図である。図6は図5に示した従来例の副セン
スアンプSSAの動作を説明するための入力タイミング
波形を示すものであり、図7は図4及び図5の動作を説
明するための読み出し動作時のビット線動作波形を示す
ものである。
【0021】図4において、ビット線は、相補型の主ビ
ット線対GBLTj、GBLNjと副ビット線対BLT
ij、BLNijとに階層化されており、1組の主ビッ
ト線には、図示されない1つの主センスアンプ及び複数
の副センスアンプSSAが接続されている。
ット線対GBLTj、GBLNjと副ビット線対BLT
ij、BLNijとに階層化されており、1組の主ビッ
ト線には、図示されない1つの主センスアンプ及び複数
の副センスアンプSSAが接続されている。
【0022】図6に示す入力タイミング波形を参照し
て、図4及び図5に示した半導体記憶装置の回路動作を
説明する。
て、図4及び図5に示した半導体記憶装置の回路動作を
説明する。
【0023】図6に示すように、時刻t0において、副
ビット線のプリチャージ制御信号であるPDLが図示の
ようにHレベルからLレベルに変化すると、図5の副ビ
ット線プリチャージ回路の全てのトランジスタがオフし
て、副ビット線のプリチャージが終了する。副ビット線
SBLTj、SBLNj、BLTij、BLNijの電
圧はいずれも1/2Vccのままである。また、時刻t
0において、トランスファゲートSG1、SG2、SG
3は図6に示すようにHレベルからLレベルに変化し、
SG0はHレベルのままとなる。即ち、1つの副センス
アンプで共有される4つの副ビット線対のうち、SG0
で選択される副ビット線対のみがまず副センスアンプに
接続され、読み出し及び再書き込み動作が行われる。
ビット線のプリチャージ制御信号であるPDLが図示の
ようにHレベルからLレベルに変化すると、図5の副ビ
ット線プリチャージ回路の全てのトランジスタがオフし
て、副ビット線のプリチャージが終了する。副ビット線
SBLTj、SBLNj、BLTij、BLNijの電
圧はいずれも1/2Vccのままである。また、時刻t
0において、トランスファゲートSG1、SG2、SG
3は図6に示すようにHレベルからLレベルに変化し、
SG0はHレベルのままとなる。即ち、1つの副センス
アンプで共有される4つの副ビット線対のうち、SG0
で選択される副ビット線対のみがまず副センスアンプに
接続され、読み出し及び再書き込み動作が行われる。
【0024】次に、時刻t1において、ワード線WLを
LレベルからHレベルに変化させると、ワード線WLに
接続されたメモリセルに蓄えられていた情報が、副ビッ
ト線BLTijに一斉に読み出される。
LレベルからHレベルに変化させると、ワード線WLに
接続されたメモリセルに蓄えられていた情報が、副ビッ
ト線BLTijに一斉に読み出される。
【0025】図4及び図5に示す半導体記憶装置は、1
つのメモリセルに2ビットの情報を蓄えるため、メモリ
セルが情報を保持しているときの蓄積ノードの電圧は、
電源電圧Vcc、2/3Vcc、1/3Vcc、GND
(接地電位)の4種類ある。これらの4つの状態は、2
ビットの2進数”11”、”10”、”01”、”0
0”に夫々対応する。
つのメモリセルに2ビットの情報を蓄えるため、メモリ
セルが情報を保持しているときの蓄積ノードの電圧は、
電源電圧Vcc、2/3Vcc、1/3Vcc、GND
(接地電位)の4種類ある。これらの4つの状態は、2
ビットの2進数”11”、”10”、”01”、”0
0”に夫々対応する。
【0026】時刻t1において、ワード線WLが立ち上
がった後、メモリセルが情報”11”を保持していると
きに相補の副ビット線対の間に生じる電位差をΔVとす
ると、メモリセルが情報”10”を保持しているとき
は、相補の副ビット線対の間に1/3ΔVの電位差が生
じる。
がった後、メモリセルが情報”11”を保持していると
きに相補の副ビット線対の間に生じる電位差をΔVとす
ると、メモリセルが情報”10”を保持しているとき
は、相補の副ビット線対の間に1/3ΔVの電位差が生
じる。
【0027】図7では、メモリセルMC02及びMC0
3に情報”11”を、メモリセルMC12及びMC31
に情報”10”を保持している場合の例を示している。
3に情報”11”を、メモリセルMC12及びMC31
に情報”10”を保持している場合の例を示している。
【0028】次に、時刻t2において、リードスイッチ
信号RSが、図6に示すようにLレベルからHレベルに
変化すると、副センスアンプの読み出し用トランジスタ
3、4がオンし、図示されない主ビット線プリチャージ
回路によって1/2Vccにプリチャージされた主ビッ
ト線の電位が、センストランジスタ1、2のゲート電
圧、即ち副ビット線対のレベルに応じて下げられる。こ
れによって、副ビット線に読み出された電位差が、主ビ
ット線GBLT、GBLNに伝達される。
信号RSが、図6に示すようにLレベルからHレベルに
変化すると、副センスアンプの読み出し用トランジスタ
3、4がオンし、図示されない主ビット線プリチャージ
回路によって1/2Vccにプリチャージされた主ビッ
ト線の電位が、センストランジスタ1、2のゲート電
圧、即ち副ビット線対のレベルに応じて下げられる。こ
れによって、副ビット線に読み出された電位差が、主ビ
ット線GBLT、GBLNに伝達される。
【0029】次に、時刻t3において、リードスイッチ
信号RSがLレベルに立ち下がり、主センスアンプによ
りGBLT、GBLNの電位差が、図7に示すようにV
ccまたはGNDレベルに増補される。これは、上位ビ
ットの読み出し動作を表しており、主ビット線対GBL
T3、GBLN3には”H”データが読み出されること
を示している。
信号RSがLレベルに立ち下がり、主センスアンプによ
りGBLT、GBLNの電位差が、図7に示すようにV
ccまたはGNDレベルに増補される。これは、上位ビ
ットの読み出し動作を表しており、主ビット線対GBL
T3、GBLN3には”H”データが読み出されること
を示している。
【0030】主ビット線対が増幅されている間(時刻t
3からt4まで)、主ビット線と副ビット線の間にキャ
パシタ5,6とそれぞれ直列に接続されたトランスファ
ゲートの導通を制御する信号CPEはHレベルであるた
め、読み出し用回路のキャパシタ5、6によって、主ビ
ット線の電位変動の影響を受けて、副ビット線対の電位
も変動する。
3からt4まで)、主ビット線と副ビット線の間にキャ
パシタ5,6とそれぞれ直列に接続されたトランスファ
ゲートの導通を制御する信号CPEはHレベルであるた
め、読み出し用回路のキャパシタ5、6によって、主ビ
ット線の電位変動の影響を受けて、副ビット線対の電位
も変動する。
【0031】メモリセル情報”11”を保持していると
きには、図7に示す副ビット線BLT02、BLT03
は、1/3ΔVだけ電位が下げられ、BLN02、BL
N03は1/3ΔVだけ電位が上げられる。
きには、図7に示す副ビット線BLT02、BLT03
は、1/3ΔVだけ電位が下げられ、BLN02、BL
N03は1/3ΔVだけ電位が上げられる。
【0032】次に、時刻t4において、TGU及びCP
EがLレベルに立ち下がり、メモリアレイ内のビット線
とセンスアンプとが切り離され、また、これ以降、副ビ
ット線の電位が主ビット線の電位変動による影響を受け
なくなる。
EがLレベルに立ち下がり、メモリアレイ内のビット線
とセンスアンプとが切り離され、また、これ以降、副ビ
ット線の電位が主ビット線の電位変動による影響を受け
なくなる。
【0033】次に、時刻t5において、ライトスイッチ
信号WSUが立ち上がり、増幅された主ビット線の電位
が、副ビット線BLTij、BLNijに夫々書き込ま
れる。
信号WSUが立ち上がり、増幅された主ビット線の電位
が、副ビット線BLTij、BLNijに夫々書き込ま
れる。
【0034】その後、時刻t6において、ライトスイッ
チ信号WSUが立ち下がり、主ビット線が1/2Vcc
にプリチャージされる。
チ信号WSUが立ち下がり、主ビット線が1/2Vcc
にプリチャージされる。
【0035】次に、時刻t7において、再びリードスイ
ッチ信号RSが活性化され、副ビット線SBLTj、S
BLNjの電位差が主ビット線GBLTj、GBLNj
に伝達され、増幅される。このとき、メモリセルが情
報”11”を保持しているときには、再び”H”データ
が読み出されるが、メモリセルが情報”10”を保持し
ているときには、SBLTj、SBLNjの電位が上位
ビットの読み出しのときと逆転しているため、今度は”
L”データが読み出される。このときの読み出し動作
が、下位ビットの読み出し動作となる。
ッチ信号RSが活性化され、副ビット線SBLTj、S
BLNjの電位差が主ビット線GBLTj、GBLNj
に伝達され、増幅される。このとき、メモリセルが情
報”11”を保持しているときには、再び”H”データ
が読み出されるが、メモリセルが情報”10”を保持し
ているときには、SBLTj、SBLNjの電位が上位
ビットの読み出しのときと逆転しているため、今度は”
L”データが読み出される。このときの読み出し動作
が、下位ビットの読み出し動作となる。
【0036】その後、時刻t9において、図6に示すよ
うにWSL及びTGLを立ち上げ、主ビット線のデータ
を副センスアンプSSAのワード線WLとは反対側の図
示されない副ビット線対に夫々書き込む。このとき、こ
れら下位ビットのデータを書き込む図示されない副ビッ
ト線は、図4に示される副ビット線と同様夫々の中央に
多値書き込み用トランスファゲートCTGが設けられて
おり、CTGはこのときオフされている。従って、多値
書き込み用トランスファゲートCTGを挟んだ副ビット
線の総容量を2Cbとすると、上位ビットのデータは2
Cbの容量の副ビット線に書き込まれ、下位ビットのデ
ータはCbの容量の副ビット線に書き込まれる。
うにWSL及びTGLを立ち上げ、主ビット線のデータ
を副センスアンプSSAのワード線WLとは反対側の図
示されない副ビット線対に夫々書き込む。このとき、こ
れら下位ビットのデータを書き込む図示されない副ビッ
ト線は、図4に示される副ビット線と同様夫々の中央に
多値書き込み用トランスファゲートCTGが設けられて
おり、CTGはこのときオフされている。従って、多値
書き込み用トランスファゲートCTGを挟んだ副ビット
線の総容量を2Cbとすると、上位ビットのデータは2
Cbの容量の副ビット線に書き込まれ、下位ビットのデ
ータはCbの容量の副ビット線に書き込まれる。
【0037】ライトスイッチ信号WSLを立ち下げた
後、時刻t10においてTGUを立ち上げると、上位ビ
ット及び下位ビットのデータに応じて4つのレベルが副
ビット線上に生成される。
後、時刻t10においてTGUを立ち上げると、上位ビ
ット及び下位ビットのデータに応じて4つのレベルが副
ビット線上に生成される。
【0038】その後、時刻t11において、図6に示す
ようにSG0が立ち下がり、PDLが立ち上がり、副セ
ンスアンプ内の副ビット線SBLTj、SBLNjが1
/2Vccにプリチャージされてから、時刻t12にお
いてSG1が立ち上がる。従って、今度はSG1で選択
された副ビット線対の読み出し及び再書き込み動作が、
同様に行われる。その後、SG2及びSG3で選択され
る副ビット線対の読み出し及び再書き込み動作が、順次
行われ、最後にワード線WLが立ち上がって一連の読み
出し動作が終了する。
ようにSG0が立ち下がり、PDLが立ち上がり、副セ
ンスアンプ内の副ビット線SBLTj、SBLNjが1
/2Vccにプリチャージされてから、時刻t12にお
いてSG1が立ち上がる。従って、今度はSG1で選択
された副ビット線対の読み出し及び再書き込み動作が、
同様に行われる。その後、SG2及びSG3で選択され
る副ビット線対の読み出し及び再書き込み動作が、順次
行われ、最後にワード線WLが立ち上がって一連の読み
出し動作が終了する。
【0039】しかし、上述した先行出願に記載された半
導体記憶装置は、図4に示すように副ビット線とその副
ビット線に隣接する副ビット線との間に隣接ビット線間
容量Cbbが存在する。また、上述した従来の半導体記
憶装置は、トランスファゲートSG0で選択された副ビ
ット線対の読み出し及び再書き込み動作の際、隣接する
SG1及びSG3で選択される副ビット線対は、メモリ
セルからのデータを読み出したままフローティング状態
で待機している。すなわち、図4に示すメモリセルMC
03が”11”データを、メモリセルMC13が”1
0”データを記憶していたとすると、ワード線WLが立
ち上がり、トランスファゲートSG0が選択されて、図
7の時刻t5において副ビット線BLT03、BLN0
3にデータが再書き込みされるときに、副ビット線BL
N03に隣接する副ビット線BLT12は隣接ビット線
間容量によるノイズを受けて、図7に示すように読み出
し電位差が減少する。また、ビット線BLN31は、同
様にビット線BLT02から隣接ビット線間容量による
ノイズを受けて、読み出し電位差が減少する。
導体記憶装置は、図4に示すように副ビット線とその副
ビット線に隣接する副ビット線との間に隣接ビット線間
容量Cbbが存在する。また、上述した従来の半導体記
憶装置は、トランスファゲートSG0で選択された副ビ
ット線対の読み出し及び再書き込み動作の際、隣接する
SG1及びSG3で選択される副ビット線対は、メモリ
セルからのデータを読み出したままフローティング状態
で待機している。すなわち、図4に示すメモリセルMC
03が”11”データを、メモリセルMC13が”1
0”データを記憶していたとすると、ワード線WLが立
ち上がり、トランスファゲートSG0が選択されて、図
7の時刻t5において副ビット線BLT03、BLN0
3にデータが再書き込みされるときに、副ビット線BL
N03に隣接する副ビット線BLT12は隣接ビット線
間容量によるノイズを受けて、図7に示すように読み出
し電位差が減少する。また、ビット線BLN31は、同
様にビット線BLT02から隣接ビット線間容量による
ノイズを受けて、読み出し電位差が減少する。
【0040】以上に述べた理由により、微細加工技術が
より進歩し、ビット線寄生容量に対する隣接ビット線間
容量の割合が増大すると、読み出しマージンの劣化を招
く恐れがある。
より進歩し、ビット線寄生容量に対する隣接ビット線間
容量の割合が増大すると、読み出しマージンの劣化を招
く恐れがある。
【0041】本発明はかかる問題点に鑑みてなされたも
のであって、従来の1トランジスタ及び1キャパシタで
構成されるメモリセルアレイを使用した場合でも、1つ
のメモリセルに2ビット分の情報を蓄えることができる
と共に、微細加工技術が更に進歩し、ビット線寄生容量
に対する隣接ビット線間容量の割合が増大しても、隣接
ビット線間ノイズの影響を受けることなく、読み出しマ
ージンを確保することができる多値のダイナミック型半
導体記憶装置を提供することにある。
のであって、従来の1トランジスタ及び1キャパシタで
構成されるメモリセルアレイを使用した場合でも、1つ
のメモリセルに2ビット分の情報を蓄えることができる
と共に、微細加工技術が更に進歩し、ビット線寄生容量
に対する隣接ビット線間容量の割合が増大しても、隣接
ビット線間ノイズの影響を受けることなく、読み出しマ
ージンを確保することができる多値のダイナミック型半
導体記憶装置を提供することにある。
【0042】
【課題を解決するための手段】本発明に係る多値のダイ
ナミック型半導体記憶装置は、1つのメモリセルに複数
の電位レベルを書き込む多値のダイナミック型半導体記
憶装置において、階層化された相補型の主ビット線及び
副ビット線と、前記主ビット線に接続されてなる主セン
スアンプと、前記主ビット線に1又は複数接続され夫々
に前記副ビット線が接続されてなる副センスアンプと、
前記副ビット線の間に、前記副ビット線をその中央で2
つに切り離す多値書き込み用の第1のトランスファゲー
トと、複数の前記副ビット線と、1つの前記副センスア
ンプとを接続し、前記複数の副ビット線のうち1つを選
択的に活性化する複数の第2のトランスファゲートと、
前記第1のトランスファゲートの素子領域で、1対おき
に前記相補の副ビット線対の順序を入れ替える領域と、
を有し、前記副ビット線は、前記第1のトランスファー
ゲートを挟んだ前記副ビット線の一方と他方とに夫々上
位ビットデータと下位ビットデータとを書き込むもので
あることを特徴とする。
ナミック型半導体記憶装置は、1つのメモリセルに複数
の電位レベルを書き込む多値のダイナミック型半導体記
憶装置において、階層化された相補型の主ビット線及び
副ビット線と、前記主ビット線に接続されてなる主セン
スアンプと、前記主ビット線に1又は複数接続され夫々
に前記副ビット線が接続されてなる副センスアンプと、
前記副ビット線の間に、前記副ビット線をその中央で2
つに切り離す多値書き込み用の第1のトランスファゲー
トと、複数の前記副ビット線と、1つの前記副センスア
ンプとを接続し、前記複数の副ビット線のうち1つを選
択的に活性化する複数の第2のトランスファゲートと、
前記第1のトランスファゲートの素子領域で、1対おき
に前記相補の副ビット線対の順序を入れ替える領域と、
を有し、前記副ビット線は、前記第1のトランスファー
ゲートを挟んだ前記副ビット線の一方と他方とに夫々上
位ビットデータと下位ビットデータとを書き込むもので
あることを特徴とする。
【0043】この多値のダイナミック型半導体記憶装置
において、前記相補の副ビット線対の順序を入れ替える
領域は、一方のビット線の一端と他方のビット線の他端
が接続された前記第1のトランスファゲートの拡散層
と、一方のビット線の他端と他方のビット線の一端とを
接続するビット線配線層とを有するように構成すること
ができる。
において、前記相補の副ビット線対の順序を入れ替える
領域は、一方のビット線の一端と他方のビット線の他端
が接続された前記第1のトランスファゲートの拡散層
と、一方のビット線の他端と他方のビット線の一端とを
接続するビット線配線層とを有するように構成すること
ができる。
【0044】
【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。図1は、本発明
の実施例に係る多値のダイナミック型半導体記憶装置の
メモリセルアレイと、副センスアンプSSAのブロック
図を示したものである。図1で多値書き込み用トランス
ファゲートとは、副ビット線のビット線寄生容量を1対
1に分割するために、副ビット線の中央に存在し、4値
のダイナミック型半導体記憶装置において4値の書き込
みレベルを生成するために必要となる。
付の図面を参照して具体的に説明する。図1は、本発明
の実施例に係る多値のダイナミック型半導体記憶装置の
メモリセルアレイと、副センスアンプSSAのブロック
図を示したものである。図1で多値書き込み用トランス
ファゲートとは、副ビット線のビット線寄生容量を1対
1に分割するために、副ビット線の中央に存在し、4値
のダイナミック型半導体記憶装置において4値の書き込
みレベルを生成するために必要となる。
【0045】図1に示す本発明の実施例の構成が、図4
に示す先行出願の構成と異なるのは、多値書き込み用ト
ランスファゲートGの部分である。図1に示す本発明の
実施例の構成においては、副ビット線対の順番を1対お
きに図1に示すように入れ替えている。
に示す先行出願の構成と異なるのは、多値書き込み用ト
ランスファゲートGの部分である。図1に示す本発明の
実施例の構成においては、副ビット線対の順番を1対お
きに図1に示すように入れ替えている。
【0046】図8は、図4に示す従来例の構成の多値書
き込み用トランスファゲートのマスクレイアウトパター
ンの一例を示す。図の縦方向に伸びた配線は、ビット線
配線層4を示し、横方向に伸びた配線は、トランスファ
ゲート制御信号CTGのゲート配線層3を示す。また、
正方形は、ビット線配線層4と拡散層6とを接続するコ
ンタクトホール5を示し、矩形はnMOSトランジスタ
を形成するn+拡散層6の領域を示す。ダイナミック型
半導体記憶装置のメモリセルは、最小設計ルールを用い
て配置されるため、多値書き込み用トランスファゲート
Gは1列に配置することができず、図8に示すように2
列に交互に配置される。
き込み用トランスファゲートのマスクレイアウトパター
ンの一例を示す。図の縦方向に伸びた配線は、ビット線
配線層4を示し、横方向に伸びた配線は、トランスファ
ゲート制御信号CTGのゲート配線層3を示す。また、
正方形は、ビット線配線層4と拡散層6とを接続するコ
ンタクトホール5を示し、矩形はnMOSトランジスタ
を形成するn+拡散層6の領域を示す。ダイナミック型
半導体記憶装置のメモリセルは、最小設計ルールを用い
て配置されるため、多値書き込み用トランスファゲート
Gは1列に配置することができず、図8に示すように2
列に交互に配置される。
【0047】図2は、図1に示す本発明の実施例の構成
の多値書き込み用トランスファゲートのマスクレイアウ
トパターンの一例を示す。図2に示す各配線層13,1
4は、図8と同様に形成されている。図2に示すよう
に、副ビット線BLN03は多値書き込み用トランスフ
ァゲートの領域で、ビット線配線層14による配線が一
部途切れている。この領域は、BLT03の一端(一方
のビット線の一端)とBLN03の他端(他方のビット
線の他端)とが接続されている拡散層16と、BLT0
3の他端(一方のビット線の他端)とBLN03の一端
(他方のビット線の一端)とを接続するビット線配線層
14とを有する。この領域を利用して、図2に示すよう
にBLT03とBLN03の順序を入れ替えることがで
きる。このとき、図8に示す従来例の構成の多値書き込
み用トランスファゲートと比べてほとんど面積の増加は
ない。
の多値書き込み用トランスファゲートのマスクレイアウ
トパターンの一例を示す。図2に示す各配線層13,1
4は、図8と同様に形成されている。図2に示すよう
に、副ビット線BLN03は多値書き込み用トランスフ
ァゲートの領域で、ビット線配線層14による配線が一
部途切れている。この領域は、BLT03の一端(一方
のビット線の一端)とBLN03の他端(他方のビット
線の他端)とが接続されている拡散層16と、BLT0
3の他端(一方のビット線の他端)とBLN03の一端
(他方のビット線の一端)とを接続するビット線配線層
14とを有する。この領域を利用して、図2に示すよう
にBLT03とBLN03の順序を入れ替えることがで
きる。このとき、図8に示す従来例の構成の多値書き込
み用トランスファゲートと比べてほとんど面積の増加は
ない。
【0048】図3は、図1に示す本発明の実施例の動作
を説明するための読み出し動作時のビット線動作波形を
示すものである。
を説明するための読み出し動作時のビット線動作波形を
示すものである。
【0049】本発明の実施例の構成の副センスアンプS
SAの回路図は、例えば、図5に示す先行出願の副セン
スアンプSSAの一例を示す回路図と同様であり、その
入力タイミング波形も、図6に示す先行出願の副センス
アンプSSAの入力タイミング波形と同様である。
SAの回路図は、例えば、図5に示す先行出願の副セン
スアンプSSAの一例を示す回路図と同様であり、その
入力タイミング波形も、図6に示す先行出願の副センス
アンプSSAの入力タイミング波形と同様である。
【0050】図6に示す入力タイミング波形、及び、図
3に示す読み出し動作時のビット線動作波形を参照し
て、図1に示した本発明の実施例の回路動作を説明す
る。
3に示す読み出し動作時のビット線動作波形を参照し
て、図1に示した本発明の実施例の回路動作を説明す
る。
【0051】先行出願の回路動作の説明と同様、トラン
スファゲート信号SG0によって選択される副ビット線
対BLT02、BLN02、及びBLT03、BLN0
3に接続されたメモリセルMC02及びMC03のデー
タの読み出し及び再書き込み動作について説明する。
スファゲート信号SG0によって選択される副ビット線
対BLT02、BLN02、及びBLT03、BLN0
3に接続されたメモリセルMC02及びMC03のデー
タの読み出し及び再書き込み動作について説明する。
【0052】メモリセルMC03が、2ビットの情報”
11”を、メモリセルMC12が、2ビットの情報”1
0”を保持している場合、時刻t5において、ライトス
イッチ信号WSUが立ち上がると、増幅された主ビット
線の電位が、副ビット線BLT03及びBLN03に図
3に示すように書き込まれる。このとき、副ビット線対
BLT03、BLN03に隣接する副ビットBLT12
は、メモリセルMC12からのデータを読み出したまま
フローティング状態で待機しているため、副ビット線対
BLT03、BLN03との間の隣接ビット線間容量に
よるノイズを受ける。しかし、副ビット線対BLT03
及びBLN03は、そのちょうど中間で順序が入れ替わ
っているため、副ビット線BLT12は、図1に示す上
側半分は、BLN03から負の方向へのノイズを受け、
図1に示す下側半分は、BLT03から正の方向へ同量
のノイズを受けるため、結果としてこれらのノイズは打
ち消され、図3に示すように副ビット線BLT12の電
位は変動しない。
11”を、メモリセルMC12が、2ビットの情報”1
0”を保持している場合、時刻t5において、ライトス
イッチ信号WSUが立ち上がると、増幅された主ビット
線の電位が、副ビット線BLT03及びBLN03に図
3に示すように書き込まれる。このとき、副ビット線対
BLT03、BLN03に隣接する副ビットBLT12
は、メモリセルMC12からのデータを読み出したまま
フローティング状態で待機しているため、副ビット線対
BLT03、BLN03との間の隣接ビット線間容量に
よるノイズを受ける。しかし、副ビット線対BLT03
及びBLN03は、そのちょうど中間で順序が入れ替わ
っているため、副ビット線BLT12は、図1に示す上
側半分は、BLN03から負の方向へのノイズを受け、
図1に示す下側半分は、BLT03から正の方向へ同量
のノイズを受けるため、結果としてこれらのノイズは打
ち消され、図3に示すように副ビット線BLT12の電
位は変動しない。
【0053】同様に、メモリセルMC02が、2ビット
の情報”11”を、メモリセルMC31が、2ビットの
情報”10”を保持している場合、時刻t5において、
ライトスイッチ信号WSUが立ち上がると、増幅された
主ビット線の電位が、副ビット線BLT02及びBLN
02に図3に示すように書き込まれる。このとき、副ビ
ット線対BLT02に隣接する副ビット線BLT31
は、メモリセルMC31からのデータを読み出したまま
フローティング状態で待機しており、副ビット線BLN
31は、1/2Vccのレベルのままフローティング状
態で待機している。従って、これら副ビット線対BLT
31及びBLN31は、副ビット線BLT02との間の
隣接ビット線間容量によるノイズを受ける。しかし、副
ビット線対BLT31及びBLN31は、やはりちょう
ど中間で順序が入れ替わっているため、図1に示す副ビ
ット線BLT31の下側半分は、副ビット線BLT02
から正の方向のノイズを受け、図1に示す副ビット線B
LN31の上側半分は、副ビット線BLT02から同じ
く正の方向に同量のノイズを受ける。結果として、図3
に示すように、副ビット線BLT31及びBLN31
は、その電位差を維持したまま電位がわずかに上昇す
る。
の情報”11”を、メモリセルMC31が、2ビットの
情報”10”を保持している場合、時刻t5において、
ライトスイッチ信号WSUが立ち上がると、増幅された
主ビット線の電位が、副ビット線BLT02及びBLN
02に図3に示すように書き込まれる。このとき、副ビ
ット線対BLT02に隣接する副ビット線BLT31
は、メモリセルMC31からのデータを読み出したまま
フローティング状態で待機しており、副ビット線BLN
31は、1/2Vccのレベルのままフローティング状
態で待機している。従って、これら副ビット線対BLT
31及びBLN31は、副ビット線BLT02との間の
隣接ビット線間容量によるノイズを受ける。しかし、副
ビット線対BLT31及びBLN31は、やはりちょう
ど中間で順序が入れ替わっているため、図1に示す副ビ
ット線BLT31の下側半分は、副ビット線BLT02
から正の方向のノイズを受け、図1に示す副ビット線B
LN31の上側半分は、副ビット線BLT02から同じ
く正の方向に同量のノイズを受ける。結果として、図3
に示すように、副ビット線BLT31及びBLN31
は、その電位差を維持したまま電位がわずかに上昇す
る。
【0054】
【発明の効果】以上のように、本発明によれば、1つの
メモリセルに4つの電位レベルを書き込む多値のダイナ
ミック型半導体記憶装置において、複数の副ビット線を
1つの副センスアンプで共有し、時分割に動作させる構
成において、チップ面積を増大させることなく、隣接ビ
ット線間容量に起因するノイズを削減し、動作マージン
を向上させることができる。また、本発明によれば、ビ
ット線の順序を入れ替える際に、多値書き込み用トラン
スファゲートの拡散層部分を使用することができ、特別
に配線層を設ける必要がないという効果を奏する。
メモリセルに4つの電位レベルを書き込む多値のダイナ
ミック型半導体記憶装置において、複数の副ビット線を
1つの副センスアンプで共有し、時分割に動作させる構
成において、チップ面積を増大させることなく、隣接ビ
ット線間容量に起因するノイズを削減し、動作マージン
を向上させることができる。また、本発明によれば、ビ
ット線の順序を入れ替える際に、多値書き込み用トラン
スファゲートの拡散層部分を使用することができ、特別
に配線層を設ける必要がないという効果を奏する。
【図1】本発明の実施例に係る多値のダイナミック型半
導体記憶装置の構成を示す回路図である。
導体記憶装置の構成を示す回路図である。
【図2】同じく本発明の実施例におけるマスクレイアウ
ト図である。
ト図である。
【図3】同じく本発明の実施例における読み出し動作時
のビット線動作波形図である。
のビット線動作波形図である。
【図4】先行出願のダイナミック型半導体記憶装置の構
成を示す回路図である。
成を示す回路図である。
【図5】先行出願及び本発明の実施例の構成を示す副セ
ンスアンプの回路図である。
ンスアンプの回路図である。
【図6】先行出願及び本発明の実施例の入力タイミング
波形図である。
波形図である。
【図7】先行出願の読み出し動作時のビット線動作波形
図である。
図である。
【図8】先行出願のマスクレイアウト図である。
【図9】従来の半導体記憶装置を示す回路図である。
【図10】従来の半導体記憶装置の入力タイミング波形
図である。
図である。
【図11】従来の半導体記憶装置のビット線読み出し波
形図である。
形図である。
【図12】従来の半導体記憶装置のビット線読み出し波
形図である。
形図である。
Claims (2)
- 【請求項1】 1つのメモリセルに複数の電位レベルを
書き込む多値のダイナミック型半導体記憶装置におい
て、 階層化された相補型の主ビット線及び副ビット線と、 前記主ビット線に接続されてなる主センスアンプと、 前記主ビット線に1又は複数接続され夫々に前記副ビッ
ト線が接続されてなる副センスアンプと、 前記副ビット線の間に、前記副ビット線をその中央で2
つに切り離す多値書き込み用の第1のトランスファゲー
トと、 複数の前記副ビット線と、1つの前記副センスアンプと
を接続し、前記複数の副ビット線のうち1つを選択的に
活性化する複数の第2のトランスファゲートと、 前記第1のトランスファゲートの素子領域で、1対おき
に前記相補の副ビット線対の順序を入れ替える領域と、
を有し、 前記副ビット線は、前記第1のトランスファーゲートを
挟んだ前記副ビット線の一方と他方とに夫々上位ビット
データと下位ビットデータとを書き込むものである こと
を特徴とする多値のダイナミック型半導体記憶装置。 - 【請求項2】 前記相補の副ビット線対の順序を入れ替
える領域は、一方のビット線の一端と他方のビット線の
他端が接続された前記第1のトランスファゲートの拡散
層と、一方のビット線の他端と他方のビット線の一端と
を接続するビット線配線層とを有することを特徴とする
請求項1に記載の多値のダイナミック型半導体記憶装
置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31877497A JP3244039B2 (ja) | 1997-11-19 | 1997-11-19 | 多値のダイナミック型半導体記憶装置 |
US09/195,451 US6097620A (en) | 1997-11-19 | 1998-11-18 | Multi-value dynamic semiconductor memory device having twisted bit line pairs |
KR1019980049660A KR100287314B1 (ko) | 1997-11-19 | 1998-11-19 | 다이내믹형 반도체 기억 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31877497A JP3244039B2 (ja) | 1997-11-19 | 1997-11-19 | 多値のダイナミック型半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11149784A JPH11149784A (ja) | 1999-06-02 |
JP3244039B2 true JP3244039B2 (ja) | 2002-01-07 |
Family
ID=18102802
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31877497A Expired - Fee Related JP3244039B2 (ja) | 1997-11-19 | 1997-11-19 | 多値のダイナミック型半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6097620A (ja) |
JP (1) | JP3244039B2 (ja) |
KR (1) | KR100287314B1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6307768B1 (en) * | 2000-12-28 | 2001-10-23 | Infineon Technologies Richmond, Lp | Bitline twist with equalizer function |
US7050345B1 (en) * | 2004-07-29 | 2006-05-23 | Sheppard Douglas P | Memory device and method with improved power and noise characteristics |
KR100670701B1 (ko) * | 2004-10-30 | 2007-01-17 | 주식회사 하이닉스반도체 | 저 전압용 반도체 메모리 장치 |
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