JP3244039B2 - 多値のダイナミック型半導体記憶装置 - Google Patents
多値のダイナミック型半導体記憶装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、１つのメモリセルに複数ビットの情報の記
憶を可能にするＤＲＡＭ型の半導体記憶装置に関する。
関し、特に、１つのメモリセルに複数ビットの情報の記
憶を可能にするＤＲＡＭ型の半導体記憶装置に関する。
【０００２】
【従来の技術】ダイナミック型半導体記憶装置の高集積
化を図ったものとして、特開平３−１６０９４号公報に
記載されたものが公知である。この従来技術において
は、２トランジスタ及び１キャパシタの３素子で２ビッ
ト分の情報を記録するものであり、１ビットあたり１．
５素子のメモリ素子構成が開示されている。
化を図ったものとして、特開平３−１６０９４号公報に
記載されたものが公知である。この従来技術において
は、２トランジスタ及び１キャパシタの３素子で２ビッ
ト分の情報を記録するものであり、１ビットあたり１．
５素子のメモリ素子構成が開示されている。
【０００３】図９は前記公報に開示された従来の半導体
記憶装置を示すものであり、メモリセルと、読み出し及
び書き込みのための回路を示している。また、図１０は
図９の動作を説明するための入力波形を示すものであ
る。更に、図１１及び図１２は同じく図９の回路の動作
を示すビット線の読み出し時の波形を示すものである。
記憶装置を示すものであり、メモリセルと、読み出し及
び書き込みのための回路を示している。また、図１０は
図９の動作を説明するための入力波形を示すものであ
る。更に、図１１及び図１２は同じく図９の回路の動作
を示すビット線の読み出し時の波形を示すものである。
【０００４】図９に示すように、メモリセルアレイにお
いて、メモリセル２０は２トランジスタ及び１キャパシ
タにて２ビット分の情報を蓄えるメモリセルである。ト
ランスファゲート２２，２３は蓄積容量２１の情報をビ
ット線に読み出すものであり、符号２４，２５は蓄積ノ
ードである。また、符号２６，２７はセンスアンプであ
る。
いて、メモリセル２０は２トランジスタ及び１キャパシ
タにて２ビット分の情報を蓄えるメモリセルである。ト
ランスファゲート２２，２３は蓄積容量２１の情報をビ
ット線に読み出すものであり、符号２４，２５は蓄積ノ
ードである。また、符号２６，２７はセンスアンプであ
る。
【０００５】次に、図１０に示す入力タイミング波形を
参照して、上記従来の半導体記憶装置の回路動作につい
て説明する。時刻ｔ０において、ビット線イコライズ制
御信号ＮＥＱ、ＰＥＱが図示のように変化すると、ビッ
ト線イコライズ回路のトランジスタは全てオフし、ビッ
ト線のプリチャージが終了して、いずれも電圧が１／２
Ｖｃｃとなる。
参照して、上記従来の半導体記憶装置の回路動作につい
て説明する。時刻ｔ０において、ビット線イコライズ制
御信号ＮＥＱ、ＰＥＱが図示のように変化すると、ビッ
ト線イコライズ回路のトランジスタは全てオフし、ビッ
ト線のプリチャージが終了して、いずれも電圧が１／２
Ｖｃｃとなる。
【０００６】続いて、ビット線対ＢＬＬ１、（ＢＬＬ
１）（但し、この（）は囲まれた信号の相補信号を示
す）に接続するメモリセル２０が選択されると、ＣＵＴ
２がビット線センスアンプの切り離し回路のこのＣＵＴ
２に接続するトランジスタをオフし、時刻ｔ１にワード
線ＷＬＬ１を立ち上げる。
１）（但し、この（）は囲まれた信号の相補信号を示
す）に接続するメモリセル２０が選択されると、ＣＵＴ
２がビット線センスアンプの切り離し回路のこのＣＵＴ
２に接続するトランジスタをオフし、時刻ｔ１にワード
線ＷＬＬ１を立ち上げる。
【０００７】そうすると、蓄積容量２１に蓄えられてい
た情報がビット線ＢＬＬ１、ＢＬＲ１、ＳＢＬ１、ＳＢ
Ｌ２、及び（ＢＬＬ１）、（ＢＬＲ１）、（ＳＢＬ
１）、（ＳＢＬ２）に電荷転送される。
た情報がビット線ＢＬＬ１、ＢＬＲ１、ＳＢＬ１、ＳＢ
Ｌ２、及び（ＢＬＬ１）、（ＢＬＲ１）、（ＳＢＬ
１）、（ＳＢＬ２）に電荷転送される。
【０００８】更に、時刻ｔ２において、ＣＵＴ１、ＲＥ
Ｑを立ち下げると、メモリセル側のビット線とセンスア
ンプとが切り離され、ＳＢＬ１とＳＢＬ２及び（ＳＢＬ
１）と（ＳＢＬ２）も切り離される。これにより、メモ
リセル２０の同じ情報をセンスアンプ２６とセンスアン
プ２７が別々にもったことになる。
Ｑを立ち下げると、メモリセル側のビット線とセンスア
ンプとが切り離され、ＳＢＬ１とＳＢＬ２及び（ＳＢＬ
１）と（ＳＢＬ２）も切り離される。これにより、メモ
リセル２０の同じ情報をセンスアンプ２６とセンスアン
プ２７が別々にもったことになる。
【０００９】そこで、時刻ｔ３にＵＰ、ＤＯＷＮを図１
０に示すように変化させた後、時刻ｔ４で（ＳＡＳ）に
よるセンスアンプ動作を始め、時刻ｔ５でＣＵＴ１、Ｃ
ＵＴ２を立ち上げてセンスアンプとメモリセル側のビッ
ト線を接続して、（ＳＡＳ）によるプルアップを行う。
０に示すように変化させた後、時刻ｔ４で（ＳＡＳ）に
よるセンスアンプ動作を始め、時刻ｔ５でＣＵＴ１、Ｃ
ＵＴ２を立ち上げてセンスアンプとメモリセル側のビッ
ト線を接続して、（ＳＡＳ）によるプルアップを行う。
【００１０】最後に、時刻ｔ６でＣＳＥＬを立ち上げ、
増幅されたメモリセルの情報をデータ線に転送し、読み
出し動作を完了する。
増幅されたメモリセルの情報をデータ線に転送し、読み
出し動作を完了する。
【００１１】この従来のメモリセルは、一つの蓄積容量
に２ビットの情報を蓄えるため、メモリセルが情報を保
持しているときの蓄積ノード２４，２５の電圧の状態
は、下記表１のとおり４種類ある。表中のデータはデー
タ線Ｄ１，Ｄ２に出力される情報を表しており、ＨがＶ
ｃｃ、ＬがＧＮＤ電圧に対応する。
に２ビットの情報を蓄えるため、メモリセルが情報を保
持しているときの蓄積ノード２４，２５の電圧の状態
は、下記表１のとおり４種類ある。表中のデータはデー
タ線Ｄ１，Ｄ２に出力される情報を表しており、ＨがＶ
ｃｃ、ＬがＧＮＤ電圧に対応する。
【００１２】
【表１】
【００１３】このうち、Ｄ１＝Ｈ、Ｄ２＝Ｈの情報を読
み出すときの状態を示したのが図１１であり、Ｄ１＝
Ｈ、Ｄ２＝Ｌの情報を読み出すときの状態を示したのが
図１２である。
み出すときの状態を示したのが図１１であり、Ｄ１＝
Ｈ、Ｄ２＝Ｌの情報を読み出すときの状態を示したのが
図１２である。
【００１４】Ｄ１＝Ｈ、Ｄ２＝Ｈの情報を読み出す場
合、図１１に示すように、ワード線が立ち上がる時刻ｔ
１では、夫々相補なるビット線には、ΔＶの電位差が生
じる。時刻ｔ３では、ＵＰ及びＤＯＷＮの信号によっ
て、ＳＢＬ１、（ＳＢＬ２）は１／３ΔＶだけ電位が上
げられ、一方（ＳＢＬ１）、ＳＢＬ２は１／３ΔＶだけ
電位が下げられる。
合、図１１に示すように、ワード線が立ち上がる時刻ｔ
１では、夫々相補なるビット線には、ΔＶの電位差が生
じる。時刻ｔ３では、ＵＰ及びＤＯＷＮの信号によっ
て、ＳＢＬ１、（ＳＢＬ２）は１／３ΔＶだけ電位が上
げられ、一方（ＳＢＬ１）、ＳＢＬ２は１／３ΔＶだけ
電位が下げられる。
【００１５】しかし、ＳＢＬ１と（ＳＢＬ１）、及びＳ
ＢＬ２と（ＳＢＬ２）の電圧は、逆転することなく、時
刻ｔ４以降のセンス動作の後、Ｄ１、Ｄ２ともＶｃｃレ
ベルが出力される。
ＢＬ２と（ＳＢＬ２）の電圧は、逆転することなく、時
刻ｔ４以降のセンス動作の後、Ｄ１、Ｄ２ともＶｃｃレ
ベルが出力される。
【００１６】他方、Ｄ１＝Ｈ、Ｄ２＝Ｌの情報を読出す
場合、図１２に示すように、ワード線が立ち上がる時刻
ｔ１では、各々相補なるビット線対には、１／３ΔＶの
電位差しか生じない。そこで、時刻ｔ３に、ＵＰ及びＤ
ＯＷＮの信号によって、ＳＢＬ１、（ＳＬＢ２）は１／
３ΔＶだけ電位が上げられ、一方、（ＳＢＬ１）、ＳＢ
Ｌ２は１／３ΔＶだけ電位が下げられると、ＳＢＬ２と
（ＳＢＬ２）の電位は、逆転してしまう。従って、時刻
ｔ４以降のセンス動作の後、Ｄ１にはＶｃｃ、Ｄ２には
ＧＮＤレベルが出力される。
場合、図１２に示すように、ワード線が立ち上がる時刻
ｔ１では、各々相補なるビット線対には、１／３ΔＶの
電位差しか生じない。そこで、時刻ｔ３に、ＵＰ及びＤ
ＯＷＮの信号によって、ＳＢＬ１、（ＳＬＢ２）は１／
３ΔＶだけ電位が上げられ、一方、（ＳＢＬ１）、ＳＢ
Ｌ２は１／３ΔＶだけ電位が下げられると、ＳＢＬ２と
（ＳＢＬ２）の電位は、逆転してしまう。従って、時刻
ｔ４以降のセンス動作の後、Ｄ１にはＶｃｃ、Ｄ２には
ＧＮＤレベルが出力される。
【００１７】
【発明が解決しようとする課題】しかし、上述した従来
の半導体記憶装置は、１トランジスタ及び１キャパシタ
で構成されるメモリセルを有する従来の一般的なダイナ
ミックＲＡＭとは、メモリセルアレイの構成が異なって
おり、従って、その製造方法も異なる。
の半導体記憶装置は、１トランジスタ及び１キャパシタ
で構成されるメモリセルを有する従来の一般的なダイナ
ミックＲＡＭとは、メモリセルアレイの構成が異なって
おり、従って、その製造方法も異なる。
【００１８】また、キャパシタの両方の電極から、相補
なる各々のビット線に、２つのトランジスタを通して配
線を引き出すことが必要とされるため、高集積化を行お
うとした場合、対称性を維持してレイアウトすることが
困難であり、このことが、マージン（読み出しマージン
等）の劣化を招いていた。
なる各々のビット線に、２つのトランジスタを通して配
線を引き出すことが必要とされるため、高集積化を行お
うとした場合、対称性を維持してレイアウトすることが
困難であり、このことが、マージン（読み出しマージン
等）の劣化を招いていた。
【００１９】そこで、本願出願人は、ダイナミック型半
導体記憶装置の高集積化を目的として、従来の１トラン
ジスタ及び１キャパシタで構成されるメモリセルアレイ
を用いた場合にも、１つのメモリセルに２ビット分の情
報を蓄えることができるダイナミック型半導体記憶装置
を既に提案した（特願平８−３５２６３５号）。この先
行出願は未公開であるが、本発明と同様に、１つのメモ
リセルに２ビット分の情報の記憶を可能にするダイナミ
ック型半導体記憶装置が記載されており、本発明に関連
しているので、先ずこの先行出願のダイナミック型半導
体記憶装置について説明する。
導体記憶装置の高集積化を目的として、従来の１トラン
ジスタ及び１キャパシタで構成されるメモリセルアレイ
を用いた場合にも、１つのメモリセルに２ビット分の情
報を蓄えることができるダイナミック型半導体記憶装置
を既に提案した（特願平８−３５２６３５号）。この先
行出願は未公開であるが、本発明と同様に、１つのメモ
リセルに２ビット分の情報の記憶を可能にするダイナミ
ック型半導体記憶装置が記載されており、本発明に関連
しているので、先ずこの先行出願のダイナミック型半導
体記憶装置について説明する。
【００２０】以下、図４乃至図８を参照して、上記特願
平８−３５２６３５号に記載された半導体記憶装置につ
いて説明する。図４はメモリセルアレイと、副センスア
ンプＳＳＡのブロック図を示したものである。図５は、
図４に示した従来例の副センスアンプＳＳＡの一例を示
した回路図である。図６は図５に示した従来例の副セン
スアンプＳＳＡの動作を説明するための入力タイミング
波形を示すものであり、図７は図４及び図５の動作を説
明するための読み出し動作時のビット線動作波形を示す
ものである。
平８−３５２６３５号に記載された半導体記憶装置につ
いて説明する。図４はメモリセルアレイと、副センスア
ンプＳＳＡのブロック図を示したものである。図５は、
図４に示した従来例の副センスアンプＳＳＡの一例を示
した回路図である。図６は図５に示した従来例の副セン
スアンプＳＳＡの動作を説明するための入力タイミング
波形を示すものであり、図７は図４及び図５の動作を説
明するための読み出し動作時のビット線動作波形を示す
ものである。
【００２１】図４において、ビット線は、相補型の主ビ
ット線対ＧＢＬＴｊ、ＧＢＬＮｊと副ビット線対ＢＬＴ
ｉｊ、ＢＬＮｉｊとに階層化されており、１組の主ビッ
ト線には、図示されない１つの主センスアンプ及び複数
の副センスアンプＳＳＡが接続されている。
ット線対ＧＢＬＴｊ、ＧＢＬＮｊと副ビット線対ＢＬＴ
ｉｊ、ＢＬＮｉｊとに階層化されており、１組の主ビッ
ト線には、図示されない１つの主センスアンプ及び複数
の副センスアンプＳＳＡが接続されている。
【００２２】図６に示す入力タイミング波形を参照し
て、図４及び図５に示した半導体記憶装置の回路動作を
説明する。
て、図４及び図５に示した半導体記憶装置の回路動作を
説明する。
【００２３】図６に示すように、時刻ｔ０において、副
ビット線のプリチャージ制御信号であるＰＤＬが図示の
ようにＨレベルからＬレベルに変化すると、図５の副ビ
ット線プリチャージ回路の全てのトランジスタがオフし
て、副ビット線のプリチャージが終了する。副ビット線
ＳＢＬＴｊ、ＳＢＬＮｊ、ＢＬＴｉｊ、ＢＬＮｉｊの電
圧はいずれも１／２Ｖｃｃのままである。また、時刻ｔ
０において、トランスファゲートＳＧ１、ＳＧ２、ＳＧ
３は図６に示すようにＨレベルからＬレベルに変化し、
ＳＧ０はＨレベルのままとなる。即ち、１つの副センス
アンプで共有される４つの副ビット線対のうち、ＳＧ０
で選択される副ビット線対のみがまず副センスアンプに
接続され、読み出し及び再書き込み動作が行われる。
ビット線のプリチャージ制御信号であるＰＤＬが図示の
ようにＨレベルからＬレベルに変化すると、図５の副ビ
ット線プリチャージ回路の全てのトランジスタがオフし
て、副ビット線のプリチャージが終了する。副ビット線
ＳＢＬＴｊ、ＳＢＬＮｊ、ＢＬＴｉｊ、ＢＬＮｉｊの電
圧はいずれも１／２Ｖｃｃのままである。また、時刻ｔ
０において、トランスファゲートＳＧ１、ＳＧ２、ＳＧ
３は図６に示すようにＨレベルからＬレベルに変化し、
ＳＧ０はＨレベルのままとなる。即ち、１つの副センス
アンプで共有される４つの副ビット線対のうち、ＳＧ０
で選択される副ビット線対のみがまず副センスアンプに
接続され、読み出し及び再書き込み動作が行われる。
【００２４】次に、時刻ｔ１において、ワード線ＷＬを
ＬレベルからＨレベルに変化させると、ワード線ＷＬに
接続されたメモリセルに蓄えられていた情報が、副ビッ
ト線ＢＬＴｉｊに一斉に読み出される。
ＬレベルからＨレベルに変化させると、ワード線ＷＬに
接続されたメモリセルに蓄えられていた情報が、副ビッ
ト線ＢＬＴｉｊに一斉に読み出される。
【００２５】図４及び図５に示す半導体記憶装置は、１
つのメモリセルに２ビットの情報を蓄えるため、メモリ
セルが情報を保持しているときの蓄積ノードの電圧は、
電源電圧Ｖｃｃ、２／３Ｖｃｃ、１／３Ｖｃｃ、ＧＮＤ
（接地電位）の４種類ある。これらの４つの状態は、２
ビットの２進数”１１”、”１０”、”０１”、”０
０”に夫々対応する。
つのメモリセルに２ビットの情報を蓄えるため、メモリ
セルが情報を保持しているときの蓄積ノードの電圧は、
電源電圧Ｖｃｃ、２／３Ｖｃｃ、１／３Ｖｃｃ、ＧＮＤ
（接地電位）の４種類ある。これらの４つの状態は、２
ビットの２進数”１１”、”１０”、”０１”、”０
０”に夫々対応する。
【００２６】時刻ｔ１において、ワード線ＷＬが立ち上
がった後、メモリセルが情報”１１”を保持していると
きに相補の副ビット線対の間に生じる電位差をΔＶとす
ると、メモリセルが情報”１０”を保持しているとき
は、相補の副ビット線対の間に１／３ΔＶの電位差が生
じる。
がった後、メモリセルが情報”１１”を保持していると
きに相補の副ビット線対の間に生じる電位差をΔＶとす
ると、メモリセルが情報”１０”を保持しているとき
は、相補の副ビット線対の間に１／３ΔＶの電位差が生
じる。
【００２７】図７では、メモリセルＭＣ０２及びＭＣ０
３に情報”１１”を、メモリセルＭＣ１２及びＭＣ３１
に情報”１０”を保持している場合の例を示している。
３に情報”１１”を、メモリセルＭＣ１２及びＭＣ３１
に情報”１０”を保持している場合の例を示している。
【００２８】次に、時刻ｔ２において、リードスイッチ
信号ＲＳが、図６に示すようにＬレベルからＨレベルに
変化すると、副センスアンプの読み出し用トランジスタ
３、４がオンし、図示されない主ビット線プリチャージ
回路によって１／２Ｖｃｃにプリチャージされた主ビッ
ト線の電位が、センストランジスタ１、２のゲート電
圧、即ち副ビット線対のレベルに応じて下げられる。こ
れによって、副ビット線に読み出された電位差が、主ビ
ット線ＧＢＬＴ、ＧＢＬＮに伝達される。
信号ＲＳが、図６に示すようにＬレベルからＨレベルに
変化すると、副センスアンプの読み出し用トランジスタ
３、４がオンし、図示されない主ビット線プリチャージ
回路によって１／２Ｖｃｃにプリチャージされた主ビッ
ト線の電位が、センストランジスタ１、２のゲート電
圧、即ち副ビット線対のレベルに応じて下げられる。こ
れによって、副ビット線に読み出された電位差が、主ビ
ット線ＧＢＬＴ、ＧＢＬＮに伝達される。
【００２９】次に、時刻ｔ３において、リードスイッチ
信号ＲＳがＬレベルに立ち下がり、主センスアンプによ
りＧＢＬＴ、ＧＢＬＮの電位差が、図７に示すようにＶ
ｃｃまたはＧＮＤレベルに増補される。これは、上位ビ
ットの読み出し動作を表しており、主ビット線対ＧＢＬ
Ｔ３、ＧＢＬＮ３には”Ｈ”データが読み出されること
を示している。
信号ＲＳがＬレベルに立ち下がり、主センスアンプによ
りＧＢＬＴ、ＧＢＬＮの電位差が、図７に示すようにＶ
ｃｃまたはＧＮＤレベルに増補される。これは、上位ビ
ットの読み出し動作を表しており、主ビット線対ＧＢＬ
Ｔ３、ＧＢＬＮ３には”Ｈ”データが読み出されること
を示している。
【００３０】主ビット線対が増幅されている間（時刻ｔ
３からｔ４まで）、主ビット線と副ビット線の間にキャ
パシタ５，６とそれぞれ直列に接続されたトランスファ
ゲートの導通を制御する信号ＣＰＥはＨレベルであるた
め、読み出し用回路のキャパシタ５、６によって、主ビ
ット線の電位変動の影響を受けて、副ビット線対の電位
も変動する。
３からｔ４まで）、主ビット線と副ビット線の間にキャ
パシタ５，６とそれぞれ直列に接続されたトランスファ
ゲートの導通を制御する信号ＣＰＥはＨレベルであるた
め、読み出し用回路のキャパシタ５、６によって、主ビ
ット線の電位変動の影響を受けて、副ビット線対の電位
も変動する。
【００３１】メモリセル情報”１１”を保持していると
きには、図７に示す副ビット線ＢＬＴ０２、ＢＬＴ０３
は、１／３ΔＶだけ電位が下げられ、ＢＬＮ０２、ＢＬ
Ｎ０３は１／３ΔＶだけ電位が上げられる。
きには、図７に示す副ビット線ＢＬＴ０２、ＢＬＴ０３
は、１／３ΔＶだけ電位が下げられ、ＢＬＮ０２、ＢＬ
Ｎ０３は１／３ΔＶだけ電位が上げられる。
【００３２】次に、時刻ｔ４において、ＴＧＵ及びＣＰ
ＥがＬレベルに立ち下がり、メモリアレイ内のビット線
とセンスアンプとが切り離され、また、これ以降、副ビ
ット線の電位が主ビット線の電位変動による影響を受け
なくなる。
ＥがＬレベルに立ち下がり、メモリアレイ内のビット線
とセンスアンプとが切り離され、また、これ以降、副ビ
ット線の電位が主ビット線の電位変動による影響を受け
なくなる。
【００３３】次に、時刻ｔ５において、ライトスイッチ
信号ＷＳＵが立ち上がり、増幅された主ビット線の電位
が、副ビット線ＢＬＴｉｊ、ＢＬＮｉｊに夫々書き込ま
れる。
信号ＷＳＵが立ち上がり、増幅された主ビット線の電位
が、副ビット線ＢＬＴｉｊ、ＢＬＮｉｊに夫々書き込ま
れる。
【００３４】その後、時刻ｔ６において、ライトスイッ
チ信号ＷＳＵが立ち下がり、主ビット線が１／２Ｖｃｃ
にプリチャージされる。
チ信号ＷＳＵが立ち下がり、主ビット線が１／２Ｖｃｃ
にプリチャージされる。
【００３５】次に、時刻ｔ７において、再びリードスイ
ッチ信号ＲＳが活性化され、副ビット線ＳＢＬＴｊ、Ｓ
ＢＬＮｊの電位差が主ビット線ＧＢＬＴｊ、ＧＢＬＮｊ
に伝達され、増幅される。このとき、メモリセルが情
報”１１”を保持しているときには、再び”Ｈ”データ
が読み出されるが、メモリセルが情報”１０”を保持し
ているときには、ＳＢＬＴｊ、ＳＢＬＮｊの電位が上位
ビットの読み出しのときと逆転しているため、今度は”
Ｌ”データが読み出される。このときの読み出し動作
が、下位ビットの読み出し動作となる。
ッチ信号ＲＳが活性化され、副ビット線ＳＢＬＴｊ、Ｓ
ＢＬＮｊの電位差が主ビット線ＧＢＬＴｊ、ＧＢＬＮｊ
に伝達され、増幅される。このとき、メモリセルが情
報”１１”を保持しているときには、再び”Ｈ”データ
が読み出されるが、メモリセルが情報”１０”を保持し
ているときには、ＳＢＬＴｊ、ＳＢＬＮｊの電位が上位
ビットの読み出しのときと逆転しているため、今度は”
Ｌ”データが読み出される。このときの読み出し動作
が、下位ビットの読み出し動作となる。
【００３６】その後、時刻ｔ９において、図６に示すよ
うにＷＳＬ及びＴＧＬを立ち上げ、主ビット線のデータ
を副センスアンプＳＳＡのワード線ＷＬとは反対側の図
示されない副ビット線対に夫々書き込む。このとき、こ
れら下位ビットのデータを書き込む図示されない副ビッ
ト線は、図４に示される副ビット線と同様夫々の中央に
多値書き込み用トランスファゲートＣＴＧが設けられて
おり、ＣＴＧはこのときオフされている。従って、多値
書き込み用トランスファゲートＣＴＧを挟んだ副ビット
線の総容量を２Ｃｂとすると、上位ビットのデータは２
Ｃｂの容量の副ビット線に書き込まれ、下位ビットのデ
ータはＣｂの容量の副ビット線に書き込まれる。
うにＷＳＬ及びＴＧＬを立ち上げ、主ビット線のデータ
を副センスアンプＳＳＡのワード線ＷＬとは反対側の図
示されない副ビット線対に夫々書き込む。このとき、こ
れら下位ビットのデータを書き込む図示されない副ビッ
ト線は、図４に示される副ビット線と同様夫々の中央に
多値書き込み用トランスファゲートＣＴＧが設けられて
おり、ＣＴＧはこのときオフされている。従って、多値
書き込み用トランスファゲートＣＴＧを挟んだ副ビット
線の総容量を２Ｃｂとすると、上位ビットのデータは２
Ｃｂの容量の副ビット線に書き込まれ、下位ビットのデ
ータはＣｂの容量の副ビット線に書き込まれる。
【００３７】ライトスイッチ信号ＷＳＬを立ち下げた
後、時刻ｔ１０においてＴＧＵを立ち上げると、上位ビ
ット及び下位ビットのデータに応じて４つのレベルが副
ビット線上に生成される。
後、時刻ｔ１０においてＴＧＵを立ち上げると、上位ビ
ット及び下位ビットのデータに応じて４つのレベルが副
ビット線上に生成される。
【００３８】その後、時刻ｔ１１において、図６に示す
ようにＳＧ０が立ち下がり、ＰＤＬが立ち上がり、副セ
ンスアンプ内の副ビット線ＳＢＬＴｊ、ＳＢＬＮｊが１
／２Ｖｃｃにプリチャージされてから、時刻ｔ１２にお
いてＳＧ１が立ち上がる。従って、今度はＳＧ１で選択
された副ビット線対の読み出し及び再書き込み動作が、
同様に行われる。その後、ＳＧ２及びＳＧ３で選択され
る副ビット線対の読み出し及び再書き込み動作が、順次
行われ、最後にワード線ＷＬが立ち上がって一連の読み
出し動作が終了する。
ようにＳＧ０が立ち下がり、ＰＤＬが立ち上がり、副セ
ンスアンプ内の副ビット線ＳＢＬＴｊ、ＳＢＬＮｊが１
／２Ｖｃｃにプリチャージされてから、時刻ｔ１２にお
いてＳＧ１が立ち上がる。従って、今度はＳＧ１で選択
された副ビット線対の読み出し及び再書き込み動作が、
同様に行われる。その後、ＳＧ２及びＳＧ３で選択され
る副ビット線対の読み出し及び再書き込み動作が、順次
行われ、最後にワード線ＷＬが立ち上がって一連の読み
出し動作が終了する。
【００３９】しかし、上述した先行出願に記載された半
導体記憶装置は、図４に示すように副ビット線とその副
ビット線に隣接する副ビット線との間に隣接ビット線間
容量Ｃｂｂが存在する。また、上述した従来の半導体記
憶装置は、トランスファゲートＳＧ０で選択された副ビ
ット線対の読み出し及び再書き込み動作の際、隣接する
ＳＧ１及びＳＧ３で選択される副ビット線対は、メモリ
セルからのデータを読み出したままフローティング状態
で待機している。すなわち、図４に示すメモリセルＭＣ
０３が”１１”データを、メモリセルＭＣ１３が”１
０”データを記憶していたとすると、ワード線ＷＬが立
ち上がり、トランスファゲートＳＧ０が選択されて、図
７の時刻ｔ５において副ビット線ＢＬＴ０３、ＢＬＮ０
３にデータが再書き込みされるときに、副ビット線ＢＬ
Ｎ０３に隣接する副ビット線ＢＬＴ１２は隣接ビット線
間容量によるノイズを受けて、図７に示すように読み出
し電位差が減少する。また、ビット線ＢＬＮ３１は、同
様にビット線ＢＬＴ０２から隣接ビット線間容量による
ノイズを受けて、読み出し電位差が減少する。
導体記憶装置は、図４に示すように副ビット線とその副
ビット線に隣接する副ビット線との間に隣接ビット線間
容量Ｃｂｂが存在する。また、上述した従来の半導体記
憶装置は、トランスファゲートＳＧ０で選択された副ビ
ット線対の読み出し及び再書き込み動作の際、隣接する
ＳＧ１及びＳＧ３で選択される副ビット線対は、メモリ
セルからのデータを読み出したままフローティング状態
で待機している。すなわち、図４に示すメモリセルＭＣ
０３が”１１”データを、メモリセルＭＣ１３が”１
０”データを記憶していたとすると、ワード線ＷＬが立
ち上がり、トランスファゲートＳＧ０が選択されて、図
７の時刻ｔ５において副ビット線ＢＬＴ０３、ＢＬＮ０
３にデータが再書き込みされるときに、副ビット線ＢＬ
Ｎ０３に隣接する副ビット線ＢＬＴ１２は隣接ビット線
間容量によるノイズを受けて、図７に示すように読み出
し電位差が減少する。また、ビット線ＢＬＮ３１は、同
様にビット線ＢＬＴ０２から隣接ビット線間容量による
ノイズを受けて、読み出し電位差が減少する。
【００４０】以上に述べた理由により、微細加工技術が
より進歩し、ビット線寄生容量に対する隣接ビット線間
容量の割合が増大すると、読み出しマージンの劣化を招
く恐れがある。
より進歩し、ビット線寄生容量に対する隣接ビット線間
容量の割合が増大すると、読み出しマージンの劣化を招
く恐れがある。
【００４１】本発明はかかる問題点に鑑みてなされたも
のであって、従来の１トランジスタ及び１キャパシタで
構成されるメモリセルアレイを使用した場合でも、１つ
のメモリセルに２ビット分の情報を蓄えることができる
と共に、微細加工技術が更に進歩し、ビット線寄生容量
に対する隣接ビット線間容量の割合が増大しても、隣接
ビット線間ノイズの影響を受けることなく、読み出しマ
ージンを確保することができる多値のダイナミック型半
導体記憶装置を提供することにある。
のであって、従来の１トランジスタ及び１キャパシタで
構成されるメモリセルアレイを使用した場合でも、１つ
のメモリセルに２ビット分の情報を蓄えることができる
と共に、微細加工技術が更に進歩し、ビット線寄生容量
に対する隣接ビット線間容量の割合が増大しても、隣接
ビット線間ノイズの影響を受けることなく、読み出しマ
ージンを確保することができる多値のダイナミック型半
導体記憶装置を提供することにある。
【００４２】
【課題を解決するための手段】本発明に係る多値のダイ
ナミック型半導体記憶装置は、１つのメモリセルに複数
の電位レベルを書き込む多値のダイナミック型半導体記
憶装置において、階層化された相補型の主ビット線及び
副ビット線と、前記主ビット線に接続されてなる主セン
スアンプと、前記主ビット線に１又は複数接続され夫々
に前記副ビット線が接続されてなる副センスアンプと、
前記副ビット線の間に、前記副ビット線をその中央で２
つに切り離す多値書き込み用の第１のトランスファゲー
トと、複数の前記副ビット線と、１つの前記副センスア
ンプとを接続し、前記複数の副ビット線のうち１つを選
択的に活性化する複数の第２のトランスファゲートと、
前記第１のトランスファゲートの素子領域で、１対おき
に前記相補の副ビット線対の順序を入れ替える領域と、
を有し、前記副ビット線は、前記第１のトランスファー
ゲートを挟んだ前記副ビット線の一方と他方とに夫々上
位ビットデータと下位ビットデータとを書き込むもので
あることを特徴とする。
ナミック型半導体記憶装置は、１つのメモリセルに複数
の電位レベルを書き込む多値のダイナミック型半導体記
憶装置において、階層化された相補型の主ビット線及び
副ビット線と、前記主ビット線に接続されてなる主セン
スアンプと、前記主ビット線に１又は複数接続され夫々
に前記副ビット線が接続されてなる副センスアンプと、
前記副ビット線の間に、前記副ビット線をその中央で２
つに切り離す多値書き込み用の第１のトランスファゲー
トと、複数の前記副ビット線と、１つの前記副センスア
ンプとを接続し、前記複数の副ビット線のうち１つを選
択的に活性化する複数の第２のトランスファゲートと、
前記第１のトランスファゲートの素子領域で、１対おき
に前記相補の副ビット線対の順序を入れ替える領域と、
を有し、前記副ビット線は、前記第１のトランスファー
ゲートを挟んだ前記副ビット線の一方と他方とに夫々上
位ビットデータと下位ビットデータとを書き込むもので
あることを特徴とする。
【００４３】この多値のダイナミック型半導体記憶装置
において、前記相補の副ビット線対の順序を入れ替える
領域は、一方のビット線の一端と他方のビット線の他端
が接続された前記第１のトランスファゲートの拡散層
と、一方のビット線の他端と他方のビット線の一端とを
接続するビット線配線層とを有するように構成すること
ができる。
において、前記相補の副ビット線対の順序を入れ替える
領域は、一方のビット線の一端と他方のビット線の他端
が接続された前記第１のトランスファゲートの拡散層
と、一方のビット線の他端と他方のビット線の一端とを
接続するビット線配線層とを有するように構成すること
ができる。
【００４４】
【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。図１は、本発明
の実施例に係る多値のダイナミック型半導体記憶装置の
メモリセルアレイと、副センスアンプＳＳＡのブロック
図を示したものである。図１で多値書き込み用トランス
ファゲートとは、副ビット線のビット線寄生容量を１対
１に分割するために、副ビット線の中央に存在し、４値
のダイナミック型半導体記憶装置において４値の書き込
みレベルを生成するために必要となる。
付の図面を参照して具体的に説明する。図１は、本発明
の実施例に係る多値のダイナミック型半導体記憶装置の
メモリセルアレイと、副センスアンプＳＳＡのブロック
図を示したものである。図１で多値書き込み用トランス
ファゲートとは、副ビット線のビット線寄生容量を１対
１に分割するために、副ビット線の中央に存在し、４値
のダイナミック型半導体記憶装置において４値の書き込
みレベルを生成するために必要となる。
【００４５】図１に示す本発明の実施例の構成が、図４
に示す先行出願の構成と異なるのは、多値書き込み用ト
ランスファゲートＧの部分である。図１に示す本発明の
実施例の構成においては、副ビット線対の順番を１対お
きに図１に示すように入れ替えている。
に示す先行出願の構成と異なるのは、多値書き込み用ト
ランスファゲートＧの部分である。図１に示す本発明の
実施例の構成においては、副ビット線対の順番を１対お
きに図１に示すように入れ替えている。
【００４６】図８は、図４に示す従来例の構成の多値書
き込み用トランスファゲートのマスクレイアウトパター
ンの一例を示す。図の縦方向に伸びた配線は、ビット線
配線層４を示し、横方向に伸びた配線は、トランスファ
ゲート制御信号ＣＴＧのゲート配線層３を示す。また、
正方形は、ビット線配線層４と拡散層６とを接続するコ
ンタクトホール５を示し、矩形はｎＭＯＳトランジスタ
を形成するｎ+拡散層６の領域を示す。ダイナミック型
半導体記憶装置のメモリセルは、最小設計ルールを用い
て配置されるため、多値書き込み用トランスファゲート
Ｇは１列に配置することができず、図８に示すように２
列に交互に配置される。
き込み用トランスファゲートのマスクレイアウトパター
ンの一例を示す。図の縦方向に伸びた配線は、ビット線
配線層４を示し、横方向に伸びた配線は、トランスファ
ゲート制御信号ＣＴＧのゲート配線層３を示す。また、
正方形は、ビット線配線層４と拡散層６とを接続するコ
ンタクトホール５を示し、矩形はｎＭＯＳトランジスタ
を形成するｎ+拡散層６の領域を示す。ダイナミック型
半導体記憶装置のメモリセルは、最小設計ルールを用い
て配置されるため、多値書き込み用トランスファゲート
Ｇは１列に配置することができず、図８に示すように２
列に交互に配置される。
【００４７】図２は、図１に示す本発明の実施例の構成
の多値書き込み用トランスファゲートのマスクレイアウ
トパターンの一例を示す。図２に示す各配線層１３，１
４は、図８と同様に形成されている。図２に示すよう
に、副ビット線ＢＬＮ０３は多値書き込み用トランスフ
ァゲートの領域で、ビット線配線層１４による配線が一
部途切れている。この領域は、ＢＬＴ０３の一端（一方
のビット線の一端）とＢＬＮ０３の他端（他方のビット
線の他端）とが接続されている拡散層１６と、ＢＬＴ０
３の他端（一方のビット線の他端）とＢＬＮ０３の一端
（他方のビット線の一端）とを接続するビット線配線層
１４とを有する。この領域を利用して、図２に示すよう
にＢＬＴ０３とＢＬＮ０３の順序を入れ替えることがで
きる。このとき、図８に示す従来例の構成の多値書き込
み用トランスファゲートと比べてほとんど面積の増加は
ない。
の多値書き込み用トランスファゲートのマスクレイアウ
トパターンの一例を示す。図２に示す各配線層１３，１
４は、図８と同様に形成されている。図２に示すよう
に、副ビット線ＢＬＮ０３は多値書き込み用トランスフ
ァゲートの領域で、ビット線配線層１４による配線が一
部途切れている。この領域は、ＢＬＴ０３の一端（一方
のビット線の一端）とＢＬＮ０３の他端（他方のビット
線の他端）とが接続されている拡散層１６と、ＢＬＴ０
３の他端（一方のビット線の他端）とＢＬＮ０３の一端
（他方のビット線の一端）とを接続するビット線配線層
１４とを有する。この領域を利用して、図２に示すよう
にＢＬＴ０３とＢＬＮ０３の順序を入れ替えることがで
きる。このとき、図８に示す従来例の構成の多値書き込
み用トランスファゲートと比べてほとんど面積の増加は
ない。
【００４８】図３は、図１に示す本発明の実施例の動作
を説明するための読み出し動作時のビット線動作波形を
示すものである。
を説明するための読み出し動作時のビット線動作波形を
示すものである。
【００４９】本発明の実施例の構成の副センスアンプＳ
ＳＡの回路図は、例えば、図５に示す先行出願の副セン
スアンプＳＳＡの一例を示す回路図と同様であり、その
入力タイミング波形も、図６に示す先行出願の副センス
アンプＳＳＡの入力タイミング波形と同様である。
ＳＡの回路図は、例えば、図５に示す先行出願の副セン
スアンプＳＳＡの一例を示す回路図と同様であり、その
入力タイミング波形も、図６に示す先行出願の副センス
アンプＳＳＡの入力タイミング波形と同様である。
【００５０】図６に示す入力タイミング波形、及び、図
３に示す読み出し動作時のビット線動作波形を参照し
て、図１に示した本発明の実施例の回路動作を説明す
る。
３に示す読み出し動作時のビット線動作波形を参照し
て、図１に示した本発明の実施例の回路動作を説明す
る。
【００５１】先行出願の回路動作の説明と同様、トラン
スファゲート信号ＳＧ０によって選択される副ビット線
対ＢＬＴ０２、ＢＬＮ０２、及びＢＬＴ０３、ＢＬＮ０
３に接続されたメモリセルＭＣ０２及びＭＣ０３のデー
タの読み出し及び再書き込み動作について説明する。
スファゲート信号ＳＧ０によって選択される副ビット線
対ＢＬＴ０２、ＢＬＮ０２、及びＢＬＴ０３、ＢＬＮ０
３に接続されたメモリセルＭＣ０２及びＭＣ０３のデー
タの読み出し及び再書き込み動作について説明する。
【００５２】メモリセルＭＣ０３が、２ビットの情報”
１１”を、メモリセルＭＣ１２が、２ビットの情報”１
０”を保持している場合、時刻ｔ５において、ライトス
イッチ信号ＷＳＵが立ち上がると、増幅された主ビット
線の電位が、副ビット線ＢＬＴ０３及びＢＬＮ０３に図
３に示すように書き込まれる。このとき、副ビット線対
ＢＬＴ０３、ＢＬＮ０３に隣接する副ビットＢＬＴ１２
は、メモリセルＭＣ１２からのデータを読み出したまま
フローティング状態で待機しているため、副ビット線対
ＢＬＴ０３、ＢＬＮ０３との間の隣接ビット線間容量に
よるノイズを受ける。しかし、副ビット線対ＢＬＴ０３
及びＢＬＮ０３は、そのちょうど中間で順序が入れ替わ
っているため、副ビット線ＢＬＴ１２は、図１に示す上
側半分は、ＢＬＮ０３から負の方向へのノイズを受け、
図１に示す下側半分は、ＢＬＴ０３から正の方向へ同量
のノイズを受けるため、結果としてこれらのノイズは打
ち消され、図３に示すように副ビット線ＢＬＴ１２の電
位は変動しない。
１１”を、メモリセルＭＣ１２が、２ビットの情報”１
０”を保持している場合、時刻ｔ５において、ライトス
イッチ信号ＷＳＵが立ち上がると、増幅された主ビット
線の電位が、副ビット線ＢＬＴ０３及びＢＬＮ０３に図
３に示すように書き込まれる。このとき、副ビット線対
ＢＬＴ０３、ＢＬＮ０３に隣接する副ビットＢＬＴ１２
は、メモリセルＭＣ１２からのデータを読み出したまま
フローティング状態で待機しているため、副ビット線対
ＢＬＴ０３、ＢＬＮ０３との間の隣接ビット線間容量に
よるノイズを受ける。しかし、副ビット線対ＢＬＴ０３
及びＢＬＮ０３は、そのちょうど中間で順序が入れ替わ
っているため、副ビット線ＢＬＴ１２は、図１に示す上
側半分は、ＢＬＮ０３から負の方向へのノイズを受け、
図１に示す下側半分は、ＢＬＴ０３から正の方向へ同量
のノイズを受けるため、結果としてこれらのノイズは打
ち消され、図３に示すように副ビット線ＢＬＴ１２の電
位は変動しない。
【００５３】同様に、メモリセルＭＣ０２が、２ビット
の情報”１１”を、メモリセルＭＣ３１が、２ビットの
情報”１０”を保持している場合、時刻ｔ５において、
ライトスイッチ信号ＷＳＵが立ち上がると、増幅された
主ビット線の電位が、副ビット線ＢＬＴ０２及びＢＬＮ
０２に図３に示すように書き込まれる。このとき、副ビ
ット線対ＢＬＴ０２に隣接する副ビット線ＢＬＴ３１
は、メモリセルＭＣ３１からのデータを読み出したまま
フローティング状態で待機しており、副ビット線ＢＬＮ
３１は、１／２Ｖｃｃのレベルのままフローティング状
態で待機している。従って、これら副ビット線対ＢＬＴ
３１及びＢＬＮ３１は、副ビット線ＢＬＴ０２との間の
隣接ビット線間容量によるノイズを受ける。しかし、副
ビット線対ＢＬＴ３１及びＢＬＮ３１は、やはりちょう
ど中間で順序が入れ替わっているため、図１に示す副ビ
ット線ＢＬＴ３１の下側半分は、副ビット線ＢＬＴ０２
から正の方向のノイズを受け、図１に示す副ビット線Ｂ
ＬＮ３１の上側半分は、副ビット線ＢＬＴ０２から同じ
く正の方向に同量のノイズを受ける。結果として、図３
に示すように、副ビット線ＢＬＴ３１及びＢＬＮ３１
は、その電位差を維持したまま電位がわずかに上昇す
る。
の情報”１１”を、メモリセルＭＣ３１が、２ビットの
情報”１０”を保持している場合、時刻ｔ５において、
ライトスイッチ信号ＷＳＵが立ち上がると、増幅された
主ビット線の電位が、副ビット線ＢＬＴ０２及びＢＬＮ
０２に図３に示すように書き込まれる。このとき、副ビ
ット線対ＢＬＴ０２に隣接する副ビット線ＢＬＴ３１
は、メモリセルＭＣ３１からのデータを読み出したまま
フローティング状態で待機しており、副ビット線ＢＬＮ
３１は、１／２Ｖｃｃのレベルのままフローティング状
態で待機している。従って、これら副ビット線対ＢＬＴ
３１及びＢＬＮ３１は、副ビット線ＢＬＴ０２との間の
隣接ビット線間容量によるノイズを受ける。しかし、副
ビット線対ＢＬＴ３１及びＢＬＮ３１は、やはりちょう
ど中間で順序が入れ替わっているため、図１に示す副ビ
ット線ＢＬＴ３１の下側半分は、副ビット線ＢＬＴ０２
から正の方向のノイズを受け、図１に示す副ビット線Ｂ
ＬＮ３１の上側半分は、副ビット線ＢＬＴ０２から同じ
く正の方向に同量のノイズを受ける。結果として、図３
に示すように、副ビット線ＢＬＴ３１及びＢＬＮ３１
は、その電位差を維持したまま電位がわずかに上昇す
る。
【００５４】
【発明の効果】以上のように、本発明によれば、１つの
メモリセルに４つの電位レベルを書き込む多値のダイナ
ミック型半導体記憶装置において、複数の副ビット線を
１つの副センスアンプで共有し、時分割に動作させる構
成において、チップ面積を増大させることなく、隣接ビ
ット線間容量に起因するノイズを削減し、動作マージン
を向上させることができる。また、本発明によれば、ビ
ット線の順序を入れ替える際に、多値書き込み用トラン
スファゲートの拡散層部分を使用することができ、特別
に配線層を設ける必要がないという効果を奏する。
メモリセルに４つの電位レベルを書き込む多値のダイナ
ミック型半導体記憶装置において、複数の副ビット線を
１つの副センスアンプで共有し、時分割に動作させる構
成において、チップ面積を増大させることなく、隣接ビ
ット線間容量に起因するノイズを削減し、動作マージン
を向上させることができる。また、本発明によれば、ビ
ット線の順序を入れ替える際に、多値書き込み用トラン
スファゲートの拡散層部分を使用することができ、特別
に配線層を設ける必要がないという効果を奏する。
【図１】本発明の実施例に係る多値のダイナミック型半
導体記憶装置の構成を示す回路図である。
導体記憶装置の構成を示す回路図である。
【図２】同じく本発明の実施例におけるマスクレイアウ
ト図である。
ト図である。
【図３】同じく本発明の実施例における読み出し動作時
のビット線動作波形図である。
のビット線動作波形図である。
【図４】先行出願のダイナミック型半導体記憶装置の構
成を示す回路図である。
成を示す回路図である。
【図５】先行出願及び本発明の実施例の構成を示す副セ
ンスアンプの回路図である。
ンスアンプの回路図である。
【図６】先行出願及び本発明の実施例の入力タイミング
波形図である。
波形図である。
【図７】先行出願の読み出し動作時のビット線動作波形
図である。
図である。
【図８】先行出願のマスクレイアウト図である。
【図９】従来の半導体記憶装置を示す回路図である。
【図１０】従来の半導体記憶装置の入力タイミング波形
図である。
図である。
【図１１】従来の半導体記憶装置のビット線読み出し波
形図である。
形図である。
【図１２】従来の半導体記憶装置のビット線読み出し波
形図である。
形図である。
Claims (2)
- 【請求項１】 １つのメモリセルに複数の電位レベルを
書き込む多値のダイナミック型半導体記憶装置におい
て、 階層化された相補型の主ビット線及び副ビット線と、 前記主ビット線に接続されてなる主センスアンプと、 前記主ビット線に１又は複数接続され夫々に前記副ビッ
ト線が接続されてなる副センスアンプと、 前記副ビット線の間に、前記副ビット線をその中央で２
つに切り離す多値書き込み用の第１のトランスファゲー
トと、 複数の前記副ビット線と、１つの前記副センスアンプと
を接続し、前記複数の副ビット線のうち１つを選択的に
活性化する複数の第２のトランスファゲートと、 前記第１のトランスファゲートの素子領域で、１対おき
に前記相補の副ビット線対の順序を入れ替える領域と、
を有し、 前記副ビット線は、前記第１のトランスファーゲートを
挟んだ前記副ビット線の一方と他方とに夫々上位ビット
データと下位ビットデータとを書き込むものである こと
を特徴とする多値のダイナミック型半導体記憶装置。 - 【請求項２】 前記相補の副ビット線対の順序を入れ替
える領域は、一方のビット線の一端と他方のビット線の
他端が接続された前記第１のトランスファゲートの拡散
層と、一方のビット線の他端と他方のビット線の一端と
を接続するビット線配線層とを有することを特徴とする
請求項１に記載の多値のダイナミック型半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31877497A JP3244039B2 (ja) | 1997-11-19 | 1997-11-19 | 多値のダイナミック型半導体記憶装置 |
| US09/195,451 US6097620A (en) | 1997-11-19 | 1998-11-18 | Multi-value dynamic semiconductor memory device having twisted bit line pairs |
| KR1019980049660A KR100287314B1 (ko) | 1997-11-19 | 1998-11-19 | 다이내믹형 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31877497A JP3244039B2 (ja) | 1997-11-19 | 1997-11-19 | 多値のダイナミック型半導体記憶装置 |
Publications (2)
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