CN1949500B - 配线板、半导体器件及制造配线板和半导体器件的方法 - Google Patents

配线板、半导体器件及制造配线板和半导体器件的方法 Download PDF

Info

Publication number
CN1949500B
CN1949500B CN2006101321645A CN200610132164A CN1949500B CN 1949500 B CN1949500 B CN 1949500B CN 2006101321645 A CN2006101321645 A CN 2006101321645A CN 200610132164 A CN200610132164 A CN 200610132164A CN 1949500 B CN1949500 B CN 1949500B
Authority
CN
China
Prior art keywords
electrode
insulating barrier
distributing board
semiconductor element
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2006101321645A
Other languages
English (en)
Other versions
CN1949500A (zh
Inventor
菊池克
山道新太郎
栗田洋一郎
副岛康志
Original Assignee
NEC Corp
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Renesas Electronics Corp filed Critical NEC Corp
Publication of CN1949500A publication Critical patent/CN1949500A/zh
Application granted granted Critical
Publication of CN1949500B publication Critical patent/CN1949500B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09881—Coating only between conductors, i.e. flush with the conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/0989—Coating free areas, e.g. areas other than pads or lands free of solder resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一种配线板，包括：上面布置了第一电极的第一表面和上面布置了第二电极的第二表面；至少单一绝缘层和至少单一配线层；以及一个或多个安装的半导体元件，其中布置在第二表面上的第二电极嵌入绝缘层中，第二电极暴露于第二表面侧的面的相反侧表面连接到配线层，并且第二电极的侧面的全部或部分不与绝缘层接触。

Description

配线板、半导体器件及制造配线板和半导体器件的方法
技术领域
本发明涉及一种在上面安装半导体元件的配线板、把半导体元件安装在该配线板上的半导体器件、以及制造该配线板和半导体器件的方法，并且尤其涉及一种具有优良的高速传输特性和安装可靠性的薄配线板、以及使用该配线板的半导体器件。 
背景技术
如最近在移动设备中所看到的，电子器件正在迅速地变得更小、更薄、且越来越密集，并且由于和半导体元件的更高速度及功能性关联的端子数的增加，在器件和半导体元件安装中所使用的配线板中，需要更薄的薄度、更轻的重量、更高的密度及其它特性。 
通常，一般把具有通孔的积层板(build-up board)和其它板用作配线板，但是具有通孔的板比较厚，而且由于存在通孔而不适于高速信号传输。 
另一方面，也使用带板(tape board)和其它薄板，但是这种板不能满足近来对更高密度的要求，因为带板制造方法将配线层限于一层或两层，并且由于带材料的较大收缩，其图案定位精度次于积层板。 
已经建议把无心板(coreless board)作为改善这些配线板问题的方法。在这些板中，在预先准备的支持板上形成配线结构体等，在形成配线结构体之后除去或分离支持板，留下未成型的通孔。 
日本专利申请待审公开No.2000-323613披露了一种技术：把铜板用作支持板，在铜板上形成配线结构，然后刻蚀掉支持板以获得无心板。 
日本专利申请待审公开No.05-259639披露了一种技术：把不锈钢板用作支持板，在不锈钢板上形成配线结构，然后剥离支持板以获得无心板。 
日本专利申请待审公开No.2004-200668披露了一种技术：把铜箔用作支持板，在铜箔上形成配线结构，并在铜箔上安装半导体元件，然后对铜箔进行刻蚀以获得无心板。该公开还披露了一种把半导体芯片安装在该无心板上的半导体器件。 
然而，上述现有技术中所披露的配线板存在以下问题。关于日本专利申请待审公开No.2000-323613、No.05-259639和No.2004-200668，布置在通过除去支持板所获得的表面上的电极被嵌入绝缘树脂中，并且表面是平坦的。因为要在其上面进行焊接和连接的电极表面是平坦的，所以存在以下问题：焊料和端电极材料之间的金属扩散层(合金层)沿着电极表面而形成，并且因为合金层削弱了连接强度，所以连接可靠性降低了。换句话说，当在形成连接之后施加应力时，金属扩散层中将产生裂纹。因此，难以在其中使用平坦电极的连接结构中获得稳定的可靠性。而且，因为嵌入的电极由具有比无机材料低的弹性模量的绝缘树脂所支持，所以存在以下问题：在丝焊期间吸收超声波，并且焊接特性降级。 
发明内容
本发明的目的是提供一种高度可靠的配线板、使用该配线板的半导体器件、以及制造这些板的方法，其中由于嵌入并形成在绝缘树脂层中的电极的侧面和该绝缘树脂层分开，以便当另一块板等连接到电极时，将电极和焊接之间的连接置于远到电极的侧面，由此提高了焊接连接的连接可靠性，并且其中当另一块板等通过丝焊法连接到电极时，通过防止吸收超声波来获得稳定的丝焊特性。 
根据本发明的配线板包括：上面布置了第一电极的第一表面和上面布置了第二电极的第二表面；以及至少单层绝缘层和至少单层配线层；其中，布置在所述第二表面上的第二电极嵌入所述绝缘层中；所述第二电极的暴露于所述第二表面的表面的相反侧表面连接到所述配线层；以及所述第二电极的侧面的一部分不与所述绝缘层接触；以及所述第一电极的侧面的至少一部分不与所述绝缘层接触。 
第二电极的暴露于第二表面的表面可以处在与第二表面相同的平面内。 
第二电极的暴露于第二表面的表面可以相对于第二表面而下凹。 
第二电极的暴露于第二表面的表面可以从第二表面伸出。 
第一电极和第二电极可以直接连接。 
根据本发明的半导体器件具有上述配线板，以及连接到该配线板中第一电极和/或第二电极的一个或多个半导体元件。 
在根据本发明的半导体器件中，第一电极和第二电极可以直接连接，一个或多个半导体元件可以连接到第一电极，并且一个或多个半导体元件可以连接到第二电极。 
可以利用包括低熔点金属或导电树脂的材料，来把半导体元件倒装连接到第一电极和/或第二电极。 
可以利用主要金属为金的线，通过丝焊法把半导体元件连接到第一电极和/或第二电极。 
优选地，利用从包括低熔点金属、有机树脂和含金属树脂的组中所选择的至少一种材料，来把半导体元件连接到上述配线板。     
在根据本发明的半导体器件中，优选地在第一电极和/或第二电极上提供包括焊料的金属球。 
根据本发明的制造配线板的方法包括：在支持板上形成绝缘层；在该绝缘层中将要形成第二电极的位置形成开口，使得支持板暴露；在该开口中形成第二电极；在该绝缘层和第二电极上形成配线层；在该绝缘层和第二电极上形成第一电极；除去支持板；以及在第二电极侧面和该绝缘层之间形成间隙。 
在绝缘层和第二电极上形成配线层的步骤以及在绝缘层和第二电极上形成第一电极的步骤可以包括：通过对相同的导电膜进行构图，来同时形成绝缘层和第一电极。 
根据本发明的制造配线板的另一种方法包括：在支持板上形成绝缘层；在该绝缘层中将要形成第二电极的位置形成开口，使得支持板暴露；在该开口中形成第二电极；形成至少一层或多层配线层和至少一层或多层绝缘层；在最上面绝缘层上形成第一电极；除去支持板； 以及在第二电极侧面和绝缘层之间形成间隙。 
可以在最上面绝缘层上形成第一电极的步骤中，在最上面绝缘层上形成配线层。 
在绝缘层中将要形成第二电极的位置形成开口、使得支持板暴露的步骤和在该开口中形成第二电极的步骤之间，可以包括以下步骤：通过干法刻蚀或湿法刻蚀来向该开口的侧面提供比绝缘层更容易除去的绝缘膜。 
根据本发明的制造配线板的又一种方法包括：在支持板上形成第二电极；在支持板上提供绝缘层，以覆盖第二电极；使第二电极的与支持板接触的表面的相反侧表面暴露；在绝缘层和第二电极上形成配线层；在绝缘层和第二电极上形成第一电极；除去支持板；以及在第二电极侧面和绝缘层之间形成间隙。 
绝缘层和第二电极上的配线层以及绝缘层和第二电极上的第一电极可以被形成在相同的导电膜上，并可以通过对该导电膜进行构图来同时形成。 
根据本发明的制造配线板的又一种方法包括：在支持板上形成第二电极；在支持板上提供绝缘层，以覆盖第二电极；使第二电极的与支持板接触的表面的相反侧表面暴露；形成至少一层或多层配线层以及至少一层或多层绝缘层；在最上面绝缘层上形成第一电极；除去支持板；以及在第二电极侧面和绝缘层之间形成间隙。 
可以在最上面绝缘层上形成第一电极的步骤中，在最上面绝缘层上形成配线层。 
在支持板上形成第二电极的步骤和在支持板上提供绝缘层以覆盖第二电极的步骤之间，可以包括以下步骤：通过干法刻蚀或湿法刻蚀来形成比绝缘层更容易除去的绝缘膜。 
使第二电极的与支持板接触的表面的相反侧表面暴露的步骤优选地包括：抛光绝缘层和第二电极。 
使第二电极的与支持板接触的表面的相反侧表面暴露的步骤可以包括：向绝缘层提供暴露第二电极暴露且大于第二电极表面积的凹部。 
在第二电极侧面和绝缘层之间形成间隙的步骤优选地是湿法刻蚀 和/或干法刻蚀。 
在除去支持板的步骤和在第二电极侧面与绝缘层之间形成间隙的步骤之间可以包括以下步骤：使第二电极暴露。 
除去支持板的步骤可以是剥离步骤。 
支持板可以是导电材料，或者是其表面上形成了导电膜的材料。 
根据本发明的制造半导体器件的方法包括：在支持板上形成绝缘层；在绝缘层中将要形成第二电极的位置形成开口，使得支持板暴露；在该开口中形成第二电极；在绝缘层和第二电极上形成配线层；在绝缘层和第二电极上形成第一电极；把一个或多个半导体元件安装在第一电极上；除去支持板；以及在第二电极侧面和绝缘层之间形成间隙。 
绝缘层和第二电极上的配线层以及绝缘层和第二电极上的第一电极优选地由相同的导电膜形成，并且优选地通过对该导电膜进行构图来同时形成。 
根据本发明的制造半导体器件的另一种方法包括：在支持板上形成绝缘层；在绝缘层中将要形成第二电极的位置形成开口，使得支持板暴露；在该开口中形成第二电极；形成至少一层或多层配线层以及至少一层或多层绝缘层；在最上面绝缘层上形成第一电极；把一个或多个半导体元件安装在第一电极上；除去支持板；以及在第二电极侧面和绝缘层之间形成间隙。 
可以在最上面绝缘层上形成第一电极的步骤中，在最上面绝缘层上形成配线层。 
在绝缘层中将要形成第二电极的位置形成开口、使得支持板暴露的步骤和在该开口中形成第二电极的步骤之间，优选地包括以下步骤：通过湿法刻蚀或干法刻蚀来向开口的侧面提供比绝缘层更容易除去的绝缘膜。 
根据本发明的制造半导体器件的另一种方法包括：在支持板上形成第二电极；在支持板上提供绝缘层，以覆盖第二电极；使第二电极的与支持板接触的表面的相反侧表面暴露；在绝缘层和第二电极上形成配线层；在绝缘层和第二电极上形成第一电极；把一个或多个半导体元件安装在第一电极上；除去支持板；以及在第二电极侧面和绝缘 层之间形成间隙。 
绝缘层和第二电极上的配线层以及绝缘层和第二电极上的第一电极优选地由相同的导电膜形成，并且优选地通过对该导电膜进行构图来同时形成。 
根据本发明的制造半导体器件的又一种方法包括：在支持板上形成第二电极；在支持板上提供绝缘层，以覆盖第二电极；使第二电极的与支持板接触的表面的相反侧表面暴露；形成至少一层或多层配线层以及至少一层或多层绝缘层；在最上面绝缘层上形成第一电极；把一个或多个半导体元件安装在第一电极上；除去支持板；以及在第二电极侧面和绝缘层之间形成间隙。 
可以在最上面绝缘层上形成第一电极的步骤中，在最上面绝缘层上形成配线层。 
在支持板上形成第二电极的步骤和在支持板上提供绝缘层以覆盖第二电极的步骤之间，可以包括以下步骤：通过湿法刻蚀或干法刻蚀来形成比绝缘层更容易除去的绝缘膜。 
使第二电极的与支持板接触的表面的相反侧表面暴露的步骤优选地包括：抛光绝缘层和第二电极。 
使第二电极的与支持板接触的表面的相反侧表面暴露的步骤优选地包括：向绝缘层提供暴露第二电极暴露且大于第二电极表面积的凹部。 
在第二电极侧面和绝缘层之间形成间隙的步骤之后，可以包括以下步骤：把一个或多个半导体元件安装在第二电极上。 
制造半导体器件的又一种方法包括：在支持板上形成绝缘层；在绝缘层中将要形成第二电极的位置形成开口，使得支持板暴露；在该开口中形成第二电极；在绝缘层和第二电极上形成配线层；在绝缘层和第二电极上形成第一电极；除去支持板；在第二电极侧面和绝缘层之间形成间隙；以及把一个或多个半导体元件安装在第二电极上。 
绝缘层和第二电极上的配线层以及绝缘层和第二电极上的第一电极优选地由相同的导电膜形成，并且优选地通过对该导电膜进行构图来同时形成。 
制造半导体器件的又一种方法包括：在支持板上形成绝缘层；在绝缘层中将要形成第二电极的位置形成开口，使得支持板暴露；在该开口中形成第二电极；形成至少一层或多层配线层以及至少一层或多层绝缘层；在最上面绝缘层上形成第一电极；除去支持板；在第二电极侧面和绝缘层之间形成间隙；以及把一个或多个半导体元件安装在第二电极上。 
可以在最上面绝缘层上形成第一电极的步骤中，在最上面绝缘层上形成配线层。 
在绝缘层中将要形成第二电极的位置形成开口、使得支持板暴露的步骤和在该开口中形成第二电极的步骤之间，可以包括以下步骤：通过湿法刻蚀或干法刻蚀来形成比绝缘层更容易除去的绝缘膜。 
制造半导体器件的又一种方法包括：在支持板上形成第二电极；在支持板上提供绝缘层，以覆盖第二电极；使第二电极的与支持板接触的表面的相反侧表面暴露；在绝缘层和第二电极上形成配线层；在绝缘层和第二电极上形成第一电极；除去支持板；在第二电极侧面和绝缘层之间形成间隙；以及把一个或多个半导体元件安装在第二电极上。 
绝缘层和第二电极上的配线层以及绝缘层和第二电极上的第一电极优选地由相同的导电膜形成，并且优选地通过对该导电膜进行构图来同时形成。 
制造半导体器件的又一种方法包括：在支持板上形成第二电极；在支持板上提供绝缘层，以覆盖第二电极；使和支持板接触的第二电极表面的相反侧第二电极表面暴露；形成至少一层或多层配线层以及至少一层或多层绝缘层；在最上面绝缘层上形成第一电极；除去支持板；在第二电极侧面和绝缘层之间形成间隙；以及把一个或多个半导体元件安装在第二电极上。 
可以在最上面绝缘层上形成第一电极的步骤中，在最上面绝缘层上形成配线层。 
在支持板上形成第二电极的步骤和在支持板上提供绝缘层以覆盖第二电极的步骤之间，可以包括以下步骤：通过湿法刻蚀或干法刻蚀 来形成比绝缘层更容易除去的绝缘膜。 
使第二电极的与支持板接触的表面的相反侧表面暴露的步骤可以包括：抛光绝缘层和第二电极。 
使第二电极的与支持板接触的表面的相反侧表面暴露的步骤可以包括：向绝缘层提供暴露第二电极暴露且大于第二电极表面积的凹部。 
在第二电极侧面和绝缘层之间形成间隙的步骤可以是湿法刻蚀和/或干法刻蚀。 
在除去支持板的步骤和在第二电极侧面与绝缘层之间形成间隙的步骤之间，可以包括以下步骤：使第二电极暴露。 
可以包括以下步骤：在第一电极和/或第二电极上安装包括焊料的金属球。 
除去支持板的步骤可以是剥离步骤。 
支持板优选地是导电材料，或者是其表面上形成了导电膜的材料。 
在根据本发明的配线板和使用该配线板的半导体器件中，可以有效防止由于元件、板等连接后所产生的应力或主要在水平方向上施加于电极表面的应力，而使连接边界的脆性金属扩散层破裂。作为以下的结果而实现了这种预防：嵌入并形成在绝缘树脂层中的电极的侧面和该绝缘树脂层分开，以便当另一块板等连接到电极时、将电极和焊接之间的连接置于远到电极的侧面。当另一块板等通过丝焊法连接到电极时，通过防止吸收超声波来获得稳定的丝焊特性，并且相对于连接到配线板的元件、其它板等，连接可靠性提高了。 
按照本发明制造配线板的方法，可以有效地制造根据本发明的配线板，可以通过在步骤中使用支持板来稳定地执行配线形成，并且可以实现更高密度和更高精度的配线形成。因为可以通过在配线形成之后除去支持板，来使配线板的厚度进一步最小化，所以可以减小电感，并且可以抑制电损耗。而且，通过在除去步骤中剥离支持板，可以重新使用支持板，并且能够降低成本。 
根据本发明制造半导体器件的方法，可以有效地制造根据本发明的半导体器件，并且因为同时利用稳定的支持板来安装半导体元件，所以能够以50μm或更小的极窄间距，来稳定地形成连接。可以通过 在安装半导体元件之后除去支持板，来使配线板的厚度进一步最小化，并且可以通过将另一个半导体元件安装在暴露面上，来将先前安装的半导体元件之间的间隙设为极短的距离。为此，可以提供大量的微连接，并且可以在两个表面的半导体元件之间实现高速信号传输和宽总线宽度。 
附图说明
图1所示为根据本发明第一实施例的配线板的例子的横截面示意图； 
图2所示为根据本发明第一实施例的配线板的第一变型例子的横截面示意图； 
图3所示为根据本发明第一实施例的配线板的第二变型例子的横截面示意图； 
图4所示为根据本发明第一实施例的配线板的第三变型例子的横截面示意图； 
图5所示为根据本发明第二实施例的配线板的例子的横截面示意图； 
图6所示为根据本发明第二实施例的配线板的变型例子的横截面示意图； 
图7所示为根据本发明第三实施例的半导体器件的例子的横截面示意图； 
图8所示为根据本发明第四实施例的半导体器件的例子的横截面示意图； 
图9所示为根据本发明第五实施例的半导体器件的例子的横截面示意图； 
图10所示为根据本发明第六实施例的半导体器件的例子的横截面示意图； 
图11所示为根据本发明第七实施例的半导体器件的配置例子的横截面示意图； 
图12所示为根据本发明第八实施例的半导体器件的例子的横截 面示意图； 
图13所示为根据本发明第九实施例的半导体器件的例子的横截面示意图； 
图14所示为根据本发明第十实施例的半导体器件的例子的横截面示意图； 
图15所示为根据本发明第十一实施例的半导体器件的例子的横截面示意图； 
图16所示为根据本发明第十二实施例的半导体器件的例子的横截面示意图； 
图17A至17G所示为根据本发明第十三实施例的配线板制造方法的例子的横截面示意图； 
图18A至18H所示为根据本发明第十四实施例的配线板制造方法的例子的横截面示意图； 
图19A至19H所示为根据本发明第十五实施例的配线板制造方法的例子的横截面示意图； 
图20A至20H所示为根据本发明第十六实施例的配线板制造方法的例子的横截面示意图； 
图21A至21G所示为根据本发明第十七实施例的配线板制造方法的例子的横截面示意图； 
图22A至22E所示为根据本发明第十八实施例的制造半导体器件的方法的例子的横截面示意图； 
图23A至23F所示为根据本发明第十九实施例的制造半导体器件的方法的例子的横截面示意图； 
图24A至24D所示为根据本发明第二十实施例的制造半导体器件的方法的例子的横截面示意图； 
图25A至25F所示为根据本发明第二十一实施例的制造半导体器件的方法的例子的横截面示意图；以及 
图26A至26G所示为根据本发明第二十二实施例的制造半导体器件的方法的例子的横截面示意图。 
具体实施方式
以下参考附图来详细描述本发明的实施例。首先描述本发明第一实施例。图1所示为根据该实施例的配线板的例子的横截面示意图。图1所示的配线衬底具有这样的结构，该结构包括绝缘层11、嵌入绝缘层11中的第二电极14、以及布置在绝缘层11和第二电极14上的配线层12和第一电极13，并且第二电极14暴露面中的侧面不与绝缘层11接触。 
绝缘层11例如由感光或非感光有机材料形成，可以使用的有机材料的例子包括：环氧树脂(epoxy resin)、环氧丙烯酸树脂(epoxyacrylate resin)、聚氨脂丙烯酸树脂(urethane acrylate resin)、聚酯树脂(polyester resin)、酚醛树脂(phenolic resin)、聚酰亚胺树脂(polyimide resin)、苯并环丁烯(BCB：benzocyclobutene)、聚苯并恶唑(PBO：polybenzoxazole)、聚降冰片烯树脂(polynorbornene resin)等；或以下材料，其中用环氧树脂、环氧丙烯酸树脂、聚氨脂丙烯酸树脂、聚酯树脂、酚醛树脂、聚酰亚胺树脂、BCB、PBO、聚降冰片烯树脂等来浸渍由玻璃纤维布、芳族聚酰胺纤维或其它纤维组成的织物或非织物。其中使用聚酰亚胺树脂、PBO或织物或非织物纤维布的材料具有特别良好的膜强度、可伸张的弹性模量、断裂伸长率及其它力学特性，因此可以获得高可靠性。在该实施例中，例如把聚酰亚胺树脂用作绝缘层11，并将其形成为10μm的厚度。 
配线层12的主要材料优选地由从铜、金、镍、铝、银和钯中选择的一种或多种材料组成，但从成本和电阻方面来看，铜是最有利的。此外，镍能够防止和绝缘材料或其它材料的界面反应(boundaryreaction)，可用作阻抗配线(resistance wiring)、或用作利用磁特性的电感器。 
例如，如上所述，配线层12由铜形成，并且厚度为10μm。形成配线层12的方法的例子包括减去法、半加法和全加法。 
减去法是这样一种方法，其中在位于板上的铜箔上形成期望的图案，刻蚀掉不需要的铜箔，此后剥离抗蚀剂以获得期望的图案。 
半加法是这样一种方法，其中通过无电镀、溅射、化学汽相沉积 (CVD)或其它方法来形成电源层；然后形成具有期望图案的抗蚀剂；通过在抗蚀剂开口中进行电解电镀来沉积金属；除去抗蚀剂；并对电源层进行刻蚀以获得期望的配线图案。 
全加法是这样一种方法，其中将无电镀催化剂吸附到板上，然后形成抗蚀图案，激活催化剂同时留下抗蚀剂作为绝缘层，并通过无电镀在绝缘膜的开口中沉积金属，以获得期望的配线图案。 
此外，可以通过以下方法来形成配线层12：在配线层12所处的绝缘层(未示出)中提供用于形成配线图案的凹部(concavity)；通过无电镀、溅射、CVD或其它方法形成电源层；此后利用无电镀或电解电镀来填充凹部；并通过抛光来平坦化表面。 
第一电极13被布置在绝缘层11和第二电极14上，并通过直接连接而电连接到第二电极14、或经由配线层12而电连接到第二电极14。 
例如，可以通过层压多层来形成第一电极13，并且考虑到后面步骤中在第一电极13表面上形成的焊线的连通性或焊球的湿润性(wettability)，第一电极13的表面优选地由从包括金、银、铜、锡和焊料的组中所选择的至少一种金属或合金形成。在该实施例中，可以通过顺序地形成5μm厚的铜层、3μm厚的镍层及0.5μm厚的金层，来形成第一电极13，其中金是最顶层。 
虽然未示出，但是可以把在第一电极13的内侧具有开口的图案中的阻焊剂、或具有与第一电极13不接触的开口的图案中的阻焊剂，添加到配线层12和第一电极13的顶部。此外，该结构可以是这样的：形成阻焊图案，然后布置第一电极图案以覆盖开口。可以通过对相同的导电膜进行构图，来同时形成配线层12和第一电极13。 
第二电极14嵌入绝缘层11中，并电连接到配线层12或第一电极13。第二电极14的与配线层12或第一电极13接触的表面的相反侧表面暴露在外面，并且该面位于与绝缘层11的上面形成了配线层12及第一电极13的表面的相反侧表面相同的平面内。 
此外，第二电极14的暴露面的侧面具有以下结构：该面的全部或部分不与绝缘层11接触。当在该结构中形成使用焊料的连接时，可以形成为使焊料在回流期间流动所需的间隙，并且可以在室温下维持接 触。 
例如，可以通过层压多层来形成第二电极14，并且考虑到后面步骤中在第二电极14的表面上形成的焊线的连通性或焊球的湿润性，第二电极14的表面优选地由从包括金、银、铜、锡和焊料的组中所选择的至少一种金属或合金形成。可以将镍、铑和其它特硬金属层布置在第二电极14的侧面，以使丝焊特性稳定。在该实施例中，可以通过顺序地形成5μm厚的铜层、3μm厚的镍层及0.5μm厚的金层，来形成第二电极14，其中金是最顶层。 
根据该实施例，当元件、其它板等利用焊接连接到根据该实施例的配线板时，也可以在第二电极14的侧面形成焊接连接，因为第二电极14的侧面不与绝缘层11接触。因而，提高了连接可靠性，这是因为可以有效防止由于元件、板等连接后所产生的应力或主要在水平方向上施加于电极表面的应力，而使连接边界的脆性金属扩散层破裂。当其它板子等通过丝焊法连接到电极时，可以通过防止吸收超声波来获得稳定的丝焊特性。如果将硬金属布置在第二电极14的侧面，则可以获得稳定的丝焊特性，并提高连接可靠性。 
图2所示为根据该实施例的配线板的第一变型例子的横截面示意图。在图2中，相同的附图标记用于和图1中一样的组成元件，并省略对它们的详细描述。相对于根据上述第一实施例的配线板的配置，除了以下之外、根据该实施例第一变型例子的配线板具有和第一实施例一样的结构：在第二电极14所嵌入的绝缘层11的开口中形成和第二电极14接触的第一电极13的一部分和配线层12的一部分，并且配线层12及第一电极13与绝缘层11的侧面的一部分接触。 
与第一实施例相比，除利用根据上述第一实施例的配线板所获得的效果以外，根据该实施例第一变型例子的配线板能够确保连接可靠性的进一步提高。可以实现连接可靠性的进一步提高是因为，配线层12的一部分和绝缘层11的开口的内部接触，使得有可能配线层12和绝缘层11都能减轻当在第二电极14上形成焊球以及安装半导体元件、其它板等时所产生的应力。 
图3所示为根据该实施例的配线板的第二变型例子的横截面示意 图。在图3中，相同的附图标记用于和图1及图2中一样的组成元件，并省略对它们的详细描述。相对于根据上述第一实施例的配线板的配置，除了以下之外、根据该实施例第二变型例子的配线板具有和第一实施例一样的结构：第二电极14的与配线层12接触的表面的反侧表面相对于上面没有布置配线层12的绝缘层11的表面而下凹。 
除利用根据上述第一实施例的配线板所获得的效果以外，当在第二电极14上形成焊球时，根据该实施例第二变型例子的配线板能够防止焊料滚动，因为第二电极14的表面相对于绝缘层14的表面而下凹。 
图4所示为根据该实施例的配线板的第三变型例子的横截面示意图。在图4中，相同的附图标记用于和图1至图3中一样的组成元件，并省略对它们的详细描述。相对于根据上述第一实施例的配线板的配置，除了以下之外、根据该实施例第三变型例子的配线板具有和第一实施例一样的结构：第二电极14的与配线层12接触的表面的相反侧表面从上面没有布置配线层12的绝缘层11表面伸出。 
除利用根据上述第一实施例的配线板所获得的效果以外，当在第二电极14上形成焊球以及安装半导体元件、其它板等时，根据该实施例第三变型例子的配线板能够防止焊球底部产生裂缝，因为第二电极14的表面处于从绝缘层11的表面伸出的位置。可以进一步提高通过根据上述第一实施例的配线板所获得的连接可靠性。 
接下来描述本发明第二实施例。图5所示为根据该实施例的配线板的例子的横截面示意图。在图5中，相同的附图标记用于和图1至图4一样的组成元件，并省略对它们的详细描述。根据该实施例的配线板具有以下结构：层压多层绝缘层11和配线层12，并且不同配线层12经由通路15而互连。图5示出了三层绝缘层11和两层配线层12层压在一起，但是该配置对此没有强加限制，并且绝缘层11和配线层12可以有任意必需数量的层。该结构也可以是这样的：基于上述第一实施例的图2至图4所示的结构，来层压多层绝缘层11和配线层12。以下描述基于图1所示的结构来把多层绝缘层11和配线层12层压在一起的结构的例子。 
在根据该实施例的配线板中，交替层压多层绝缘层11和配线层 12，并且不同配线层12经由位于绝缘层11中的通路15而相互电连接，如图5所示。第一电极13布置在绝缘层11的一侧，第二电极14布置在绝缘层11的对侧，并且第二电极14的暴露侧面是嵌入的，以便不与绝缘层11接触。 
可以按照和上述第一实施例相同的方式来选择和使用绝缘层11的材料。当把具有高图案分辨率的感光有机材料用作绝缘层11的材料时，可以用光刻技术来形成绝缘层11中所形成的用于提供通路15的开口。而且，当把非感光有机材料或具有低图案分辨率的感光有机材料用作绝缘层11的材料时，可以通过激光加工、干法刻蚀、喷砂(blasting)或其它方法来形成绝缘层11中所形成的用于提供通路15的开口。而且，不需要预先通过以下方法在绝缘层11中形成通路：在预先在通路15的位置形成电镀柱(plating post)之后形成绝缘膜，并通过抛光来刨平绝缘膜表面、以使电镀柱暴露及形成通路15。在该实施例中，可以把感光聚酰亚胺树脂用作绝缘层11的材料，并且在此可以用光刻技术来形成绝缘层11中所形成的用于提供通路15的开口。 
用于形成配线层12的材料和方法与上述第一实施例中一样。在该实施例中，例如可以通过把溅射膜用作电源层，来执行半加法。   
第一电极13布置在绝缘层11上，并经由通路15电连接到配线层12。第一电极13可以是其中例如层压了多层的电极，并且适于形成第一电极13表面的材料和上述第一实施例中一样。 
虽然未示出，但是可以把在第一电极13的内侧具有开口的图案中的阻焊剂、或具有与第一电极13不接触的开口的图案中的阻焊剂，添加到第一电极13的顶部。此外，该结构可以是这样的：形成阻焊图案，然后布置第一电极图案以覆盖开口。在该实施例中，例如可以通过顺序地形成5μm厚的铜层、3μm厚的镍层及0.5μm厚的金层，来形成第一电极13，其中金是最顶层。 
第二电极14嵌入绝缘层11中，并电连接到配线层12。第二电极14的与配线层12接触的表面的相反侧表面被暴露，并且该面位于与绝缘层11的上面形成了配线层12的表面的相反侧表面相同的平面中。第二电极14的暴露面的侧面的全部或部分被形成为不与绝缘层11接 触。当在该结构中形成使用焊料的连接时，可以形成为使焊料在回流期间流动所需的间隙，并且可以在室温下维持接触。 
例如，可以通过层压多层来形成第二电极14，并且适于形成第二电极14表面的材料和方法与上述第一实施例中一样。在该实施例中，可以通过顺序地形成5μm厚的铜层、3μm厚的镍层及0.5μm厚的金层，来形成第二电极14，其中金是最顶层。     
除利用根据上述第一实施例的配线板所获得的效果以外，根据该实施例的配线板允许带线结构、微带线结构和其它结构的电源、接地、信号和其它电路最优化，因为通过层压绝缘层11和配线层12而增加了设计自由度。 
图6所示为根据该实施例的配线板的变型例子的横截面示意图。在图6中，相同的附图标记用于和图1至图5一样的组成元件，并省略对它们的描述。相对于根据上述第二实施例的配线板的配置，除了配线板12被布置在第一电极13所处的绝缘层11表面上之外，根据该实施例变型例子的配线板具有和第二实施例一样的结构。图6示出了三层绝缘层11和两层配线层12层压在一起，但是该配置对此没有强加限制，并且绝缘层11和配线层12可以有任意必需数量的层。该结构也可以是这样的：基于上述第一实施例的图2至图4所示的结构，来层压多层绝缘层11和配线层12。以下描述基于图1所示的结构来把多层绝缘层11和配线层12层压在一起的结构的例子。 
以下将相对于和上述第二实施例不同的方面，来描述该实施例的变型例子。用于在第一电极13所处的绝缘层11表面上形成配线层12的材料和方法和上述第一实施例中用于形成配线层12的材料和方法相同。可以通过对相同的导电膜进行构图，来同时形成配线层12和第一电极13。在该实施例中，可以把半加法用作用于形成其中例如把溅射膜用作电源层的配线层12的方法。 
除利用根据上述第二实施例的配线板所获得的效果以外，根据该实施例变型例子的配线板通过在第一电极13所处的绝缘层11表面上提供配线层12，来允许配线密度增大到根据第二实施例的配线板的密度之上，并通过布置接地电路作为噪声屏蔽，来允许改善配线板的电 气特性。 
在上述实施例中，可以把用作电路噪声滤波器的电容器布置在配线板上的期望位置。构成电容器的介电材料优选地为氧化钛、氧化钽、Al2O3、SiO2、ZrO2、HfO2、Nb2O5或其它金属氧化物；BST(BaxSr1-xTiO3)、PZT(PbZrxTi1-xO3)、PLZT(Pb1-yLayZrxTi1-xO3)或其它钙钛矿材料；或SrBi2Ta2O9或其它Bi基分层化合物。以上化合物满足0≤x≤1和0＜y＜1条件。而且，可以把添加了无机材料或磁材料的有机材料等用作构成电容器的介电材料。 
可以通过以下方法来布置用作电路噪声滤波器的电容器：利用具有9或更高介电常数的材料构成绝缘层11的一层或多层，并在位于绝缘层之上和之下的第一电极13、第二电极14和配线层12的期望位置形成相对电极。构成电容器的介电材料优选地为Al2O3、SiO2、ZrO2、HfO2、Nb2O5或其它金属氧化物；BST(BaxSr1-xTiO3)、PZT(PbZrxTi1-xO3)、PLZT(Pb1-yLayZrxTi1-xO3)或其它钙钛矿材料；或SrBi2Ta2O9或其它Bi基分层化合物。以上化合物满足0≤x≤1和0＜y＜1条件。而且，可以把添加了无机材料或磁材料的有机材料等用作构成电容器的介电材料。 
接下来描述本发明第三实施例。图7所示为根据该实施例的半导体器件的例子的横截面示意图。在图7中，相同的附图标记用于和图1至图6中一样的组成元件，并省略对它们的详细描述。在根据该实施例的半导体器件中，半导体元件16经由焊球18倒装式连接到配线板的第一电极13。配线板具有这样的结构，该结构包括绝缘层11、嵌入绝缘层11中的第二电极14以及布置在绝缘层11和第二电极14上的配线层12和第一电极13，并且第二电极14的暴露面中的侧面不与绝缘层11接触。底部填充树脂(underfill resin)17被填充到连接部分中，并且焊球19被布置在第二电极14上，如图7所示。根据该实施例的半导体器件的构成方式和上述一样。 
图7示出了安装在根据该实施例的配线板的第一电极13上的半导体元件16以及布置在第二电极14上的焊球19，但是该配置对此没有强加限制，并且也有可能使用图2至图6所示的第一实施例的第一、 第二和第三变型例子以及第二实施例和第二实施例变型例子的任一配线板。图7示出了单个安装的半导体元件16，但是可以安装多个半导体元件，并且可以进一步安装电容器、电阻器和其它元件。 
可以按照和上述第一实施例中相同的方式来选择和使用绝缘层11的材料。在该实施例中，例如把聚酰亚胺树脂用作绝缘层11，并将其形成为10μm的厚度。 
用于形成配线层12的材料和方法与上述第一实施例中一样。 
第一电极13布置在绝缘层11和第二电极14上，并通过直接连接而电连接到第二电极14、或经由配线层12电连接到第二电极14。第一电极13可以是其中例如层压了多层的电极，并且适于形成第一电极13表面的材料和上述第一实施例中一样。 
虽然未示出，但是可以把在第一电极13的内侧具有开口的图案中的阻焊剂、或具有与第一电极13不接触的开口的图案中的阻焊剂，添加到第一电极13和配线层12的顶部。此外，该结构可以是这样的：形成阻焊图案，然后布置第一电极图案以覆盖开口。可以通过对相同的导电膜进行构图，来同时形成配线层12和第一电极13。在该实施例中，例如可以通过顺序地形成5μm厚的铜层、3μm厚的镍层及0.5μm厚的金层，来形成第一电极13，其中金是最顶层。 
第二电极14嵌入绝缘层11中，并电连接到配线层12和第一电极13。第二电极14的与配线层12及第一电极13接触的表面的相反侧表面暴露在外面，并且该面位于与绝缘层11的上面形成了配线层12及第一电极13的表面的相反侧表面相同的平面内。 
第二电极14的暴露面的侧面的全部或一部分被形成为不与绝缘层11接触。当在该结构中形成使用焊料的连接时，可以形成为使焊料在回流期间流动所需的间隙，并且可以在室温下维持接触。在该实施例中，例如可以通过顺序地形成5μm厚的铜层、3μm厚的镍层及0.5μm厚的金层，来形成第二电极14，其中金是最顶层。 
半导体元件16具有在其表面上形成的电极(未示出)，这些电极(未示出)和第一电极13经由焊球18而电连接，并且底部填充树脂17被填充到半导体元件16和配线板之间的间隙中。底部填充树脂17 的用途是减小热膨胀系数差，以防止由于配线板和半导体元件16之间的热膨胀系数差而使焊球18破裂。只要焊球18的强度足以确保期望的可靠性，就不需要填充底部填充树脂17。 
焊球18是由焊料组成的微球，并通过在半导体元件16的电极上进行电镀、球转印(ball transfer)或印刷而形成。可以从铅锡共晶软焊料(lead-tin eutectic solder)或无铅焊料中适当地选择焊球18的材料。 
底部填充树脂17由环氧基材料组成，并且在利用焊球18将半导体元件16连接到配线板的第一电极13之后，填充底部填充树脂17。 
焊球19附着于第二电极14上，以便把根据该实施例的半导体器件安装在另一块配线板上。焊球19是由焊料组成的球，并通过在第二电极14上进行球转印或印刷而形成。取决于附着方式，可以焊接金属引脚而不把焊球19附着于第二电极14上。即使当焊接金属引脚时，连接可靠性也是良好的，因为和焊料的连接部分也被形成在第二电极14的侧面。 
当在没有安装根据该实施例的半导体器件的半导体元件16的区域中配线板的刚度不足时，可以分开附着其中半导体元件16的区域敞开的框体(frame)。 
在根据该实施例的半导体器件中，第二电极14的侧面不与绝缘层11接触。因此，也在第二电极14的侧面构造焊接连接。因此，提高了连接可靠性，这是因为可以有效防止由于元件、板等连接后所产生的应力或主要在水平方向上施加于电极表面的应力，而使连接边界的脆性金属扩散层破裂。 
接下来描述本发明第四实施例。图8所示为根据该实施例的半导体器件的例子的横截面示意图。在图8中，相同的附图标记用于和图1至图7中一样的组成元件，并且省略对它们的详细描述。根据该实施例的半导体器件具有以下结构：布置密封树脂20，以便覆盖根据上述第一实施例的半导体器件中的半导体元件16。 
图8示出了安装在根据图1所示本发明第一实施例的配线板的第一电极13上的半导体元件16、以及布置在第二电极14上的焊球19， 但是该配置对此没有强加限制，并且也有可能使用图2至图6所示的第一实施例的第一、第二和第三变型例子以及第二实施例和第二实施例变型例子的任一配线板。此外，图8示出了单个安装的半导体元件16，但是可以安装多个半导体元件，并且也可以安装电容器、电阻器和其它元件。以下将相对于和上述第三实施例不同的方面，来描述该实施例。 
密封树脂20可以包括通过向环氧基材料添加硅填料所获得的材料，并且可以利用印刷方法、其中使用金属模的压塑或转印模塑法，来涂敷密封树脂20，以便覆盖所安装的半导体元件16和元件的连接部分。图8示出了密封树脂20覆盖上面安装了半导体元件16的配线板整个表面的结构，但是不必覆盖整个表面，并且结构可以是这样的：密封树脂20覆盖包括半导体元件16和元件连接部分的表面的一部分，且配线板一部分暴露。 
除利用根据上述第三实施例的半导体器件所获得的效果以外，可以保护根据该实施例的半导体器件中的半导体元件16，这是因为半导体元件16被密封树脂20所覆盖。而且，通过提供密封树脂20可以提高整个半导体器件的刚度，并且也可以提高整个封装的可靠性。 
接下来描述本发明第五实施例。图9所示为根据该实施例的半导体器件的例子的横截面示意图。在图9中，相同的附图标记用于和图1至图8中一样的组成元件，并且省略对它们的详细描述。根据该实施例的半导体器件具有以下结构：根据上述第四实施例的半导体器件中的半导体元件16通过丝焊法连接。根据该实施例的半导体器件具有以下结构：用粘合剂把上面没有形成电路的半导体元件16表面粘合到上面形成了第一电极13的配线板表面上，并且半导体元件16的电极(未示出)和第一电极13通过焊线21连接，并被密封树脂20所覆盖，如图9所示。 
图9示出了这样的例子：半导体元件16连接到根据图1所示本发明第一实施例的配线板的第一电极13，并且焊球19被布置在第二电极14上，以形成根据该实施例的半导体器件，但是该配置对此没有强加限制，并且也有可能使用图2至图6所示的第一实施例的第一、第 二和第三变型例子以及第二实施例和第二实施例变型例子的任一配线板。此外，图9示出了单个安装的半导体元件16，但是可以安装多个半导体元件，并且也可以安装电容器、电阻器和其它元件。以下将相对于和上述第三及第四实施例不同的方面，来描述该实施例。 
把粘合剂22涂敷于上面没有布置电路的半导体元件16表面上，并且可以使用有机材料或银浆等。 
焊线21将半导体元件16的电极(未示出)和第一电极13电连接，并且可以使用主要包括金的材料。 
图9示出了密封树脂20覆盖上面安装半导体元件16的配线板的整个表面的结构，但是不必覆盖整个表面，并且结构可以是这样的：密封树脂20覆盖包括半导体元件16和元件连接部分的表面的一部分，且配线板一部分暴露。 
通过根据该实施例的半导体器件所获得的效果和通过根据上述第四实施例的半导体器件所获得的效果相同。 
接下来描述本发明第六实施例。图10所示为根据该实施例的半导体器件的例子的横截面示意图。在图10中，相同的附图标记用于和图1至图9中一样的组成元件，并且省略对它们的详细描述。根据该实施例的半导体器件具有以下结构：半导体元件24被安装在半导体电极14，而不是根据上述第三实施例的半导体器件的第一电极13上。 
图10示出了这样的例子：半导体元件24被安装在根据图1所示本发明第一实施例的配线板的第二电极14上，并且焊球19被布置在第一电极13上，以形成根据该实施例的半导体器件，但是该配置对此没有强加限制，并且也有可能使用图2至图6所示的第一实施例的第一、第二和第三变型例子以及第二实施例和第二实施例变型例子的任一配线板。此外，图10示出了单个安装的半导体元件24，但是可以安装多个半导体元件，并且也可以安装电容器、电阻器和其它元件。以下将相对于和上述第三实施例不同的方面，来描述该实施例。 
可以按照和上述第一实施例中一样的方式来选择和使用绝缘层11的材料。在该实施例中，例如把聚酰亚胺树脂用作绝缘层11，并将其形成为10μm的厚度。 
用于形成配线层12的材料和方法和上述第一实施例中一样。 
第一电极13被布置在绝缘层11和第二电极14上，并通过直接连接而电连接到第二电极14、或经由配线层12电连接到第二电极14。第一电极13可以是其中例如层压了多层的电极，并且适于形成第一电极13表面的材料和上述第一实施例中一样。 
虽然未示出，但是可以把在第一电极13的内侧具有开口的图案中的阻焊剂、或具有与第一电极13不接触的开口的图案中的阻焊剂，添加到配线层12和第一电极13的顶部。此外，该结构可以是这样的：形成阻焊图案，然后布置第一电极图案以覆盖开口。可以通过对相同的导电膜进行构图，来同时形成配线层12和第一电极13。在该实施例中，例如可以通过顺序地形成5μm厚的铜层、3μm厚的镍层及0.5μm厚的金层，来形成第一电极13，其中金是最顶层。 
第二电极14嵌入绝缘层11中，并电连接到配线层12和第一电极13。第二电极14的与配线层12及第一电极13接触的表面的相反侧表面暴露在外面，并且该面位于与绝缘层11的上面形成了配线层12及第一电极13的表面的相反侧表面相同的平面内。 
第二电极14的暴露面中的侧面被形成为部分地或全部不与绝缘层11接触。当在该结构中形成使用焊料的连接时，可以形成为使焊料在回流期间流动所需的间隙，并且可以在室温下维持接触。在该实施例中，例如可以通过顺序地形成5μm厚的铜层、3μm厚的镍层及0.5μm厚的金层，来形成第二电极14，其中金是最顶层。 
半导体元件24具有在元件表面上形成的电极(未示出)，这些电极(未示出)和第二电极14经由焊球23而电连接，并且底部填充树脂25被填充到半导体元件24和配线板之间的间隙中。底部填充树脂25的用途是减小热膨胀系数差，以防止由于配线板和半导体元件24之间的热膨胀系数差而使焊球23破裂。只要焊球23的强度足以确保期望的可靠性，就不需要填充底部填充树脂25。 
焊球23是由焊料组成的微球，并通过在半导体元件24的电极(未示出)上进行电镀、球转印或印刷而形成。可以从铅锡共晶软焊料或无铅焊料中适当地选择焊球23的材料。 
底部填充树脂25由环氧基材料组成，并且在利用焊球23将半导体元件24连接到配线板的第二电极14之后，填充底部填充树脂25。 
焊球19附着于第一电极13上，以便把根据该实施例的半导体器件安装在另一块配线板上。焊球19是由焊料组成的球，并通过在第一电极13上进行球转印或印刷而形成。取决于附着方式，可以焊接金属引脚而不把焊球19附着于第一电极13上。 
当在没有安装根据该实施例的半导体器件的半导体元件24的区域中、配线板的刚度不足时，可以分开附着其中半导体元件24的区域敞开的框体。 
在根据该实施例的半导体器件中，第二电极14的侧面不与绝缘层11接触。因此，在第二电极14的侧面也存在利用焊料的连接经由焊球23和半导体元件24相连，并且提高了连接可靠性。 
接下来描述该实施例的第七实施例。图11所示为根据该实施例的半导体器件的例子的横截面示意图。在图11中，相同的附图标记用于和图1至图10中一样的组成元件，并且省略对它们的详细描述。根据该实施例的半导体器件具有以下结构：布置密封树脂29，以便覆盖根据上述第六实施例的半导体器件中的半导体元件24。 
图11示出了这样的例子，半导体元件24被安装在根据图1所示本发明第一实施例的配线板的第二电极14上、并且焊球19被布置在第一电极13上，但是该配置对此没有强加限制，并且也有可能使用图2至图6所示的第一实施例的第一、第二和第三变型例子以及第二实施例和第二实施例变型例子的任一配线板。此外，图11示出了单个安装的半导体元件24，但是可以安装多个半导体元件，并且也可以安装电容器、电阻器和其它元件。以下将相对于和上述第六实施例不同的方面，来描述该实施例。 
密封树脂29可以包括通过向环氧基材料添加硅填料所获得的材料，并且可以利用印刷方法、其中使用金属模的压塑或转印模塑法，来涂敷密封树脂29，以便覆盖所安装的半导体元件24和元件的连接部分。图11示出了密封树脂29覆盖上面安装了半导体元件24的配线板的整个表面的结构，但是不必覆盖整个表面，并且结构可以是这样 的：密封树脂29覆盖包括半导体元件24和元件连接部分的表面的一部分，且配线板一部分暴露。 
除利用根据上述第六实施例的半导体器件所获得的效果以外，可以保护根据该实施例的半导体器件中的半导体元件24，这是因为半导体元件24被密封树脂29所覆盖。而且，通过提供密封树脂29可以提高整个半导体器件的刚度，并且也可以提高整个封装的可靠性。 
接下来描述本发明第八实施例。图12所示为根据该实施例的半导体器件的例子的横截面示意图。在图12中，相同的附图标记用于和图1至图11中一样的组成元件，并且省略对它们的详细描述。根据该实施例的半导体器件具有以下结构：根据上述第七实施例的半导体器件中的半导体元件26通过丝焊法连接，并且包括元件连接部分的半导体元件26一部分被密封树脂29所覆盖。具体地说，根据该实施例的半导体器件具有以下结构：用粘合剂27把上面没有形成电路的半导体器件26表面粘合到上面形成了配线板第二电极14的配线板表面上，半导体元件26的电极(未示出)和第二电极14通过焊线28连接，并且包括元件连接部分的半导体元件26一部分被密封树脂29所覆盖。 
图12示出了根据该实施例的半导体器件的以下例子：半导体元件26连接到根据图1所示本发明第一实施例的配线板的第二电极14，并且焊球19被布置在第一电极13上，但是该配置对此没有强加限制，并且也有可能使用图2至图6所示的第一实施例的第一、第二和第三变型例子以及第二实施例和第二实施例变型例子的任一配线板。此外，图12示出了单个安装的半导体元件26，但是可以安装多个半导体元件，并且也可以安装电容器、电阻器和其它元件。以下将相对于和上述第六及第七实施例不同的方面，来描述该实施例。 
把粘合剂27涂敷于上面没有布置电路的半导体元件26表面上，并且可以使用有机材料或银浆(Ag paste)等。 
焊线28将半导体元件26的电极(未示出)和第二电极14电连接，并且可以使用主要包括金的材料。 
图12示出了密封树脂29覆盖上面安装了半导体元件26、且包括半导体元件26的配线板表面一部分的结构，但是结构可以是这样的： 密封树脂29覆盖上面安装了半导体元件26的配线板的整个表面。 
通过根据该实施例的半导体器件所获得的效果和通过根据上述第七实施例的半导体器件所获得的效果相同。 
接下来描述本发明第九实施例。图13所示为根据该实施例的半导体器件的例子的横截面示意图。在图13中，相同的附图标记用于和图1至图12中一样的组成元件，并且省略对它们的详细描述。在根据该实施例的半导体器件中，半导体元件16经由焊球半导体元件16经由焊球18倒装式连接到配线板的第一电极13。配线板具有这样的结构，该结构包括绝缘层11、嵌入绝缘层11中的第二电极14以及布置在绝缘层11和第二电极14上的配线层12和第一电极13，并且第二电极14的暴露面中的侧面不与绝缘层11接触。底部填充树脂17被添加到连接部分，如图13所示。半导体元件24经由焊球23倒装式连接到第二电极14，底部填充树脂25被填充到连接部分中，并且焊球19被布置在其它第二电极14上。根据该实施例的半导体器件的构成方式和上述一样。 
图13示出了这样的例子，半导体元件16连接到第一电极13，半导体元件24连接到根据图1所示本发明第一实施例的配线板的第二电极14，且焊球19被布置在其它第二电极14上，以形成根据该实施例的半导体器件，但是该配置对此没有强加限制，并且也有可能使用图2至图6所示的第一实施例的第一、第二和第三变型例子以及第二实施例和第二实施例变型例子的任一配线板。此外，图13示出了安装在配线板表面上的单个半导体元件，但是可以安装多个半导体元件，并且也可以安装电容器、电阻器和其它元件。 
可以按照和上述第一实施例中一样的方式来选择和使用绝缘层11的材料。在该实施例中，例如把聚酰亚胺树脂用作绝缘层11，并将其形成为10μm的厚度。 
用于形成配线层12的材料和方法与上述第一实施例中一样。 
第一电极13被布置在绝缘层11和第二电极14上，并通过直接连接而电连接到第二电极14、或经由配线层12电连接到第二电极14。第一电极13可以是其中例如层压了多层的电极，并且适于形成第一电 极13表面的材料和上述第一实施例中一样。 
虽然未示出，但是可以把在第一电极13的内侧具有开口的图案中的阻焊剂、或具有与第一电极13不接触的开口的图案中的阻焊剂，添加到配线层12和第一电极13的顶部。此外，该结构可以是这样的：形成阻焊图案，然后布置第一电极图案以覆盖开口。可以通过对相同的导电膜进行构图，来同时形成配线层12和第一电极13。在该实施例中，例如可以通过顺序地形成5μm厚的铜层、3μm厚的镍层及0.5μm厚的金层，来形成第一电极13，其中金是最顶层。 
第二电极14嵌入绝缘层11中，并电连接到配线层12和第一电极13。第二电极14的与配线层12及第一电极13接触的表面的相反侧表面暴露在外面，并且该面位于与绝缘层11的上面形成了配线层12及第一电极13的表面的相反侧表面相同的平面内。 
第二电极14的暴露面的侧面的全部或部分被形成为不与绝缘层11接触。当在该结构中形成使用焊料的连接时，可以形成为使焊料在回流期间流动所需的间隙，并且可以在室温下维持接触。在该实施例中，例如可以通过顺序地形成5μm厚的铜层、3μm厚的镍层及0.5μm厚的金层，来形成第二电极14，其中金是最顶层。 
半导体元件16具有在元件表面上形成的电极(未示出)，这些电极(未示出)和第一电极13经由焊球18而电连接，并且底部填充树脂17被填充到半导体元件16和配线板之间的间隙中。底部填充树脂17的用途是减小热膨胀系数差，以防止由于配线板和半导体元件16之间的热膨胀系数差而使焊球18破裂。只要焊球18的强度足以确保期望的可靠性，就不需要填充底部填充树脂17。 
用于形成焊球18的材料和方法与上述第三实施例中一样。 
底部填充树脂17由环氧基材料组成，并且在利用焊球18将半导体元件16连接到配线板的第一电极13之后，填充底部填充树脂17。 
半导体元件24具有在元件表面上形成的电极(未示出)，这些电极(未示出)和第二电极14经由焊球23而电连接，并且底部填充树脂25被填充到半导体元件24和配线板之间的间隙中。底部填充树脂25的用途是减小热膨胀系数差，以防止由于配线板和半导体元件24 之间的热膨胀系数差而使焊球23破裂。只要焊球23的强度足以确保期望的可靠性，就不需要填充底部填充树脂25。 
用于形成焊球23的材料和方法与上述第六实施例中一样。 
底部填充树脂25由环氧基材料组成，并且在利用焊球23连接半导体元件24之后，填充底部填充树脂25。 
焊球19附着于第二电极14上，以便把根据该实施例的半导体器件安装在另一块配线板上。焊球19是由焊料组成的球，并通过在第二电极14上进行球转印或印刷而形成。取决于附着方式，可以焊接金属引脚而不把焊球19附着于第二电极14上。即使当焊接金属引脚时，连接可靠性也是良好的，因为和焊料的连接部分也被形成在第二电极14的侧面。图13示出了焊球19附着于第二电极14上的例子，但是该配置对此没有强加限制，并且也有可能将焊球19附着于第一电极13上。 
当在没有安装根据该实施例的半导体器件的半导体元件16的区域中、配线板的刚度不足时，可以分开附着其中半导体元件16的区域敞开的框体。 
在根据该实施例的半导体器件中，因为第二电极14的侧面不与绝缘层11接触，因此在侧面也存在焊接连接，并且提高了连接可靠性。 
接下来描述本发明第十实施例。图14所示为根据该实施例的半导体器件的例子的横截面示意图。在图14中，相同的附图标记用于和图1至图13中一样的组成元件，并且省略对它们的详细描述。根据该实施例的半导体器件具有以下结构：利用丝焊法来连接在根据上述第九实施例的半导体器件中的第二电极14上所安装的半导体元件。具体地说，在根据该实施例的半导体器件中，半导体元件16经由焊球18倒装式连接到配线板的第一电极13，如图14所示。配线板具有这样的结构，该结构包括绝缘层11、嵌入绝缘层11中的第二电极14以及布置在绝缘层11和第二电极14上的配线层12和第一电极13，并且第二电极14的暴露面中的侧面不与绝缘层11接触。底部填充树脂17被添加到连接部分中。利用粘合剂27把上面没有形成电路的半导体元件26表面粘合到上面形成了第二电极14的配线板表面上，半导体元 件26的电极(未示出)和第二电极14通过焊线28连接，并且包括元件连接部分的半导体元件26一部分被密封树脂29所覆盖。也把焊球19布置在其它第二电极14上。根据该实施例的半导体器件的构成方式和上述一样。 
图14示出了这样的例子，半导体元件16连接到第一电极13，半导体元件26连接到根据图1所示本发明第一实施例的配线板的第二电极14，且焊球19被布置在其它第二电极14上，以形成根据该实施例的半导体器件，但是该配置对此没有强加限制，并且也有可能使用图2至图6所示的第一实施例的第一、第二和第三变型例子以及第二实施例和第二实施例变型例子的任一配线板。此外，图14示出了单个半导体元件被安装在配线板表面上的例子，但是可以安装多个半导体元件，并且也可以安装电容器、电阻器和其它元件。以下将相对于和上述第九实施例不同的方面，来描述该实施例。 
把粘合剂27涂敷于上面没有布置电路的半导体元件26表面上，并且可以使用有机材料或银浆等。 
焊线28将半导体元件26的电极(未示出)和第二电极14电连接，并且可以使用主要包括金的材料。 
图14示出了密封树脂29覆盖上面安装了半导体元件26的配线板表面的一部分的结构，但是结构可以是这样的：密封树脂29覆盖上面安装了半导体元件26的配线板的整个表面。在这种情况下，结构是这样的：焊球19附着于第一电极1 3上。 
除利用根据上述第九实施例的半导体器件所获得的效果以外，可以保护根据该实施例的半导体器件中的半导体元件26，因为半导体元件26被密封树脂29所覆盖。而且，通过提供密封树脂29可以提高整个半导体器件的刚度，并且也可以提高整个封装的可靠性。 
接下来描述本发明第十一实施例。图15所示为根据该实施例的半导体器件的例子的横截面示意图。在图15中，相同的附图标记用于和图1至图14中一样的组成元件，并且省略对它们的详细描述。根据该实施例的半导体器件具有以下结构：涂敷密封树脂20，以覆盖根据上述第九实施例的半导体器件中的半导体元件16。 
图15示出了这样的例子，半导体元件16连接到第一电极13，半导体元件26连接到根据图1所示本发明第一实施例的配线板的第二电极14，且焊球19被布置在其它第二电极14上，以形成根据该实施例的半导体器件，但是该配置对此没有强加限制，并且也有可能使用图2至图6所示的第一实施例的第一、第二和第三变型例子以及第二实施例和第二实施例变型例子的任一配线板。此外，图15示出了单个半导体元件被安装在配线板表面上的例子，但是可以安装多个半导体元件，并且也可以安装电容器、电阻器和其它元件。以下将相对于和上述第九实施例不同的方面，来描述该实施例。 
密封树脂20可以包括通过向环氧基材料添加硅填料所获得的材料，并且可以利用印刷方法、其中使用金属模的压塑或转印模塑法，来涂敷密封树脂20，以便覆盖所安装的半导体元件16和元件的连接部分。图15示出了密封树脂20覆盖上面安装了半导体元件16的配线板整个表面的结构，但是不必覆盖整个表面，并且结构可以是这样的：密封树脂20覆盖包括半导体元件16和元件连接部分的表面的一部分，且配线板一部分暴露。 
除利用根据上述第九实施例的半导体器件所获得的效果以外，可以保护根据该实施例的半导体器件中的半导体元件16，因为半导体元件16被密封树脂20所覆盖。而且，通过提供密封树脂20可以提高整个半导体器件的刚度，并且也可以提高整个封装的可靠性。 
接下来描述本发明第十二实施例。图16所示为根据该实施例的半导体器件的例子的横截面示意图。在图16中，相同的附图标记用于和图1至图15中一样的组成元件，并且省略对它们的详细描述。根据该实施例的半导体器件具有以下结构：根据上述第十一实施例的半导体器件中的半导体元件16通过丝焊法连接。根据该实施例的半导体器件具有以下结构：用粘合剂22把上面没有形成电路的半导体元件16表面粘合到上面形成了第一电极13的配线板表面上，并且半导体元件16的电极(未示出)和第一电极13通过焊线21连接，并被密封树脂20所覆盖，如图16所示。半导体元件24经由焊球23倒装式连接到第二电极14，底部填充树脂25被填充到连接部分中，并且焊球19被 布置在其它第二电极14上。根据该实施例的半导体器件的构成方式和上述一样。 
图16示出了这样的例子，半导体元件16连接到第一电极13，半导体元件26连接到根据图1所示本发明第一实施例的配线板的第二电极14，且焊球19被布置在其它第二电极14上，以形成根据该实施例的半导体器件，但是该配置对此没有强加限制，并且也有可能使用图2至图6所示的第一实施例的第一、第二和第三变型例子以及第二实施例和第二实施例变型例子的任一配线板。此外，图16示出了单个半导体元件被安装在配线板表面上的例子，但是可以安装多个半导体元件，并且也可以安装电容器、电阻器和其它元件。可以按照和上述第十实施例中一样的方式，通过丝焊法来连接安装在面对第二电极14的一侧的半导体元件24。以下将相对于和上述第十和第十一实施例不同的方面，来描述该实施例。 
把粘合剂22涂敷于上面没有布置电路的半导体元件16表面上，并且可以使用有机材料或银浆等。 
焊线21将半导体元件16的电极(未示出)和第一电极13电连接，并且可以使用主要包括金的材料。 
图16示出了密封树脂20覆盖上面安装半导体元件16的配线板整个表面的结构，但是不必覆盖整个表面，并且结构可以是这样的：密封树脂20覆盖包括半导体元件16和元件连接部分的表面的一部分，且配线板一部分暴露。 
通过根据该实施例的半导体器件所获得的效果和通过根据上述第十一实施例的半导体器件所获得的效果相同。 
接下来将描述本发明第十三实施例。该实施例涉及一种制造根据上述第一实施例的配线板的方法。图17A至17G示出了制造根据图1所示本发明第一实施例的配线板的一种方法的例子的横截面示意图，作为一序列步骤。在图17中，相同的附图标记用于和图1至图16中一样的组成元件，并省略对它们的详细描述。在各步骤之间适当地执行洗涤和热处理。 
首先，准备支持板30，并根据需要对表面进行湿法洗涤、干法洗 涤、修平、***糙或其它处理(步骤1)，如图17A所示。支持板30是导电材料或表面上涂有导电膜的材料，并且优选地具有足够的刚度。可以使用的材料包括硅、蓝宝石、GaAs或其它半导体晶片材料；或金属、石英、玻璃、陶瓷、印刷电路板等。具体地说，例如支持板30可以是这样的：剥离层(未示出)和导电种子金属层(未示出)被顺序地布置在硅晶片上，该硅晶片具有0.725mm的厚度和8英寸(200mm)的直径，并具有热氧化层。 
接下来，这样形成绝缘层11，使得将要在其中形成第二电极14的部分敞开(步骤2)，如图1 7B所示。在导电膜被形成在支持板30上的情况下，绝缘层11被布置在导电膜上。可以按照和上述第一实施例中一样的方式来选择和使用绝缘层11的材料。当把具有高图案分辨率的感光有机材料用作绝缘层11的材料时，可以用光刻技术来形成绝缘层11中所形成的用于形成第二电极14的开口。而且，当把非感光有机材料或具有低图案分辨率的感光有机材料用作绝缘层11的材料时，可以通过激光加工、干法刻蚀、喷砂或其它方法来形成，在其中要形成第二电极14的绝缘层11部分中形成的开口。在该实施例中，例如可以把感光聚酰亚胺树脂用作绝缘层11的材料，并且可以将绝缘层11形成为7μm的厚度。在这种情况下，可以通过光刻技术来形成，在其中要形成第二电极14的绝缘层11部分中形成的开口。 
随后将第二电极14形成在绝缘层11的开口中(步骤3)，如图17C所示。可以由一层或多层金属层来形成第二电极14，并且主要可以从铜、镍、金、银或其它材料或合金等中选择组成金属层的金属。在导电膜被形成在支持板30上的情况下，可以通过电解电镀、无电镀、印刷、汽相沉积、或把导电膜上所形成的绝缘层11用作掩模的其它方法，来形成第二电极。图17C示出了第二电极14被形成为和绝缘层11一样的厚度的状态，但是该配置对此没有强加限制，并且可以通过使第二电极14的厚度小于绝缘层11的厚度来获得根据图2所示本发明第一实施例的第一变型例子的配线板。在该实施例中，例如可以通过从支持板30上所形成的种子金属层(未示出)馈送能量，来按顺序从支持板30形成2μm厚的铜层及5μm厚的镍层，由此把第二电极14形 成为和绝缘层11相同的厚度。 
接下来，把配线层12形成在第二电极14和绝缘层11上(步骤4)，如图17D所示。用于形成配线层12的材料和方法与上述第一实施例中一样。在该实施例中，例如可以通过把溅射膜用作电源层，来执行半加法。 
随后把第一电极13形成在绝缘层11和第二电极14上(步骤5)，如图17E所示。第一电极13被布置在绝缘层11和第二电极14上，并通过直接连接而电连接到第二电极14、或经由配线层12电连接到第二电极14。第一电极13可以是其中例如层压了多层的电极，并且适于形成第一电极13表面的材料和上述第一实施例中一样。可以按照和配线层12一样的方式，通过上述减去法、半加法和全加法来形成第一电极13。虽然未示出，但是可以把阻焊剂添加到在第一电极13的内侧具有开口的图案中，或添加到具有与第一电极13不接触的开口的图案中。此外，该结构可以是这样的：形成阻焊图案，然后布置第一电极图案以覆盖开口。可以通过对相同的导电膜进行构图，来同时形成配线层12和第一电极13。在该实施例中，例如可以通过用半加法顺序地形成5μm厚的铜层、3μm厚的镍层及0.5μm厚的金层，来形成第一电极13，其中金是最顶层。 
接下来，除去支持板30(步骤6)，如图17F所示。除去支持板30的方法可以包括研磨、化学和机械抛光、刻蚀或其它方法或这些方法的组合。在磨掉支持板30之后，可以通过化学和机械抛光和/或刻蚀来除去剩余部分。刻蚀可以是干法刻蚀或湿法刻蚀，但是当最后除去步骤是于法刻蚀时，可以稳定地留下种子金属层，因为可以将刻蚀选择比设为高值。如果剥离层被布置在支持板30和种子金属层之间，则支持板30的除去可以更加方便。如果把热分解材料用作剥离层，则在除去支持板30的步骤中可以通过将层加热到热分解温度或更高温度，来分离种子金属层和支持板30。在这种情况下，优选地利用激光或用于提供局部加热的其它方法，来执行加热。可以通过将激光波长设为使光通过支持板30但不通过剥离层的等级，来单独对剥离层进行局部加热。除了该方法以外，也有可能预先选择粘结强度在支持板30 和剥离层之间的边界或剥离层和种子金属层之间的边界处变弱的材料，并施加机械力以剥离支持板30。通过选择一种在特定溶液中溶解的材料、或者被溶液渗透时与种子金属层或支持板30的粘着度显著减小的材料，作为剥离层，有可能允许溶液经由面对剥离层的表面而渗透材料，然后剥离支持板30。在该实施例中，例如使用具有低粘着度且被形成在硅和种子金属层(未示出)之间的剥离层(未示出)，并且在剥离剥离层之后，可以通过刻蚀来除去种子金属层(未示出)。 
接下来，可靠地分离第二电极14和绝缘层11，如图17G所示。可以通过湿法刻蚀或干法刻蚀来执行第二电极14和绝缘层11的分离。在这种情况下，只要当在无刻蚀的情况下焊料回流的时候、在绝缘层11和第二电极14之间形成了为使焊料在回流期间流动所需的间隙，就不一定需要刻蚀。在刻蚀步骤中，可以通过主要对第二电极14进行刻蚀来制造根据上述第一实施例的第二变型例子的配线板，并且可以通过主要对绝缘层11进行刻蚀来制造根据上述第一实施例的第三变型例子的配线板。在刻蚀完成后，可以通过电解电镀、无电镀、汽相沉积、印刷、喷墨沉积、浸渍或其它方法来处理第二电极14的表面，以便由从包括金、银、铜、锡和焊料的组中所选择的至少一种金属或合金来形成第二电极14的表面。在该实施例中，例如可以通过在第二电极14的暴露铜面上进行化学电镀，来形成金膜。 
根据该实施例，可以高效地制造根据本发明第一实施例的配线板和根据第一实施例的第一至第三变型例子的配线板。通过在步骤中使用支持板30，使稳定的配线形成成为可能，并且可以实现更高密度和更高精度的配线形成。因为可以通过在配线形成之后除去支持板30，来使配线板的厚度进一步最小化，所以可以减小电感，并且可以抑制电损耗。而且，通过在除去步骤中剥离支持板30，可以重新使用支持板30，并且能够降低成本。 
接下来将描述本发明第十四实施例。该实施例是制造根据上述第一实施例的配线板的另一种方法的实施例。图18A至18H示出了制造根据图1所示本发明第一实施例的配线板的另一种方法的例子的横截面示意图，作为一序列步骤。在图18中，相同的附图标记用于和图1 至图17中一样的组成元件，并省略对它们的详细描述。在各步骤之间适当地执行洗涤和热处理。 
首先，准备支持板30，并根据需要对表面进行湿法洗涤、干法洗涤、修平、***糙或其它处理(步骤1)，如图18A所示。可以把和上述第十三实施例中一样的材料用作支持板30的材料。在该实施例中，例如支持板30可以是这样的：剥离层(未示出)和导电种子金属层(未示出)被顺序地布置在硅晶片上，该硅晶片具有0.725mm的厚度和8英寸(200mm)的直径，并具有热氧化层。 
接下来，这样形成绝缘层11，使得将要在其中形成第二电极14的部分敞开(步骤2)，如图18B所示。可以通过和根据上述本发明第十三实施例的配线板制造方法的步骤2中一样的方法，来形成绝缘层11及绝缘层11中所形成的开口。 
比绝缘层11更容易通过湿法刻蚀或干法刻蚀来除去的绝缘膜31被形成在绝缘层11的侧壁上(步骤3)，如图18C所示。例如，可以由感光或非感光有机材料来形成绝缘膜31，可以使用的有机材料例子包括环氧树脂、环氧丙烯酸树脂、聚氨脂丙烯酸树脂、聚酯树脂、酚醛树脂、聚酰亚胺树脂、BCB、PBO、聚降冰片烯树脂等。可以使用的无机材料例子包括二氧化硅、氮化硅、氮氧化硅、碳化硅、低k材料、氧化铝、氮化铝、玻璃陶瓷等。当把具有高图案分辨率的感光有机材料用作绝缘膜31的材料时，可以用有机材料填充绝缘层11中所形成的开口，并且可以通过光刻技术，来在其中将要形成第二电极14的部分中形成开口。而且，当把非感光有机材料或具有低图案分辨率的感光有机材料用作绝缘膜31的材料时，可以用有机材料填充绝缘层11中所形成的开口，并且可以通过激光加工、干法刻蚀、喷砂或其它方法，来在其中将要形成第二电极14的部分中形成开口。当绝缘膜31被形成在绝缘层11的表面上时，可以通过刻蚀或抛光来除去绝缘层11表面上所形成的绝缘膜31，由此只在开口的侧壁上形成绝缘膜31。而且，在图18C所示的图中，绝缘膜31被形成在绝缘层11的开口的侧壁上，但是如果在后面步骤中不存在可靠性问题，则也可以将绝缘膜31形成为覆盖绝缘层11的表面。在该实施例中，例如把感光 环氧树脂用作绝缘膜31的材料，并且可以通过光刻技术来形成开口。 
接下来，把第二电极14形成在其侧壁上形成了绝缘膜31的绝缘层1 1开口中(步骤4)，如图18D所示。用于形成第二电极14的材料和方法与根据上述第十三实施例的配线板制造方法中的步骤3一样。图18D示出了第二电极14被形成为和绝缘层11一样的厚度的状态，但是该配置对此没有强加限制，并且可以通过使第二电极14的厚度小于绝缘层11的厚度来获得根据图2所示本发明第一实施例的第一变型例子的配线板。在该实施例中，例如可以通过从支持板30上所形成的种子金属层(未示出)馈送能量，来按顺序从支持板30形成2μm厚的铜层及5μm厚的镍层，由此把第二电极14形成为和绝缘层11相同的厚度。 
接下来，把配线层12形成在绝缘层11和第二电极14上(步骤5)，如图18E所示。用于形成配线层12的材料和方法与上述第一实施例中一样。在该实施例中，例如可以通过把溅射膜用作电源层，来执行半加法。 
接下来，把第一电极13形成在绝缘层11和第二电极14上(步骤6)，如图18F所示。第一电极13被布置在绝缘层11和第二电极14上，并通过直接连接而电连接到第二电极14、或经由配线层12电连接到第二电极14。用于形成第一电极13的材料和方法与根据上述第十三实施例的配线板制造方法的步骤5一样。在该实施例中，例如可以通过用半加法顺序地形成5μm厚的铜层、3μm厚的镍层及0.5μm厚的金层，来形成第一电极13，其中金是最顶层。 
接下来，除去支持板30(步骤7)，如图18G所示。除去支持板30的方法和根据上述第十三实施例的配线板制造方法的步骤6一样。在该实施例中，例如使用具有低粘着度且被形成在硅和种子金属层(未示出)之间的剥离层(未示出)，并且在剥离剥离层之后，可以通过刻蚀来除去种子金属层(未示出)。 
接下来，可靠地分离第二电极14和绝缘层11(步骤8)，如图18H所示。可以通过对绝缘膜31或第二电极14进行湿法刻蚀或干法刻蚀，来执行第二电极14和绝缘层11的分离。在这种情况下，只要当在无 刻蚀的情况下焊料回流的时候、在绝缘层11和第二电极14之间形成了为使焊料在回流期间流动所需的间隙，就不一定需要刻蚀。在刻蚀步骤中，可以通过主要对第二电极14进行刻蚀来制造根据上述第一实施例的第二变型例子的配线板，并且可以通过主要对绝缘膜31和绝缘层11进行刻蚀来制造根据上述第一实施例的第三变型例子的配线板。在刻蚀完成后，可以通过电解电镀、无电镀、汽相沉积、印刷、喷墨沉积、浸渍或其它方法来处理第二电极14的表面，以便由从包括金、银、铜、锡和焊料的组中所选择的至少一种金属或合金来形成第二电极14的表面。在该实施例中，例如可以通过在第二电极14的暴露铜面上进行无电镀，来形成金膜。 
根据该实施例，可以高效地制造根据本发明第一实施例的配线板和根据第一实施例的第一至第三变型例子的配线板。该实施例的其它效果和上述第十三实施例一样。 
接下来将描述本发明第十五实施例。该实施例是制造根据上述第一实施例的配线板的又一种方法的实施例。图19A至19H示出了制造根据图1所示本发明第一实施例的配线板的又一种方法的例子的横截面示意图，作为一序列步骤。在图19中，相同的附图标记用于和图1至图18中一样的组成元件，并省略对它们的详细描述。在各步骤之间适当地执行洗涤和热处理。 
首先，准备支持板30，并根据需要对表面进行湿法洗涤、干法洗涤、修平、***糙或其它处理(步骤1)，如图19A所示。可以把和上述第十三实施例中一样的材料用作支持板30的材料。在该实施例中，例如支持板30可以是这样的：剥离层(未示出)和导电种子金属层(未示出)被顺序地布置在硅晶片上，该硅晶片具有0.725mm的厚度和8英寸(200mm)的直径，并具有热氧化层。 
接下来，通过如上所述的减去法、半加法和全加法或其它方法在支持板30上形成第二电极14(步骤2)，如图19B所示。第二电极14可以由一层或多层金属层形成，并且可以主要从从铜、镍、金、银或其它金属或合金等中选择组成这些金属层的金属。在该实施例中，例如可以通过从导电种子金属层馈送能量，利用半加法按顺序从支持板 30形成2μm厚的铜层及5 μm厚的镍层，由此形成第二电极14。 
接下来，在其上面形成了第二电极14的表面上形成绝缘层11，以便覆盖第二电极14(步骤3)，如图19C所示。可以按照和上述第一实施例中一样的方式来选择和使用绝缘层11的材料。在该实施例中，例如把非感光聚酰亚胺树脂用作绝缘层11的材料，并将绝缘层11形成为10μm的厚度。 
接下来，除去绝缘层11的表面，以暴露被绝缘层11所覆盖的、第二电极14的与支持板30接触的表面的相反侧表面(步骤4)，如图19D所示。可以通过湿法刻蚀、干法刻蚀、砂带磨光(belt sanding)、细抛(buff polishing)、平行板抛光(parallel-plate polishing)、化学机械抛光(CMP)、研磨、或利用水射流切割机或切片机在期望位置进行分割，来执行除去。而且，可以通过借助于激光、干法刻蚀或湿法刻蚀部分地加工绝缘层11，使第二电极14的与支持板30接触的表面的相反侧表面暴露在绝缘层外面。在该实施例中，例如利用CMP方法来暴露第二电极14。 
接下来，在第二电极14和绝缘层11上形成配线层12(步骤5)，如图19E所示。用于形成配线层12的材料和方法与上述第一实施例中一样。在该实施例中，例如可以使用其中把溅射层用作电源层的半加法。 
接下来，在绝缘层11和第二电极14上形成第一电极13(步骤6)，如图19F所示。第一电极13被布置在绝缘层11和第二电极14上，并通过直接连接而电连接到第二电极14、或经由配线层12电连接到第二电极14。用于形成第一电极13的材料和方法与根据上述第十三实施例的配线板制造方法的步骤5一样。在该实施例中，例如可以通过用半加法顺序地形成5μm厚的铜层、3μm厚的镍层及0.5μm厚的金层，来形成第一电极13，其中金是最顶层。 
接下来，除去支持板30(步骤7)，如图19G所示。除去支持板30的方法和根据上述第十三实施例的配线板制造方法的步骤6一样。在该实施例中，例如使用具有低粘着度且被形成在硅和种子金属层(未示出)之间的剥离层(未示出)，并且在剥离剥离层之后，可以通过刻 蚀来除去种子金属层(未示出)。 
接下来，可靠地分离第二电极14和绝缘层11(步骤8)，如图19H所示。可以通过湿法刻蚀或干法刻蚀，来执行第二电极14和绝缘层11的分离。在这种情况下，只要当在无刻蚀的情况下焊料回流的时候、在绝缘层11和第二电极14之间形成了为使焊料在回流期间流动所需的间隙，就不一定需要刻蚀。在刻蚀步骤中，可以通过主要对第二电极14进行刻蚀来制造根据上述第一实施例的第二变型例子的配线板，并且可以通过主要对绝缘层11进行刻蚀来制造根据上述第一实施例的第三变型例子的配线板。在刻蚀完成后，可以通过电解电镀、无电镀、汽相沉积、印刷、喷墨沉积、浸渍或其它方法来处理第二电极14的表面，以便由从包括金、银、铜、锡和焊料的组中所选择的至少一种金属或合金来形成第二电极14的表面。在该实施例中，例如可以通过在第二电极14的暴露铜面上进行无电镀，来形成金膜。 
根据该实施例，可以高效地制造根据本发明第一实施例的配线板和根据第一实施例的第一至第三变型例子的配线板。该实施例的其它效果和上述第十三实施例一样。 
接下来将描述本发明第十六实施例。该实施例是制造根据上述第一实施例的配线板的另一种方法的实施例。图20A至20H示出了制造根据图4所示本发明第一实施例的配线板的一种方法的例子的横截面示意图，作为一序列步骤。在图20中，相同的附图标记用于和图1至图19中一样的组成元件，并省略对它们的详细描述。在各步骤之间适当地执行洗涤和热处理。 
首先，准备支持板30，并根据需要对表面进行湿法洗涤、干法洗涤、修平、***糙或其它处理(步骤1)，如图20A所示。可以把和上述第十三实施例中一样的材料用作支持板30的材料。在该实施例中，例如支持板30可以是这样的：剥离层(未示出)和导电种子金属层(未示出)被顺序地布置在硅晶片上，该硅晶片具有0.725mm的厚度和8英寸(200mm)的直径，并具有热氧化层。 
接下来，在支持板30上形成第二电极14(步骤2)，如图20B所示。用于形成第二电极14的材料和方法与根据上述第十五实施例的配 线板制造方法的步骤2中一样。在该实施例中，例如可以通过把导电种子金属层用作电源层、从支持板30馈送能量、并利用半加法按顺序从支持板形成3μm厚的铜层及5μm厚的镍层，来形成第二电极14。 
比绝缘层11更容易通过湿法刻蚀或干法刻蚀来除去的绝缘膜31被形成在上面形成了第二电极14的表面上，以覆盖第二电极14，随后从上面形成绝缘层11(步骤3)，如图20C所示。可以按照和上述第十四实施例中一样的方式来选择和使用绝缘膜31的材料，并且可以按照和上述第十一实施例中一样的方式来选择和使用绝缘层11的材料。在该实施例中，例如形成2μm厚的环氧树脂作为绝缘膜31，并可以形成8μm厚的非感光聚酰亚胺树脂作为绝缘层11。 
接下来，除去绝缘膜31和绝缘层11的表面，以暴露被绝缘层11和绝缘膜31所覆盖的、第二电极14的与支持板30接触的表面的相反侧表面(步骤4)，如图20D所示。可以利用和根据上述第十五实施例的配线板制造方法的步骤4中一样的除去方法，来除去绝缘层11和绝缘膜31。在该实施例中，例如可以利用CMP法来暴露第二电极14。 
接下来，在第二电极14和绝缘层11上形成配线层12(步骤5)，如图20E所示。用于形成配线层12的材料和方法与上述第一实施例中一样。在该实施例中，例如可以通过把溅射膜用作电源层来执行半加法。 
接下来，在绝缘层11和第二电极14上形成第一电极13(步骤6)，如图20F所示。第一电极13被布置在绝缘层11和第二电极14上，并通过直接连接而电连接到第二电极14、或经由配线层12电连接到第二电极14。用于形成第一电极13的材料和方法与根据上述第十三实施例的配线板制造方法的步骤5一样。在该实施例中，例如可以通过用半加法顺序地形成5μm厚的铜层、3μm厚的镍层及0.5μm厚的金层，来形成第一电极13，其中金是最顶层。 
接下来，除去支持板30(步骤7)，如图20G所示。除去支持板30的方法和根据上述第十三实施例的配线板制造方法的步骤6一样。在该实施例中，例如使用具有低粘着度且被形成在硅和种子金属层(未示出)之间的剥离层(未示出)，并且在剥离剥离层之后，可以通过刻 蚀来除去种子金属层(未示出)。 
接下来，可靠地分离第二电极14和绝缘层11(步骤8)，如图20H所示。可以通过利用湿法刻蚀或干法刻蚀来刻蚀绝缘膜31或第二电极14，来执行第二电极14和绝缘层11的分离。在这种情况下，只要当在无刻蚀的情况下焊料回流的时候、在绝缘层11和第二电极14之间形成了为使焊料在回流期间流动所需的间隙，就不一定需要刻蚀。在刻蚀步骤中，可以通过主要对第二电极14进行刻蚀来制造根据上述第一实施例的第二变型例子的配线板，并且可以通过主要对绝缘膜31进行刻蚀来制造根据上述第一实施例的第三变型例子的配线板。在刻蚀完成后，可以通过电解电镀、无电镀、汽相沉积、印刷、喷墨沉积、浸渍或其它方法来处理第二电极14的表面，以便由从包括金、银、铜、锡和焊料的组中所选择的至少一种金属或合金来形成第二电极14的表面。在该实施例中，例如可以通过在第二电极14的暴露铜面上进行无电镀，来形成金膜。 
根据该实施例，可以高效地制造根据本发明第一实施例的配线板和根据第一实施例的第一至第三变型例子的配线板。该实施例的其它效果和上述第十三实施例一样。 
接下来将描述本发明第十七实施例。该实施例是制造根据上述第二实施例的配线板的一种方法的实施例。图21A至21G示出了制造根据图2所示本发明第二实施例的配线板的一种方法的例子的横截面示意图，作为一序列步骤。在图21中，相同的附图标记用于和图1至图20中一样的组成元件，并省略对它们的详细描述。在各步骤之间适当地执行洗涤和热处理。 
基于以下状态来描述该实施例：第二电极14和绝缘层11被形成在支持板30上，并在根据上述第十三至第十六实施例的配线板制造方法中使与支持板30不接触的第二电极14表面暴露(步骤1)。图21A示出了图17C所示的上述第十三实施例的步骤3的状态，或图19D所示的上述第十五实施例的步骤4的状态。然而，对此没有强加限制，而是有可能执行图18D所示的上述第十四实施例的步骤4的状态之后的步骤，或图20D所示的上述第十六实施例的步骤4的状态之后的步 骤。在该实施例中，例如支持板30可以是这样的：剥离层(未示出)和导电种子金属层(未示出)被顺序地布置在硅晶片上，该硅晶片具有0.725mm的厚度和8英寸(200mm)的直径，并具有热氧化层。由感光聚酰亚胺树脂来形成7μm厚的绝缘层11，并通过从支持板30上所形成的种子金属层(未示出)馈送能量来按顺序从支持板30形成2μm厚的铜层及5μm厚的镍层，由此形成和绝缘层11一样厚的第二电极14。 
接下来，在第二电极14和绝缘层11上形成配线层12(步骤2)，如图21B所示。用于形成配线层12的材料和方法与上述第一实施例中一样。在该实施例中，例如可以通过把溅射膜用作电源层来执行半加法。 
接下来，形成绝缘层11以覆盖配线层12，并在绝缘层11中形成通路15，以便将配线层12和要在绝缘层11上形成的另一配线层12电连接(步骤3)，如图21C所示。可以按照和上述第一实施例中一样的方式来选择和使用绝缘层11的材料。当把具有高图案分辨率的感光有机材料用作绝缘层11的材料时，可以用光刻技术来形成绝缘层11中所形成的用于提供通路15的开口。而且，当把非感光有机材料或具有低图案分辨率的感光有机材料用作绝缘层11的材料时，可以通过激光加工、干法刻蚀、喷砂或其它方法来形成绝缘层11中所形成的用于提供通路15的开口。而且，不需要预先通过以下方法在绝缘层11中形成开口：在预先在通路15的位置形成电镀柱之后形成绝缘膜，并通过抛光来刨平绝缘膜表面、以使电镀柱暴露及形成通路15。在该实施例中，可以把感光聚酰亚胺树脂用作绝缘层11的材料，并且可以形成8μm厚的绝缘层。在这种情况下，可以通过光刻技术来形成绝缘层11中所形成的用于提供通路15的开口。 
接下来，在通路15和绝缘层11上形成配线层12(步骤4)，如图21D所示。用于形成配线层12的材料和方法与上述步骤2一样。 
按照和图21C所示的步骤3中一样的方式，来形成绝缘层11和通路15，并在通路15和绝缘层11上形成第一电极13(步骤5)，如图21E所示。图21E示出了第一电极13被形成在通路15上的例子， 但是该配置对此没有强加限制，并且第一电极13可以形成在绝缘层11上。第一电极13被布置在绝缘层11和通路15上，并通过直接连接而电连接到通路15、或经由配线层12电连接到通路15。用于形成第一电极13的材料和方法与根据上述第十三实施例的配线板制造方法的步骤5中一样。可以通过在其上面形成了第一电极13的表面上形成配线层12，来制造根据本发明第二实施例变型例子的配线板。在这种情况下，可以在分开的步骤中制造第一电极13和配线层12，或者可以通过对相同的导电膜进行构图来同时形成第一电极13和配线层12。在该实施例中，例如可以通过用半加法顺序地形成5μm厚的铜层、3μm厚的镍层及0.5μm厚的金层，来形成第一电极13，其中金是最顶层。 
接下来，除去支持板30(步骤6)，如图21F所示。除去支持板30的方法和根据上述第十三实施例的配线板制造方法的步骤6一样。在该实施例中，例如使用具有低粘着度且被形成在硅和种子金属层(未示出)之间的剥离层(未示出)，并且在剥离剥离层之后，可以通过刻蚀来除去种子金属层(未示出)。 
接下来，可靠地分离第二电极14和绝缘层11(步骤7)，如图21G所示。可以通过湿法刻蚀或干法刻蚀来执行第二电极14和绝缘层11的分离。在这种情况下，只要当在无刻蚀的情况下焊料回流的时候、在绝缘层11和第二电极14之间形成了为使焊料在回流期间流动所需的间隙，就不一定需要刻蚀。在图21A所示的步骤1中使用图17C所示的上述第十三实施例的步骤3或图19D所示的上述第十五实施例的步骤4的情况下，可以通过在刻蚀步骤中主要刻蚀第二电极14，来制造其中绝缘层11和配线层12被层压在根据上述第一实施例第二变型例子的配线板上的配线板，并且可以通过主要刻蚀绝缘层11，来制造其中绝缘层11和配线层12被层压在根据上述第一实施例第三变型例子的配线板上的配线板。而且，在图21A所示的步骤1中使用图18D所示的上述第十四实施例的步骤4的情况下，可以通过在刻蚀步骤中主要刻蚀第二电极14，来制造其中绝缘层11和配线层12被层压在根据上述第一实施例第二变型例子的配线板上的配线板，并且可以通过 主要刻蚀绝缘膜31和绝缘层11，来制造其中绝缘层11和配线层12被层压在根据上述第一实施例第三变型例子的配线板上的配线板。而且，在图21A所示的步骤1中使用图20D所示的上述第十六实施例的步骤4的情况下，可以通过在刻蚀步骤中主要刻蚀第二电极14，来制造其中绝缘层11和配线层12被层压在根据上述第一实施例第二变型例子的配线板上的配线板，并且可以通过主要刻蚀绝缘膜31，来制造其中绝缘层11和配线层12被层压在根据上述第一实施例第三变型例子的配线板上的配线板。在刻蚀完成后，可以通过电解电镀、无电镀、汽相沉积、印刷、喷墨沉积、浸渍或其它方法来处理第二电极14的表面，以便由从包括金、银、铜、锡和焊料的组中所选择的至少一种金属或合金来形成第二电极14的表面。在该实施例中，例如可以通过在第二电极14的暴露铜面上进行无电镀，来形成金膜。 
根据该实施例，可以高效地制造根据本发明第二实施例的配线板和根据第二实施例变型例子的配线板。该实施例中的例子示出了三层绝缘层11和两层配线层12被层压在一起，但是该配置对此没有强加限制，并且可以通过重复上述图21C所示的步骤3和图21D所示的步骤4，来形成所需数量的绝缘层11和配线层12。该实施例的其它效果和上述第十三实施例一样。 
接下来将描述本发明第十八实施例。该实施例涉及一种制造根据上述第三实施例的配线板的方法。图22A至22E示出了制造根据图7所示本发明第三实施例的配线板的一种方法的例子的横截面示意图，作为一序列步骤。在图22中，相同的附图标记用于和图1至图21中一样的组成元件，并省略对它们的详细描述。在各步骤之间适当地执行洗涤和加热处理。 
基于根据上述第十三至第十七实施例的配线板制造方法中除去支持板的步骤紧前面的状态(步骤1)，来描述该实施例。图22A示出了图17E所示的上述第十三实施例的步骤5和图19F所示的上述第十五实施例的步骤6的状态。然而，对此没有强加限制，而是有可能执行图18F所示的上述第十四实施例的步骤6、图20F所示的上述第十六实施例的步骤6或图21E所示的上述第十七实施例的步骤5的状态之 后的步骤。在该实施例中，例如支持板30可以是这样的：剥离层(未示出)和导电种子金属层(未示出)被顺序地布置在硅晶片上，该硅晶片具有0.725mm的厚度和8英寸(200mm)的直径，并具有热氧化层。由感光聚酰亚胺树脂来形成7μm厚的绝缘层11，并通过从支持板30上所形成的种子金属层(未示出)馈送能量来按顺序从支持板30形成2μm厚的铜层及5μm厚的镍层，由此形成和绝缘层11一样厚的第二电极14。可以通过其中把溅射膜用作电源层的半加法，利用铜在第二电极14和绝缘层11上形成10μm厚的配线层12，并且可以通过顺序形成5μm厚的铜层、3μm厚的镍层及0.5μm厚的金层，来形成第一电极13，其中金是最顶层。 
接下来，把半导体元件16的电极(未示出)经由焊球18倒装式连接到第一电极13，如图22B所示。此后，把底部填充树脂17填充到半导体元件16和上面形成了焊球18的配线板之间的间隙中(步骤2)。用于形成焊球18的材料和方法与上述第三实施例中一样。底部填充树脂17由环氧基材料组成，其用途是减小热膨胀系数差，以防止由于配线板和半导体元件16之间的热膨胀系数差而使焊球18破裂。只要焊球18的强度足以确保期望的可靠性，就不需要使用底部填充树脂17。当在没有安装半导体元件16的区域中配线板的刚度不足时，可以分开附着其中半导体元件16的区域敞开的框体。 
接下来，除去支持板30(步骤3)，如图22C所示。除去支持板30的方法和根据上述第十三实施例的配线板制造方法的步骤6一样。在该实施例中，例如使用具有低粘着度且被形成在硅和种子金属层(未示出)之间的剥离层(未示出)，并且在剥离剥离层之后，可以通过刻蚀来除去种子金属层(未示出)。 
接下来，可靠地分离第二电极14和绝缘层11(步骤4)，如图22D所示。可以利用和根据上述第十七实施例的配线板制造方法的步骤7中一样的方法，来执行第二电极14和绝缘层11(或绝缘膜31)的分离。在这种情况下，只要当在无刻蚀的情况下焊料回流的时候在绝缘层11(或绝缘膜31)和第二电极14之间形成了为使焊料在回流期间流动所需的间隙，就不一定需要刻蚀。在刻蚀完成后，可以通过电解 电镀、无电镀、汽相沉积、印刷、喷墨沉积、浸渍或其它方法来处理第二电极14的表面，以便由从包括金、银、铜、锡和焊料的组中所选择的至少一种金属或合金来形成第二电极14的表面。在该实施例中，例如可以通过在第二电极14的暴露铜面上进行无电镀，来形成金膜。 
接下来，将焊球19附着到第二电极14上(步骤5)，如图22E所示。把焊球19附着到第二电极14上，以便将本发明的半导体器件安装在另一块基板上。焊球19是由焊料组成的球，并通过在第二电极14上进行球转印或印刷而形成。取决于附着方式，可以焊接金属引脚而不把焊球19附着于第二电极14上。图22E示出了焊球19被形成在第二电极14上的例子，但是该配置对此没有强加限制，并且可以在第一电极13上形成焊球19，或者可以随意地在第一电极13和第二电极14上都形成焊球19。 
根据该实施例，可以高效地制造根据本发明第三实施例的半导体器件。因为同时利用稳定的支持板30来安装半导体元件16，所以能够以50μm或更小的极窄间距，来稳定地形成连接。可以通过在安装半导体元件16之后除去支持板30，来使配线板的厚度进一步最小化，并且可以通过将另一个半导体元件安装在暴露面上，来将先前安装的半导体元件之间的间隙设为极短的距离。为此，可以提供大量的微连接，并且可以在两个表面的半导体元件之间实现高速信号传输和宽总线宽度。 
接下来将描述本发明第十九实施例。该实施例涉及一种制造根据上述第四实施例的半导体器件的方法。图23A至22F示出了制造根据图8所示本发明第四实施例的半导体器件的一种方法的例子的横截面示意图，作为一序列步骤。在图23中，相同的附图标记用于和图1至图22中一样的组成元件，并省略对它们的详细描述。在各步骤之间适当地执行洗涤和加热处理。 
图23A所示的根据该实施例的制造半导体器件的方法的步骤1和图22A所示的根据上述第十八实施例的制造半导体器件的方法的步骤1相同。 
接下来，把半导体元件16的电极(未示出)经由焊球18倒装式 连接到第一电极13，如图23B所示。此后，把底部填充树脂17填充到半导体元件16和上面形成了焊球18的配线板之间的间隙中(步骤2)。用于形成焊球18的材料和方法与上述第三实施例中一样。底部填充树脂17由环氧基材料组成，其用途是减小热膨胀系数差，以防止由于配线板和半导体元件16之间的热膨胀系数差而使焊球18破裂。只要焊球18的强度足以确保期望的可靠性，就不需要使用底部填充树脂17。图23B所示的半导体元件16是通过倒装式连接进行连接的，但是该配置对此没有强加限制，并且连接可以是在随后步骤中执行的丝焊连接，以制造根据图9所示本发明第五实施例的半导体器件。在这种情况下，把粘合剂22涂敷于上面没有布置电路的半导体元件16表面上，并且可以使用有机材料或银浆等。可以利用主要包括金的焊线21将半导体元件16的电极(未示出)和第一电极13电连接。当在没有安装半导体元件16的区域中配线板的刚度不足时，可以分开附着其中半导体元件16的区域敞开的框体。 
形成密封树脂20以覆盖半导体元件16(步骤3)，如图23C所示。密封树脂20可以包括通过向环氧基材料添加硅填料所获得的材料，并且可以利用印刷方法、其中使用金属模的压塑或转印模塑法，来涂敷密封树脂20，以便覆盖所安装的半导体元件16和元件的连接部分。图23C示出了密封树脂20覆盖上面安装了半导体元件16的配线板整个表面的结构，但是不必覆盖整个表面，并且结构可以是这样的：密封树脂20覆盖包括半导体元件16和元件连接部分的表面的一部分，且配线板一部分暴露。可以保护半导体器件中的半导体元件16，因为半导体元件16被密封树脂20所覆盖。而且，通过提供密封树脂20可以提高整个半导体器件的刚度，并且也可以提高整个封装的可靠性。 
接下来，除去支持板30(步骤4)，如图23D所示。除去支持板30的方法和根据上述第十三实施例的配线板制造方法的步骤6一样。在该实施例中，例如使用具有低粘着度且被形成在硅和种子金属层(未示出)之间的剥离层(未示出)，并且在剥离剥离层之后，可以通过刻蚀来除去种子金属层(未示出)。 
接下来，可靠地分离第二电极14和绝缘层11(步骤5)，如图23E 所示。可以利用和根据上述第十七实施例的配线板制造方法的步骤7中一样的方法，来执行第二电极14和绝缘层11(或绝缘膜31)的分离。在这种情况下，只要当在无刻蚀的情况下焊料回流的时候在绝缘层11(或绝缘膜31)和第二电极14之间形成了为使焊料在回流期间流动所需的间隙，就不一定需要刻蚀。在刻蚀完成后，可以通过电解电镀、无电镀、汽相沉积、印刷、喷墨沉积、浸渍或其它方法来处理第二电极14的表面，以便由从包括金、银、铜、锡和焊料的组中所选择的至少一种金属或合金来形成第二电极14的表面。在该实施例中，例如可以通过在第二电极14的暴露铜面上进行无电镀，来形成金膜。 
接下来，将焊球19附着到第二电极14上(步骤6)，如图23F所示。把焊球19附着到第二电极14上，以便将根据本发明的半导体器件安装在另一块基板上。用于形成焊球19的材料和方法与上述第十八实施例中一样。图23F示出了焊球19被形成在第二电极14上的例子，但是该配置对此没有强加限制，并且密封树脂20可以覆盖包括半导体元件16和元件连接部分的表面的一部分。当结构是第一电极13被暴露的结构，则可以把焊球19形成在第一电极13上，并且可以根据需要在第一电极13和第二电极14上交替地形成焊球19。 
根据该实施例，可以高效地制造根据第四实施例的半导体器件和根据本发明第五实施例的半导体器件。该实施例的其它效果和上述第十八实施例的效果一样。 
接下来将描述本发明第二十实施例。该实施例涉及一种制造根据上述第六实施例的半导体器件的方法。图24A至24D示出了制造根据图10所示本发明第六实施例的半导体器件的一种方法的例子的横截面示意图，作为一序列步骤。在图24中，相同的附图标记用于和图1至图23中一样的组成元件，并省略对它们的详细描述。在各步骤之间适当地执行洗涤和加热处理。 
在该实施例中，从以下状态开始进行描述：在根据上述第十三至第十七实施例的配线板制造方法中使第二电极14和绝缘层11(或绝缘膜31)分离。图24A示出了图17G所示的上述第十三实施例的步骤7、图18H所示的上述第十四实施例的步骤8和图19H所示的上述 第十五实施例的步骤8的状态。然而，对此没有强加限制，并且有可能执行图18F所示的上述第十四实施例的步骤6、图20H所示的上述第十六实施例的步骤8或图21G所示的上述第十七实施例的步骤7的状态之后的步骤。 
首先，准备根据本发明的配线板(步骤1)，如图24A所示。当单独配线板的刚度不足且难以执行剩余步骤时，可以使用的方法是，在除去支持板30的步骤中转印支持膜或板。在该实施例中，例如支持板30可以是这样的：剥离层(未示出)和导电种子金属层(未示出)被顺序地布置在硅晶片上，该硅晶片具有0.725mm的厚度和8英寸(200mm)的直径，并具有热氧化层。由感光聚酰亚胺树脂来形成7μm厚的绝缘层11，并通过从支持板30上所形成的种子金属层(未示出)馈送能量、来按顺序从支持板30形成2μm厚的铜层及3μm厚的镍层，由此形成第二电极14。可以通过其中把溅射膜用作电源层的半加法，利用铜在第二电极14和绝缘层11上形成10μm厚的配线层12，并且可以通过顺序形成5μm厚的铜层、3μm厚的镍层及0.5μm厚的金层，来形成第一电极13，其中金是最顶层。在分离并除去支持板30后，通过湿法刻蚀来分离第二电极14和绝缘层11。 
接下来，把半导体元件24的电极(未示出)经由焊球23倒装式连接到第二电极14，如图24B所示。此后，把底部填充树脂25填充到半导体元件24和上面形成了焊球23的配线板之间的间隙中(步骤2)。用于形成焊球23的材料和方法与本发明第六实施例中一样。底部填充树脂25由环氧基材料组成，其用途是减小热膨胀系数差，以防止由于配线板和半导体元件24之间的热膨胀系数差而使焊球23破裂。只要焊球23的强度足以确保期望的可靠性，就不一定需要使用底部填充树脂25。当在没有安装半导体元件24的区域中配线板的刚度不足时，可以分开附着其中半导体元件24的区域敞开的框体。 
接下来，将焊球19附着到第一电极13上(步骤3)，如图24C所示。把焊球19附着到第二电极14上，以便将本发明的半导体器件安装在另一块基板上。用于形成焊球19的材料和方法与上述第十八实施例中一样。从而，可以制造根据图10所示本发明第六实施例的半导体 器件。图24C示出了焊球19被形成在第一电极13上的例子，但是该配置对此没有强加限制，并且可以在第二电极14上形成焊球19，或者可以随意地在第一电极13和第二电极14上都形成焊球19。 
当形成密封树脂29以覆盖半导体元件24时，如图24D所示，则在图24B的步骤和图24C的步骤之间添加形成密封树脂29的步骤。用于形成密封树脂29的材料和方法与上述第七实施例中一样。图24D示出了密封树脂29覆盖上面安装了半导体元件24的配线板整个表面的结构，但是不一定需要覆盖整个表面，并且结构可以是这样的：密封树脂29覆盖包括半导体元件24和元件连接部分的表面的一部分，且配线板一部分暴露。在形成密封树脂29后形成焊球19，如图24D所示。将焊球19进行附着，以便将本发明的半导体器件安装在另一块基板上，并且取决于附着方式，可以焊接金属引脚而非焊球19。图24D示出了焊球19被形成在第一电极13上的例子，但是该配置对此没有强加限制，并且密封树脂29可以覆盖包括半导体元件24和元件连接部分的表面的一部分。在其中第二电极14暴露的结构的情况下，可以在第二电极14上形成焊球19，或者可以随意地在第一电极13和第二电极14上都形成焊球19。从而，可以形成根据图11所示本发明第七实施例的半导体器件。 
在图24D中，半导体元件24是通过倒装式连接进行连接的，但是该配置对此没有强加限制，并且可以通过丝焊连接来制造根据图12所示本发明第八实施例的半导体器件。在这种情况下，把粘合剂27涂敷于上面没有布置电路的半导体元件26表面上，并且可以使用有机材料或银浆等。可以利用由主要包括金的材料所组成的焊线28，将半导体元件26的电极(未示出)和第二电极14电连接。将焊球19进行附着，以便将本发明的半导体器件安装在另一块基板上，并且取决于附着方式，可以焊接金属引脚而非焊球19。图24D示出了焊球19被形成在第一电极13上的例子，但是该配置对此没有强加限制，并且密封树脂29可以覆盖包括半导体元件24和元件连接部分的表面的一部分。在其中第二电极14暴露的结构的情况下，可以在第二电极14上形成焊球19，或者可以随意地在第一电极13和第二电极14上都形成 焊球19。可以用和上述一样的方式来形成根据图12所示本发明第八实施例的半导体器件。 
根据该实施例，有可能高效地制造根据本发明第六实施例的半导体器件、根据本发明第七实施例的半导体器件和根据本发明第八实施例的半导体器件。 
接下来描述本发明第二十一实施例。该实施例涉及一种制造根据上述第九实施例的半导体器件的方法。图25A至25F示出了制造根据图13所示本发明第九实施例的配线板的一种方法的例子的横截面示意图，作为一序列步骤。在图25中，相同的附图标记用于和图1至图24中一样的组成元件，并省略对它们的详细描述。在各步骤之间适当地执行洗涤和加热处理。 
在该实施例中，恰好在以下状态之前开始描述：在根据上述第十三至第十七实施例的配线板制造方法中除去了支持板30(步骤1)。图25A示出了图17E所示的上述第十三实施例的步骤5和图19F所示的上述第十五实施例的步骤6的状态。然而，对此没有强加限制，并且有可能执行图18F所示的上述第十四实施例的步骤6、图20F所示的上述第十六实施例的步骤6或图21E所示的上述第十七实施例的步骤5的状态之后的步骤。在该实施例中，例如支持板30可以是这样的：剥离层(未示出)和导电种子金属层(未示出)被顺序地布置在硅晶片上，该硅晶片具有0.725mm的厚度和8英寸(200mm)的直径，并具有热氧化层。由感光聚酰亚胺树脂来形成7μm厚的绝缘层11，并通过从支持板30上所形成的种子金属层(未示出)馈送能量、来按顺序从支持板30形成2μm厚的铜层及5μm厚的镍层，由此形成和绝缘层11一样厚的第二电极14。可以通过其中把溅射膜用作电源层的半加法，利用铜在第二电极14和绝缘层11上形成10μm厚的配线层12，并且可以通过顺序形成5μm厚的铜层、3μm厚的镍层及0.5μm厚的金层，来形成第一电极13，其中金是最顶层。 
接下来，把半导体元件16的电极(未示出)经由焊球18倒装式连接到第一电极13，如图25B所示。此后，把底部填充树脂17填充到半导体元件16和上面形成了焊球18的配线板之间的间隙中(步骤 2)。用于形成焊球18的材料和方法与上述第三实施例中一样。底部填充树脂17由环氧基材料组成，其用途是减小热膨胀系数差，以防止由于配线板和半导体元件16之间的热膨胀系数差而使焊球18破裂。只要焊球18的强度足以确保期望的可靠性，就不一定需要使用底部填充树脂17。当在没有安装半导体元件16的区域中配线板的刚度不足时，可以分开附着其中半导体元件16的区域敞开的框体。 
接下来，除去支持板30(步骤3)，如图25C所示。除去支持板30的方法和根据上述第十三实施例的配线板制造方法的步骤6一样。在该实施例中，例如使用具有低粘着度且被形成在硅和种子金属层(未示出)之间的剥离层(未示出)，并且在剥离剥离层之后，可以通过刻蚀来除去种子金属层(未示出)。 
接下来，可靠地分离第二电极14和绝缘层11(步骤4)，如图25D所示。可以利用和根据上述第十七实施例的配线板制造方法的步骤7中一样的方法，来执行第二电极14和绝缘层11(或绝缘膜31)的分离。在这种情况下，只要当在无刻蚀的情况下焊料回流的时候在绝缘层11(或绝缘膜31)和第二电极14之间形成了为使焊料在回流期间流动所需的间隙，就不一定需要刻蚀。在刻蚀完成后，可以通过电解电镀、无电镀、汽相沉积、印刷、喷墨沉积、浸渍或其它方法来处理第二电极14的表面，以便由从包括金、银、铜、锡和焊料的组中所选择的至少一种金属或合金来形成第二电极14的表面。在该实施例中，例如可以通过在第二电极14的暴露铜面上进行无电镀，来形成金膜。 
接下来，把半导体元件24的电极(未示出)经由焊球23倒装式连接到第二电极14，如图25E所示。此后，把底部填充树脂25填充到半导体元件24和上面形成了焊球23的配线板之间的间隙中(步骤5)。用于形成焊球23的材料和方法与本发明第六实施例中一样。底部填充树脂25由环氧基材料组成，其用途是减小热膨胀系数差，以防止由于配线板和半导体元件24之间的热膨胀系数差而使焊球23破裂。只要焊球23的强度足以确保期望的可靠性，就不一定需要使用底部填充树脂25。 
在图25E中，半导体元件24是通过倒装式连接进行连接的，但 是该配置对此没有强加限制，并且可以通过形成丝焊连接、涂敷密封树脂29以覆盖半导体元件24、并执行随后步骤，来制造根据图14所示本发明第十实施例的半导体器件。在这种情况下，把粘合剂27涂敷于上面没有形成电路的半导体元件26表面上，并且可以使用有机材料或银浆等。可以利用由主要包括金的材料所组成的焊线28，将半导体元件26的电极(未示出)和第二电极14电连接。 
接下来，将焊球19附着到第二电极14上(步骤6)，如图25F所示。把焊球19附着到第二电极14上，以便将本发明的半导体器件安装在另一块基板上。焊球19是由焊料组成的球，并通过在第二电极14上进行球转印或印刷而形成。取决于附着方式，可以焊接金属引脚而不把焊球19附着于第二电极14上。图25F示出了焊球19被形成在第二电极14上的例子，但是该配置对此没有强加限制，并且可以在第一电极13上形成焊球19，或者可以随意地在第一电极13和第二电极14上都形成焊球19。 
根据该实施例，可以高效地制造根据本发明第九实施例的半导体器件和根据本发明第十实施例的半导体器件。 
接下来描述本发明第二十二实施例。该实施例涉及一种制造根据上述第十一实施例的半导体器件的方法。图26A至26G示出了制造根据图15所示本发明第十一实施例的配线板的一种方法的例子的横截面示意图，作为一序列步骤。在图26中，相同的附图标记用于和图1至图25中一样的组成元件，并省略对它们的详细描述。在各步骤之间适当地执行洗涤和加热处理。 
在该实施例中，在根据上述第十三至第十七实施例的配线板制造方法中除去支持板30的步骤(步骤1)的紧前面状态下，开始描述。图26A示出了图17E所示的上述第十三实施例的步骤5和图19F所示的上述第十五实施例的步骤6的状态。然而，对此没有强加限制，并且有可能执行图18F所示的上述第十四实施例的步骤6、图20F所示的上述第十六实施例的步骤6或图21E所示的上述第十七实施例的步骤5的状态之后的步骤。在该实施例中，例如支持板30可以是这样的：剥离层(未示出)和导电种子金属层(未示出)被顺序地布置在硅晶 片上，该硅晶片具有0.725mm的厚度和8英寸(200mm)的直径，并具有热氧化层。由感光聚酰亚胺树脂来形成7μm厚的绝缘层11，并通过从支持板30上所形成的种子金属层(未示出)馈送能量、来按顺序从支持板30形成2μm厚的铜层及5μm厚的镍层，由此形成和绝缘层11一样厚的第二电极14。可以通过其中把溅射膜用作电源层的半加法，利用铜在第二电极14和绝缘层11上形成10μm厚的配线层12，并且可以通过顺序形成5μm厚的铜层、3μm厚的镍层及0.5μm厚的金层，来形成第一电极13，其中金是最顶层。 
接下来，把半导体元件16的电极(未示出)经由焊球18倒装式连接到第一电极13，如图26B所示。此后，把底部填充树脂17填充到半导体元件16和上面形成了焊球18的配线板之间的间隙中(步骤2)。用于形成焊球18的材料和方法与上述第三实施例中一样。底部填充树脂17由环氧基材料组成，其用途是减小热膨胀系数差，以防止由于配线板和半导体元件16之间的热膨胀系数差而使焊球18破裂。只要焊球18的强度足以确保期望的可靠性，就不一定需要使用底部填充树脂17。在图26B中，半导体元件16是通过倒装式连接进行连接的，但是该配置对此没有强加限制，并且可以通过形成丝焊连接、并执行随后步骤，来制造根据图16所示本发明第十二实施例的半导体器件。在这种情况下，把粘合剂22涂敷于上面没有形成电路的半导体元件16表面上，并且可以使用有机材料或银浆等。可以利用由主要包括金的材料所组成的焊线21，将半导体元件16的电极(未示出)和第一电极13电连接。当在没有安装半导体元件16的区域中、配线板的刚度不足时，可以分开附着其中半导体元件16的区域敞开的框体。 
形成密封树脂20以覆盖半导体元件16(步骤3)，如图26C所示。密封树脂20可以包括通过向环氧基材料添加硅填料所获得的材料，并且可以利用印刷方法、其中使用金属模的压塑或转印模塑法，来涂敷密封树脂20，以便覆盖所安装的半导体元件16和元件的连接部分。图26C示出了密封树脂20覆盖上面安装了半导体元件16的配线板整个表面的结构，但是不一定需要覆盖整个表面，并且结构可以是这样的：密封树脂20覆盖包括半导体元件16和元件连接部分的表面的一 部分，且配线板一部分暴露。可以保护半导体器件中的半导体元件16，因为半导体元件16被密封树脂20所覆盖。而且，通过布置密封树脂20可以提高整个半导体器件的刚度，并且也可以提高整个封装的可靠性。 
接下来，除去支持板30(步骤4)，如图26D所示。除去支持板30的方法和根据上述第十三实施例的配线板制造方法的步骤6一样。在该实施例中，例如使用具有低粘着度且被形成在硅和种子金属层(未示出)之间的剥离层(未示出)，并且在剥离剥离层之后，可以通过刻蚀来除去种子金属层(未示出)。 
接下来，可靠地分离第二电极14和绝缘层11(步骤5)，如图26E所示。可以利用和根据上述第十七实施例的配线板制造方法的步骤7中一样的方法，来执行第二电极14和绝缘层11(或绝缘膜31)的分离。在这种情况下，只要当在无刻蚀的情况下焊料回流的时候、在绝缘层11(或绝缘膜31)和第二电极14之间形成了为使焊料在回流期间流动所需的间隙，就不一定需要刻蚀。在刻蚀完成后，可以通过电解电镀、无电镀、汽相沉积、印刷、喷墨沉积、浸渍或其它方法来处理第二电极14的表面，以便由从包括金、银、铜、锡和焊料的组中所选择的至少一种金属或合金来形成第二电极14的表面。在该实施例中，例如可以通过在第二电极14的暴露铜面上进行无电镀，来形成金膜。 
接下来，把半导体元件24的电极(未示出)经由焊球23倒装式连接到第二电极14，如图26F所示。此后，把底部填充树脂25填充到半导体元件24和上面形成了焊球23的配线板之间的间隙中(步骤6)。用于形成焊球23的材料和方法与本发明第六实施例中一样。底部填充树脂25由环氧基材料组成，其用途是减小热膨胀系数差，以防止由于配线板和半导体元件24之间的热膨胀系数差而使焊球23破裂。只要焊球23的强度足以确保期望的可靠性，就不一定需要使用底部填充树脂25。当在没有安装半导体元件24的区域中配线板的刚度不足时，可以分开附着其中半导体元件24的区域敞开的框体。 
在图26F中，半导体元件24是通过倒装式连接进行连接的，但 是该配置对此没有强加限制，并且可以通过丝焊法来实施连接。在这种情况下，把粘合剂27涂敷于上面没有布置电路的半导体元件26表面上，并且可以使用有机材料或银浆等。可以利用由主要包括金的材料所组成的焊线28，将半导体元件26的电极(未示出)和第二电极14电连接。把半导体元件26安装在配线板上，然后利用密封树脂29进行覆盖。 
接下来，将焊球19附着到第二电极14上(步骤7)，如图26G所示。把焊球19附着到第二电极14上，以便将本发明的半导体器件安装在另一块基板上。焊球19是由焊料组成的球，并通过在第二电极14上进行球转印或印刷而形成。取决于附着方式，可以焊接金属引脚而不把焊球19附着于第二电极14上。图26G示出了焊球19被形成在第二电极14上的例子，但是该配置对此没有强加限制，并且可以在包括半导体元件16和元件连接部分的部分上形成密封树脂20。在其中第一电极13暴露的结构的情况下，可以在第一电极13上形成焊球19，或者可以随意在第一电极13和第二电极14上都形成焊球19。 
根据该实施例，可以高效地制造根据本发明第十一实施例的半导体器件和根据本发明第十二实施例的半导体器件。 

Claims (11)

1.一种配线板，包括：
上面布置了第一电极的第一表面和上面布置了第二电极的第二表面；以及
至少单层绝缘层和至少单层配线层；其中，
布置在所述第二表面上的第二电极嵌入所述绝缘层中；
所述第二电极的暴露于所述第二表面的表面的相反侧表面直接连接到所述配线层；以及
所述第二电极的侧面的全部不与所述绝缘层接触；以及
所述第一电极的侧面的至少一部分不与所述绝缘层接触。
2.根据权利要求1所述的配线板，其中，所述第二电极的暴露于所述第二表面的表面处在与所述第二表面相同的平面内。
3.根据权利要求1所述的配线板，其中，所述第二电极的暴露于所述第二表面的表面相对于所述第二表面而下凹。
4.根据权利要求1所述的配线板，其中，所述第二电极的暴露于所述第二表面的表面从所述第二表面伸出。
5.根据权利要求1所述的配线板，其中所述第一电极和所述第二电极直接连接。
6.一种半导体器件，包括：
根据权利要求1至5任一权利要求所述的配线板；以及
连接到配线板中所述第一电极和/或所述第二电极的一个或多个半导体元件。
7.根据权利要求6所述的半导体器件，其中，
所述第一电极和所述第二电极直接连接，一个或多个半导体元件连接到所述第一电极；以及
一个或多个半导体元件连接到所述第二电极。
8.根据权利要求6所述的半导体器件，其中，利用包括低熔点金属或导电树脂的材料，来把所述半导体元件倒装连接到所述第一电极和/或所述第二电极。
9.根据权利要求6所述的半导体器件，其中，利用主要金属为金的线，通过丝焊法把所述半导体元件连接到所述第一电极和/或所述第二电极。
10.根据权利要求6所述的半导体器件，其中，利用从包括低熔点金属、有机树脂和含金属树脂的组中所选择的至少一种材料，来把所述半导体元件连接到根据权利要求1至5任一权利要求所述的配线板。
11.根据权利要求6所述的半导体器件，其中，在所述第一电极和/或所述第二电极上提供包括焊料的金属球。
CN2006101321645A 2005-10-12 2006-10-12 配线板、半导体器件及制造配线板和半导体器件的方法 Expired - Fee Related CN1949500B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005297811 2005-10-12
JP2005-297811 2005-10-12
JP2005297811A JP4819471B2 (ja) 2005-10-12 2005-10-12 配線基板及び配線基板を用いた半導体装置並びにその製造方法

Related Child Applications (2)

Application Number Title Priority Date Filing Date
CN2009101274239A Division CN101533824B (zh) 2005-10-12 2006-10-12 配线板、半导体器件及制造配线板和半导体器件的方法
CN200910127422A Division CN101533823A (zh) 2005-10-12 2006-10-12 配线板、半导体器件及制造配线板和半导体器件的方法

Publications (2)

Publication Number Publication Date
CN1949500A CN1949500A (zh) 2007-04-18
CN1949500B true CN1949500B (zh) 2012-02-08

Family

ID=37910415

Family Applications (3)

Application Number Title Priority Date Filing Date
CN2006101321645A Expired - Fee Related CN1949500B (zh) 2005-10-12 2006-10-12 配线板、半导体器件及制造配线板和半导体器件的方法
CN200910127422A Pending CN101533823A (zh) 2005-10-12 2006-10-12 配线板、半导体器件及制造配线板和半导体器件的方法
CN2009101274239A Expired - Fee Related CN101533824B (zh) 2005-10-12 2006-10-12 配线板、半导体器件及制造配线板和半导体器件的方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
CN200910127422A Pending CN101533823A (zh) 2005-10-12 2006-10-12 配线板、半导体器件及制造配线板和半导体器件的方法
CN2009101274239A Expired - Fee Related CN101533824B (zh) 2005-10-12 2006-10-12 配线板、半导体器件及制造配线板和半导体器件的方法

Country Status (3)

Country Link
US (2) US7791186B2 (zh)
JP (1) JP4819471B2 (zh)
CN (3) CN1949500B (zh)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI337059B (en) * 2007-06-22 2011-02-01 Princo Corp Multi-layer substrate and manufacture method thereof
JP2009071095A (ja) 2007-09-14 2009-04-02 Spansion Llc 半導体装置の製造方法
JP5068133B2 (ja) * 2007-10-17 2012-11-07 新光電気工業株式会社 半導体チップ積層構造体及び半導体装置
EP2187439A1 (en) * 2007-12-28 2010-05-19 Ibiden Co., Ltd. Interposer and interposer manufacturing method
JP5362569B2 (ja) 2007-12-28 2013-12-11 イビデン株式会社 インターポーザー及びインターポーザーの製造方法
DE102008016487A1 (de) * 2008-03-31 2009-10-01 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauteil und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils
TWI365517B (en) * 2008-05-23 2012-06-01 Unimicron Technology Corp Circuit structure and manufactring method thereof
JP2009302427A (ja) * 2008-06-17 2009-12-24 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
WO2010010910A1 (ja) * 2008-07-23 2010-01-28 日本電気株式会社 コアレス配線基板、半導体装置及びそれらの製造方法
JP5107187B2 (ja) * 2008-09-05 2012-12-26 新光電気工業株式会社 電子部品パッケージの製造方法
JP5101451B2 (ja) * 2008-10-03 2012-12-19 新光電気工業株式会社 配線基板及びその製造方法
JP2010238693A (ja) * 2009-03-30 2010-10-21 Toppan Printing Co Ltd 半導体素子用基板の製造方法および半導体装置
JP5240293B2 (ja) * 2009-04-02 2013-07-17 株式会社村田製作所 回路基板
CN102474978B (zh) * 2009-07-13 2015-08-19 株式会社村田制作所 信号线路及其制造方法
KR20110037332A (ko) * 2009-10-06 2011-04-13 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US8891246B2 (en) * 2010-03-17 2014-11-18 Intel Corporation System-in-package using embedded-die coreless substrates, and processes of forming same
US8716873B2 (en) 2010-07-01 2014-05-06 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
TWI445100B (zh) * 2011-05-20 2014-07-11 Subtron Technology Co Ltd 封裝結構及其製作方法
TWI473551B (zh) 2011-07-08 2015-02-11 Unimicron Technology Corp 封裝基板及其製法
JP5795225B2 (ja) 2011-09-27 2015-10-14 新光電気工業株式会社 配線基板の製造方法
TWI503935B (zh) 2011-10-17 2015-10-11 矽品精密工業股份有限公司 半導體封裝件及其製法
JP5225451B2 (ja) * 2011-11-04 2013-07-03 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
US8642384B2 (en) 2012-03-09 2014-02-04 Stats Chippac, Ltd. Semiconductor device and method of forming non-linear interconnect layer with extended length for joint reliability
US8866286B2 (en) * 2012-12-13 2014-10-21 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Single layer coreless substrate
US9087777B2 (en) 2013-03-14 2015-07-21 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
US9165878B2 (en) * 2013-03-14 2015-10-20 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
JP6356450B2 (ja) * 2014-03-20 2018-07-11 株式会社東芝 半導体装置および電子回路装置
CN105282988A (zh) * 2014-07-21 2016-01-27 友威科技股份有限公司 印刷电路板的平坦化方法
US9525147B2 (en) * 2014-09-25 2016-12-20 International Business Machines Corporation Fringing field assisted dielectrophoresis assembly of carbon nanotubes
JP6418968B2 (ja) * 2015-01-29 2018-11-07 京セラ株式会社 電子部品実装用パッケージ、電子装置および電子モジュール
TWI592956B (zh) * 2015-06-25 2017-07-21 Wafer Mems Co Ltd Core inductor production methods
US10636722B2 (en) * 2017-09-26 2020-04-28 Western Digital Technologies, Inc. System and method to enhance solder joint reliability
IT201900022632A1 (it) 2019-12-02 2021-06-02 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente
US11705378B2 (en) * 2020-07-20 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
WO2022168478A1 (ja) * 2021-02-05 2022-08-11 株式会社村田製作所 モジュール

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259639A (ja) * 1992-03-13 1993-10-08 Toshiba Corp プリント配線板の製造方法
JPH08288424A (ja) * 1995-04-18 1996-11-01 Nec Corp 半導体装置
US5973931A (en) * 1996-03-29 1999-10-26 Sony Corporation Printed wiring board and electronic device using same
JP4121582B2 (ja) * 1997-03-12 2008-07-23 大日本印刷株式会社 半導体装置用回路部材とそれを用いた半導体装置、及びそれらの製造方法
JPH1074856A (ja) * 1996-08-29 1998-03-17 Kyocera Corp 半導体素子収納用パッケージ
US5721451A (en) * 1996-12-02 1998-02-24 Motorola, Inc. Integrated circuit assembly adhesive and method thereof
JP3210881B2 (ja) * 1997-06-05 2001-09-25 ソニーケミカル株式会社 Ｂｇａパッケージ基板
JPH11297873A (ja) * 1998-04-13 1999-10-29 Seiko Epson Corp 半導体装置およびその製造方法
JP2000031321A (ja) * 1998-07-09 2000-01-28 Seiko Epson Corp 半導体装置の構造と製造方法
JP3635219B2 (ja) * 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
WO2001026147A1 (fr) * 1999-10-04 2001-04-12 Seiko Epson Corporation Dispositif a semi-conducteur, son procede de fabrication, carte de circuit imprime et dispositif electronique
US6543128B2 (en) * 1999-12-03 2003-04-08 Siliconware Precision Industries Co., Ltd. Ball grid array package and its fabricating process
JP2001196643A (ja) 2000-01-11 2001-07-19 Toppan Printing Co Ltd 光・電気素子搭載用チップキャリア及びその実装方法並びに光・電気配線基板及びその製造方法並びに実装基板
JP2001230513A (ja) * 2000-02-15 2001-08-24 Denso Corp プリント基板及びその製造方法
TW434856B (en) * 2000-05-15 2001-05-16 Siliconware Precision Industries Co Ltd Manufacturing method for high coplanarity solder ball array of ball grid array integrated circuit package
AU2001290294A1 (en) * 2000-09-27 2002-04-08 Hitachi Chemical Co. Ltd. Semiconductor mounting board, its manufacturing method, semiconductor package comprising this board, and its manufacturing method
US6753612B2 (en) * 2001-04-05 2004-06-22 International Business Machines Corporation Economical high density chip carrier
JP3666591B2 (ja) * 2002-02-01 2005-06-29 株式会社トッパンＮｅｃサーキットソリューションズ 半導体チップ搭載用基板の製造方法
JP3856130B2 (ja) * 2002-10-11 2006-12-13 セイコーエプソン株式会社 半導体装置
JP2004200668A (ja) * 2002-12-03 2004-07-15 Sanyo Electric Co Ltd 半導体装置およびその製造方法ならびに薄板状配線部材
TWI245381B (en) * 2003-08-14 2005-12-11 Via Tech Inc Electrical package and process thereof
JP3863161B2 (ja) 2004-01-20 2006-12-27 松下電器産業株式会社 半導体装置
JP4063240B2 (ja) * 2004-04-21 2008-03-19 日本電気株式会社 半導体装置搭載基板とその製造方法、並びに半導体パッケージ
JP2006128515A (ja) * 2004-10-29 2006-05-18 Sanyo Electric Co Ltd 回路装置
JP2006210796A (ja) * 2005-01-31 2006-08-10 Sanyo Electric Co Ltd 回路装置およびその製造方法

Also Published As

Publication number Publication date
CN101533824A (zh) 2009-09-16
CN101533823A (zh) 2009-09-16
US20070080439A1 (en) 2007-04-12
US20100127405A1 (en) 2010-05-27
CN101533824B (zh) 2012-11-21
JP2007109802A (ja) 2007-04-26
JP4819471B2 (ja) 2011-11-24
CN1949500A (zh) 2007-04-18
US7791186B2 (en) 2010-09-07
US7880295B2 (en) 2011-02-01

Similar Documents

Publication Publication Date Title
CN1949500B (zh) 配线板、半导体器件及制造配线板和半导体器件的方法
CN1949952B (zh) 多层配线板、使用多层配线板的半导体器件及其制造方法
JP5258045B2 (ja) 配線基板、配線基板を用いた半導体装置、及びそれらの製造方法
JP5392847B2 (ja) 配線基板、半導体装置及びそれらの製造方法
CN101536181B (zh) 半导体装置及其制造方法
JP4961848B2 (ja) 金属ポストを有する配線基板、半導体装置及び半導体装置モジュールの製造方法
US20090001604A1 (en) Semiconductor Package and Method for Producing Same
CN101257775A (zh) 制造布线基板的方法和制造电子元件装置的方法
CN102132639A (zh) 电子部件内置线路板及其制造方法
CN104185366A (zh) 布线板及布线板的制造方法
JP4603383B2 (ja) 配線基板及び半導体装置並びにそれらの製造方法
JP5589735B2 (ja) 電子部品内蔵基板及びその製造方法
TWI399839B (zh) 內置於半導體封裝構造之中介連接器
JP5193332B2 (ja) 配線基板及び配線基板を用いた半導体装置並びにその製造方法
CN117412471A (zh) 布线基板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Open date: 20070418

CI01 Publication of corrected invention patent application

Correction item: Rejection of patent application

Correct: Dismiss

False: Reject

Number: 32

Volume: 26

ERR Gazette correction

Free format text: CORRECT: PATENT APPLICATION REFUSAL AFTER ANNOUNCEMENT; FROM: REJECTION TO: REVOCATION REFUSAL

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Free format text: FORMER OWNER: RENESAS ELECTRONICS CORPORATION

Effective date: 20130712

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER OWNER: NEC CORP.

Effective date: 20130712

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130712

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan

Patentee before: NEC Corp.

Patentee before: Renesas Electronics Corporation

CP02 Change in the address of a patent holder

Address after: Tokyo, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: Renesas Electronics Corporation

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120208

Termination date: 20201012

CF01 Termination of patent right due to non-payment of annual fee