CN1926673A - 具有高击穿电压的半导体装置及其制造方法 - Google Patents
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Abstract
本发明公开了一种具有高击穿电压的半导体装置及其制造方法。根据本发明，可预先防止由于将高浓度杂质层和栅电极图案分离而引起的装置尺寸增大，因为其将栅电极图案嵌入半导体衬底的底部并将源极/漏极扩散层的低浓度杂质层和高浓度杂质层依次堆叠在栅电极图案的两侧，从而使高浓度杂质层可容易地为其自身保留必要的电压降区域，而不必与栅电极图案隔开。
Description
技术领域
本发明涉及一种具有高击穿电压的半导体装置。在本发明中，栅电极图案嵌入半导体衬底的底部，并且源极/漏极扩散层的低浓度杂质层和高浓度杂质层依次堆叠在栅电极图案的两侧。因此，高浓度杂质层可容易地为自身保留必要的电压降区域，而不必与栅电极图案隔开。因此，更明确地说，本发明涉及一种具有高击穿电压的半导体装置，其能够预先防止由于将高浓度杂质层与栅电极图案分开而引起的装置尺寸增大。另外，本发明还涉及一种制造此类具有高击穿电压的半导体装置的方法。
背景技术
近年来，随着液晶显示器和等离子显示面板等各种电子设备的发展和普及，对具有高击穿电压的半导体装置的需求也在迅速增加，这种半导体装置可以连接到此类电子设备配置的各种***装置并能操作这些***装置。
如图1所示，在根据现有技术的具有高击穿电压的半导体装置中，通过装置分离膜2将半导体衬底1分成装置分离区域和作用区域。半导体衬底1的作用区域具有栅电极图案10、栅极绝缘层图案9和源极/漏极扩散层8、5等。源极/漏极扩散层8、5包括高浓度杂质层7、4和低浓度杂质层6、3等，这些层相互组合。
对于根据现有技术的具有高击穿电压的半导体装置，如图1所示，源极/漏极扩散层8、5的高浓度杂质层7、4与栅电极图案10的两侧隔开一定的间隔(L)，以便保留超出一定程度的电压降区域。
当然，如果源极/漏极扩散层8、5的高浓度杂质层7、4未与栅电极图案10隔开一定距离，则不能保留正常的电压降区域。因此，会出现严重的问题，例如，低浓度杂质层的外部线路在达到工作电压之前，会由于从外部施加的高电压而断开。
在这种结构下，装置的电压降方向是从高浓度杂质层7、4到低浓度杂质层6、3。也就是说，其沿着半导体衬底1的表面在水平方向上发生，类似于通道的方向。这是因为，当低浓度杂质层的深度得到一定保证时，被施加最高磁场的弯曲部分首先破裂。
如果源极/漏极扩散层8、5的高浓度杂质层7、4如上所述与栅电极图案10的两侧隔开一定的间隔(L)，则可以获得一个优点，即保留超出一定程度的电压降区域。但是，制造商可能会碰到严重的问题，即具有高击穿电压的半导体装置的最终成品尺寸会与高浓度杂质层7、4的间隔距离成比例地大幅增加，因此装置的制造成本会大幅增加。
发明内容
因此，为了解决现有技术中的上述问题而提出了本发明。本发明的一个目的是预先防止由于将高浓度杂质层和栅电极图案分离而引起的具有高击穿电压的半导体装置的尺寸增大。其可以这样实现，即将栅电极图案嵌入半导体衬底的底部，并在栅电极图案的两侧依次堆叠源极/漏极扩散层的低浓度杂质层和高浓度杂质层，从而使高浓度杂质层可容易地为其自身保留必要的电压降区域，而不必与栅电极图案隔开。
本发明的另一个目的是改进栅电极图案和源极/漏极扩散层的形式，从而最大程度地减小装置的尺寸，因而大幅降低最终获得的装置的制造成本。
为了达到该目的，提供了一种具有高击穿电压的半导体装置。该具有高击穿电压的半导体装置包括：嵌入半导体衬底的作用区域的栅电极图案，该区域由具有反转防止层的装置分离膜限定；包围栅电极图案的栅极绝缘层图案；高浓度杂质层，其位于栅电极图案的两侧以接触栅极绝缘层图案并通过离子植入形成于半导体衬底的作用区域的上层；以及低浓度杂质层，其位于栅电极图案的两侧以接触栅极绝缘层图案并通过离子植入形成于高浓度杂质层的下方。
根据本发明的另一方面，提供了一种制造具有高击穿电压的半导体装置的方法。该方法包括下列步骤：在半导体衬底的作用区域中形成沟槽；在沟槽的表面上形成栅极绝缘层图案；在沟槽中形成栅电极图案以接触栅极绝缘层图案；通过离子植入在半导体衬底的作用区域中形成低浓度杂质层，以接触栅极绝缘层图案并使其位于栅电极图案的两侧；以及通过离子植入在低浓度杂质层上形成高浓度杂质层，以接触栅极绝缘层图案并使其位于栅电极图案的两侧。
附图说明
通过以下结合附图所作的详细说明，本发明的上述及其他目的、特点和优点将更加清楚。所附图形包括：
图1是显示根据现有技术的具有高击穿电压的半导体装置的示范性视图；
图2是显示根据本发明的具有高击穿电压的半导体装置的示范性视图；
图3至9是依次显示根据本发明的具有高击穿电压的半导体装置的制造方法的视图。
具体实施方式
下面将参照附图说明本发明的优选实施例。在本发明的以下说明中，将省略对本发明包含的已知功能和结构的详细说明，以便突出本发明的主题。
如图2所示，根据本发明的具有高击穿电压的半导体装置包括：嵌入半导体衬底11的作用区域中的栅电极图案20，该区域通过装置分离膜12限定；包围栅电极图案20的边缘的栅极绝缘层图案19；以及高浓度杂质层17、14和低浓度杂质层16、13，其位于栅电极图案20的两侧，以接触栅极绝缘层图案19并构成源极/漏极扩散层18、15。可以在装置分离膜12的底部进一步形成反转防止层12a，其用于改进装置分离膜12的装置分离功能。
操作栅电极图案20时，栅极绝缘层图案19形成从源极扩散层18到漏极扩散层15的水平通道。优选地，在栅极绝缘层图案19的底部进一步形成临界电压控制层21，其用于控制由栅极绝缘层图案19形成的通道的临界电压。
优选地，将栅电极图案20嵌入比装置分离膜12更浅的深度，并且保持大体比装置分离膜12更宽的宽度。
如图2所示，高浓度杂质层17、14具有通过离子植入形成于半导体衬底11的作用区域的上层上的结构。低浓度杂质层16、13具有通过离子植入形成于高浓度杂质层17、14下方的结构。换句话说，根据本发明，高浓度杂质层17、14和低浓度杂质层16、13形成依次堆叠的结构。
当然，高浓度杂质层17、14和低浓度杂质层16、13可以形成堆叠结构而不出现特殊问题的原因在于，与现有技术相反，将栅电极图案20嵌入了半导体衬底11的底部。
根据现有技术，源极/漏极扩散层的高浓度杂质层与栅电极图案的两侧隔开一定的间隔(L)，以便保留超出一定程度的电压降区域。在这种结构下，装置的电压降方向是从高浓度杂质层到低浓度杂质层。换句话说，其沿着半导体衬底的表面在水平方向发生，类似于通道方向。因而，最终获得的装置的尺寸不可避免地与高浓度杂质层的间隔距离成比例地大幅增加。
但是，根据本发明，由于高浓度杂质层17、14和低浓度杂质层16、13形成依次堆叠的结构，一个在上面，一个在下面，因此装置的电压降发生在从高浓度杂质层17、14到低浓度杂质层16、13的方向上。换句话说，与通道方向不同，其发生在朝半导体装置11的底部的垂直方向上。因此，高浓度杂质层17、14可容易地为其自身保留必要的电压降区域，而不必与栅电极图案20隔开。
当然，根据本发明，有效地消除了将高浓度杂质层17、14和栅电极图案20隔开的需要，因此最终获得的装置的尺寸大幅减小，从而自然就解决了由于装置尺寸增大而引起的制造成本上升的问题。
装置分离膜12的反转防止层12a与高浓度杂质层17、14之间的位置关系可作为实施本发明的一个非常重要的因素。如果装置分离膜12的反转防止层12a和高浓度杂质层17、14相互接触，则高浓度杂质层17、14可以承受的高击穿电压的范围可能会显著缩小。
根据本发明，考虑到上述问题，将装置分离膜12的反转防止层12a与高浓度杂质层17、14完全分离，以使其相互不电性接触。因而，可预先防止高击穿电压的范围缩小。
另外，栅电极图案20的嵌入深度和低浓度杂质层16、13的结深度之间的关系也可以作为实施本发明的一个非常重要的因素。如果低浓度杂质层16、13的结深度比栅电极图案20的嵌入深度浅，则栅极绝缘层图案19和低浓度杂质层16、13不能顺利接触，因此可能不能正常形成通道。
根据本发明，考虑到上述问题，使低浓度杂质层16、13的结深度(例如，在下述驱入制程之后的结深度)等于或深于嵌入的栅电极图案20的深度，以预先确保通道顺利形成。
下面将具体说明一种用于制造具有上述结构的高击穿电压半导体装置的方法。
如图3所示，根据本发明，通过高温热氧化制程，在半导体衬底11(例如单晶硅)的前表面上生长垫氧化层101，例如厚200～500。
接着，通过低压化学气相沉积制程在垫氧化层101上形成氮化硅层102，例如厚1000～2000。
然后，在氮化硅层102上形成光致抗蚀剂图案(未示出)，以使光致抗蚀剂膜的开口位于半导体衬底11的装置分离区域中。接着，将垫氧化层101和氮化硅层102图案化，以通过具有各向异性的干式蚀刻制程(例如，反应性离子蚀刻制程)并使用光致抗蚀剂图案作为蚀刻掩模，将半导体衬底11的装置分离区域曝光。
随后，通过反应性离子蚀刻制程，使用光致抗蚀剂图案作为蚀刻掩模层，对半导体衬底11的已经曝光的装置分离区域进行各向异性蚀刻，深度大约为10000，以便在半导体衬底11的装置分离区域中形成装置分离沟槽(T1)。
通过上述制程形成装置分离沟槽(T1)时，通过离子植入制程在装置分离沟槽(T1)的底部进一步选择性地形成反转防止层12a。然后，通过热氧化制程，在例如900℃～1100℃的温度下，在装置分离沟槽(T1)的表面上形成氧化层(未示出)，例如厚度为400～600。
随后，根据条件，选择性地执行O3四正硅酸盐玻璃(TEOS)制程、大气压化学气相沉积制程、等离子体化学气相沉积制程和高密度等离子体化学气相沉积(HDP CVD)制程，从而在装置分离沟槽(T1)中形成装置分离膜12，例如，其具有氧化层材料。
参照图4，当通过上述制程形成装置分离膜12时，在氮化硅层102上形成光致抗蚀剂图案103，以使光致抗蚀剂膜的开口位于半导体衬底11的作用区域中。然后，将垫氧化层101和氮化硅层102图案化，以便通过具有各向异性的干式蚀刻制程(例如，反应性离子蚀刻制程)，使用光致抗蚀剂图案103作为蚀刻掩模，将半导体衬底11的作用区域曝光。
随后，如图5所示，通过反应性离子蚀刻制程，使用光致抗蚀剂图案103作为蚀刻掩模层，对半导体衬底11的已曝光的作用区域进行各向异性蚀刻，深度大约为3000～9800，以便在半导体衬底11的作用区域中形成栅电极的沟槽(T2)。
然后，对栅电极的沟槽(T2)的底部表面执行离子植入制程，以便在栅电极的沟槽(T2)的底部形成临界电压控制层21。然后，除去光致抗蚀剂图案103。
随后，如图6所示，通过热氧化制程，在例如850℃～1100℃的温度下，在栅电极的沟槽(T2)的表面上生长和形成栅极绝缘层图案19，其厚度优选为180～2500。
然后，如图7所示，选择性地执行沉积制程，以便在栅电极的沟槽(T2)中形成栅电极图案20，其包括以高浓度掺杂的多晶硅等并接触栅极绝缘层图案19。
随后，使用磷酸、氢氟酸溶液等执行湿式蚀刻制程，以便从半导体衬底11的表面除去氮化硅层102和垫氧化层101。
当通过上述制程形成以沟槽的形式嵌入半导体衬底11的作用区域中的栅极绝缘层图案19时，如图8所示，在半导体衬底11上形成光致抗蚀剂图案104，以使光致抗蚀剂膜的开口位于半导体衬底11的作用区域中。然后，使用光致抗蚀剂图案104作为掩模执行离子植入制程，以便形成与栅极绝缘层图案19接触并位于栅电极图案20两侧的低浓度杂质层16、13。然后，除去光致抗蚀剂图案104。
随后，在预定的高温下执行驱入制程，优选地，在1000℃～1250℃的温度下执行30分钟～600分钟，以便增加低浓度杂质层16、13的电压降能力。
完成上述驱入制程之后，如图9所示，在半导体衬底11上形成光致抗蚀剂图案104，以使光致抗蚀剂膜11的开口位于半导体衬底11的作用区域中。然后，使用光致抗蚀剂图案104作为掩模执行离子植入制程，以形成位于栅电极图案20两侧并位于低浓度杂质层16、13上的高浓度杂质层17、14。然后，除去光致抗蚀剂图案104。
然后，进一步重复执行用于形成绝缘层、接触孔、金属线路等的制程，从而完成具有高击穿电压的半导体装置的制造。
如上所述，根据本发明，将栅电极图案嵌入半导体衬底的底部，并且将源极/漏极扩散层的低浓度杂质层和高浓度杂质层依次堆叠在栅电极图案的两侧，从而使高浓度杂质层可容易地为自身保留必要的电压降区域，而不必与栅电极图案隔开。因此，可预先防止由于将高浓度杂质层和栅电极图案分离而引起的装置尺寸增大。
根据本发明，可有效地消除将高浓度杂质层与栅电极图案隔开的需要，因此可大幅减小最终制成的装置的尺寸，从而可以解决因装置尺寸增大而引起制造成本上升的问题。
虽然这里已参照其某些优选实施例对本发明进行了说明和描述，但本领域的技术人员应了解，可在不脱离随附权利要求书所限定的本发明的主旨和范围的情况下，在形式和细节上对本发明进行各种改变。
Claims (12)
1.一种具有高击穿电压的半导体装置，其包括：
栅电极图案，其嵌入半导体衬底的作用区域中，所述区域通过具有反转防止层的装置分离膜限定；
栅极绝缘层图案，其包围栅电极图案；
高浓度杂质层，其位于栅电极图案的两侧，以接触栅极绝缘层图案并通过离子植入形成于半导体衬底的作用区域的上层中；
以及低浓度杂质层，其位于栅电极图案的两侧，以接触栅极绝缘层图案并通过离子植入形成于高浓度杂质层的下方。
2.如权利要求1所述的装置，其中，单独形成高浓度杂质层，以便不与装置分离膜的反转防止层电性接触。
3.如权利要求1所述的装置，其中，通过离子植入形成低浓度杂质层的结，其深度等于或深于嵌入的栅电极图案的深度。
4.如权利要求1所述的装置，其中，将栅电极图案嵌入比装置分离膜浅的深度。
5.如权利要求1所述的装置，其中，栅电极图案保持比装置分离膜宽的宽度。
6.如权利要求1所述的装置，其进一步包括设置于栅极绝缘层图案底部的临界电压控制层，用于控制通过栅极绝缘层图案形成的通道的临界电压。
7.一种用于制造具有高击穿电压的半导体装置的方法，其包括下列步骤：
在半导体衬底的作用区域中形成沟槽；
在沟槽的表面上形成栅极绝缘层图案；
在沟槽中形成栅电极图案以接触栅极绝缘层图案；
通过离子植入在半导体衬底的作用区域形成低浓度杂质层，以接触栅极绝缘层图案并使其位于栅电极图案的两侧；
以及通过离子植入在低浓度杂质层上形成高浓度杂质层，以接触栅极绝缘层图案并使其位于栅电极图案的两侧。
8.如权利要求7所述的方法，其进一步包括以下步骤：在栅极绝缘层图案的底部形成临界电压控制层，用于控制通过栅极绝缘层图案形成的通道的临界电压。
9.如权利要求7所述的方法，其中，栅极绝缘层图案具有180～2500的厚度。
10.如权利要求7所述的方法，其进一步包括在高温下驱入低浓度杂质层的步骤。
11.如权利要求10所述的方法，其中，在1000℃～1250℃的温度下执行驱入低浓度杂质层的步骤。
12.如权利要求10所述的方法，其中，将驱入低浓度杂质层的步骤执行30分钟到600分钟。
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