JP2010238725A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】トレンチゲート構造におけるゲート絶縁膜の局所的な薄膜化を抑制する半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、第1導電型の半導体層1、2と、半導体層2の第1の主面側に設けられた第2導電型のベース層3と、ベース層3の表層部に選択的に設けられた第1導電型のソース領域4と、ソース領域4の表面上に設けられた第1の主電極11と、半導体層1の第2の主面に設けられた第2の主電極12と、ソース領域4の表面からベース層3を貫通して半導体層2に至る深さまで形成されたトレンチTの底面及び側面に設けられたゲート絶縁膜5と、トレンチT内におけるゲート絶縁膜5の内側に設けられたゲート電極6とを備え、トレンチTの底面及び側面は同じ面方位であり、底面の曲率半径は100nm以上である。
【選択図】図1
【解決手段】本発明の半導体装置は、第1導電型の半導体層1、2と、半導体層2の第1の主面側に設けられた第2導電型のベース層3と、ベース層3の表層部に選択的に設けられた第1導電型のソース領域4と、ソース領域4の表面上に設けられた第1の主電極11と、半導体層1の第2の主面に設けられた第2の主電極12と、ソース領域4の表面からベース層3を貫通して半導体層2に至る深さまで形成されたトレンチTの底面及び側面に設けられたゲート絶縁膜5と、トレンチT内におけるゲート絶縁膜5の内側に設けられたゲート電極6とを備え、トレンチTの底面及び側面は同じ面方位であり、底面の曲率半径は100nm以上である。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関する。
トレンチゲート構造を有する縦型MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)などのデバイスにおいては、トレンチの側面及び底面に形成されるゲート酸化膜の膜厚を均一にすることが重要である。特にトレンチ底面に局所的に酸化膜が薄い部分が存在すると耐圧低下の原因となる。
例えば、特許文献1には、トレンチの側面及び底面の面方位を同じにすることで、側面及び底面での酸化膜の成長速度を同じにして膜厚を均一にする技術が提案されている。この場合、トレンチの側面及び底面の面方位はウェーハ主面の面方位と同じにされる。したがって、トレンチ底面には、ウェーハ主面に対して傾斜した面が現れないようにすることが重要である。
本発明は、トレンチゲート構造におけるゲート絶縁膜の局所的な薄膜化を抑制する半導体装置及びその製造方法を提供する。
本発明の一態様によれば、第1の主面と前記第1の主面の反対側に形成された第2の主面とを有する第1導電型の半導体層と、前記半導体層の前記第1の主面側に設けられた第2導電型のベース層と、前記ベース層の表層部に選択的に設けられた第1導電型のソース領域と、前記ソース領域の表面上に設けられた第1の主電極と、前記半導体層の前記第2の主面に設けられた第2の主電極と、前記ソース領域の表面から前記ベース層を貫通して前記半導体層に至る深さまで形成されたトレンチの底面及び側面に設けられたゲート絶縁膜と、前記トレンチ内における前記ゲート絶縁膜の内側に設けられたゲート電極と、を備え、前記トレンチの前記底面及び前記側面は同じ面方位であり、前記底面の曲率半径は100nm以上であることを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、半導体層に、底面と側面の面方位が同じであり、前記底面の曲率半径が100nm以上であるトレンチを形成する工程と、前記トレンチの前記底面及び前記側面にゲート絶縁膜を形成する工程と、前記トレンチ内における前記ゲート絶縁膜の内側にゲート電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
また、本発明の他の一態様によれば、半導体層に、底面と側面の面方位が同じであり、前記底面の曲率半径が100nm以上であるトレンチを形成する工程と、前記トレンチの前記底面及び前記側面にゲート絶縁膜を形成する工程と、前記トレンチ内における前記ゲート絶縁膜の内側にゲート電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、トレンチゲート構造におけるゲート絶縁膜の局所的な薄膜化を抑制する半導体装置及びその製造方法が提供される。
以下、図面を参照し、本発明の実施形態について説明する。以下の実施形態では第1導電型をn型、第2導電型をp型として説明するが、第1導電型をp型、第2導電型をn型としても本発明は適用可能である。また、半導体としてはシリコンを例示するが、シリコン以外の半導体(例えばSiC、GaN等の化合物半導体)を用いてもよい。
本実施形態に係る半導体装置は、半導体層における第1の主面側に設けられた第1の主電極と、上記第1の主面の反対側の第2の主面側に設けられた第2の主電極との間を結ぶ縦方向に主電流が流れる縦型デバイスであり、その主電流が流れるセル領域と、セル領域を囲むようにセル領域の外側に形成された終端領域とを有する。
また、本実施形態では、セル領域におけるトレンチゲート型の素子構造として、MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)を例示するが、これに限らず、IGBT(Insulated Gate Bipolar Transistor)、IEGT(Injection Enhanced Gate Transistor)などであってもよい。
図1(a)は本実施形態に係る半導体装置のセル領域における一部の模式断面図を示し、図1(b)はトレンチT底部の拡大模式断面図を示す。
n+型のドレイン層(もしくは基板)1における第1の主面上に、n−型のドリフト層2が設けられている。ドリフト層2上には、p型のベース層3が設けられている。ベース層3の表層部には、n+型のソース領域4とp+型のベースコンタクト領域7が選択的に設けられている。
ソース領域4の表面上には第1の主電極11が設けられ、ソース領域4は第1の主電極11と電気的に接続されている。また、ソース領域4の表面からベースコンタクト領域7に達してコンタクト用トレンチが形成され、そのコンタクト用トレンチ内に第1の主電極11が埋め込まれ、第1の主電極11はベースコンタクト領域7と接している。したがって、ベースコンタクト領域7は第1の主電極11と電気的に接続され、ベース層3にはベースコンタクト領域7を介して第1の主電極11の電位が与えられる。ドレイン層1の裏面(第2の主面)には第2の主電極12が設けられ、ドレイン層1は第2の主電極12と電気的に接続されている。
ソース領域4の表面からベース層3を貫通してドリフト層2に至る深さまで複数のトレンチTが形成されている。トレンチTは、図1(a)において紙面を貫く方向に延在するストライプ状の平面パターンで形成されている。そのトレンチTにおける底面Tbおよびストライプ状の延在方向に対して直交する方向の側面Tsには、ゲート絶縁膜5が形成されている。
トレンチT内におけるゲート絶縁膜5の内側にはゲート電極6が埋め込まれている。ゲート電極6上には絶縁層8が設けられ、この絶縁層8によってゲート電極6と第1の主電極11とが絶縁されている。ゲート電極6の一部は上方に引き出されて図示しないゲート配線と接続されている。ゲート絶縁膜5、絶縁層8は例えばシリコン酸化物からなり、ゲート電極6は例えば多結晶シリコンからなる。
トレンチT内にゲート絶縁膜5を介してゲート電極6を設けて構成されるトレンチゲート構造は、ソース領域4及びベース層3に隣接する部分に設けられ、ゲート電極6はトレンチTと同様に図1(a)において紙面を貫く方向に延在しつつ、ゲート絶縁膜5を介してベース層3に対向している。ソース領域4も同様に図1(a)において紙面を貫く方向に延在するストライプ状の平面パターンで形成されている。
第1の主電極11に対して第2の主電極12が高電位とされた状態で、ゲート電極6に、ゲート駆動回路からゲート配線(いずれも図示せず)を介して所望の制御電圧を印加すると、ベース層3におけるゲート電極6に対向する部分にnチャネル(反転層)が形成され、ドレイン層1、ドリフト層2、nチャネルおよびソース領域4を介して、主電極12、11間の縦方向に主電流が流れオン状態となる。
また、本実施形態においては、トレンチTの底面Tb及び側面Tsは同じ面方位の結晶面となっている。例えば、トレンチTの底面Tb及び側面Tsの面方位は、ドレイン層(もしくは基板)1の主面の面方位と同じ(100)である。
さらに、トレンチTの底面Tbに、なるべく(100)面以外の面が現れないように、すなわちドレイン層1の主面に対して傾斜しその主面とは異なる面方位の面が現れるのを抑制するべく、トレンチTの底面Tbの曲率半径が100nm以上となるようにしている。あるいは、以下に定義されるラウンド係数b/aが、0<b/a≦0.06となるようにしている。
ここで、aは、図1(b)に示すように、トレンチTの幅(ストライプ状の延在方向に対して直交する方向の幅)である。そして、その幅aの1/2の位置で底面Tbに接する直線(2点鎖線)をAとすると、トレンチTの側面Tsからa/4の位置における直線Aから底面Tbまでの距離がbである。
トレンチT底面の曲率半径が100nmより小さい、あるいは上記ラウンド係数b/aが0.06より大きいと、図4(a)、(b)に示すように、トレンチT底面の一部に面方位(110)の面が現われてしまう。この(110)面における酸化膜の成長速度は、トレンチTの側面、および底面における幅方向の中心付近の面方位である(100)面での酸化膜の成長速度よりも速いので、図4(a)、(b)に示すように、底面の中心を挟むように存在する(110)面から酸化膜が局所的に盛り上がるように成長し、それら(110)面の間の底面中心付近に局所的に酸化膜が薄い部分が生じてしまう。この底面における酸化膜の局所的な薄膜化は耐圧低下の原因となり得る。
しかし、本実施形態によれば、前述したように、トレンチTの底面Tbの曲率半径が100nm以上となるように、あるいは、ラウンド係数b/aが、0<b/a≦0.06を満たすようにしている。具体的には、後述するトレンチT形成時のエッチング条件を制御することで、前述したようなトレンチTの底面Tbの形状制御を実現している。
したがって、トレンチTの底面Tbに側面Tsと異なる面方位の面が現れるのを抑制して、側面Tsと底面Tbとの間でのゲート絶縁膜5の成長速度のばらつきを抑制し、側面Tsと底面Tbとでゲート絶縁膜5の膜厚をほぼ同じにすることができる。この結果、トレンチTの底面Tbにおける局所的なゲート絶縁膜5の薄膜化を抑制し、それに起因する耐圧低下を防ぐことができる。
次に、図2、3を参照し、本実施形態に係る半導体装置の製造方法について説明する。
本実施形態に係る半導体装置は、例えば図2(a)に示す、主面の面方位が(100)であり、オリエンテーションフラット面OFの面方位が(100)であるシリコンウェーハWに形成される。
また、図2(a)には、一つのチップにおけるセル領域cを模式的に示し、複数のトレンチTは、オリエンテーションフラット面OFに対して平行な方向に延在するように形成される。
まず、シリコンウェーハW(ドレイン層1に相当)の主面上に、n−型のドリフト層2をエピタキシャル成長法で形成した後、その表層にp型のベース層3を形成する。さらに、ベース層3表面にシリコン酸化膜を形成し、n型不純物である例えば砒素(As)をベース層3の表層に選択的に注入・拡散してソース領域4を形成する。
次に、図3(a)に示すように、ソース領域4表面上のシリコン酸化膜21を選択的にエッチングして開口21aを形成する。そして、シリコン酸化膜21をマスクにしたRIE(Reactive Ion Etching)を行い、図3(b)に示すように、開口21aの下にソース領域4及びベース層3を貫通しドリフト層2の一部に達するトレンチTを形成する。
このとき、前述したように、トレンチTの延在方向をオリエンテーションフラット面OFに対して平行になるようにすることで、トレンチTの側面Tsがオリエンテーションフラット面OFに対して平行になり、その側面Tsの面方位はオリエンテーションフラット面OFの面方位と同じ(100)になる。トレンチTの底面Tbの面方位はシリコンウェーハW(ドレイン層1)の主面と同じ(100)である。したがって、トレンチTにおける側面Tsと底面Tbとは同じ面方位(100)となる。
さらに、トレンチTの形成時には、底面Tbの曲率半径が100nm以上となるように、あるいは、ラウンド係数b/aが、0<b/a≦0.06を満たすように、RIEの条件が制御される。
具体的には、所望のガスによる減圧雰囲気とされた処理室内でシリコンウェーハWはウェーハ支持部に支持される。処理室内にはSF6を含むガスが導入される。ウェーハ支持部にはバイアスパワーとして高周波電力が印加され、導入ガスはプラズマ化される。そのプラズマ中の正イオンはウェーハWに向けて加速されてウェーハWに衝突し、図3(a)に示す開口21aの下のソース領域4、ベース層3およびドリフト層2をエッチングし、トレンチTが形成される。
本実施形態では、上記プラズマ化によりSiF4の堆積物が生成され、この堆積物(膜)の生成により、SiとFラジカルとの反応(結合)による等方的なエッチングが抑制され、Fイオンのスパッタリングによる異方性エッチングが支配的となる。これにより、トレンチTの底面Tbの曲率半径が小さくなる、もしくは上記ラウンド係数b/aが大きくなることによってウェーハ主面に対して傾斜した面(110)面が底面Tbに現れることを抑制できる。
なお、一般にシリコンのRIEにはエッチングガスとしてHBrガスが用いられるが、本実施形態ではHBrを含まないSF6を主としたガスを用いることで、HBrを使った場合に比べて処理室内でのダストの発生を抑えて処理室内の汚染を低減できる。
例えば以下に示す条件でRIEを行ったところ、前述した所望の曲率半径もしくはラウンド係数を満足するトレンチ底面を得ることができた。RIE装置としてはECR(Electron Cyclotron Resonance)型の装置を用いた。処理室内に、SF6、SiF4、O2の各ガスをそれぞれ25〜45sccm、20〜40sccm、38〜52sccmの流量で導入し、処理室内雰囲気の圧力は0.3〜1.3Paとした。ウェーハ側へのバイアスパワーは120〜230W、冷陰極温度は−50〜−20℃とした。
あるいは、処理室内に、SF6、SiF4、O2、HBr、NF3の各ガスをそれぞれ17〜33sccm、50〜90sccm、38〜52sccm、17〜33sccm、0〜10sccmの流量で導入し、処理室内雰囲気の圧力は0.3〜1.5Paとした。ウェーハ側へのバイアスパワーは70〜130W、冷陰極温度は−50〜−20℃とした。
次に、図3(c)に示すように、シリコン酸化膜21におけるトレンチTに臨む開口縁部を選択的にエッチングして開口幅を拡げてトレンチTの上端コーナー部を露出させた後、CDE(Chemical Dry Etching)を行う。ウェーハW側にはバイアスパワーは印加されない。これにより、トレンチTの上端コーナー部及び底面コーナー部が等方的にエッチングされて角が除去され丸みがつけられる。これにより、トレンチ角部への局所的な電界集中を抑制して、耐圧向上を図れる。また、このCDEにより、先に行われたRIE時のイオン衝撃によるダメージを受けた部分を除去することができ、しきい値などの特性変動、キャリア移動度の低下などを抑制できる。
このCDE時も、トレンチTの底面Tbの曲率半径が100nm以上となるように、あるいは、ラウンド係数b/aが、0<b/a≦0.06を満たすように、CDEの条件(エッチング量、エッチング時間等)が制御される。例えば、処理室内に、CF6、O2の各ガスをそれぞれ200〜370sccm、20〜40sccmの流量で導入した。
次に、シリコンウェーハWの主面側全面を熱酸化して、図3(d)に示すように、トレンチTの底面Tb及び側面Tsにゲート絶縁膜(シリコン酸化膜)5を形成する。このときの酸化膜成長工程において、トレンチTの底面Tbの面方位と側面Tsの面方位は共に(100)であるため、底面Tbと側面Tsでの酸化膜の成長速度は等しくなる、さらに、底面Tbの曲率半径が100nm以上となるように、あるいは、ラウンド係数b/aが、0<b/a≦0.06を満たすように底面Tbの形状が制御されているため、底面Tbに(110)面が現れるのを抑制することができる。
以上のことから、底面Tbでのゲート絶縁膜5の膜厚と、側面Tsでのゲート絶縁膜5の膜厚とはほぼ等しくなる。特に、トレンチ幅が微細化した場合にも均一な膜厚でゲート絶縁膜5の形成が可能になる。この結果、閾値電圧をゲート絶縁膜5の場所によらず均一にすることができ、さらに、底面Tbでのゲート絶縁膜5の局所的な薄膜化を抑制できるので、それによる耐圧低下を防げる。
例えば40V系パワーMOSFETにおいて、トレンチ底面Tbの曲率半径が90nmのものと120nmのものとで耐圧を比較したところ、曲率半径が120nmのものの方が90nmのものよりも2〜3.5Vほど高い耐圧が得られた。さらにそれら両者について信頼性試験を行った。これは、150℃の環境下で、−20Vから8分おきに2Vずつ印加電圧を上げていき、TDDB(Time Dependent Dielectric Breakdown)を評価した。この結果、曲率半径が90nmのものはTDDBが1.0×1011時間であり、120nmのものはTDDBが1.3×1013時間であった。すなわち、曲率半径が120nmのものの方が絶縁破壊に至る時間がおよそ102時間ほど長い。トレンチ底面Tbの曲率半径が100nm以上であれば、耐圧及びTDDBにほとんど差はみられなかった。
ゲート絶縁膜5の形成後、シリコンウェーハWの主面側全面に、例えば多結晶シリコン膜を堆積してその多結晶シリコンでトレンチT内を充填した後に、これをパターニングすることにより、図1(a)に示すゲート電極6が形成される。以降、絶縁層8、第1の主電極11、第2の主電極12等の形成が行われ、図1(a)に示す構造が得られる。
なお、前述した実施形態ではソース領域4を形成した後にトレンチゲート構造を形成したが、トレンチゲート構造を形成した後に、ベース層3表層に選択的にn型不純物の注入を行ってソース領域4を形成するようにしてもよい。
また、図2(b)に示すように、主面の面方位が(100)、オリエンテーションフラット面OFの面方位が(110)のシリコンウェーハWを用い、延在方向がオリエンテーションフラット面OFに対して45°となるようにトレンチTを形成することでも、トレンチTの底面Tb及び側面Tsの面方位を共に(100)にすることができる。
また、トレンチゲート構造やこれに隣接するソース領域の平面パターンは、ストライプ状に限らず、格子状、千鳥状、六角形状などに形成してもよい。
1…ドレイン層、2…ドリフト層、3…ベース層、4…ソース領域、6…ゲート電極、7…ベースコンタクト領域、11…第1の主電極、12…第2の主電極、T…トレンチ
Claims (5)
- 第1の主面と前記第1の主面の反対側に形成された第2の主面とを有する第1導電型の半導体層と、
前記半導体層の前記第1の主面側に設けられた第2導電型のベース層と、
前記ベース層の表層部に選択的に設けられた第1導電型のソース領域と、
前記ソース領域の表面上に設けられた第1の主電極と、
前記半導体層の前記第2の主面に設けられた第2の主電極と、
前記ソース領域の表面から前記ベース層を貫通して前記半導体層に至る深さまで形成されたトレンチの底面及び側面に設けられたゲート絶縁膜と、
前記トレンチ内における前記ゲート絶縁膜の内側に設けられたゲート電極と、
を備え、
前記トレンチの前記底面及び前記側面は同じ面方位であり、前記底面の曲率半径は100nm以上であることを特徴とする半導体装置。 - 前記トレンチの前記底面及び前記側面の面方位が(100)であることを特徴とする請求項1記載の半導体装置。
- 半導体層に、底面と側面の面方位が同じであり、前記底面の曲率半径が100nm以上であるトレンチを形成する工程と、
前記トレンチの前記底面及び前記側面にゲート絶縁膜を形成する工程と、
前記トレンチ内における前記ゲート絶縁膜の内側にゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記半導体層を形成した半導体ウェーハ側にバイアスパワーを印加した状態でSF6を含む原料ガスを用いたドライエッチングで前記トレンチを形成することを特徴とする請求項3記載の半導体装置の製造方法。
- 主面の面方位が(100)であるシリコンウェーハの前記主面上にシリコン層である前記半導体層を形成し、
前記半導体層に形成される前記トレンチの側面に(100)面が露出するように、前記シリコンウェーハのオリエンテーションフラット面に対する前記トレンチの延在方向を設定することを特徴とする請求項3または4に記載の半導体装置の製造方法。
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102694010A (zh) * | 2011-03-22 | 2012-09-26 | 株式会社东芝 | 半导体元件 |
JP2014044975A (ja) * | 2012-08-24 | 2014-03-13 | Panasonic Corp | SiC基板のエッチング方法 |
JP2015099820A (ja) * | 2013-11-18 | 2015-05-28 | パナソニックIpマネジメント株式会社 | SiC基板のエッチング方法 |
JP2015156429A (ja) * | 2014-02-20 | 2015-08-27 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
JP2016119484A (ja) * | 2013-09-05 | 2016-06-30 | Sppテクノロジーズ株式会社 | プラズマエッチング方法 |
JP2017174939A (ja) * | 2016-03-23 | 2017-09-28 | Sppテクノロジーズ株式会社 | 炭化珪素半導体素子の製造方法 |
US9793376B2 (en) | 2012-08-07 | 2017-10-17 | Denso Corporation | Silicon carbide semiconductor device and method of manufacturing the same |
JP2021044314A (ja) * | 2019-09-09 | 2021-03-18 | 株式会社東芝 | 半導体装置の製造方法 |
-
2009
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102694010A (zh) * | 2011-03-22 | 2012-09-26 | 株式会社东芝 | 半导体元件 |
US9793376B2 (en) | 2012-08-07 | 2017-10-17 | Denso Corporation | Silicon carbide semiconductor device and method of manufacturing the same |
JP2014044975A (ja) * | 2012-08-24 | 2014-03-13 | Panasonic Corp | SiC基板のエッチング方法 |
JP2016119484A (ja) * | 2013-09-05 | 2016-06-30 | Sppテクノロジーズ株式会社 | プラズマエッチング方法 |
JP2018006773A (ja) * | 2013-09-05 | 2018-01-11 | Sppテクノロジーズ株式会社 | プラズマエッチング方法 |
JP2015099820A (ja) * | 2013-11-18 | 2015-05-28 | パナソニックIpマネジメント株式会社 | SiC基板のエッチング方法 |
JP2015156429A (ja) * | 2014-02-20 | 2015-08-27 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
JP2017174939A (ja) * | 2016-03-23 | 2017-09-28 | Sppテクノロジーズ株式会社 | 炭化珪素半導体素子の製造方法 |
JP2021044314A (ja) * | 2019-09-09 | 2021-03-18 | 株式会社東芝 | 半導体装置の製造方法 |
JP7157719B2 (ja) | 2019-09-09 | 2022-10-20 | 株式会社東芝 | 半導体装置の製造方法 |
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