JP2010238725A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】トレンチゲート構造におけるゲート絶縁膜の局所的な薄膜化を抑制する半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、第１導電型の半導体層１、２と、半導体層２の第１の主面側に設けられた第２導電型のベース層３と、ベース層３の表層部に選択的に設けられた第１導電型のソース領域４と、ソース領域４の表面上に設けられた第１の主電極１１と、半導体層１の第２の主面に設けられた第２の主電極１２と、ソース領域４の表面からベース層３を貫通して半導体層２に至る深さまで形成されたトレンチＴの底面及び側面に設けられたゲート絶縁膜５と、トレンチＴ内におけるゲート絶縁膜５の内側に設けられたゲート電極６とを備え、トレンチＴの底面及び側面は同じ面方位であり、底面の曲率半径は１００ｎｍ以上である。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

トレンチゲート構造を有する縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）などのデバイスにおいては、トレンチの側面及び底面に形成されるゲート酸化膜の膜厚を均一にすることが重要である。特にトレンチ底面に局所的に酸化膜が薄い部分が存在すると耐圧低下の原因となる。

例えば、特許文献１には、トレンチの側面及び底面の面方位を同じにすることで、側面及び底面での酸化膜の成長速度を同じにして膜厚を均一にする技術が提案されている。この場合、トレンチの側面及び底面の面方位はウェーハ主面の面方位と同じにされる。したがって、トレンチ底面には、ウェーハ主面に対して傾斜した面が現れないようにすることが重要である。

特許第３４９０８５７号公報

本発明は、トレンチゲート構造におけるゲート絶縁膜の局所的な薄膜化を抑制する半導体装置及びその製造方法を提供する。

本発明の一態様によれば、第１の主面と前記第１の主面の反対側に形成された第２の主面とを有する第１導電型の半導体層と、前記半導体層の前記第１の主面側に設けられた第２導電型のベース層と、前記ベース層の表層部に選択的に設けられた第１導電型のソース領域と、前記ソース領域の表面上に設けられた第１の主電極と、前記半導体層の前記第２の主面に設けられた第２の主電極と、前記ソース領域の表面から前記ベース層を貫通して前記半導体層に至る深さまで形成されたトレンチの底面及び側面に設けられたゲート絶縁膜と、前記トレンチ内における前記ゲート絶縁膜の内側に設けられたゲート電極と、を備え、前記トレンチの前記底面及び前記側面は同じ面方位であり、前記底面の曲率半径は１００ｎｍ以上であることを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、半導体層に、底面と側面の面方位が同じであり、前記底面の曲率半径が１００ｎｍ以上であるトレンチを形成する工程と、前記トレンチの前記底面及び前記側面にゲート絶縁膜を形成する工程と、前記トレンチ内における前記ゲート絶縁膜の内側にゲート電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。

本発明によれば、トレンチゲート構造におけるゲート絶縁膜の局所的な薄膜化を抑制する半導体装置及びその製造方法が提供される。

本発明の実施形態に係る半導体装置の要部の模式断面図。 本実施形態に係る半導体装置が形成される半導体ウェーハの模式平面図。 本実施形態に係る半導体装置におけるトレンチゲート構造の形成方法を示す模式断面図。 比較例におけるトレンチ底面にて酸化膜が局所的に薄くなった状態の模式断面図。

以下、図面を参照し、本発明の実施形態について説明する。以下の実施形態では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としても本発明は適用可能である。また、半導体としてはシリコンを例示するが、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いてもよい。

本実施形態に係る半導体装置は、半導体層における第１の主面側に設けられた第１の主電極と、上記第１の主面の反対側の第２の主面側に設けられた第２の主電極との間を結ぶ縦方向に主電流が流れる縦型デバイスであり、その主電流が流れるセル領域と、セル領域を囲むようにセル領域の外側に形成された終端領域とを有する。

また、本実施形態では、セル領域におけるトレンチゲート型の素子構造として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を例示するが、これに限らず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＩＥＧＴ（Injection Enhanced Gate Transistor）などであってもよい。

図１（ａ）は本実施形態に係る半導体装置のセル領域における一部の模式断面図を示し、図１（ｂ）はトレンチＴ底部の拡大模式断面図を示す。

ｎ^＋型のドレイン層（もしくは基板）１における第１の主面上に、ｎ⁻型のドリフト層２が設けられている。ドリフト層２上には、ｐ型のベース層３が設けられている。ベース層３の表層部には、ｎ^＋型のソース領域４とｐ^＋型のベースコンタクト領域７が選択的に設けられている。

ソース領域４の表面上には第１の主電極１１が設けられ、ソース領域４は第１の主電極１１と電気的に接続されている。また、ソース領域４の表面からベースコンタクト領域７に達してコンタクト用トレンチが形成され、そのコンタクト用トレンチ内に第１の主電極１１が埋め込まれ、第１の主電極１１はベースコンタクト領域７と接している。したがって、ベースコンタクト領域７は第１の主電極１１と電気的に接続され、ベース層３にはベースコンタクト領域７を介して第１の主電極１１の電位が与えられる。ドレイン層１の裏面（第２の主面）には第２の主電極１２が設けられ、ドレイン層１は第２の主電極１２と電気的に接続されている。

ソース領域４の表面からベース層３を貫通してドリフト層２に至る深さまで複数のトレンチＴが形成されている。トレンチＴは、図１（ａ）において紙面を貫く方向に延在するストライプ状の平面パターンで形成されている。そのトレンチＴにおける底面Ｔｂおよびストライプ状の延在方向に対して直交する方向の側面Ｔｓには、ゲート絶縁膜５が形成されている。

トレンチＴ内におけるゲート絶縁膜５の内側にはゲート電極６が埋め込まれている。ゲート電極６上には絶縁層８が設けられ、この絶縁層８によってゲート電極６と第１の主電極１１とが絶縁されている。ゲート電極６の一部は上方に引き出されて図示しないゲート配線と接続されている。ゲート絶縁膜５、絶縁層８は例えばシリコン酸化物からなり、ゲート電極６は例えば多結晶シリコンからなる。

トレンチＴ内にゲート絶縁膜５を介してゲート電極６を設けて構成されるトレンチゲート構造は、ソース領域４及びベース層３に隣接する部分に設けられ、ゲート電極６はトレンチＴと同様に図１（ａ）において紙面を貫く方向に延在しつつ、ゲート絶縁膜５を介してベース層３に対向している。ソース領域４も同様に図１（ａ）において紙面を貫く方向に延在するストライプ状の平面パターンで形成されている。

第１の主電極１１に対して第２の主電極１２が高電位とされた状態で、ゲート電極６に、ゲート駆動回路からゲート配線（いずれも図示せず）を介して所望の制御電圧を印加すると、ベース層３におけるゲート電極６に対向する部分にｎチャネル（反転層）が形成され、ドレイン層１、ドリフト層２、ｎチャネルおよびソース領域４を介して、主電極１２、１１間の縦方向に主電流が流れオン状態となる。

また、本実施形態においては、トレンチＴの底面Ｔｂ及び側面Ｔｓは同じ面方位の結晶面となっている。例えば、トレンチＴの底面Ｔｂ及び側面Ｔｓの面方位は、ドレイン層（もしくは基板）１の主面の面方位と同じ（１００）である。

さらに、トレンチＴの底面Ｔｂに、なるべく（１００）面以外の面が現れないように、すなわちドレイン層１の主面に対して傾斜しその主面とは異なる面方位の面が現れるのを抑制するべく、トレンチＴの底面Ｔｂの曲率半径が１００ｎｍ以上となるようにしている。あるいは、以下に定義されるラウンド係数ｂ／ａが、０＜ｂ／ａ≦０．０６となるようにしている。

ここで、ａは、図１（ｂ）に示すように、トレンチＴの幅（ストライプ状の延在方向に対して直交する方向の幅）である。そして、その幅ａの１／２の位置で底面Ｔｂに接する直線（２点鎖線）をＡとすると、トレンチＴの側面Ｔｓからａ／４の位置における直線Ａから底面Ｔｂまでの距離がｂである。

トレンチＴ底面の曲率半径が１００ｎｍより小さい、あるいは上記ラウンド係数ｂ／ａが０．０６より大きいと、図４（ａ）、（ｂ）に示すように、トレンチＴ底面の一部に面方位（１１０）の面が現われてしまう。この（１１０）面における酸化膜の成長速度は、トレンチＴの側面、および底面における幅方向の中心付近の面方位である（１００）面での酸化膜の成長速度よりも速いので、図４（ａ）、（ｂ）に示すように、底面の中心を挟むように存在する（１１０）面から酸化膜が局所的に盛り上がるように成長し、それら（１１０）面の間の底面中心付近に局所的に酸化膜が薄い部分が生じてしまう。この底面における酸化膜の局所的な薄膜化は耐圧低下の原因となり得る。

しかし、本実施形態によれば、前述したように、トレンチＴの底面Ｔｂの曲率半径が１００ｎｍ以上となるように、あるいは、ラウンド係数ｂ／ａが、０＜ｂ／ａ≦０．０６を満たすようにしている。具体的には、後述するトレンチＴ形成時のエッチング条件を制御することで、前述したようなトレンチＴの底面Ｔｂの形状制御を実現している。

したがって、トレンチＴの底面Ｔｂに側面Ｔｓと異なる面方位の面が現れるのを抑制して、側面Ｔｓと底面Ｔｂとの間でのゲート絶縁膜５の成長速度のばらつきを抑制し、側面Ｔｓと底面Ｔｂとでゲート絶縁膜５の膜厚をほぼ同じにすることができる。この結果、トレンチＴの底面Ｔｂにおける局所的なゲート絶縁膜５の薄膜化を抑制し、それに起因する耐圧低下を防ぐことができる。

次に、図２、３を参照し、本実施形態に係る半導体装置の製造方法について説明する。

本実施形態に係る半導体装置は、例えば図２（ａ）に示す、主面の面方位が（１００）であり、オリエンテーションフラット面ＯＦの面方位が（１００）であるシリコンウェーハＷに形成される。

また、図２（ａ）には、一つのチップにおけるセル領域ｃを模式的に示し、複数のトレンチＴは、オリエンテーションフラット面ＯＦに対して平行な方向に延在するように形成される。

まず、シリコンウェーハＷ（ドレイン層１に相当）の主面上に、ｎ⁻型のドリフト層２をエピタキシャル成長法で形成した後、その表層にｐ型のベース層３を形成する。さらに、ベース層３表面にシリコン酸化膜を形成し、ｎ型不純物である例えば砒素（Ａｓ）をベース層３の表層に選択的に注入・拡散してソース領域４を形成する。

次に、図３（ａ）に示すように、ソース領域４表面上のシリコン酸化膜２１を選択的にエッチングして開口２１ａを形成する。そして、シリコン酸化膜２１をマスクにしたＲＩＥ（Reactive Ion Etching）を行い、図３（ｂ）に示すように、開口２１ａの下にソース領域４及びベース層３を貫通しドリフト層２の一部に達するトレンチＴを形成する。

このとき、前述したように、トレンチＴの延在方向をオリエンテーションフラット面ＯＦに対して平行になるようにすることで、トレンチＴの側面Ｔｓがオリエンテーションフラット面ＯＦに対して平行になり、その側面Ｔｓの面方位はオリエンテーションフラット面ＯＦの面方位と同じ（１００）になる。トレンチＴの底面Ｔｂの面方位はシリコンウェーハＷ（ドレイン層１）の主面と同じ（１００）である。したがって、トレンチＴにおける側面Ｔｓと底面Ｔｂとは同じ面方位（１００）となる。

さらに、トレンチＴの形成時には、底面Ｔｂの曲率半径が１００ｎｍ以上となるように、あるいは、ラウンド係数ｂ／ａが、０＜ｂ／ａ≦０．０６を満たすように、ＲＩＥの条件が制御される。

具体的には、所望のガスによる減圧雰囲気とされた処理室内でシリコンウェーハＷはウェーハ支持部に支持される。処理室内にはＳＦ_６を含むガスが導入される。ウェーハ支持部にはバイアスパワーとして高周波電力が印加され、導入ガスはプラズマ化される。そのプラズマ中の正イオンはウェーハＷに向けて加速されてウェーハＷに衝突し、図３（ａ）に示す開口２１ａの下のソース領域４、ベース層３およびドリフト層２をエッチングし、トレンチＴが形成される。

本実施形態では、上記プラズマ化によりＳｉＦ_４の堆積物が生成され、この堆積物（膜）の生成により、ＳｉとＦラジカルとの反応（結合）による等方的なエッチングが抑制され、Ｆイオンのスパッタリングによる異方性エッチングが支配的となる。これにより、トレンチＴの底面Ｔｂの曲率半径が小さくなる、もしくは上記ラウンド係数ｂ／ａが大きくなることによってウェーハ主面に対して傾斜した面（１１０）面が底面Ｔｂに現れることを抑制できる。

なお、一般にシリコンのＲＩＥにはエッチングガスとしてＨＢｒガスが用いられるが、本実施形態ではＨＢｒを含まないＳＦ_６を主としたガスを用いることで、ＨＢｒを使った場合に比べて処理室内でのダストの発生を抑えて処理室内の汚染を低減できる。

例えば以下に示す条件でＲＩＥを行ったところ、前述した所望の曲率半径もしくはラウンド係数を満足するトレンチ底面を得ることができた。ＲＩＥ装置としてはＥＣＲ（Electron Cyclotron Resonance）型の装置を用いた。処理室内に、ＳＦ_６、ＳｉＦ_４、Ｏ_２の各ガスをそれぞれ２５〜４５ｓｃｃｍ、２０〜４０ｓｃｃｍ、３８〜５２ｓｃｃｍの流量で導入し、処理室内雰囲気の圧力は０．３〜１．３Ｐａとした。ウェーハ側へのバイアスパワーは１２０〜２３０Ｗ、冷陰極温度は−５０〜−２０℃とした。

あるいは、処理室内に、ＳＦ_６、ＳｉＦ_４、Ｏ_２、ＨＢｒ、ＮＦ_３の各ガスをそれぞれ１７〜３３ｓｃｃｍ、５０〜９０ｓｃｃｍ、３８〜５２ｓｃｃｍ、１７〜３３ｓｃｃｍ、０〜１０ｓｃｃｍの流量で導入し、処理室内雰囲気の圧力は０．３〜１．５Ｐａとした。ウェーハ側へのバイアスパワーは７０〜１３０Ｗ、冷陰極温度は−５０〜−２０℃とした。

次に、図３（ｃ）に示すように、シリコン酸化膜２１におけるトレンチＴに臨む開口縁部を選択的にエッチングして開口幅を拡げてトレンチＴの上端コーナー部を露出させた後、ＣＤＥ（Chemical Dry Etching）を行う。ウェーハＷ側にはバイアスパワーは印加されない。これにより、トレンチＴの上端コーナー部及び底面コーナー部が等方的にエッチングされて角が除去され丸みがつけられる。これにより、トレンチ角部への局所的な電界集中を抑制して、耐圧向上を図れる。また、このＣＤＥにより、先に行われたＲＩＥ時のイオン衝撃によるダメージを受けた部分を除去することができ、しきい値などの特性変動、キャリア移動度の低下などを抑制できる。

このＣＤＥ時も、トレンチＴの底面Ｔｂの曲率半径が１００ｎｍ以上となるように、あるいは、ラウンド係数ｂ／ａが、０＜ｂ／ａ≦０．０６を満たすように、ＣＤＥの条件（エッチング量、エッチング時間等）が制御される。例えば、処理室内に、ＣＦ_６、Ｏ_２の各ガスをそれぞれ２００〜３７０ｓｃｃｍ、２０〜４０ｓｃｃｍの流量で導入した。

次に、シリコンウェーハＷの主面側全面を熱酸化して、図３（ｄ）に示すように、トレンチＴの底面Ｔｂ及び側面Ｔｓにゲート絶縁膜（シリコン酸化膜）５を形成する。このときの酸化膜成長工程において、トレンチＴの底面Ｔｂの面方位と側面Ｔｓの面方位は共に（１００）であるため、底面Ｔｂと側面Ｔｓでの酸化膜の成長速度は等しくなる、さらに、底面Ｔｂの曲率半径が１００ｎｍ以上となるように、あるいは、ラウンド係数ｂ／ａが、０＜ｂ／ａ≦０．０６を満たすように底面Ｔｂの形状が制御されているため、底面Ｔｂに（１１０）面が現れるのを抑制することができる。

以上のことから、底面Ｔｂでのゲート絶縁膜５の膜厚と、側面Ｔｓでのゲート絶縁膜５の膜厚とはほぼ等しくなる。特に、トレンチ幅が微細化した場合にも均一な膜厚でゲート絶縁膜５の形成が可能になる。この結果、閾値電圧をゲート絶縁膜５の場所によらず均一にすることができ、さらに、底面Ｔｂでのゲート絶縁膜５の局所的な薄膜化を抑制できるので、それによる耐圧低下を防げる。

例えば４０Ｖ系パワーＭＯＳＦＥＴにおいて、トレンチ底面Ｔｂの曲率半径が９０ｎｍのものと１２０ｎｍのものとで耐圧を比較したところ、曲率半径が１２０ｎｍのものの方が９０ｎｍのものよりも２〜３．５Ｖほど高い耐圧が得られた。さらにそれら両者について信頼性試験を行った。これは、１５０℃の環境下で、−２０Ｖから８分おきに２Ｖずつ印加電圧を上げていき、ＴＤＤＢ（Time Dependent Dielectric Breakdown）を評価した。この結果、曲率半径が９０ｎｍのものはＴＤＤＢが１．０×１０^１１時間であり、１２０ｎｍのものはＴＤＤＢが１．３×１０^１３時間であった。すなわち、曲率半径が１２０ｎｍのものの方が絶縁破壊に至る時間がおよそ１０^２時間ほど長い。トレンチ底面Ｔｂの曲率半径が１００ｎｍ以上であれば、耐圧及びＴＤＤＢにほとんど差はみられなかった。

ゲート絶縁膜５の形成後、シリコンウェーハＷの主面側全面に、例えば多結晶シリコン膜を堆積してその多結晶シリコンでトレンチＴ内を充填した後に、これをパターニングすることにより、図１（ａ）に示すゲート電極６が形成される。以降、絶縁層８、第１の主電極１１、第２の主電極１２等の形成が行われ、図１（ａ）に示す構造が得られる。

なお、前述した実施形態ではソース領域４を形成した後にトレンチゲート構造を形成したが、トレンチゲート構造を形成した後に、ベース層３表層に選択的にｎ型不純物の注入を行ってソース領域４を形成するようにしてもよい。

また、図２（ｂ）に示すように、主面の面方位が（１００）、オリエンテーションフラット面ＯＦの面方位が（１１０）のシリコンウェーハＷを用い、延在方向がオリエンテーションフラット面ＯＦに対して４５°となるようにトレンチＴを形成することでも、トレンチＴの底面Ｔｂ及び側面Ｔｓの面方位を共に（１００）にすることができる。

また、トレンチゲート構造やこれに隣接するソース領域の平面パターンは、ストライプ状に限らず、格子状、千鳥状、六角形状などに形成してもよい。

１…ドレイン層、２…ドリフト層、３…ベース層、４…ソース領域、６…ゲート電極、７…ベースコンタクト領域、１１…第１の主電極、１２…第２の主電極、Ｔ…トレンチ

Claims (5)

1. 第１の主面と前記第１の主面の反対側に形成された第２の主面とを有する第１導電型の半導体層と、
   前記半導体層の前記第１の主面側に設けられた第２導電型のベース層と、
   前記ベース層の表層部に選択的に設けられた第１導電型のソース領域と、
   前記ソース領域の表面上に設けられた第１の主電極と、
   前記半導体層の前記第２の主面に設けられた第２の主電極と、
   前記ソース領域の表面から前記ベース層を貫通して前記半導体層に至る深さまで形成されたトレンチの底面及び側面に設けられたゲート絶縁膜と、
   前記トレンチ内における前記ゲート絶縁膜の内側に設けられたゲート電極と、
   を備え、
   前記トレンチの前記底面及び前記側面は同じ面方位であり、前記底面の曲率半径は１００ｎｍ以上であることを特徴とする半導体装置。
2. 前記トレンチの前記底面及び前記側面の面方位が（１００）であることを特徴とする請求項１記載の半導体装置。
3. 半導体層に、底面と側面の面方位が同じであり、前記底面の曲率半径が１００ｎｍ以上であるトレンチを形成する工程と、
   前記トレンチの前記底面及び前記側面にゲート絶縁膜を形成する工程と、
   前記トレンチ内における前記ゲート絶縁膜の内側にゲート電極を形成する工程と、
   を備えたことを特徴とする半導体装置の製造方法。
4. 前記半導体層を形成した半導体ウェーハ側にバイアスパワーを印加した状態でＳＦ_６を含む原料ガスを用いたドライエッチングで前記トレンチを形成することを特徴とする請求項３記載の半導体装置の製造方法。
5. 主面の面方位が（１００）であるシリコンウェーハの前記主面上にシリコン層である前記半導体層を形成し、
   前記半導体層に形成される前記トレンチの側面に（１００）面が露出するように、前記シリコンウェーハのオリエンテーションフラット面に対する前記トレンチの延在方向を設定することを特徴とする請求項３または４に記載の半導体装置の製造方法。

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