KR20050088641A - 고 내압용 반도체 소자 및 그 제조방법 - Google Patents
고 내압용 반도체 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR20050088641A KR20050088641A KR1020040014036A KR20040014036A KR20050088641A KR 20050088641 A KR20050088641 A KR 20050088641A KR 1020040014036 A KR1020040014036 A KR 1020040014036A KR 20040014036 A KR20040014036 A KR 20040014036A KR 20050088641 A KR20050088641 A KR 20050088641A
- Authority
- KR
- South Korea
- Prior art keywords
- concentration impurity
- gate electrode
- layer
- electrode pattern
- pattern
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 230000015556 catabolic process Effects 0.000 title abstract description 11
- 239000012535 impurity Substances 0.000 claims abstract description 78
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 238000000034 method Methods 0.000 claims description 33
- 238000002955 isolation Methods 0.000 claims description 26
- 238000005468 ion implantation Methods 0.000 claims description 10
- 230000002265 prevention Effects 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 abstract description 14
- 238000000926 separation method Methods 0.000 abstract description 7
- 230000001939 inductive effect Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 98
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- UPSOBXZLFLJAKK-UHFFFAOYSA-N ozone;tetraethyl silicate Chemical compound [O-][O+]=O.CCO[Si](OCC)(OCC)OCC UPSOBXZLFLJAKK-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 고 내압용 반도체 소자 및 그 제조방법에 관한 것으로, 본 발명에서는 게이트 전극 패턴을 반도체 기판의 저부로 매립 형성함과 아울러, 이 게이트 전극 패턴의 양쪽 측부에 소오스/드레인 확산층을 위한 저 농도 불순물층 및 고 농도 불순물층을 순차적으로 적층 형성하고, 이를 통해, 고 농도 불순물층이 게이트 전극 패턴과 별도의 이격 거리를 이루지 않고서도, 자신에게 필요한 일련의 전압 강하 영역을 손쉽게 확보할 수 있도록 유도함으로써, 고 농도 불순물층 및 게이트 전극 패턴의 이격에 기인한 소자의 사이즈 증가를 미리 차단시킬 수 있다.
이러한 본 발명의 실시에 따라, 고 농도 불순물층 및 게이트 전극 패턴의 이격 필요성이 효과적으로 제거되는 경우, 최종 완성되는 소자의 사이즈는 대폭 줄어들 수 있게 되며, 결국, 소자의 사이즈 증가에 기인한 제조원가 상승 문제점 역시 자연스럽게 해결될 수 있게 된다.
Description
본 발명은 고 내압용 반도체 소자에 관한 것으로, 좀더 상세하게는 게이트 전극 패턴을 반도체 기판의 저부로 매립 형성함과 아울러, 이 게이트 전극 패턴의 양쪽 측부에 소오스/드레인 확산층을 위한 저 농도 불순물층 및 고 농도 불순물층을 순차적으로 적층 형성하고, 이를 통해, 고 농도 불순물층이 게이트 전극 패턴과 별도의 이격 거리를 이루지 않고서도, 자신에게 필요한 일련의 전압 강하 영역을 손쉽게 확보할 수 있도록 유도함으로써, 고 농도 불순물층 및 게이트 전극 패턴의 이격에 기인한 소자의 사이즈 증가를 미리 차단시킬 수 있도록 하는 고 내압용 반도체 소자에 관한 것이다. 또한, 본 발명은 이러한 고 내압용 반도체 소자를 제조하는 방법에 관한 것이다.
최근, 액정 표시장치, 플라즈마 표시장치 등과 같은 다양한 기종의 전자기기가 개발 보급되면서, 이들 전자기기에 구비된 여러 종류의 주변 디바이스와 접속·동작하여야 하는 고 내압용 반도체 소자에 대한 수요 또한 급격한 증가 추세를 이루고 있다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 고 내압용 반도체 소자 체제 하에서, 통상, 반도체 기판(1)은 소자 분리막(2)에 의해 소자 분리 영역 및 활성 영역으로 분리 정의되며, 이 상황에서, 반도체 기판(1)의 활성 영역에는 게이트 전극 패턴(10), 게이트 절연막 패턴(9), 소오스/드레인 확산층(8,5) 등이 배치된다. 이 경우, 소오스/드레인 확산층(8,5)은 고 농도 불순물층(7,4) 및 저 농도 불순물층(6,3) 등이 조합된 구성을 취하게 된다.
이러한 종래의 기술에 따른 고 내압용 반도체 소자에서, 도면에 도시된 바와 같이, 소오스/드레인 확산층(8,5)의 고 농도 불순물층(7,4)은 일정 수준 이상의 전압 강하 영역을 확보하기 위하여, 게이트 전극 패턴(10)의 양쪽 단부로부터 일정 거리 L만큼 이격된 구조를 취하게 된다.
물론, 이처럼, 소오스/드레인 확산층(8,5)의 고 농도 불순물층(7,4)이 게이트 전극 패턴(10)과 일정한 이격 거리를 유지하지 못하게 되면, 정상적인 전압 강하 영역이 확보되지 못하게 되어, 그 여파로, 소자에는 예컨대, 외부로부터 가해지는 고 전압에 의해 저 농도 불순물층(6,3)의 외곽라인이 동작 전압에 도달하기 전에 파괴되는 등의 심각한 문제점이 야기될 수 있다.
이러한 구조 하에서, 소자의 전압 강하 방향은 고 농도 불순물층(7,4) 각각으로부터 저 농도 불순물층(6,3) 각각을 향한 방향, 즉, 채널 방향과 마찬가지로 반도체 기판(1)의 표면을 따르는 횡 방향을 이루게 된다. 이는 저 농도 불순물층의 깊이가 어느 정도 확보된다면 전기장이 가장 크게 걸리는 곡면 부분이 가장 먼저 파괴되기 때문이다.
그러나, 이와 같이, 소오스/드레인 확산층(8,5)의 고 농도 불순물층(7,4)을 게이트 전극 패턴(10)의 단부로 일정 거리 L만큼 이격 형성시키는 경우, 생산자 측에서는 일정 수준 이상의 전압 강하 영역을 확보할 수 있는 이점을 어느 정도 획득할 수 있기는 하겠지만, 이 경우, 해당 생산자 측에서는 고 농도 불순물(7,4)층의 이격 거리에 비례하여 최종 완성되는 고 내압용 반도체 소자의 사이즈가 대폭 증가하게 되는 심각한 문제점을 불가피하게 감수할 수밖에 없게 되며, 그 여파로, 소자의 제조 원가가 급등하는 문제점까지도 함께 감수할 수밖에 없게 된다.
따라서, 본 발명의 목적은 게이트 전극 패턴을 반도체 기판의 저부로 매립 형성함과 아울러, 이 게이트 전극 패턴의 양쪽 측부에 소오스/드레인 확산층을 위한 저 농도 불순물층 및 고 농도 불순물층을 순차적으로 적층 형성하고, 이를 통해, 고 농도 불순물층이 게이트 전극 패턴과 별도의 이격 거리를 이루지 않고서도, 자신에게 필요한 일련의 전압 강하 영역을 손쉽게 확보할 수 있도록 유도함으로써, 고 농도 불순물층 및 게이트 전극 패턴의 이격에 기인한 소자의 사이즈 증가를 미리 차단시키는데 있다.
본 발명의 다른 목적은 게이트 전극 패턴 및 소오스/드레인 확산층의 형태 개선을 통해, 소자의 사이즈 최소화를 도모하고, 이를 통해, 최종 완성되는 소자의 제조 원가를 대폭 줄이는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에서는 인버전 방지층이 구비된 소자 분리막에 의해 정의된 반도체 기판의 활성 영역에 매립 형성된 게이트 전극 패턴과, 게이트 전극 패턴의 테두리를 감싸는 게이트 절연막 패턴과, 게이트 절연막 패턴과 접촉되도록 게이트 전극 패턴의 양쪽에 위치하면서, 반도체 기판의 활성 영역 상층에 이온 주입 형성된 고 농도 불순물층과, 게이트 절연막 패턴과 접촉되도록 게이트 전극 패턴의 양쪽에 위치하면서, 고 농도 불순물층의 하부에 이온 주입 형성된 저 농도 불순물층의 조합으로 이루어지는 고 내압용 반도체 소자를 개시한다.
또한, 본 발명의 다른 측면에서는 반도체 기판의 활성 영역에 트랜치를 형성하는 단계와, 트랜치의 표면에 게이트 절연막 패턴을 형성하는 단계와, 게이트 절연막 패턴과 접촉되도록 트랜치의 내부에 게이트 전극 패턴을 형성하는 단계와, 게이트 절연막 패턴과 접촉되면서, 게이트 전극 패턴의 양쪽에 위치하도록 반도체 기판의 활성 영역에 저 농도 불순물층을 이온 주입 형성하는 단계와, 게이트 절연막 패턴과 접촉되면서, 게이트 전극 패턴의 양쪽에 위치하도록 저 농도 불순물층의 상부에 고 농도 불순물층을 이온 주입 형성하는 단계의 조합으로 이루어지는 고 내압용 반도체 소자의 제조방법을 개시한다.
이하, 첨부된 도면을 참조하여, 본 발명에 따른 고 내압용 반도체 소자 및 그 제조방법을 좀더 상세히 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 본 발명에 따른 고 내압용 반도체 소자는 소자 분리막(12)에 의해 정의된 반도체 기판(11)의 활성 영역에 매립 형성된 게이트 전극 패턴(20)과, 게이트 전극 패턴(20)의 테두리를 감싸는 게이트 절연막 패턴(19)과, 게이트 절연막 패턴(19)과 접촉되도록 게이트 전극 패턴(20)의 양쪽 측부에 위치하면서, 소오스/드레인 확산층(18,15)을 이루는 고 농도 불순물층(17,14) 및 저 농도 불순물층(16,13)의 조합으로 이루어진다. 이 경우, 소자 분리막(12)의 저부에는 해당 소자 분리막(12)의 소자 분리 기능 향상을 위한 인버전 방지층(12a)이 추가 형성될 수도 있다.
이 상황에서, 게이트 절연막 패턴(19)은 게이트 전극 패턴(20)의 동작에 따라, 소오스 확산층(18)으로부터 드레인 확산층(15)에 이르는 횡 방향의 채널을 형성하게 되며, 이 경우, 게이트 절연막 패턴(19)의 저부에는 바람직하게, 게이트 절연막 패턴(19)을 통해 형성되는 채널의 문턱 전압을 조절하기 위한 문턱전압 조절층(21)이 추가 형성된다.
이때, 앞의 게이트 전극 패턴(20)은 바람직하게, 소자 분리막(12) 보다 얕은 깊이로 매립 형성되면서, 소자 분리막(12) 보다 대체로 넓은 폭을 유지한다.
이러한 본 발명의 체제 하에서, 도면에 도시된 바와 같이, 고 농도 불순물층(17,14)은 반도체 기판(11)의 활성 영역 상층에 이온 주입 형성되는 구조를 취하게 되며, 저 농도 불순물층(16,13)은 이 고 농도 불순물층(17,14)의 하부에 이온 주입 형성되는 구조를 취하게 된다. 즉, 본 발명의 구현 환경 하에서, 고 농도 불순물층(17,14) 및 저 농도 불순물층(16,13)은 서로 간에 순차적인 적층 구조를 취하게 되는 것이다.
물론, 본 발명의 고 농도 불순물층(17,14) 및 저 농도 불순물층(16,13)이 별다른 문제점 없이, 이러한 적층 구조를 취할 수 있는 이유는 게이트 전극 패턴(20)이 종래와 달리, 반도체 기판(11)의 저부로 매립 형성되는 구조를 취하고 있기 때문이다.
종래의 체제 하에서, 소오스/드레인 확산층의 고 농도 불순물층은 일정 수준 이상의 전압 강하 영역을 확보하기 위하여, 게이트 전극 패턴의 양쪽 단부로부터 일정 거리 L만큼 이격된 구조를 취하였으며, 이 상황에서, 소자의 전압 강하 방향은 고 농도 불순물층으로부터 저 농도 불순물층을 향한 방향, 즉, 채널 방향과 마찬가지로 반도체 기판의 표면을 따르는 횡 방향을 이루었는 바, 이 경우, 최종 완성되는 소자의 사이즈는 고 농도 불순물층의 이격 거리에 비례하여 불가피하게 대폭 증가될 수밖에 없었다.
그러나, 본 발명의 체제 하에서, 고 농도 불순물층(17,14) 및 저 농도 불순물층(16,13)은 상하로 배치된 순차적인 적층 구조를 형성하기 때문에, 소자의 전압 강하 방향은 각각의 고 농도 불순물층(17,14)으로부터 각각이 저 농도 불순물층(16,13)을 향한 방향, 즉, 채널 방향과 반대로 반도체 기판(11)의 저부를 향한 종 방향을 이루게 되며, 결국, 본 발명이 구현되는 경우, 고 농도 불순물층(17,14)은 게이트 전극 패턴(20)과 별도의 이격 거리를 이루지 않고서도, 자신에게 필요한 일련의 전압 강하 영역을 손쉽게 확보할 수 있게 된다.
물론, 이러한 본 발명의 실시에 따라, 고 농도 불순물층(17,14) 및 게이트 전극 패턴(20)의 이격 필요성이 효과적으로 제거되는 경우, 최종 완성되는 소자의 사이즈는 대폭 줄어들 수 있게 되며, 결국, 소자의 사이즈 증가에 기인한 제조원가 상승 문제점 역시 자연스럽게 해결될 수 있게 된다.
이러한 본 발명을 구현함에 있어서, 소자 분리막(12)의 인버전 방지층(12a)과, 고 농도 불순물층(17,14)과의 위치관계는 매우 중요한 펙터로 작용할 수 있다. 이는 만약, 소자 분리막(12)의 인버전 방지층(17,14)과 고 농도 불순물층(17,14)이 서로 접촉되는 경우, 그 여파로, 고 농도 불순물층(17,14)이 견딜 수 있는 고 내압 범위가 크게 줄어드는 심각한 문제점이 야기될 수 있기 때문이다.
본 발명에서는 이러한 문제점을 미리 충분히 감안하여, 고 농도 불순물층(17,14) 및 소자 분리막(12)의 인버전 방지층(12a)을 서로 간에 전기적으로 접촉되지 않도록 완전히 분리 형성함으로써, 고 농도 불순물층(17,14)의 고 내압 범위 축소를 미리 차단시킨다.
또한, 본 발명을 구현함에 있어서, 게이트 전극 패턴(20)의 매립 깊이와 저 농도 불순물층(16,13)의 정션 깊이 간의 관계는 매우 중요한 펙터로 작용할 수 있다. 이는 만약, 저 농도 불순물층(16,13)의 정션 깊이가 게이트 전극 패턴(20)의 매립 깊이 보다 얕아질 경우, 게이트 절연막 패턴(19) 및 저 농도 불순물층(16,13) 간의 접촉이 원활히 이루어지지 못하여 채널이 정상적으로 형성되지 못하는 심각한 문제점이 야기될 수 있기 때문이다.
본 발명에서는 이러한 문제점을 미리 충분히 감안하여, 저 농도 불순물층(16,13)의 정션 깊이, 예컨대, 후술하는 드라이브-인 공정 후의 정션 깊이를 게이트 전극 패턴(20)의 매립 깊이 보다 최소한 같거나 더 깊게 함으로써, 채널의 원활한 형성을 미리 도모한다.
이하, 상술한 구조를 취하는 고 내압용 반도체 소자의 제조방법을 상세히 설명한다.
도 3a에 도시된 바와 같이, 본 발명에서는 먼저, 일련의 고온 열산화 공정을 진행시켜, 단결정 실리콘 등과 같은 반도체 기판(11)의 전면 상에 예컨대, 200Å~500Å 정도의 두께를 갖는 패드 산화막(101)을 성장시킨다.
이어서, 본 발명에서는 일련의 저압 화학기상증착 공정을 진행시켜, 패드 산화막(101)의 상부에 예컨대, 1000Å~2000Å 정도의 두께를 갖는 실리콘 질화막(102)을 형성시킨다.
그런 다음, 본 발명에서는 반도체 기판(11)의 소자 분리 영역에 감광막의 개구부가 위치하도록 일련의 감광막 패턴(도시 안됨)을 앞의 실리콘 질화막(102) 상에 형성시키고, 이 감광막 패턴을 식각 마스크로 하여, 일련의 이방성 특성을 갖는 건식 식각공정, 예컨대, 반응성 이온 에칭 공정(Reactive Ion Etching process)을 진행시켜, 반도체 기판(11)의 소자 분리 영역이 노출되도록 패드 산화막(101) 및 실리콘 질화막(102)을 패터닝 한다.
이어, 감광막 패턴을 식각 마스크층으로 반응성 이온 에칭 공정을 진행시켜, 기 노출된 반도체 기판(11)의 소자 분리 영역을 10000Å 정도의 깊이로 이방성 식각하고, 이를 통해, 반도체 기판(11)의 소자 분리 영역에 소자 분리용 트랜치(T1)를 형성시킨다.
앞의 과정을 통해, 일련의 소자 분리용 트랜치(T1)가 형성 완료되면, 본 발명에서는 일련의 이온 주입 공정을 통해, 소자 분리용 트랜치(T1)의 저부에 인버전 방지층(12a)을 선택적으로 추가 형성한 후, 예컨대, 900℃~1100℃ 정도의 열 산화 공정을 진행시켜, 소자 분리용 트랜치(T1)의 표면에 바람직하게, 400Å~600Å 정도의 두께를 갖는 산화막(도시 안됨)을 형성시킨다.
이어, 본 발명에서는 상황에 따라, 예컨대, 오존-TEOS(Tetra Ortho Silicate Glass) 공정, 상압 화학기상증착 공정, 플라즈마 화학기상증착 공정, 고밀도 플라즈마 화학기상증착 공정(High Density Plasma Chemical Vapor Deposition process:HDP CVD process) 등을 선택적으로 진행시켜, 소자 분리용 트랜치(T1)의 내부에 예컨대, 산화막 재질을 갖는 소자 분리막(12)을 형성시킨다.
상술한 절차를 통해, 소자 분리막(12)의 형성이 완료되면, 본 발명에서는 도 3b에 도시된 바와 같이, 반도체 기판(11)의 활성 영역에 감광막의 개구부가 위치하도록 일련의 감광막 패턴(103)을 앞의 실리콘 질화막(102) 상에 형성시키고, 이 감광막 패턴(103)을 식각 마스크로 하여, 일련의 이방성 특성을 갖는 건식 식각공정, 예컨대, 반응성 이온 에칭 공정을 진행시켜, 반도체 기판(11)의 활성 영역이 노출되도록 패드 산화막(101) 및 실리콘 질화막(102)을 패터닝 한다.
이어서, 도 3c에 도시된 바와 같이, 본 발명에서는 앞의 감광막 패턴(103)을 식각 마스크층으로, 예컨대, 반응성 이온 에칭 공정을 진행시켜, 기 노출된 반도체 기판(11)의 활성 영역을 3000Å~9800Å 정도의 깊이로 이방성 식각하고, 이를 통해, 반도체 기판(11)의 활성 영역에 게이트 전극용 트랜치(T2)를 형성시킨다.
그런 다음, 본 발명에서는 게이트 전극용 트랜치(T2)의 바닥면을 타겟으로 하는 일련의 이온 주입 공정을 진행시켜, 게이트 전극용 트랜치(T2)의 저부에 일련의 문턱전압 조절층(21)을 형성시킨다. 그런 후, 앞의 감광막 패턴(103)을 제거한다.
계속해서, 본 발명에서는 도 3d에 도시된 바와 같이, 예컨대, 850℃~1100℃ 정도의 열 산화 공정을 진행시켜, 게이트 전극용 트랜치(T2)의 표면에 바람직하게, 180Å~2500Å 정도의 두께를 갖는 게이트 절연막 패턴(19)을 성장 형성시킨다.
이어, 도 3e에 도시된 바와 같이, 본 발명에서는 일련의 증착공정을 선택적으로 진행시켜, 게이트 전극용 트랜치(T2)의 내부에 예컨대, 고농도로 도핑된 폴리실리콘 재질을 갖으면서, 게이트 절연막 패턴(19)과 접촉되는 게이트 전극 패턴(20)을 형성시킨다.
계속해서, 본 발명에서는 예컨대, 인산 용액, 불산 용액 등을 활용한 일련의 습식 식각 공정을 진행시켜, 실리콘 질화막(102) 및 패드 산화막(101)을 반도체 기판(11)의 표면으로부터 제거한다.
상술한 절차를 통해, 반도체 기판(11)의 액티브 영역에 트랜치 형태로 매립된 게이트 절연막 패턴(19)이 형성 완료되면, 본 발명에서는 도 3f에 도시된 바와 같이, 반도체 기판(11)의 활성 영역에 감광막의 개구부가 위치하도록 일련의 감광막 패턴(104)을 반도체 기판(11)상에 형성시키고, 이 감광막 패턴(104)을 마스크로 하여, 일련의 이온 주입 공정을 진행시킴으로써, 게이트 절연막 패턴(19)과 접촉되면서, 게이트 전극 패턴(20)의 양쪽 측부에 위치하는 저 농도 불순물층(16,13)을 형성시킨다. 그런 다음, 앞의 감광막 패턴(104)을 제거한다.
이어, 본 발명에서는 위 저 농도 불순물층(16,13)의 전압 강하 능력을 향상시키기 위하여, 소정의 고온, 바람직하게, 1000℃~1250℃의 온도 환경 하에서, 30분~600분의 시간 동안 일련의 드라이브-인 공정을 진행시킨다.
상술한 드라이브-인 공정이 완료된 후, 본 발명에서는 도 3g에 도시된 바와 같이, 반도체 기판(11)의 활성 영역에 감광막의 개구부가 위치하도록 일련의 감광막 패턴(104)을 반도체 기판(11)상에 형성시키고, 이 감광막 패턴(104)을 마스크로 하여, 일련의 이온 주입 공정을 진행시킴으로써, 게이트 절연막 패턴(19)과 접촉됨과 아울러, 게이트 전극 패턴(20)의 양쪽 측부에 위치하면서, 저 농도 불순물층(16,13)의 상부에 위치하는 고 농도 불순물층(17,14)을 형성시킨다. 그런 다음, 앞의 감광막 패턴(104)을 제거한다.
이후, 본 발명에서는 일련의 층간 절연막 형성공정, 콘택홀 형성공정, 금속배선 형성공정 등을 추가로 반복 진행하여, 완성된 형태의 고 내압용 반도체 소자를 제조 완료한다.
이상에서 상세히 설명한 바와 같이, 본 발명에서는 게이트 전극 패턴을 반도체 기판의 저부로 매립 형성함과 아울러, 이 게이트 전극 패턴의 양쪽 측부에 소오스/드레인 확산층을 위한 저 농도 불순물층 및 고 농도 불순물층을 순차적으로 적층 형성하고, 이를 통해, 고 농도 불순물층이 게이트 전극 패턴과 별도의 이격 거리를 이루지 않고서도, 자신에게 필요한 일련의 전압 강하 영역을 손쉽게 확보할 수 있도록 유도함으로써, 고 농도 불순물층 및 게이트 전극 패턴의 이격에 기인한 소자의 사이즈 증가를 미리 차단시킬 수 있다.
이러한 본 발명의 실시에 따라, 고 농도 불순물층 및 게이트 전극 패턴의 이격 필요성이 효과적으로 제거되는 경우, 최종 완성되는 소자의 사이즈는 대폭 줄어들 수 있게 되며, 결국, 소자의 사이즈 증가에 기인한 제조원가 상승 문제점 역시 자연스럽게 해결될 수 있게 된다.
앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.
도 1은 종래의 기술에 따른 고 내압용 반도체 소자를 도시한 예시도.
도 2는 본 발명에 따른 고 내압용 반도체 소자를 도시한 예시도.
도 3a 내지 도 3g는 본 발명에 따른 고 내압용 반도체 소자의 제조방법을 순차적으로 도시한 공정 순서도.
Claims (12)
- 인버전 방지층이 구비된 소자 분리막에 의해 정의된 반도체 기판의 활성 영역에 매립 형성된 게이트 전극 패턴과;상기 게이트 전극 패턴의 테두리를 감싸는 게이트 절연막 패턴과;상기 게이트 절연막 패턴과 접촉되도록 상기 게이트 전극 패턴의 양쪽에 위치하면서, 상기 반도체 기판의 활성 영역 상층에 이온 주입 형성된 고 농도 불순물층과;상기 게이트 절연막 패턴과 접촉되도록 상기 게이트 전극 패턴의 양쪽에 위치하면서, 상기 고 농도 불순물층의 하부에 이온 주입 형성된 저 농도 불순물층을 포함하는 것을 특징으로 하는 고 내압용 반도체 소자.
- 제 1 항에 있어서, 상기 고 농도 불순물층은 상기 소자 분리막의 인버전 방지층과 전기적으로 접촉되지 않도록 분리 형성되는 것을 특징으로 하는 고 내압용 반도체 소자.
- 제 1 항에 있어서, 상기 저 농도 불순물층은 상기 게이트 전극 패턴의 매립 깊이와 최소한 같거나 더 깊게 이온 주입되는 것을 특징으로 하는 고 내압용 반도체 소자.
- 제 1 항에 있어서, 상기 게이트 전극 패턴은 상기 소자 분리막 보다 얕은 깊이로 매립 형성되는 것을 특징으로 하는 고 내압용 반도체 소자.
- 제 1 항에 있어서, 상기 게이트 전극 패턴은 상기 소자 분리막 보다 넓은 폭을 유지하는 것을 특징으로 하는 고 내압용 반도체 소자.
- 제 1 항에 있어서, 상기 게이트 절연막 패턴의 저부에는 상기 게이트 절연막 패턴을 통해 형성되는 채널의 문턱 전압을 조절하기 위한 문턱전압 조절층이 더 형성되는 것을 특징으로 하는 고 내압용 반도체 소자.
- 반도체 기판의 활성 영역에 트랜치를 형성하는 단계와;상기 트랜치의 표면에 게이트 절연막 패턴을 형성하는 단계와;상기 게이트 절연막 패턴과 접촉되도록 상기 트랜치의 내부에 게이트 전극 패턴을 형성하는 단계와;상기 게이트 절연막 패턴과 접촉되면서, 상기 게이트 전극 패턴의 양쪽에 위치하도록 상기 반도체 기판의 활성 영역에 저 농도 불순물층을 이온 주입 형성하는 단계와;상기 게이트 절연막 패턴과 접촉되면서, 상기 게이트 전극 패턴의 양쪽에 위치하도록 상기 저 농도 불순물층의 상부에 고 농도 불순물층을 이온 주입 형성하는 단계를 포함하는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 게이트 절연막 패턴의 저부에 상기 게이트 절연막 패턴을 통해 형성되는 채널의 문턱 전압을 조절하기 위한 문턱전압 조절층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 게이트 절연막 패턴은 180Å~2500Å의 두께로 형성되는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 저 농도 불순물층을 고온의 환경에서 드라이브-인(Drive in)하는 단계를 더 포함하는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
- 제 10 항에 있어서, 상기 저 농도 불순물층의 드라이브-인 단계는 1000℃~1250℃의 온도에서 진행되는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
- 제 10 항에 있어서, 상기 저 농도 불순물층의 드라이브-인 단계는 30분~600분 동안 진행되는 것을 특징으로 하는 고 내압용 반도체 소자의 제조방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040014036A KR100540371B1 (ko) | 2004-03-02 | 2004-03-02 | 고 내압용 반도체 소자 및 그 제조방법 |
| US10/598,495 US20070164355A1 (en) | 2004-03-02 | 2005-03-02 | Semiconductor device of high breakdown voltage and manufacturing method thereof |
| CNA2005800069129A CN1926673A (zh) | 2004-03-02 | 2005-03-02 | 具有高击穿电压的半导体装置及其制造方法 |
| PCT/KR2005/000574 WO2005083770A1 (en) | 2004-03-02 | 2005-03-02 | Semiconductor device of high breakdown voltage and manufacturing method thereof |
| JP2007501708A JP2007526651A (ja) | 2004-03-02 | 2005-03-02 | 高耐圧用半導体素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040014036A KR100540371B1 (ko) | 2004-03-02 | 2004-03-02 | 고 내압용 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050088641A true KR20050088641A (ko) | 2005-09-07 |
| KR100540371B1 KR100540371B1 (ko) | 2006-01-11 |
Family
ID=34909992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040014036A KR100540371B1 (ko) | 2004-03-02 | 2004-03-02 | 고 내압용 반도체 소자 및 그 제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20070164355A1 (ko) |
| JP (1) | JP2007526651A (ko) |
| KR (1) | KR100540371B1 (ko) |
| CN (1) | CN1926673A (ko) |
| WO (1) | WO2005083770A1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100907997B1 (ko) * | 2007-11-16 | 2009-07-16 | 주식회사 동부하이텍 | 모스 트랜지스터의 제조 방법 및 구조 |
| KR101131414B1 (ko) * | 2010-09-10 | 2012-04-03 | 한국과학기술원 | 무선주파수 소자 및 그 제조방법 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7384849B2 (en) | 2005-03-25 | 2008-06-10 | Micron Technology, Inc. | Methods of forming recessed access devices associated with semiconductor constructions |
| US7282401B2 (en) | 2005-07-08 | 2007-10-16 | Micron Technology, Inc. | Method and apparatus for a self-aligned recessed access device (RAD) transistor gate |
| US7867851B2 (en) | 2005-08-30 | 2011-01-11 | Micron Technology, Inc. | Methods of forming field effect transistors on substrates |
| US7700441B2 (en) | 2006-02-02 | 2010-04-20 | Micron Technology, Inc. | Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates |
| US7602001B2 (en) | 2006-07-17 | 2009-10-13 | Micron Technology, Inc. | Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells |
| US7772632B2 (en) | 2006-08-21 | 2010-08-10 | Micron Technology, Inc. | Memory arrays and methods of fabricating memory arrays |
| US7589995B2 (en) | 2006-09-07 | 2009-09-15 | Micron Technology, Inc. | One-transistor memory cell with bias gate |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| JP2009081163A (ja) * | 2007-09-25 | 2009-04-16 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP5248905B2 (ja) * | 2008-04-22 | 2013-07-31 | ラピスセミコンダクタ株式会社 | 半導体素子およびその製造方法 |
| TWI587503B (zh) * | 2012-01-11 | 2017-06-11 | 世界先進積體電路股份有限公司 | 半導體裝置及其製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5986265A (ja) * | 1982-11-09 | 1984-05-18 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| JPS61125084A (ja) * | 1984-11-22 | 1986-06-12 | Hitachi Ltd | 半導体集積回路装置 |
| DE3902701A1 (de) * | 1988-01-30 | 1989-08-10 | Toshiba Kawasaki Kk | Verfahren zur herstellung einer halbleiteranordnung |
| JPH0251276A (ja) * | 1988-08-12 | 1990-02-21 | Toyota Autom Loom Works Ltd | Ｍｏｓ型半導体装置及びその製造方法 |
| JPH0387069A (ja) * | 1989-04-14 | 1991-04-11 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH02306663A (ja) * | 1989-05-22 | 1990-12-20 | Ricoh Co Ltd | 半導体装置の製造方法 |
| DE69225552T2 (de) * | 1991-10-15 | 1999-01-07 | Texas Instruments Inc., Dallas, Tex. | Lateraler doppel-diffundierter MOS-Transistor und Verfahren zu seiner Herstellung |
| JPH0818042A (ja) * | 1994-06-30 | 1996-01-19 | Sony Corp | Ｍｏｓトランジスタの製造方法 |
| KR100282452B1 (ko) * | 1999-03-18 | 2001-02-15 | 김영환 | 반도체 소자 및 그의 제조 방법 |
| KR100364815B1 (en) * | 2001-04-28 | 2002-12-16 | Hynix Semiconductor Inc | High voltage device and fabricating method thereof |
-
2004
- 2004-03-02 KR KR1020040014036A patent/KR100540371B1/ko not_active IP Right Cessation
-
2005
- 2005-03-02 US US10/598,495 patent/US20070164355A1/en not_active Abandoned
- 2005-03-02 JP JP2007501708A patent/JP2007526651A/ja active Pending
- 2005-03-02 CN CNA2005800069129A patent/CN1926673A/zh active Pending
- 2005-03-02 WO PCT/KR2005/000574 patent/WO2005083770A1/en active Application Filing
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100907997B1 (ko) * | 2007-11-16 | 2009-07-16 | 주식회사 동부하이텍 | 모스 트랜지스터의 제조 방법 및 구조 |
| KR101131414B1 (ko) * | 2010-09-10 | 2012-04-03 | 한국과학기술원 | 무선주파수 소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070164355A1 (en) | 2007-07-19 |
| KR100540371B1 (ko) | 2006-01-11 |
| WO2005083770A1 (en) | 2005-09-09 |
| JP2007526651A (ja) | 2007-09-13 |
| CN1926673A (zh) | 2007-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8022472B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| KR100418435B1 (ko) | 전력 집적회로 소자의 제조 방법 | |
| JP2007526651A (ja) | 高耐圧用半導体素子及びその製造方法 | |
| JP3157357B2 (ja) | 半導体装置 | |
| KR100568858B1 (ko) | 수직 이중 채널을 갖는 ｓｏｉ 트랜지스터의 제조 방법 및그에 따른 구조 | |
| US6674128B1 (en) | Semiconductor-on-insulator device with thermoelectric cooler on surface | |
| JP2011049394A (ja) | 半導体装置およびその製造方法 | |
| JP2005150522A (ja) | 半導体装置及びその製造方法 | |
| KR100367049B1 (ko) | 반도체 장치의 제조방법 | |
| KR20090007053A (ko) | 고전압 소자 및 그 제조방법 | |
| JP2003037267A (ja) | 半導体装置の製造方法 | |
| JP5378925B2 (ja) | 半導体装置およびその製造方法 | |
| JP2011253883A (ja) | 半導体装置及びその製造方法 | |
| JP2012142487A (ja) | 半導体装置およびその製造方法 | |
| US6764921B2 (en) | Semiconductor device and method for fabricating the same | |
| US20110204423A1 (en) | Semiconductor device and manufacturing method thereof | |
| KR100448889B1 (ko) | 에스오아이 기판을 이용한 전력 집적회로용 소자의 제조방법 | |
| JP2008198676A (ja) | 半導体装置 | |
| JPH10150207A (ja) | 高圧素子およびその製造方法 | |
| JP3602242B2 (ja) | 半導体装置 | |
| US6580088B2 (en) | Semiconductor devices and methods for manufacturing the same | |
| JPS5846648A (ja) | 半導体装置の製造方法 | |
| JP5238940B2 (ja) | 半導体装置の製造方法 | |
| KR19990081274A (ko) | 트렌치 게이트 구조를 갖는 전력 반도체장치의제조방법 | |
| JP2008198631A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20091228 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |