CN1909249A - 具有薄膜晶体管的半导体器件及其制造方法 - Google Patents

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Abstract

一种具有TFT的半导体器件，包括基板，在基板上或在基板上方用作TFT的有源层的岛状半导体薄膜，在半导体薄膜中形成的一对源/漏区，以及在半导体薄膜中的源/漏区对之间形成的沟道区。源/漏区对比除该源/漏区之外的半导体薄膜的剩余部分薄。源/漏区对和半导体薄膜的剩余部分之间的厚度差值处于10埃()至100埃的范围内。这减小了总的工序步骤并提高了器件的工作性能和可靠性。

Description

具有薄膜晶体管的半导体器件及其制造方法
技术领域
本发明涉及一种具有薄膜晶体管(TFT)的半导体器件及制造该器件的方法。根据本发明的半导体器件可应用于液晶显示器(LCD)的电路元件，如用于像素的开关元件、用于驱动电路的元件，等等。这里，对于TFT优选通过多晶的硅(即，多晶硅)形成有源层。
背景技术
通常，LCD器件包括其上以矩阵阵列布置TFT的基板(下面称为“TFT基板”)、以预定间隙与该TFT基板相对的另一基板(下面被称为“相对基板”)以及位于TFT基板和相对基板之间的液晶层。利用TFT基板的制造工序，为了保证制造成品率和TFT性能稳定性，在每个工序中正确地控制图形之间的对准是重要的。
一种常规、通用的TFT基板的制造方法如下：
具体地，首先，在玻璃板上形成由二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)等等构成的绝缘背膜，然后通过化学气相淀积(CVD)等，在该背膜上形成非晶硅膜。下面“非晶硅”可以被简化为“a-Si”。此后，在a-Si膜上形成第一光敏抗蚀剂膜，以及因此形成的a-Si膜经受选择性曝光工序和显影工序，由此形成第一掩模，其具有用于第一对准标记的图形。使用因此形成的第一掩膜，有选择地刻蚀a-Si膜，以形成第一对准标记。此后，第一掩模被除去。
接下来，通过固相生长、准分子激光器退火等等晶化该a-Si膜(其中已形成了第一对准标记)，产生多晶的硅膜(下面可以被简单地称为多晶硅膜)。然后，在该多晶硅膜上形成第二光敏抗蚀剂膜，并经受选择性曝光工序和显影工序，产生第二掩模，其具有用于半导体岛和第二对准标记的图形。在第二光敏抗蚀剂膜的选择曝光工序中，使用上述第一对准标记进行对准。
接下来，使用因此形成的第二掩模，有选择地刻蚀该多晶硅膜。因此，该多晶硅膜被构图，以形成半导体岛(即，多晶硅岛)。同时，通过相同的多晶硅膜形成第二对准标记。此后，第二掩模被除去。
接着，形成第三光敏抗蚀剂膜，并经受选择曝光和显影工序，由此形成第三掩模，其具有用于杂质注入的图形。然后，使用因此形成的第三掩模，将杂质或掺杂剂离子有选择地注入该岛状的多晶硅膜(即，多晶硅岛)的源/漏形成区(该区域是之后将形成为源/漏区的区域，以及下面可以被称为S/D形成区)中。因此，在各个多晶硅岛中形成源/漏区对(下面可以被称为S/D区)。在第三掩模被除去之后，通过准分子激光器退火工序、热退火工序等等激活注入到多晶硅岛中的杂质离子。
此后，连续地进行用于栅绝缘膜形成、栅电极/线形成、层间绝缘膜形成、接触孔形成和源/漏线形成的后续工序步骤，产生TFT基板。
如上所说，利用TFT基板的常规制造方法，为了仅仅形成第一对准标记，必须进行第一光敏抗蚀剂掩模的形成、曝光和显影、a-Si膜的刻蚀，以及第一光敏抗蚀剂掩模的去除的五个工序步骤。因此，存在必需的工序步骤的总数增加和制造成本变高的问题。因此，为了减小工序步骤的总数，研发并公开了各种措施，在2003年11月21日公开的日本未审查专利公开号2003-332349中公开了其例子。公开号2003-332349中公开的措施如下。
具体地，在玻璃板上形成的绝缘背膜上形成a-Si膜的步骤中，在玻璃板的***形成不放置a-Si膜的区域(即，不存在a-Si膜的区域)，同时，在玻璃板上不存在a-Si膜的区域内部上形成放置a-Si膜的区域(即，a-Si膜形成区)。在形成a-Si膜的步骤中，通过隐藏或覆盖玻璃板的***，形成不存在a-Si膜的区域。然后，在不存在a-Si膜的区域和a-Si膜形成区上形成光敏抗蚀剂膜，然后有选择地曝光和显影因此形成的光敏抗蚀剂膜，由此形成一掩模，其具有用于杂质注入的图形和用于对准标记形成的图形。在a-Si膜形成区上放置用于杂质注入的图形，以及在不存在a-Si膜的区域上放置用于对准标记形成的图形。
接着，使用上述掩模，将预定的杂质有选择地注入a-Si膜中，然后使用相同的掩模，有选择地刻蚀该绝缘背膜。结果，在a-Si膜的a-Si膜形成区中形成S/D形成区，同时通过不存在a-Si膜的区域中的绝缘背膜形成对准标记。在完成该刻蚀工序之后，掩模被除去。
利用公开号2003-332349中公开的方法，在上述方法中省略了在制造TFT基板的上述常规方法中用于形成第一对准标记的上述五个工序步骤。因此，制造成本增加被抑制。
而且，为了省去激活注入到a-Si膜中的杂质的工序，以由此缩短制造工序顺序，研发了以下方法。在2001年7月19日公开的日本专利号3211340中公开了该方法。
具体地，在绝缘板上淀积a-Si膜，然后将预定的杂质或掺杂剂有选择地注入a-Si膜的S/D形成区中。由此在a-Si膜中形成杂质-掺杂区。此后，准分子激光束被直接照射到该杂质-掺杂区，由此将a-Si膜转变为多晶硅膜(即，a-Si膜的晶化)，并同时激活杂质-掺杂区中存在的杂质。该方法称为准分子激光器退火方法。利用该方法，可以同时进行a-Si膜的晶化和掺杂杂质的激活，因此缩短制造工序序列。因此，防止制造成本增加。
如由公开号2003-332349中公开的方法清楚地看到，为了缩短制造工序序列(即减小必要的工序步骤的总数)，通过一组曝光和显影工序形成用于杂质注入的图形和用于对准标记形成的图形，或同时进行a-Si膜的晶化和注入a-Si膜中的杂质的激活是有效的。但是，如果使用公开号2003-332349中公开的方法，通过一组曝光和显影工序形成用于杂质注入的图形和用于对准标记形成的图形，那么对准标记仅仅位于玻璃板的***。因此，出现在玻璃板的中间区域对准精确度降低的缺点。
此外，用于形成对准标记的区域需要被设置在玻璃板的***上，因此用于形成TFT的区域被减窄。结果，产生制造成本增加的另一缺点。
而且，如果，类似于日本专利号3211340中公开的方法，将希望的杂质有选择地注入a-Si膜的S/D形成区中，此后通过准分子激光器照射同时进行a-Si膜的晶化和杂质离子的激活，那么在准分子激光器照射过程中，重金属杂质(不可避免地连同希望的杂质一起被注入a-Si膜表面中)可能朝着a-Si膜的内部扩散。倘若如此，将发生因此扩散的重金属杂质降低将使用所述a-Si膜形成的TFT的性能和可靠性的缺点。
发明内容
考虑到上述缺点创造了本发明。
本发明的目的是提供一种具有一个TFT或多个TFT的半导体器件，其减小必要的工序步骤的总数，以及提高工作性能和可靠性，以及提供一种制造该器件的方法。
本发明的另一目的是提供一种具有一个TFT或多个TFT的半导体器件，与该类型的常规半导体器件相比其保证高对准精确度，以及提供一种制造该器件的方法。
本发明的再一目的是提供一种具有一个TFT或多个TFT的半导体器件，与该类型的常规半导体器件相比其减小制造成本，以及提供一种制造该器件的方法。
对所属领域的技术人员来说从下列描述，上述目的连同未具体地提及的其它目的将变得清楚。
根据本发明的第一方面，提供一种具有TFT的半导体器件，该半导体器件包括，
基板；
直接在基板上或在具有中间背膜的基板之上形成的岛状半导体薄膜，该半导体薄膜用作TFT的有源层；
在该半导体薄膜中形成的TFT的一对源/漏区(S/D区)；以及
在半导体薄膜中的源/漏区对之间形成的TFT的沟道区；
其中源/漏区对的厚度比半导体薄膜的剩余部分的小；以及
其中源/漏区对和半导体薄膜的剩余部分之间的厚度差被设置为10埃()至100埃的范围内。
这里，源/漏区对和半导体薄膜的剩余部分之间的厚度差被设置为10埃()至100埃的范围内的原因如下：
10埃的最小值由利用曝光设备的对准标记的最小可读深度(即，最小厚度差)是10埃的事实决定。
100埃的最大值由以下原因决定。当通过准分子激光器退火，由非晶半导体薄膜的晶化形成半导体薄膜时，在对准标记的形状可以保持在可用曝光设备读出所述对准标记的水平的条件下，对准标记的最大可能的深度(即，最大厚度差值)是100埃。
利用根据本发明的第一方面的半导体器件，源/漏区对的厚度比半导体薄膜的剩余部分的厚度小10埃至100埃的范围内的值。这意味着源/漏区对的表面(即，半导体薄膜)被有选择地除去或消除。因此，当希望的杂质被注入部分半导体薄膜时，该部分半导体薄膜之后将成为源/漏区(即，源/漏形成区)，通过选择性去除源/漏区对的表面，除去连同希望的杂质一起注入半导体薄膜中的重金属杂质。
由此，当通过准分子激光器退火同时进行非晶半导体薄膜的晶化和注入杂质的激活时，随希望的杂质一起注入非晶半导体薄膜中的重金属杂质将不朝着非晶半导体薄膜的内部(即，源/漏区)扩散。结果，可以提高TFT(即，包括所述TFT的半导体器件)的工作性能和可靠性。
而且，通过一组曝光和显影工序形成用于杂质注入的图形和用于对准标记形成的图形，以及通过同时进行半导体薄膜的晶化和注入半导体薄膜中的杂质的激活，可以减小必要的工序步骤的总数。结果，可以进一步降低制造成本。
优选，半导体薄膜是多晶的。更优选，通过晶化非晶半导体薄膜形成多晶的半导体薄膜。
在根据本发明的第一方面的半导体器件的优选实施例中，在半导体薄膜外面并靠近半导体薄膜附加地提供对准标记。该对准标记由与半导体薄膜相同的材料制成。在该实施例中，与对准标记被布置在基板的***上的上述公开号2003-332349所公开的结构不同，对准标记被布置在半导体薄膜外面并靠近半导体薄膜。因此，该对准标记可以用于相对于半导体薄膜，对准或放置上面的(即，上一层)图形。因此，有可获得比以前更高的对准精确度的附加优点。
在根据本发明的另一优选实施例中，对准标记的厚度等于半导体薄膜的剩余部分。在该实施例中，有仍可获得更高的对准精确度的附加优点。
在根据本发明的第一方面的半导体器件的再一优选实施例中，直接在基板上或在具有中间背膜的基板之上形成附加的岛状半导体薄膜，该附加的半导体薄膜用作附加TFT的有源层。附加TFT的附加源/漏区对(S/D区)形成在该附加的半导体薄膜中。在附加的半导体薄膜中的附加源/漏区对之间形成附加TFT的附加沟道区。附加的源/漏区对的厚度等于该附加的半导体薄膜的剩余部分。在该实施例中，有可获得互补TFT结构的附加优点。
根据本发明的第二方面，提供一种具有TFT的半导体器件的制造方法。该方法包括以下步骤：
直接在基板上或在具有中间背膜的基板之上形成非晶半导体薄膜；
在该非晶半导体薄膜上形成第一掩模，第一掩模具有用于源/漏区的第一图形和用于第一对准标记的第二图形；
使用第一掩模将杂质有选择地注入非晶半导体薄膜中，由此通过第一图形形成第一杂质掺杂区，以及通过第二图形形成第二杂质掺杂区；
使用第一掩模有选择地刻蚀第一杂质掺杂区的表面和第二杂质掺杂区的表面；
照射激光到包括表面刻蚀的第一杂质掺杂区和表面刻蚀的第二杂质掺杂区的非晶半导体薄膜，由此晶化该非晶半导体薄膜，以形成多晶半导体薄膜，并激活注入第一杂质掺杂区和第二杂质掺杂区中的杂质；
在多晶半导体薄膜上形成第二掩模，第二掩模具有用于半导体岛的第三图形；以及
使用第二掩模有选择地刻蚀多晶半导体薄膜，由此通过第三图形形成半导体岛；
其中在照射激光到非晶半导体薄膜的步骤中，在多晶半导体薄膜中，通过第一杂质掺杂区形成一对源/漏区，以及通过第二杂质掺杂区形成第一对准标记；
以及其中，在有选择地刻蚀多晶半导体薄膜的步骤中，在半导体岛中包括源/漏区对，和从半导体岛排除第一对准标记。
利用根据本发明第二方面的制造半导体器件的方法，通过仅仅进行用于第一掩模的抗蚀剂膜的形成、曝光和显影、注入杂质到非晶半导体薄膜以及非晶半导体薄膜的选择性刻蚀的一系列操作，获得表面刻蚀的第一杂质掺杂区和表面刻蚀的第二杂质掺杂区。通过照射激光到非晶半导体薄膜，表面刻蚀的第一杂质掺杂区变成TFT的源/漏区对，同时，表面刻蚀的第二杂质掺杂区变成第一对准标记。
而且，通过照射激光到包括表面刻蚀的第一和第二杂质掺杂区的非晶半导体薄膜，非晶半导体薄膜被晶化而形成多晶半导体薄膜，同时，注入第一和第二杂质掺杂区中的杂质被激活。因此，对于激活所述杂质不需要附加工序步骤。
由此，用于半导体器件(例如，根据本发明的第一方面的半导体器件)需要的制造工序步骤的总数被减小。这意味着其制造成本被降低。
此外，由于使用第一掩模有选择地刻蚀掉非晶半导体薄膜中的第一和第二杂质掺杂区的表面，保证随希望的杂质一起已被注入非晶半导体薄膜的表面中的重金属杂质被去除。因此，与重金属杂质不被除去的常规方法相比较，通过使用源/漏区对形成的TFT(即，半导体器件)的初始性能的波动被改进，以及其可靠性也被提高。
在根据本发明第二方面的方法的优选实施例中，在使用第二掩模有选择地刻蚀多晶半导体薄膜的步骤中，使用第一对准标记进行对准。在该实施例中，有一附加的优点：可以以比以前更高的对准精确度形成半导体岛。
在根据本发明第二方面的方法的另一优选实施例中，第二掩模除用于半导体岛的第三图形之外，还具有用于第二对准标记的第四图形。在使用第二掩模有选择地刻蚀多晶半导体薄膜以形成半导体岛的步骤中，通过第四图形在半导体岛附近形成第二对准标记。在该实施例中，与在基板的***上布置对准标记的上述公开号2003-332349中所公开的结构不同，第一对准标记形成在多晶半导体薄膜中的源/漏区对附近，以及第二对准标记形成在半导体岛外面并靠近半导体岛。因此，第二对准标记可以用于相对于半导体岛对准或放置上面的(即，上一层)图形。因此，有一附加的优点：对于上面的图形，可获得与以前相比更高的对准精确度。
在根据本发明第二方面的方法的另一优选实施例中，附加地提供注入用于阈值调整的杂质到非晶半导体薄膜表面中的步骤。该附加步骤在照射激光到非晶半导体薄膜的步骤之前进行。优选该附加步骤在第一掩模被除去之后进行。但是，使用适当的掩模，用于阈值调整的杂质可以被有选择地注入到TFT的沟道区中。在该实施例中，有一附加的优点：TFT的阈值可以被调整或控制。
在根据本发明第二方面的方法的再一优选实施例中，附加地提供将用于LDD结构形成的杂质注入非晶半导体薄膜表面中的步骤。该附加步骤在照射激光到非晶半导体薄膜的步骤之前进行。在该实施例中，有一附加的优点：形成具有LDD结构的TFT。
根据本发明的第三方面，提供一种制造具有第一导电类型的TFT和第二导电类型的TFT的半导体器件的方法。该方法包括以下步骤：
直接在基板上或在具有中间背膜的基板之上形成非晶半导体薄膜；
在非晶半导体薄膜上形成第一掩模，第一掩模具有用于第一导电类型的第一TFT的源/漏区的第一图形和用于第一对准标记的第二图形；
使用第一掩模，将第一导电类型的杂质有选择地注入非晶半导体薄膜中，由此通过第一图形形成第一杂质掺杂区和通过第二图形形成第二杂质掺杂区；
使用第一掩模有选择地刻蚀第一杂质掺杂区的表面和第二杂质掺杂区的表面；
在非晶半导体薄膜上形成第二掩模，第二掩模具有用于第二导电类型的第二TFT的源/漏区的第三图形；
使用第二掩模将第二导电类型的杂质有选择地注入非晶半导体薄膜中，由此通过第三图形形成第三杂质掺杂区；
照射激光到包括表面刻蚀的第一杂质掺杂区、表面刻蚀的第二杂质掺杂区以及第三杂质掺杂区的非晶半导体薄膜，由此晶化该非晶半导体薄膜，以形成多晶半导体薄膜，并激活注入第一杂质掺杂区、第二杂质掺杂区和第三杂质掺杂区中的杂质；
在多晶半导体薄膜上形成第三掩模，第三掩模具有用于第一和第二半导体岛的第四图形；以及
使用第三掩模有选择地刻蚀多晶半导体薄膜，由此通过第四图形形成用于第一TFT的第一半导体岛和用于第二TFT的第二半导体岛；
其中在照射激光到非晶半导体薄膜的步骤中，在多晶半导体薄膜中，通过第一杂质掺杂区形成第一TFT的一对源/漏区，通过第二杂质掺杂区形成第一对准标记，以及通过第三杂质掺杂区形成第二TFT的一对源/漏区；
以及其中，在有选择地刻蚀该多晶半导体薄膜的步骤中，在第一半导体岛中包括第一TFT的源/漏区对，在第二半导体岛中包括第二TFT的源/漏区对，以及从第一和第二半导体岛排除第一对准标记。
利用根据本发明的第三方面的半导体器件的制造方法，通过进行用于第一导电类型的第一TFT的第一掩模的抗蚀剂膜的形成、曝光和显影，将第一导电类型的杂质注入非晶半导体薄膜中，以及选择性刻蚀非晶半导体薄膜的一系列操作获得表面刻蚀的第一和第二杂质掺杂区。通过进行用于第二导电类型的第二TFT的第二掩模的抗蚀剂膜的形成、曝光和显影，杂质注入第二导电类型杂质到非晶半导体薄膜的的一系列操作获得第三杂质掺杂区。此外，通过照射激光到非晶半导体薄膜，表面刻蚀的第一杂质掺杂区变成第一TFT的源/漏区对，表面刻蚀的第二杂质掺杂区变成第一对准标记，以及第三杂质掺杂区变成第二TFT的源/漏区对。
而且，通过照射激光到包括表面刻蚀的第一和第二导电类型杂质掺杂区和第三杂质掺杂区的非晶半导体薄膜，非晶半导体薄膜被晶化而形成多晶半导体薄膜，同时，注入第一和第二杂质掺杂区中的第一导电类型的杂质和注入第三杂质掺杂区中的第二导电类型杂质被激活。因此，激活所述杂质不需要附加的工序步骤。
由此，用于半导体器件(例如，根据本发明的第一方面的半导体器件)需要的制造工序步骤的总数被减小。这意味着其制造成本被降低。
此外，由于使用第一掩模有选择地刻蚀掉非晶半导体薄膜中的第一和第二杂质掺杂区的表面，因此保证了随希望的杂质一起被注入非晶半导体薄膜表面中的重金属杂质被去除。因此，与重金属杂质不被除去的常规方法相比较，通过使用相应的源/漏区对形成的第一TFT的初始性能的波动被改进，以及其可靠性也被提高。
因此，因为基本上与根据第二方面的方法相同的原因，获得与根据第二方面的方法相同的优点。
在根据第三方面的方法中，第一对准标记通常可以用于第一和第二TFT，因此，第二掩模不具有对应于第一对准标记用于对准标记的图形。但是，不用说，第二掩模可以具有对应于第一对准标记用于对准标记的图形。这是可应用于第二对准标记的。
在根据本发明第三方面的方法的优选实施例中，在使用第三掩模有选择地刻蚀多晶半导体薄膜的步骤中，使用第一对准标记进行对准。在该实施例中，有一附加的优点：可以以比以前更高的对准精确度形成第一和第二半导体岛。
在根据本发明第三方面的方法的另一优选实施例中，第三掩模除用于半导体岛的第四图形之外，具有用于第二对准标记的第五图形。在使用第三掩模有选择地刻蚀多晶半导体薄膜以形成第一和第二半导体岛的步骤中，通过第五图形在第一和第二半导体岛附近形成第二对准标记。在该实施例中，与在基板的***上布置对准标记的上述公开号2003-332349中所公开的结构不同，在多晶半导体薄膜中，在第一和第二TFT的两对源/漏区附近形成第一对准标记，以及在第一和第二半导体岛外面并靠近第一和第二半导体岛形成第二对准标记。因此，第二对准标记可以用于相对于第一和第二半导体岛，对准或放置上面的(即，上一层)图形。因此，有一附加的优点：对于上面的图形，可获得比以前更高的对准精确度。
在根据本发明第三方面的方法的另一优选实施例中，附加地提供注入用于阈值调整的杂质到非晶半导体薄膜表面中的步骤。该附加步骤在照射激光到非晶半导体薄膜的步骤之前进行。该附加步骤可以以使用适当的掩模将用于阈值调整的杂质仅仅注入非晶半导体薄膜的沟道区中的这样一种方法进行，或以用于阈值调整的杂质被注入到非晶半导体薄膜的整个表面中的这样一种方法进行。在该实施例中，有一附加的优点：第一和第二TFT的阈值可被调整或控制。
附图说明
为了可以容易地实现本发明，现在将参考附图描述它：
图1A是放大的局部剖面图，示出了根据本发明的第一实施例的半导体器件的示意性结构；
图1B是平面图，示出了根据图1A的第一实施例的半导体器件的岛状多晶硅膜(即，多晶硅岛)和对准标记的示意图；
图2A至2M是局部剖面图，分别示出了根据本发明第一实施例的半导体器件的制造方法；
图3A至3I是局部剖面图，分别示出了根据本发明的第二实施例的半导体器件的制造方法；
图4A至4M是局部剖面图，分别示出了根据本发明的第三实施例的半导体器件的制造方法；
图5A至5L是局部剖面图，分别示出了根据本发明的第四实施例的半导体器件的制造方法；
图6A至6I是局部剖面图，分别示出了根据本发明的第五实施例的半导体器件的制造方法；
图7A至7J是局部剖面图，分别示出了根据本发明的第六实施例的半导体器件的制造方法。
具体实施方式
下面将详细描述本发明的优选实施例，同时参考附图。
第一实施例
[半导体器件的结构]
图1A示出了根据本发明第一实施例的半导体器件的示意性结构，以及图1B示出了岛状多晶硅膜(即，多晶硅岛)和其第二对准标记的示意布图。
如图1A和1B所示，第一实施例的半导体器件1包括基板10和形成在基板10上的绝缘背膜12。这里，基板10通过矩形玻璃板形成。在背膜12上，形成构图的多晶硅膜45，以具有岛状形状，以及形成一对第二对准标记47a和47b。下面，该多晶硅膜45可以被称为“多晶硅岛”。在多晶硅岛45的中间形成沟道区20c。在岛45中的沟道区20c的每个侧边形成一对源/漏区(S/D区)20a和20b。因此，沟道区20c被S/D区对20a和20b夹住。在S/D区20a的左侧，离开S/D区20a布置第二对准标记47a。在S/D区20b的右侧，离开S/D区20b布置第二对准标记47b。
S/D区20a的厚度Ta和S/D区20b的厚度Tb小于多晶硅岛45的厚度Tc。换句话说，Ta＝Tb＜Tc。第二对准标记47a和47b的厚度等于岛45的厚度Tc。
岛45的厚度Tc和S/D区20a的厚度Ta之间差值ΔTa(＝Tc-Ta)和岛45的厚度Tc和SD区20b的厚度Tb之间的差值ΔTb(＝Tc-Tb)被设置为10埃至100埃的范围内的值。这意味着
10埃≤ΔTa≤00埃
10埃≤ΔTb≤00埃，以及
ΔTa＝ΔTb。
ΔTa和ΔTb被设置为10埃至100埃范围内的原因如下：
ΔTa和ΔTb的最小值是10埃的理由是通过使用曝光设备，对准标记(由与岛相同的多晶硅膜形成)的最小可读深度(即，最小可读厚度差值)是10埃。
ΔTa和ΔTb的最大值是100埃的理由如下：假定通过准分子激光器退火方法，通过a-Si膜的晶化和对因此晶化的a-Si的构图形成多晶硅岛45，那么由与岛45相同的多晶硅膜形成对准标记。在此情况下，在对准标记的形状可以保持用曝光设备可读所述对准标记的水平的条件下，对准标记的最大可能的深度(即，最大可能的厚度差值)是100埃。
如果用于ΔTa和ΔTb的这些条件被满足，那么第二对准标记47a和47b的厚度可以不等于多晶硅岛45的厚度Tc。此外，差值ΔTa和ΔTb可以互相不同(即，ΔTa≠ΔTb)。
多晶硅岛45和第二对准标记对47a和47b覆有栅绝缘膜50，该薄膜50形成在背膜12上。栅绝缘膜50覆盖基板10的全部表面。在栅绝缘膜50上，形成栅电极/线55。栅电极/线55与岛45的整个沟道区20c重叠，重叠部分用作TFT的栅电极，以及剩余部分用作栅极线。栅电极/线55覆有在栅绝缘膜50上形成的厚层间绝缘膜60。层间绝缘膜60覆盖基板10的整个表面。膜60的表面被平整。
S/D区对20a和20b、栅绝缘膜50和栅电极/线55构成TFT。
在层间绝缘膜60上，形成一对源/漏极线(S/D线)70a和70b。S/D线70a通过接触孔65a中填充的导电栓塞被机械和电连接到S/D区20a，接触孔65a贯穿栅绝缘膜50和层间绝缘膜60。类似地，S/D线70b通过接触孔65b中填充的导电栓塞被机械和电连接到S/D区20b，接触孔65b贯穿栅绝缘膜50和层间绝缘膜60。
如上所述，利用根据图1A和1B所示的发明的第一实施例的半导体器件1，S/D区对20a和20b的厚度Ta和Tb被设置为比多晶硅岛45的剩余部分的厚度Tc(即，沟道区20c)小10埃至100埃范围内的任选值。这意味着仅仅多晶硅岛45的S/D区20a和20b的表面被有选择地除去。
因此，当希望的杂质或掺杂剂被引入之后将形成为S/D区20a和20b的部分多晶硅岛45中(即，S/D形成区)时，通过S/D区20a和20b的表面的选择性去除，除去随希望的杂质一起被注入岛45中的重金属杂质。
由此，当通过准分子激光器退火，同时进行a-Si膜的晶化和注入杂质的激活时，没有存在于a-Si膜中的不希望的重金属杂质将扩散到S/D区20a和20b内部中的可能性。结果，与重金属杂质未被除去的常规方法相比较，包括S/D区20a和20b的TFT(即，半导体器件1)的初始性能波动被改进，以及其可靠性也被提高。因此，可以提高TFT(即，器件1)的工作性能和可靠性。
而且，与在基板10的***上布置对准标记的上述公开号2003-332349中所公开的结构不同，第二对准标记对47a和47b被布置在多晶硅岛45外面，以及分别放置在岛45中的S/D区对20a和20b附近。(换句话说，为基板10上形成的每个TFT提供第二对准标记对47a和47b)。因此，在上述公开号2003-332349中的结构的“a-Si薄膜形成区”中布置的第二对准标记47a和47b可以用于上或更高层图形或多个图形的对准或放置。因此，对于上图形如用于栅电极/线55的图形，获得比以前更高的对准精确度。
而且，通过用于掩模的一组曝光和显影工序形成用于杂质注入的图形和用于对准标记形成的图形，以及通过同时进行a-Si膜的晶化和注入a-Si膜中杂质的激活，可以减小曝光/显影工序的数目。结果，可以减小器件1所必需的工序步骤的总数。这意味着器件1的制造成本可以被进一步降低。
在上述半导体器件1中，第二对准标记对47a和47b可以被省略，尽管在后续步骤如形成栅电极/线55的步骤中没有获得比以前更高的对准精确度。
[制造半导体器件的方法]
接下来，下面将参考图2A至2M说明根据第一实施例的半导体器件1的制造方法。
首先，如图2A所示，在具有希望尺寸的玻璃板(即，基板)10上形成绝缘背膜12。设置该背膜12，以防止在玻璃板10上或上方形成的薄膜被存在于板10中的杂质污染。背膜12通过二氧化硅(SiO2)膜、氮化硅(SiNx)膜、氮氧化硅(SiON)膜或SiO2膜和SiNx膜的层叠组合形成。背膜12的厚度被选择地设置为1000埃至5000埃范围内的值。这里，背膜12由具有5000埃厚度的SiO2膜形成。
接下来，如图2B所示，通过低压化学气相淀积(LPCVD)或等离子体-增强的CVD(PECVD)，在背膜上形成a-Si膜14。由于晶化之后a-Si膜14被用作TFT的有源层，从抑制漏电流的观点，优选薄膜14的厚度尽可能小。但是，考虑用于晶化a-Si膜14的后续工序的工艺余量，优选背膜14的厚度被选择地设置为300埃至3000埃范围内的值。这里，薄膜14的厚度被设置为600埃。
接下来，如图2C所示，通过涂敷在a-Si膜14上形成具有希望厚度的光敏抗蚀剂膜。然后，通过曝光和显影构图该光敏抗蚀剂膜，由此形成用于形成第一对准标记对18a和18b以及S/D区对20a和20b的掩模16。掩模16具有对应于第一对准标记对18a和18b的开口16c和16d以及对应于S/D区对20a和20b的开口16a和16b。
接下来，如图2D所示，通过使用掩模16的离子注入，将希望的p-型杂质或掺杂剂如硼(B)有选择地引入a-Si膜14中。在该离子注入工序中，剂量被设置为1×1015cm-2。结果，通过掩模16的开口16a，16b，16c和16d，将希望的p-型掺杂剂离子有选择地注入a-Si膜14中。因此，形成p-型杂质掺杂区对20a′和20b′，同时在a-Si膜14中形成p-型杂质掺杂区对18a′和18b′。由于杂质掺杂区对18a′和18b′与杂质掺杂区对20a′和20b′一起同时形成，这方法不同于仅仅在基板***上形成对准标记的上述公开号2003-332349中公开的方法。因此，在第一实施例的方法中，有一优点：在用于形成多晶硅岛45的a-Si膜14的后续曝光工序中提高对准精确度，因为在该步骤中形成杂质掺杂区18a′和18b′(之后将是第一对准标记18a和18b)。
图2D的步骤中的p-型杂质离子的注入深度被设置为几乎是a-Si膜14的整个厚度。因此，由于所述杂质离子的后续激活工序，注入离子被分布在薄膜14的整个厚度中。
通过图2D的离子注入步骤分别形成在杂质掺杂区20a′和20b′附近的杂质掺杂区18a′和18b′不影响TFT性能。这是因为在之后工序中，杂质掺杂区18a′和18b′被除去。
接下来，如图2E所示，使用相同的掩模16，有选择地刻蚀p-型杂质掺杂区18a′和18b′的表面以及a-Si膜14的p-型杂质掺杂区20a′和20b′的表面。在刻蚀完成之后，掩模16被除去。这里，表面刻蚀的杂质掺杂区18a′和18b′分别由18a″和18b″表示。类似地，表面刻蚀的杂质掺杂区20a′和20b′分别由20a″和20b″表示。
图2E的刻蚀工序中的a-Si膜14的刻蚀深度被选择地设置为10埃至100埃范围内的值，其理由如下。这里，刻蚀深度被设置为50埃。
(i)可以用曝光设备读出的第一对准标记18a和18b的最小可读深度(即，厚度差值ΔTa和ΔTb的最小值)是10埃。
(ii)当在之后说明的后续工序中通过准分子激光器退火(ELA)方法晶化a-Si膜14时，在第一对准标记18a和18b的形状保持可以用曝光设备读出标记18a和18b的条件下第一对准标记18a和18b最大可能的深度(即，厚度差值ΔTa和ΔTb的最大值)是100埃。
如上所述，通过简单地进行一系列操作如掩模16的形成、曝光和显影以及a-Si膜14的仅仅一次刻蚀，获得表面刻蚀的p-型杂质掺杂区18a″，18b″，20a″和20b″。
如图2E所示，杂质掺杂区20a″和20b″的表面被刻蚀掉，该杂质掺杂区20a″和20b″之后将是S/D区20a和20b。因此，随希望的杂质(即，硼)离子一起被引入a-Si膜14的不希望的重金属杂质被除去。根据发明人测试，发现与重金属杂质没有被除去的常规方法相比较，包括S/D区20a和20b的TFT(即，半导体器件1)的初始性能波动被改进。此外，发现可靠性也被提高。具体地，可靠性被提高至重金属杂质没有被除去的常规方法的两倍以上。
接下来，如图2F所示，通过ELA方法，准分子激光B被照射到a-Si膜14的整个表面(包括表面刻蚀的杂质掺杂区18a″，18b″，20a″和20b″)，由此晶化a-Si膜14。因此，获得多晶硅膜35。此时，杂质掺杂区20a″和20b″中的掺杂杂质(即，硼)被激活，因此不需要用于所述掺杂杂质的任意附加激活工序。而且，由于a-Si膜14的晶化，p-型杂质掺杂区18a″和18b″分别变成第一对准标记18a和18b，以及p-型杂质掺杂区20a″和20b″分别变成p-型S/D区20a和20b。
接下来，如图2G所示，通过涂敷工序，在多晶硅膜35上形成光敏抗蚀剂膜，它被曝光并显影，由此形成用于多晶硅岛45和第二对准标记47a和47b的掩模39。掩模39具有一图形，包括用于形成多晶硅岛45的部分40和用于形成第二对准标记47a和47b的部分42a和42b，掩模39的剩余部分被除去。使用先前形成的第一对准标记18a和18b进行掩模39的对准。由于第一对准标记18a和18b分别被布置在S/D区20a和20b附近，因此可以以±0.1μm以下的精确度进行掩模39的对准。
这里，为了简化描述，以在基板10上形成一个TFT(包括S/D区对20a和20b以及栅电极/线55)的方式进行说明。但是，实际上，在基板10上以矩阵阵列布置许多TFT。在本发明的该第一实施例中，第一对准标记18a和18b分别布置在每个TFT的S/D区20a和20b附近，因此根据S/D区20a和20b的布置，第一对准标记18a和18b被布置在整个基板10上。由此，可以以±0.1μm以下的精确度进行TFT的对准。另一方面，利用公开号2003-332349公开的方法，对准标记仅仅布置在基板的***上，因此，可获得的TFT的对准精确度将是±0.3μm以上，显著地次于本发明的所述第一实施例。
接下来，如图2H所示，使用掩模39有选择地刻蚀多晶硅膜35，由此形成岛状多晶硅膜35，即，多晶硅岛45。同时，在多晶硅岛45的每个侧面，通过多晶硅膜35形成第二对准标记对47a和47b。第二对准标记47a和47b离开岛45并布置在岛45附近。形成包括S/D区对20a和20b以及沟道区20c并排除第二对准标记47a和47b的岛45。在该步骤中除去第一对准标记对18a和18b。
接下来，如图2I所示，在背膜12上形成栅绝缘膜50，以覆盖多晶硅岛45和第二对准标记47a和47b。覆盖基板10的整个表面的栅绝缘膜50具有1000埃的厚度。栅绝缘膜50由SiO2膜、SiNx膜、SiON膜或SiO2膜和SiNx膜的层叠组合形成。这里，通过SiO2膜形成栅绝缘膜50。
接下来，如图2J所示，在将被重叠在沟道区20c上的栅绝缘膜50上形成栅电极/线55。栅电极/线55可以由导电材料如Si、Al、Cr、Mo、W以及WSi构成。这里，由具有2000埃厚度的构图Cr膜形成栅电极/线55。使用多晶硅岛45和第二对准标记47a和47b进行栅电极/线55的形成工序中的对准。
接下来，如图2K所示，在栅绝缘膜50上形成层间绝缘膜60，以覆盖栅电极/线55。覆盖基板10的整个表面的层间绝缘膜60由具有4000埃厚度的SiO2膜形成。然后通过公知的方法平整层间绝缘膜60的表面。
接下来，如图2L所示，通过已知的方法形成接触孔对65a和65b，以贯穿层间绝缘膜60和栅绝缘膜50。孔65a和65b分别到达多晶硅岛45的S/D区20a和20b。
接下来，如图2M所示，在层间绝缘膜60上淀积金属膜，并通过已知的方法构图，由此在层间绝缘膜60形成一对S/D线70a和70b。S/D线70a和70b分别通过接触孔65a和65b机械和电连接到S/D区20a和20b。图2M的结构与图1A的相同。
通过上述工序步骤，在基板10上完成具有多晶硅膜35作为有源层(即，多晶硅TFT)的TFT。结果，制造了根据第一实施例的半导体器件。
利用根据第一实施例的半导体器件的制造方法，通过进行用于掩模16的抗蚀剂膜的形成、曝光和显影，杂质注入到a-Si膜14和a-Si膜14(图2C至2E)的仅仅一次选择性刻蚀的一系列操作，获得表面刻蚀的p-型杂质掺杂区18a″和18b″，以及表面刻蚀的p-型杂质掺杂区20a″和20b″。而且通过照射激光B到所述a-Si膜14的整个表面，晶化杂质掺杂的a-Si膜14，由此形成多晶硅膜35(图2F)，因此注入杂质掺杂区20a″和20b″(之后将是S/D区20a和20b)中的p-型杂质或掺杂剂(即，硼)被激活。由此，对于激活所述p-型注入杂质不需要附加的工序步骤。由此，根据第一实施例的半导体器件1需要的制造工序步骤的总数被减小，以及器件1的制造成本被降低。
此外，由于p-型杂质掺杂区20a″和20b″(之后将是S/D区20a和20b)的表面被有选择地刻蚀掉(图2E)，保证随希望的杂质(即，硼)一起被注入a-Si膜14的重金属杂质的去除。因此，与重金属杂质没有被除去的常规方法相比较，包括S/D区对20a和20b的TFT(即，半导体器件1)的初始性能的波动被改进以及可靠性也被提高。这意味着TFT(即，器件1)的工作性能和可靠性被提高。
附加地，与仅仅在基板的***上布置对准标记的上述公开号2003-332349公开的结构不同，第一对准标记18a和18b形成在多晶硅膜35中的S/D区对20a和20b附近，以及第二对准标记47a和47b形成在多晶硅岛45外面并靠近多晶硅岛45。因此，第一对准标记18a和18b可以用于相对于S/D区20a和20b对准或放置上面的图形(例如，用于栅电极/线55的图形)。类似地，第二对准标记47a和47b可以用于相对于岛45对准或放置上面的图形。因此，有一附加的优点：上面的图形可获得比以前更高的对准精确度。
第二实施例
[制造半导体器件的方法]
接下来，下面将参考图3A至3I说明根据本发明的第二实施例制造半导体器件的方法。
第二实施例的方法对应于通过增加将用于阈值调整的杂质注入TFT的沟道区中的工序步骤到第一实施例的方法。因此，通过第二实施例的方法制造的半导体器件1a对应于通过增加用于阈值调整的杂质掺杂区到第一实施例的半导体器件1中的TFT的沟道区获得的半导体器件。
首先，进行第一实施例的方法中的图2A至2E所示的工序步骤。因此，如图2E所示，在a-S1膜14中形成表面刻蚀的p-型杂质掺杂区18a″和18b″以及表面刻蚀的p-型杂质掺杂区20a″和20b″。该刻蚀工序中的a-Si膜14的刻蚀深度被可选择地决定为10埃100埃的范围内，类似于第一实施例。以此方式，通过进行用于掩模16的抗蚀剂膜的形成、曝光和显影，杂质注入到a-Si膜14和a-Si膜14的仅仅一次选择性刻蚀一系列操作，获得表面刻蚀的p-型杂质掺杂区18a″和18b″以及表面刻蚀的p-型杂质掺杂区20a″和20b″。
接下来，在除去掩模16之后，用1×1012cm-2的剂量将用于TFT的阈值调整或控制的p-型杂质(例如，硼)离子注入a-Si膜14中。由于基板10的整个表面进行该离子注入工序，所述p-型杂质离子不仅被注入p-型杂质掺杂区18a″，18b″，20a″和20b″中，而且注入a-Si膜14的剩余部分。这里，引入所述p-型杂质的p-型杂质掺杂区18a″和18b″分别由18aa″和18bb″表示。类似地，引入所述p-型杂质的p-型杂质掺杂区20a″和20b″分别由20aa″和20bb″表示。除区域18a″，18b″，20aa″和20bb″以外的a-Si膜14的p-型杂质掺杂区由14a表示。图3A示出了在该阶段的状态。
这里用于阈值控制而注入的p-型杂质的浓度低于注入区域18a″，18b″，20aa″和20bb″中的杂质浓度一个数字以上。因此，用于阈值控制的注入的p-型杂质对于TFT的工作没有影响。
接下来，类似于第一实施例的方法中的图2F的步骤，通过ELA方法，准分子激光B被照射到a-Si膜14的整个表面(包括p-型杂质掺杂区18aa″，18bb″，20aa″，20bb″和14a)，以晶化a-Si膜14，由此形成多晶硅膜35a，如图3B所示。此时，存在于杂质掺杂区20aa″和20bb″中的p-型杂质(例如，硼)被激光B激活，因此对于所述杂质的激活不需要附加的工序步骤。此外，由于a-Si膜14的晶化，p-型杂质掺杂区18aa″和18bb″分别变成第一对准标记18aa和18bb，p-型杂质掺杂区20aa″和20bb″分别变成S/D区20aa和20bb。p-型杂质掺杂区14a变成杂质掺杂区35aa。
后续工序步骤与第一实施例的方法相同。具体地，如图3C(参见图2G)所示，在多晶硅膜35上涂敷光敏抗蚀剂膜，然后曝光并显影该光敏抗蚀剂膜，由此形成用于形成多晶硅岛45a和第二对准标记47aa和47bb的掩模39a。掩模39a具有一图形，包括用于形成多晶硅岛45a的部分40a和用于形成第二对准标记47aa和47bb的部分42aa和42bb，掩模39a的剩余部分被除去。使用先前形成的第一对准标记18aa和18bb进行掩模39a的对准。由于第一对准标记18aa和18bb分别布置在S/D区20aa和20bb附近，可以以±0.1μm以下的精确度在整个基板10之上进行掩模39a的对准。这些优于TFT的可获得对准精确度将是±0.3μm以上的公开号2003-332349中公开的方法。
接下来，如图3D所示(参见图2H)，使用掩模39a有选择地刻蚀多晶硅膜35a，由此形成岛状多晶硅膜35a，即，多晶硅岛45a。同时，在多晶硅岛45a的每个侧面靠近多晶硅膜45a形成第二对准标记对47aa和47bb。岛45a包括p-型S/D区对20aa和20bb以及沟道区20cc。
接下来，如图3E所示，(参见图2I)，在背膜12上形成栅绝缘膜50(这里是具有1000埃厚度的SiO2膜)，以覆盖多晶硅岛45a和第二对准标记47aa和47bb。栅绝缘膜50覆盖基板10的整个表面。栅绝缘膜50的材料和厚度可以与第一实施例的方法中使用的材料和厚度相同。
接下来，如图3F所示(参见图2J)，在栅绝缘膜50上形成栅电极/线55。类似于第一实施例，通过具有2000埃厚度的构图Cr膜形成栅电极/线55。使用多晶硅岛45a和第二对准标记47aa和47bb进行栅电极/线55的形成工序中的对准。
接下来，如图3G所示(参见图2K)，在栅绝缘膜50上形成层间绝缘膜60(该层间绝缘膜60由具有4000埃厚度的SiO2膜形成)以覆盖栅电极/线55。层间绝缘膜60覆盖基板10的整个表面。然后通过公知的方法平整层间绝缘膜60的表面。
接下来，如图3H所示(参见图2L)，通过已知的方法形成接触孔对65a和65b，以贯穿层间绝缘膜60和栅绝缘膜50，孔65a和65b分别到达多晶硅岛45a的S/D区20aa和20bb。
接下来，如图3I所示(参见图2M)，在层间绝缘膜60上淀积金属膜并通过已知的方法构图，由此在层间绝缘膜60上形成一对S/D线70a和70b。S/D线70a和70b分别通过接触孔65a和65b机械和电连接到S/D区20aa和20bb。
通过上述工序步骤，在基板10上完成具有多晶硅膜35a作为有源层(即，多晶硅TFT)的TFT。结果，制造了根据第二实施例的半导体器件1a。该器件1a的结构与第一实施例的器件1相同，除了分别在沟道区20cc的表面和第二对准标记47aa和47bb的表面中形成p-型杂质掺杂区35aa之外。
利用根据第二实施例的制造半导体器件1a的上述方法，因为与第一实施例的方法相同的原因，获得与下面所列的第一实施例相同的优点(a)、(b)和(c)。
(a)减小制造半导体器件1a需要的总工序步骤，以及降低其制造成本。
(b)提高TFT(即，器件1a)的工作性能和可靠性。
(c)对于上面的图形，获得比以前更高的对准精确度。
此外，在第二实施例中还获得下列优点(d)。
(d)很好的控制或调整TFT的阈值。
第三实施例
[制造半导体器件的方法]
接下来，下面将参考图4A至4M说明根据本发明的第三实施例制造半导体器件的方法。第三实施例的方法对应于通过在形成一种导电类型(即，n沟道或p沟道)的TFT的第一实施例的方法中形成两种不同导电类型(即，n沟道和p沟道)的TFT而获得的方法。因此通过第三实施例的方法制造的半导体器件1b对应于通过将第一实施例的半导体器件1转变为互补型获得的半导体器件。
首先，如图4A所示，在具有希望尺寸的玻璃板(即，基板)10上形成绝缘背膜12(由具有5000埃厚的SiO2膜形成)。在背膜12上，形成a-Si膜14(其是600埃厚)。此后，通过涂敷法在a-Si膜14上形成具有希望厚度的光敏抗蚀剂膜。然后，通过曝光和显影构图该光敏抗蚀剂膜，由此形成用于形成第一对准标记对19Aa和19Ab以及S/D区对20a和20b的掩模17A。这些工序步骤通过与用于第一实施例的相同方法进行。掩模17A具有对应于第一对准标记对19Aa和19Ab的开口17Ac和17Ad以及对应于S/D区对21Aa和21Ab的开口17Aa和17Ab。
接下来，如图4B所示，通过使用掩模17A的离子注入，将希望的n-型杂质如磷(p)有选择地引入a-Si膜14中。在该离子注入工序中，剂量被设置为1×1015cm-2。结果，通过掩模17A的开口17Aa，17Ab，17Ac和17Ad，将n-型杂质离子有选择地注入a-Si膜14中。因此，在a-Si膜14中，形成一对n-型杂质掺杂区21Aa′和21Ab′，同时形成一对n-型杂质掺杂区19Aa′和19Ab′。由于杂质掺杂区对19Aa′和19Ab′与n-型杂质掺杂区对21Aa′和20Ab′一起同时形成，这方法不同于仅仅在基板的***上形成对准标记的上述公开号2003-332349中所公开的方法。结果，有一优点：在a-Si膜14的后续曝光工序(用于形成多晶硅岛45)中提高对准精确度，其中杂质掺杂区19Aa′和19Ab′(之后将是第一对准标记19Aa和19Ab)用于对准。
图4B的步骤中的n-型杂质离子(即磷离子)的注入深度被设置为几乎是a-Si膜14的整个厚度。因此，由于所述杂质离子的后续激活工序，注入的杂质离子被分布在薄膜14的整个厚度中。而且，通过图4B的离子注入步骤，在杂质掺杂区21Aa′和21Ab′附近分别形成杂质掺杂区19Aa′和19Ab′。但是，杂质掺杂区19Aa′和19Ab′不影响TFT性能。这是因为在之后的工序中这些区域19Aa′和19Ab′被除去。
接下来，如图4C所示，使用相同的掩模17A有选择地刻蚀n-型杂质掺杂区19Aa′和19Ab′的表面以及a-Si膜14的n-型杂质掺杂区21Aa′和21Ab′的表面。在刻蚀工序完成之后，掩模17A被除去。这里，表面刻蚀的杂质掺杂区19Aa′和19Ab′分别由19Aa″和19Ab″表示。类似地，表面刻蚀的杂质掺杂区21Aa′和21Ab′分别由21Aa″和21Ab″表示。
类似于第一实施例，图4C的刻蚀工序中的a-S1膜14的刻蚀深度被设置为50埃。
如上所述，通过简单地进行一系列操作，如抗蚀剂膜形成，其曝光和显影，以及a-Si膜14的仅仅一次刻蚀，在a-Si膜14中获得表面刻蚀的n-型杂质掺杂区19Aa″，19Ab″，21Aa″和21Ab″。此后，第二掩模17A被除去。
如图4C所示，n-型杂质掺杂区21Aa″和21Ab″的表面被刻蚀掉，该n-型杂质掺杂区21Aa″和21Ab″之后将是n-型S/D区21Aa和21Ab。因此，随希望的n-型离子一起被引入a-Si膜14的不希望的重金属杂质被除去。根据发明人测试，发现与重金属杂质没有被除去的常规方法相比较，包括S/D区21Aa和21Ab的TFT的初始性能波动被改善了10％以上。此外，发现TFT的可靠性被提高差不多是重金属杂质未被除去的常规方法的两倍以上。
接下来，如图4D所示，在a-Si膜14上形成具有希望厚度的光敏抗蚀剂掩模，然后通过曝光和显影构图，由此形成用于形成p沟道TFT的p-型S/D区21Ba和21Bb的掩模17B。形成掩模17B的方法与形成掩模17A的相同。掩模17B具有对应于p-型S/D区对21Ba和21Bb的开口17Ba和17Bb。
接下来，如图4E所示，通过使用掩模17B的离子注入，将希望的p-型杂质或掺杂剂如硼(B)有选择地引入a-Si膜14中。在该离子注入工序中，剂量被设置为1×1015cm-2。结果，通过掩模17B的开口17Ba和17Bb，p-型杂质离子被有选择地注入a-Si膜14中。因此，在杂质掺杂区21b″和19b″之间形成一对p-型杂质掺杂区21Ba′和21Bb′。杂质掺杂区21Ba′和21Bb′的表面未被刻蚀掉。
图4E的步骤中的p-型杂质离子(即B离子)的注入深度被设置为用于形成p-型S/D区21Ba和21Bb需要的值。该深度比图4B的步骤中的n-型杂质离子的深度更浅。这是因为杂质掺杂区21Ba′和21Bb′的表面未被刻蚀掉。
如上所述，通过简单地进行一系列操作，如抗蚀剂膜形成，其曝光和显影仅仅一次，在a-Si膜14中获得p-型杂质掺杂区21Ba′和21Bb′(其表面没有被刻蚀掉)。此后，第二掩模17B被除去。
接下来，如图4F所示，通过ELA方法，准分子激光B被照射到a-Si膜14的整个表面(包括n-型杂质掺杂区19Aa″，19Ab″，21Aa″和21Ab″以及p-型杂质掺杂区21Ba′和21Bb′)，以晶化a-Si膜14，由此形成多晶硅膜35b。此时，n-型杂质掺杂区21Aa″和21Ab″中的n-型掺杂杂质(即，磷)和p-型杂质掺杂区21Ba′和21Bb′中的p-型掺杂杂质(即，硼)被激活，因此不需要用于所述掺杂杂质的任意附加激活工序。而且，由于a-Si膜14的晶化，n-型杂质掺杂区19Aa″和19Ab″分别变成第一对准标记19Aa和19Ab。类似地，n-型的杂质掺杂区21Aa′和21Ab′分别变成n-型S/D区21Aa和21Ab。p-型杂质掺杂区21Ba′和21Bb′分别变成p-型S/D区21Ba和21Bb。
接下来，如图4G所示，通过涂覆工艺，在多晶硅膜35b上形成光敏抗蚀剂膜，然后曝光并显影该光敏抗蚀剂膜，由此形成用于形成多晶硅岛45a和45b以及第二对准标记47a和47b的掩模39a。掩模39a具有用于形成多晶硅岛45a(用于N沟道TFT)的部分40a、用于形成多晶硅岛45b(用于p-沟道TFT)的部分40b以及用于形成第二对准标记47a和47b的部分42a和42b，掩模39a的剩余部分被除去。使用先前形成的第一对准标记19Aa和19Ab进行掩模39a的对准。由于第一对准标记19Aa和19Ab分别被布置在n-型S/D区21Aa和p-型S/D区21Bb附近，因此可以以±0.1μm以下的精确度进行掩模39a的对准。
这里，为了简化描述，以在基板10上形成一对n-和p-沟道TFT的方式进行说明。但是，实际上，在基板10上以矩阵阵列布置许多对n-和p-沟道TFT。在本发明的第三实施例中，第一对准标记19Aa和19Ab分别被布置在n-型S/D区21Aa和p-型S/D区21Bb附近，因此根据S/D区21Aa，21Ab，21Ba和21Bb的布置或布局，第一对准标记19Aa和19Ab被布置在整个基板10上。由此，可以以±0.1μm以下的精确度进行TFT的对准。另一方面，利用公开号2003-332349中所公开的方法，仅仅在基板的***上布置对准标记，因此，TFT的可获得对准精确度将是±0.3μm以上，显著地次于本发明的所述实施例。
接下来，如图4H所示，使用掩模39a有选择地刻蚀多晶硅膜35b，由此形成岛状多晶硅膜35b，即，多晶硅岛45A和45B。同时通过多晶硅膜35，在岛45A和45B附近分别形成第二对准标记对47a和47b。岛45A包括n-型S/D区对21Aa和21Ab以及布置在S/D区21Aa和21Ab之间的沟道区21Ac。类似地，岛45B包括p-型S/D区对21Ba和21Bb，以及布置在S/D区21Ba和21Bb之间的沟道区21Bc。如由图4H看到，在该步骤中第一对准标记19Aa和19Ab被除去。
接下来，如图4I所示，在背膜12上形成栅绝缘膜50(这里是具有1000埃厚度的SiO2膜)，以覆盖多晶硅岛45A和45B以及第二对准标记47a和47b。栅绝缘膜50覆盖基板10的整个表面。形成膜50的方法可以与第一实施例相同。
接下来，如图4J所示，在栅绝缘膜50上形成栅电极/线55a和55b(这里，由具有2000埃厚度的构图Cr膜制成)，以被分别重叠在沟道区21Ac和21Bc上。形成栅电极/线55a和55b的方法可以与第一实施例相同。使用多晶硅岛45A和45B和第二对准标记47a和47b进行该工序中的对准。
接下来，如图4K所示，在栅绝缘膜50上形成层间绝缘膜60(这里是具有4000埃厚度的SiO2膜)，以覆盖栅电极/线55a和55b。层间绝缘膜60覆盖基板10的整个表面。然后通过公知的方法平整该层间绝缘膜60的表面。
接下来，如图4L所示，通过已知的方法形成接触孔对65a和65d以及接触孔对65c和65d，以贯穿层间绝缘膜60和栅绝缘膜50，孔65a和65b分别到达多晶硅岛45A的n-型S/D区21Aa和21Ab。孔65c和65d分别到达多晶硅岛45B的p-型S/D区21Ba和21Bb。
接下来，如图4M所示，在层间绝缘膜60上淀积金属膜，并通过已知的方法构图，由此在层间绝缘膜60上形成一对S/D线70a和70b和一对S/D线70c和70d。S/D线70a和70b分别通过接触孔65a和65b被机械和电连接到n-型S/D区21Aa和21Ab。S/D线70c和70d分别通过接触孔65c和65d被机械和电连接到p-型S/D区21Ba和21Bb。
通过上述工序步骤，在基板10上完成分别具有多晶硅岛45A和45B作为它们的有源层的n-和p-沟道对TFT(即，n-和p-沟道多晶硅TFT对)。结果，获得了根据第三实施例的半导体器件1b。
利用根据第三实施例的制造半导体器件1b的方法，通过进行用于掩模17A的抗蚀剂膜的形成、曝光和显影，杂质注入到a-Si膜14和a-Si膜14的仅仅一次选择性刻蚀(图4A至4C)的一系列操作，获得表面刻蚀的n-型杂质掺杂区19Aa″和19Ab″以及表面刻蚀的n-型杂质掺杂区21Aa″和21Ab″。类似地，通过进行用于掩模17B的抗蚀剂膜的形成、曝光和显影以及杂质注入到a-Si膜14(图4D至4E)的一系列操作仅仅一次，获得非表面刻蚀的p-型杂质掺杂区21Ba′和21Bb′。
而且，通过照射激光B到包含n-和p-型杂质离子的a-Si膜14的整个表面，晶化a-Si膜14，由此形成多晶硅膜35b(图4F)。因此，与a-Si膜14的晶化同时，n-型杂质掺杂区21Aa″和21Ab″(之后将是S/D区21Aa和21Ab)中的n-型杂质离子(即，磷离子)和p-型杂质掺杂区21Ba′和21Bb′(之后将是S/D区21Ba和21Bb)中的p-型杂质离子(即，硼离子)被激活。
因此，对于激活所述n-和p-型杂质离子不需要附加的工序步骤。由此，根据第三实施例的半导体器件1b需要的制造工序步骤的总数被减小，以及其制造成本被进一步降低。
此外，由于n-型杂质-掺杂区21Aa″和21Ab″(之后将是S/D区21Aa和21Ab)的表面被有选择地刻蚀掉(图4C)，因此保证了随希望的n-型杂质(即磷)一起注入a-Si膜14中的重金属杂质的去除。因此，与重金属杂质没有被除去的常规方法相比较，包括n-型S/D区对21Aa和21Ab的n-沟道TFT的初始性能的波动被改进以及可靠性也被提高。这意味着所述TFT(因此，器件1b)的工作性能和可靠性被提高。
附加地，与仅仅在基板的***上布置对准标记的上述公开号2003-332349中所公开的结构不同，第一对准标记19Aa和19Ab分别形成在多晶硅膜35b中的n-型S/D区21Aa和p-型S/D区21Bb附近，以及第二对准标记47a和47b分别形成在多晶硅岛45A和45B附近。因此，第一对准标记19Aa和19Ab可以用于相对于S/D区21Aa，21Ab，21Ba和21Bb对准上面的一个图形或多个图形。第二对准标记47a和47b可以用于相对于多晶硅岛45A和45B对准上面的一个图形或多个图形。因此，有一附加的优点：对于用于n-和p-沟道TFT的上方图形，可获得比以前更高的对准精确度。
第四实施例
[制造半导体器件的方法]
接下来，下面将参考图5A至5L说明根据本发明的第四实施例制造半导体器件的方法。
第四实施例的方法对应于通过增加将n-和p-型杂质分别注入n-和p-沟道TFT的沟道区中以用于阈值调整的工序步骤到第三实施例的方法而获得的方法。因此，通过第四实施例的方法制造的半导体器件1c对应于通过分别增加用于阈值调整的杂质掺杂区到第三实施例的半导体器件1b中的n-和p-沟道TFT的沟道区而获得的半导体器件。
首先，进行第三实施例的方法中的图4A至4E的工序步骤。因此，如图4E所示，在a-Si膜14中形成一对n-型杂质掺杂区19Aa″和19Ab″、一对n-型杂质掺杂区21Aa″和21Ab″以及一对p-型杂质掺杂区21Ba′和21Bb′。n-型杂质掺杂区19Aa″，19Ab″，21Aa″和21Ab″的表面被刻蚀掉；但是，p-型杂质掺杂区21Ba′和21Bb′的表面未被刻蚀掉。类似于第一实施例，图4C的刻蚀工序中a-Si膜14的刻蚀深度被设置为50埃。在p-型掺杂剂的离子注入工序之后，掩模17B被除去。
接下来，如图5A所示，在a-Si膜14上形成具有开口26a的掩模26。开口26a位于对应于n-沟道TFT的沟道区21Ac的位置处。此后，如图5B所示，使用掩模26，将用于控制所述n-沟道TFT的阈值的p-型杂质离子(例如，硼离子)有选择地注入a-Si膜14中。在该离子注入工序中，剂量被设为1×1012cm-2。因此，通过掩模26的开口26a将p-型杂质离子有选择地注入a-Si膜14中，在a-Si膜14中产生p-型杂质掺杂区14b1。在p-型掺杂剂的完成之后，掩模26被除去。
接下来，如图5C所示，在a-Si膜14上形成具有开口28a的掩模28。开口28a位于对应于p-沟道TFT的沟道区21Bc的位置处。此后，如图5D所示，使用掩模28将用于控制所述TFT的阈值的n-型杂质离子(例如，磷离子)有选择地注入a-Si膜14。在该离子注入工序中，剂量被设为1×1012cm-2。因此，通过掩模28的开口28a，将n-型杂质离子有选择地注入a-Si膜14中，在a-Si膜14中产生n-型杂质掺杂区14b2。在该离子注入工序完成之后，掩模28被除去。
后续工序步骤与第三实施例中的方法相同。具体地，如图5E所示(图4F)，通过ELA方法，准分子激光B被照射到a-Si膜14的整个表面，以由此晶化a-Si膜14，产生多晶硅膜35c。此时，n-型杂质掺杂区21Aa″、21Ab″以及14b2中的n-型掺杂杂质(即，磷)和p-型杂质掺杂区21Ba′、21Bb′以及14b1中的p-型掺杂杂质(即，硼)被激活，因此不需要用于所述掺杂杂质的任意附加激活工序。而且，由于a-Si膜14晶化，n-型杂质掺杂区19Aa″和19Ab″分别变成第一对准标记19Aa和19Ab。类似地，n-型的杂质掺杂区21Aa″和21Ab″分别变成n-沟道TFT的n-型S/D区21Aa和21Ab。p-型杂质掺杂区14b1变成n-沟道TFT的p-型杂质掺杂区35c1。p-型杂质掺杂区21Ba″和21Bb″分别变成p-沟道TFT的p-型S/D区21Ba和21Bb。n-型杂质掺杂区14b2变成p-沟道TFT的n-型杂质掺杂区35c2。
接下来，如图5F所示(图4G)，在多晶硅膜35c上形成掩模39a。掩模39a具有一图形，包括用于形成多晶硅岛45A′的部分40a、用于形成多晶硅岛45B′的部分40b以及用于形成第二对准标记47a和47b的部分42a和42b，掩模39a的剩余部分被除去。使用先前形成的第一对准标记19Aa和19Ab进行掩模39a的对准。由于第一对准标记19Aa和19Ab分别被布置在n-型S/D区21Aa和p-型S/D区21Bb附近，因此可以以±0.1μm以下的精确度进行掩模39a的对准。
接下来，如图5G所示(图4H)，使用掩模39a有选择地刻蚀多晶硅膜35c，由此形成岛状多晶硅膜35c，即，多晶硅岛45A′和45B′。同时，通过多晶硅膜35，在岛45A′和45B′附近分别形成第二对准标记对47a和47b。岛45A′包括n-型S/D区对21Aa和21Ab以及布置在S/D区21Aa和21Ab之间的沟道区21Ac。类似地，岛45B′包括p-型S/D区对21Ba和21Bb，以及布置在S/D区21Ba和21Bb之间的沟道区21Bc。
接下来，如图5H所示(图4I)，在背膜12上形成栅绝缘膜50，以覆盖多晶硅岛45A′和45B′以及第二对准标记47a和47b。栅绝缘膜50覆盖基板10的整个表面。形成薄膜50的方法可以与第三实施例相同。
接下来，如图5I(图4J)所示，在栅绝缘膜50上形成栅电极/线55a和55b。形成栅电极/线55a和55b的方法可以与第三实施例相同。使用多晶硅岛45A′和45B′和第二对准标记47a和47b进行该工序中的对准。
接下来，如图5J所示(图4K)，在栅绝缘膜50上形成层间绝缘绝缘膜60，以覆盖栅电极/线55a和55b。膜60覆盖基板10的整个表面。形成薄膜60的方法可以与第三实施例相同。然后通过公知的方法平整薄膜60的表面。
接下来，如图5K所示(图4L)，通过已知的方法形成接触孔对65a和65b和接触孔对65c和65d，以贯穿层间绝缘膜60和栅绝缘膜50。孔65a和65b分别到达多晶硅岛45A′的n-型S/D区21Aa和21Ab。孔65c和65d分别到达多晶硅岛45B′的p-型S/D区21Ba和21Bb。
接下来，如图5L所示(图4M)，在层间绝缘膜60上淀积金属膜并通过已知的方法构图，由此在膜60上形成一对S/D线70a和70b和一对S/D线70c和70d。S/D线70a和70b分别通过接触孔65a和65b被机械和电连接到n-型S/D区21Aa和21Ab。S/D线70c和70d分别通过接触孔65c和65d被机械和电连接到p-型S/D区21Ba和21Bb。
通过上述工序步骤，在基板10上完成具有多晶硅膜35c作为有源层的n-和p-沟道TFT对(即，n-和p-沟道多晶硅TFT)。结果，获得了根据第四实施例的半导体器件1c。
利用根据第四实施例的上述半导体器件1c和制造器件1c的方法，因为与根据第一实施例的半导体器件1和制造器件1的方法相同的原因，获得以下优点(a)至(d)。
(a)根据第四实施例的半导体器件1c需要的制造工序步骤的总数被减小，以及其制造成本被进一步降低。
(b)提高n-沟道TFT(因此，器件1c)的工作性能和可靠性。
(c)上面的图形获得比以前更高的对准精确度。
(d)n-和p-沟道TFT的阈值可被很好的控制或调整。
第五实施例
[制造半导体器件的方法]
接下来，下面将参考图6A至6I说明根据本发明第五实施例制造半导体器件的方法。
第五实施例的方法对应于通过增加将用于阈值调整的杂质(n-型或p-型)注入n-和p-沟道TFT的沟道区中的工序步骤到第三实施例的方法而获得的方法，该方法与第四实施例的方法相同。但是，第五实施例的方法与第四实施例的方法的不同之处在于在基板10的整个表面上进行用于阈值调整的杂质的注入步骤，而不使用任何掩模。
首先，进行第三实施例的方法中的图4A至4E的工序步骤。因此，如图4E所示，形成一对n-型表面刻蚀的杂质掺杂区19Aa″和19Ab″、一对n-型表面刻蚀的杂质掺杂区21Aa″和21Ab″以及一对p-型非表面刻蚀的杂质掺杂区21Ba′和21Bb′，类似于第一实施例，图4C的刻蚀工序中的a-Si膜14的刻蚀深度被设置为50埃。在p-型杂质的离子注入工序之后，掩模17B被除去。
接下来，如图6A所示，用于控制所述n-和p-沟道TFT的阈值的n-或p-型杂质离子(例如，硼离子)被注入到a-Si膜14的整个表面中，没有任何掩模。在该离子注入工序中，剂量被设置为1×1012cm-2。因此，p-型杂质离子(即，硼离子)不仅被注入n-型杂质掺杂区19Aa″，19Ab″，21Aa″和21Ab″中，而且被注入p-型杂质掺杂区21Ba′和21Bb′中。在除区域19Aa″，19Ab″，21Aa″，21Ab″，21Ba′和21Bb′以外的薄膜14的剩余表面中，形成p-型杂质掺杂区14b。
用于阈值调整的注入杂质(即，硼)的浓度比n-型杂质掺杂区21Aa″和21Ab″中的杂质浓度以及p-型杂质掺杂区21Ba″和21Bb″的杂质浓度低一个数字以上。因此，用于阈值调整的注入杂质不影响n-和p-沟道TFT的工作。
后续工序步骤与第三实施例中的方法相同。具体地，如图6B所示(图4F)，通过ELA方法，准分子激光B被照射到a-Si膜14的整个表面，以由此晶化a-Si膜14，产生多晶硅膜35d。此时，存在于n-型杂质掺杂区21Aa″、21Ab″中的n-型掺杂杂质(即，磷)和p-型杂质掺杂(即，硼)以及存在于p-型杂质掺杂区21Ba′，21Bb′和14b中的p-型掺杂杂质(即，硼)被激活，因此不需要用于所述掺杂杂质的任意附加激活工序。而且，由于a-Si膜14晶化，n-型杂质掺杂区19Aa″和19Ab″分别变成第一对准标记19Aa和19Ab。类似地，n-型的杂质掺杂区21Aa′和21Ab′分别变成n-沟道TFT的n-型S/D区21Aa和21Ab。p-型杂质掺杂区21Ba′和21Bb′分别变成p-沟道TFT的p-型S/D区21Ba和21Bb。p-型杂质掺杂区14b变成p-型杂质掺杂区35dd。
接下来，如图6C所示(图4G)，在多晶硅膜35d上形成掩模39a。掩模39a具有一图形，包括用于形成多晶硅岛45A″的部分40a、用于形成多晶硅岛45B″的部分40b以及用于形成第二对准标记47a和47b的部分42a和42b，掩模39a的剩余部分被除去。使用先前形成的第一对准标记19Aa和19Ab进行掩模39a的对准。由于第一对准标记19Aa和19Ab分别被布置在n-型S/D区21Aa和p-型S/D区21Bb附近，因此可以以±0.1μm以下的精确度进行掩模39a的对准。
接下来，如图6D所示(图4H)，使用掩模39a有选择地刻蚀多晶硅膜35d，由此形成岛状的多晶硅膜35d，即，多晶硅岛45A″和45B″。同时，通过多晶硅膜35，在岛45A″和45B″附近分别形成第二对准标记对47a和47b。岛45A″包括n-型S/D区对21Aa和21Ab以及布置在S/D区21Aa和21Ab之间的沟道区21Ac。类似地，岛45B″包括p-型S/D区对21Ba和21Bb，以及布置在S/D区21Ba和21Bb之间的沟道区21Bc。
接下来，如图6E所示(图4I)，在背膜12上形成栅绝缘膜50，以覆盖多晶硅岛45A″和45B″以及第二对准标记47a和47b。栅绝缘膜50覆盖基板10的整个表面。形成膜50的方法可以与第三实施例相同。
接下来，如图6F(图4J)所示，在栅绝缘膜50上形成栅电极/线55a和55b。形成栅电极/线55a和55b的方法可以与第三实施例相同。使用多晶硅岛45A″和45B″和第二对准标记47a和47b进行该工序中的对准。
接下来，如图6G所示(图4K)，在栅绝缘膜50上形成层间绝缘膜60，以覆盖栅电极/线55a和55b。膜60覆盖基板10的整个表面。形成膜60的方法可以与第三实施例相同。然后通过公知的方法平整膜60的表面。
接下来，如图6H所示(图4L)，通过已知的方法形成接触孔对65a和65b和接触孔对65c和65d，以贯穿层间绝缘膜60和栅绝缘膜50，孔65a和65b分别到达多晶硅岛45A″的n-型S/D区21Aa和21Ab。孔65c和65d分别到达多晶硅岛45B″的p-型S/D区21Ba和21Bb。
接下来，如图6I所示(图4M)，在层间绝缘膜60上淀积金属膜并通过已知的方法构图，由此在膜60上形成一对S/D线70a和70b和一对S/D线70c和70d。S/D线70a和70b分别通过接触孔65a和65b被机械和电连接到n-型S/D区21Aa和21Ab。S/D线70c和70d分别通过接触孔65c和65d被机械和电连接到p-型S/D区21Ba和21Bb。
通过上述工序步骤，在基板10上完成了具有多晶硅膜35d作为有源层的n-和p-沟道TFT对(即，n-和p-沟道多晶硅TFT)。结果，获得了根据第五实施例的半导体器件1d。
根据第五实施例制造半导体器件1d的方法对应于通过增加将用于阈值调整的杂质注入n-和p-沟道TFT的沟道区中的工序步骤到第三实施例的方法而获得的方法。因此，通过该方法制造的半导体器件1d对应于通过增加p-型杂质掺杂区35dd到n-和p-沟道TFT的各个沟道区21Ac和21Bc获得的半导体器件。
利用根据第五实施例的上述半导体器件1d和制造器件1d的方法，因为与根据第一实施例的半导体器件1和制造器件1的方法相同的原因，获得以下优点(a)至(d)。
(a)根据第五实施例的半导体器件1d需要的制造工序步骤的总数被减小，以及其制造成本被进一步降低。
(b)提高n-沟道TFT(因此，器件Id)的工作性能和可靠性。
(c)上面的图形获得比以前更高的对准精确度。
(d)n-和p-沟道TFT的阈值可被很好的控制或调整。
第六优选实施例
[制造半导体器件的方法]
接下来，下面将参考图7A至7J说明根据本发明的第六实施例制造半导体器件的方法。
第六实施例的方法对应于通过在第一实施例的方法中增加形成用于TFT的轻掺杂漏(LDD)区的工序步骤而获得的方法。因此，根据第六实施例的半导体器件1e对应于通过增加LDD结构到根据第一实施例的半导体器件1而获得的半导体器件。
首先，进行第一实施例的方法中的图2A至2E的工序步骤。因此，如图2E所示，在a-Si膜14中形成一对表面刻蚀的p-型杂质掺杂区18a″和18b″以及一对表面刻蚀的p-型杂质掺杂区20a″和20b″。类似于第一实施例，a-Si膜14的刻蚀深度被设置为50埃。
在除去掩模16之后，如图7A所示，在a-Si膜14上形成用于形成LDD区的掩模30。通过涂敷形成光敏抗蚀剂膜，然后曝光并显影该所述抗蚀剂膜获得该掩模30。此后，使用掩模30，用于形成LDD区的合适杂质(这里为硼)被有选择地注入a-Si膜14中。在该离子注入工序中，剂量被设置为1×1013cm-2。
通过掩模30的开口30a和30b，p-型杂质离子(即，硼离子)被有选择地注入a-Si膜14中，由此在p-型杂质掺杂区对20a″和20b″之间形成一对p-型杂质掺杂区22a″和22b″，如图7B所示。互相离开的p-型杂质掺杂区22a″和22b″分别与p-型杂质掺杂区20a″和20b″接触。在离子注入完成之后，掩模30被除去。
后续工序步骤与第一实施例的方法相同。具体地，如图7C所示(图2F)，通过ELA方法，准分子激光B被照射到a-Si膜14的整个表面，以晶化a-Si膜14，由此形成多晶硅膜35e。此时，杂质掺杂区20a″，20b″，22a″和22b″中的掺杂杂质(即，硼)被激活，因此不需要用于所述掺杂杂质的任意附加工序。而且，由于a-Si膜14的晶化，p-型杂质掺杂区18a″和18b″分别变成第一对准标记18a和18b，以及p-型杂质掺杂区20a″和20b″分别变成p-型S/D区20a和20b。p-型杂质掺杂区22a”和22b”分别变成p-型LDD区22a和22b。
接下来，如图7D所示(图2G)，通过涂敷，在多晶硅膜35e上形成光敏抗蚀剂膜，然后所述抗蚀剂膜被曝光和显影，由此形成用于形成多晶硅岛45b和第二对准标记47a和47b的掩模39。掩模39具有一图形，包括用于形成多晶硅岛45b的部分40和用于形成第二对准标记47a和47b的部分42a和42b，掩模39的剩余部分被除去。使用先前形成的第一对准标记18a和18b进行掩模39的对准。由于第一对准标记18a和18b分别被布置在S/D区20a和20b附近，因此可以以±0.1μm以下的精确度进行掩模39的对准。
接下来，如图7E所示(图2H)，使用掩模39有选择地刻蚀多晶硅膜35e，由此形成岛状多晶硅膜35e，即，多晶硅岛45b。同时，靠近岛45b在岛45b的每个侧面形成第二对准标记对47a和47b。岛45b包括p-型S/D区对20a和20b、p-型LDD区对22a和22b以及在LDD区22a和22b之间布置的沟道区20c。
接下来，如图7F所示(图2I)，在背膜12上形成栅绝缘膜50，以覆盖多晶硅岛45b以及第二对准标记47a和47b。栅绝缘膜50覆盖基板10的整个表面。膜50可以通过与用于第一实施例相同的工艺形成。
接下来，如图7G所示(图2J)，在栅绝缘膜50上形成栅电极/线55以被重叠在沟道区20c和LDD区22a和22b上。栅电极/线55可以通过与第一实施例相同的工艺形成。使用多晶硅岛45b和第二对准标记47a和47b进行该工序中的对准。
接下来，如图7H所示(图2K)，在栅绝缘膜50上形成层间绝缘绝缘膜60，以覆盖栅电极/线55。膜60覆盖基板10的整个表面。膜60可以通过与第一实施例中所用的相同工艺形成。然后通过公知的方法平整膜60的表面。
接下来，如图7I所示(参见图2L)，通过已知的方法形成接触孔对65a和65b，以贯穿层间绝缘膜60和栅绝缘膜50，孔65a和65b分别到达多晶硅岛45b的S/D区20a和20b。
接下来，如图7J所示(图2M)，在层间绝缘膜60上淀积金属膜并通过已知的方法构图，由此在膜60上形成一对S/D线70a和70b。S/D线70a和70b分别通过接触孔65a和65b被机械和电连接到S/D区20a和20b。
通过上述工序步骤，在基板10上完成了具有多晶硅膜35e作为有源层(即，多晶硅TFT)的TFT。结果，制造了根据第六实施例的半导体器件1e。
利用根据第六实施例的上述半导体器件1e和制造器件1e的方法，因为与根据第一实施例的半导体器件1和制造器件1的方法相同的原因，获得以下优点(a)至(d)。
(a)根据第六实施例的半导体器件1e需要的制造工序步骤的总数被减小，以及其制造成本被进一步降低。
(b)提高TFT(因此，器件1e)的工作性能和可靠性。
(c)上面的图形获得比以前更高的对准精确度。
(d)由于LDD结构提高了TFT的漏区耐压。
其他实施例
由于上述第一至第六实施例是本发明的实施了的例子，不用说本发明不局限于这些实施例和它们的变化。任意其他改进可应用于这些实施例和改变。
例如，在本发明的上述第三实施例中，进行用于n-沟道TFT的S/D形成区的杂质注入工序，此后进行用于p-沟道TFT的S/D形成区的杂质注入工序。但是，这两个工序的顺序可以相反；换句话说，可以进行用于p-沟道TFT的S/D形成区的杂质注入工序，此后可以进行用于n-沟道TFT的S/D形成区的杂质注入工序。
在本发明的上述第四实施例中，进行用于n-沟道TFT的阈值调整的杂质注入工序，此后进行用于p-沟道TFT的阈值调整的杂质注入工序。但是，这两个工序的顺序可以相反；换句话说，可以进行用于p-沟道TFT的阈值调整的杂质注入工序，此后可以进行用于n-沟道TFT的阈值调整的杂质注入工序。
在本发明的上述第六实施例中，进行用于形成TFT的S/D形成区的杂质注入工序，此后进行用于形成LDD区的杂质注入工序。但是，这些工序的顺序可以相反；换句话说，可以进行用于形成LDD区的杂质注入工序，此后可以进行用于形成TFT的S/D区的杂质注入工序。
尽管已经描述了本发明的优选形式，但是应当理解在不脱离本发明的精神的条件下，其改进对所属领域的技术人员来说是明显的。因此，本发明的范围仅仅由以下的权利要求决定。

Claims (15)

1.一种具有TFT的半导体器件，包括：
基板；
直接在基板上或在具有中间背膜的基板之上形成的岛状半导体薄膜，所述半导体薄膜用作TFT的有源层；
在所述半导体薄膜中形成的所述TFT的一对源/漏区；以及
在半导体薄膜中的所述源/漏区对之间形成的所述TFT的沟道区，
其中所述源/漏区对的厚度比所述半导体薄膜剩余部分的小；
以及其中，所述源/漏区对和所述半导体薄膜的所述剩余部分之间的厚度差被设置在10埃至100埃的范围内。
2.根据权利要求1的器件，还包括设置在所述半导体薄膜外面并靠近所述半导体薄膜的对准标记，
其中所述对准标记由与所述半导体薄膜相同的材料制成。
3.根据权利要求2的器件，其中所述对准标记在厚度方面等于所述半导体薄膜的所述剩余部分。
4.根据权利要求1的器件，还包括直接在所述基板上或在具有中间背膜的所述基板之上形成的附加的岛状半导体薄膜，所述附加的半导体薄膜用作附加的TFT的有源层，
其中在所述附加的半导体薄膜中形成所述附加的TFT的附加的源/漏区对；
在所述附加的半导体薄膜中的所述附加的源/漏区对之间形成所述附加的TFT的附加的沟道区；以及
所述附加的源/漏区对在厚度方面等于所述附加的半导体薄膜的剩余部分。
5.一种具有TFT的半导体器件的制造方法，包括以下步骤：
直接在基板上或在具有中间背膜的基板之上形成非晶半导体薄膜；
在所述非晶半导体薄膜上形成第一掩模，所述第一掩模具有用于源/漏区的第一图形和用于第一对准标记的第二图形；
使用第一掩模将杂质有选择地注入所述非晶半导体薄膜中，由此通过所述第一图形形成第一杂质掺杂区和通过所述第二图形形成第二杂质掺杂区；
使用第一掩模有选择地刻蚀所述第一杂质掺杂区的表面和所述第二杂质掺杂区的表面；
照射激光到包括所述表面刻蚀的第一杂质掺杂区和所述表面刻蚀的第二杂质掺杂区的非晶半导体薄膜，由此晶化所述非晶半导体薄膜，以形成多晶半导体薄膜，并激活注入所述第一杂质掺杂区和所述第二杂质掺杂区中的所述杂质；
在所述多晶半导体薄膜上形成第二掩模，所述第二掩模具有用于半导体岛的第三图形；以及
使用所述第二掩模有选择地刻蚀所述多晶半导体薄膜，由此通过所述第三图形形成半导体岛；
其中在照射激光到所述非晶半导体薄膜的步骤中，在所述多晶半导体薄膜中，通过所述第一杂质掺杂区形成一对源/漏区和通过所述第二杂质掺杂区形成所述第一对准标记；
以及其中，在有选择地刻蚀所述多晶半导体薄膜的步骤中，在所述半导体岛中包括所述源/漏区对，以及从所述半导体岛排除所述第一对准标记。
6.根据权利要求5的方法，其中在使用第二掩模有选择地刻蚀所述多晶半导体薄膜的步骤中，使用所述第一对准标记进行对准。
7.根据权利要求5的方法，其中所述第二掩模除用于所述半导体岛的所述第三图形之外还具有用于第二对准标记的第四图形；
以及其中在使用所述第二掩模有选择地刻蚀所述多晶半导体薄膜以形成所述半导体岛的步骤中，通过所述第四图形在所述半导体岛附近形成第二对准标记。
8.根据权利要求6的方法，其中所述第二掩模除用于所述半导体岛的所述第三图形之外还具有用于第二对准标记的第四图形；
以及其中在使用所述第二掩模有选择地刻蚀所述多晶半导体薄膜以形成所述半导体岛的步骤中，通过所述第四图形在所述半导体岛附近形成第二对准标记。
9.根据权利要求5的方法，还包括将用于阈值调整的杂质注入所述非晶半导体薄膜的表面中的步骤；
其中所述附加步骤在照射激光到所述非晶半导体薄膜的所述步骤之前进行。
10.根据权利要求5的方法，还包括将用于形成LDD结构的杂质注入所述非晶半导体薄膜的表面中的步骤；
其中所述附加步骤在照射激光到所述非晶半导体薄膜的步骤之前进行。
11.一种具有第一导电类型的TFT和第二导电类型的TFT的半导体器件的制造方法，包括以下步骤：
直接在基板上或在具有中间背膜的基板之上形成非晶半导体薄膜；
在所述非晶半导体薄膜上形成第一掩模，所述第一掩模具有用于第一导电类型的第一TFT的源/漏区的第一图形和用于第一对准标记的第二图形；
使用所述第一掩模将所述第一导电类型的杂质有选择地注入所述非晶半导体薄膜中，由此通过所述第一图形形成第一杂质掺杂区，以及通过所述第二图形形成第二杂质掺杂区；
使用所述第一掩模有选择地刻蚀所述第一杂质掺杂区的表面和所述第二杂质掺杂区的表面；
在所述非晶半导体薄膜上形成第二掩模，所述第二掩模具有用于第二导电类型的TFT的源/漏区的第三图形；
使用所述第二掩模有选择地注入所述第二导电类型的杂质到所述非晶半导体薄膜中，由此通过所述第三图形形成第三杂质掺杂区；
照射激光到包括所述表面刻蚀的第一杂质掺杂区、所述表面刻蚀的第二杂质掺杂区以及所述第三杂质掺杂区的所述非晶半导体薄膜，由此晶化所述非晶半导体薄膜，以形成多晶半导体薄膜，并激活注入所述第一杂质掺杂区、所述第二杂质掺杂区以及所述第三杂质掺杂区中的所述杂质；
在所述多晶半导体薄膜上形成第三掩模，所述第三掩模具有用于半导体岛的第四图形；以及
使用所述第三掩模有选择地刻蚀所述多晶半导体薄膜，由此通过所述第四图形形成用于所述第一TFT的第一半导体岛和用于所述第二TFT的第二半导体岛；
其中在照射激光到所述非晶半导体薄膜的步骤中，在所述多晶半导体薄膜中，通过所述第一杂质掺杂区形成所述第一TFT的一对源/漏区，通过所述第二杂质掺杂区形成第一对准标记，以及通过所述第三杂质掺杂区形成所述第二TFT的一对源/漏区；
以及其中在有选择地刻蚀所述多晶半导体薄膜的步骤中，在所述第一半导体岛中包括所述第一TFT的源/漏区对，在所述第二半导体岛中包括所述第二TFT的源/漏区对，以及从所述第一和第二半导体岛排除所述第一对准标记。
12.根据权利要求11的方法，其中在使用所述第三掩模有选择地刻蚀所述多晶半导体薄膜的步骤中，使用所述第一对准标记进行对准。
13.根据权利要求11的方法，其中所述第三掩模除用于半导体岛的所述第四图形之外还具有用于第二对准标记的第五图形；
以及其中在使用所述第三掩模有选择地刻蚀所述多晶半导体薄膜以形成所述第一和第二半导体岛的步骤中，通过所述第五图形在所述第一和第二半导体岛附近形成第二对准标记。
14.根据权利要求12的方法，其中所述第三掩模除用于半导体岛的所述第四图形之外还具有用于第二对准标记的第五图形；
以及其中在使用所述第三掩模有选择地刻蚀所述多晶半导体薄膜以形成所述第一和第二半导体岛的步骤中，通过所述第五图形在所述第一和第二半导体岛附近形成第二对准标记。
15.根据权利要求11的方法，还包括将用于阈值调整的杂质注入所述非晶半导体薄膜的表面中的步骤；
其中在照射激光到所述非晶半导体薄膜的步骤之前进行所述附加步骤。
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