JP2006339309A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

Info

Publication number
JP2006339309A
JP2006339309A JP2005160525A JP2005160525A JP2006339309A JP 2006339309 A JP2006339309 A JP 2006339309A JP 2005160525 A JP2005160525 A JP 2005160525A JP 2005160525 A JP2005160525 A JP 2005160525A JP 2006339309 A JP2006339309 A JP 2006339309A
Authority
JP
Japan
Prior art keywords
channel
mis transistor
layer
sige layer
strained
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005160525A
Other languages
English (en)
Other versions
JP4239203B2 (ja
Inventor
Hisashi Irisawa
寿史 入沢
Toshinori Numata
敏典 沼田
Tsutomu Tezuka
勉 手塚
Naoharu Sugiyama
直治 杉山
Shinichi Takagi
信一 高木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
Toshiba Corp
National Institute of Advanced Industrial Science and Technology AIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, National Institute of Advanced Industrial Science and Technology AIST filed Critical Toshiba Corp
Priority to JP2005160525A priority Critical patent/JP4239203B2/ja
Priority to US11/437,730 priority patent/US7619239B2/en
Priority to KR1020060048101A priority patent/KR100756125B1/ko
Priority to CNB2006100877502A priority patent/CN100463192C/zh
Publication of JP2006339309A publication Critical patent/JP2006339309A/ja
Application granted granted Critical
Publication of JP4239203B2 publication Critical patent/JP4239203B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】歪みＳｉや歪みＳｉＧｅを利用して、高Ｇｅ濃度チャネルを用いることなく、ｎ，ｐ両方のＭＩＳトランジスタにおいて移動度向上をはかる。
【解決手段】絶縁膜上の半導体層にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを形成した半導体装置であって、ｎチャネルＭＩＳトランジスタのチャネルが２軸引っ張り歪みを有する歪みＳｉ層２２で形成され、ｐチャネルＭＩＳトランジスタのチャネルがチャネル長方向に１軸圧縮歪みを有する歪みＳｉＧｅ層３１で形成されている。
【選択図】図２

Description

本発明は、半導体装置に係わり、特に同一基板上にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを有する半導体装置及びその製造方法に関する。
ＣＭＯＳ回路の飛躍的性能向上は、スケーリング則に基づくＭＯＳＦＥＴの微細化により達成されてきたが、ゲート長が５０ｎｍ以下の領域に突入した現在、微細化による様々な問題が顕在化してきている。そのため、更なるＣＭＯＳ回路の性能向上には、チャネルの移動度を増大させる技術が必須となった。移動度を通常ＭＯＳＦＥＴから増大させる手段としては、チャネルを形成するＳｉに歪みを印加する方法やＳｉＧｅ（若しくはＧｅ）をチャネルに用いる方法が提案されている。
Ｓｉに歪みを印加する方法には主に、格子緩和したＳｉＧｅ上にＳｉをエピタキシャル成長させる方法とトランジスタ上に応力を及ぼす窒化膜を堆積させる方法がある。前者はＳｉに２軸の引っ張り歪みを、後者はゲート長方向に１軸の引っ張り歪みを与え、ｎＭＯＳＦＥＴの移動度増大に効果的である。しかしながら、上記の歪みでは、ｐＭＯＳＦＥＴの移動度増大が小さい、若しくは無いといった問題がある。
ｐＭＯＳＦＥＴの移動度増大には、チャネル材料に２軸圧縮歪みＳｉＧｅ（若しくはＧｅ）を用いる試みが古くから検討されており、ｎＭＯＳＦＥＴのチャネルは歪みＳｉ、ｐＭＯＳＦＥＴのチャネルは歪みＳｉＧｅとするＣＭＯＳ構造が提案されている（例えば、特許文献１参照）。しかしながら、２軸圧縮歪みＳｉＧｅでは、Ｇｅ組成を５０％以上にしないと２倍程度といった十分な移動度の増大は得られない。このような高Ｇｅ濃度チャネルを用いることは、ｎＭＯＳＦＥＴとの作り分け、結晶欠陥、リーク電流、ゲート絶縁膜界面特性、既存Ｓｉ−ＬＳＩプロセスとの整合性といった面での課題が大きい。
特開２００１−１６０５９４号公報
このように従来、格子歪みにより移動度を向上させる従来のＣＭＯＳ構造では、Ｇｅ組成を増大させ、大きい歪みを印加しない限り、ｎ，ｐ両方で十分な移動度増大が得られないという問題があった。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、歪みＳｉや歪みＳｉＧｅを利用して、高Ｇｅ濃度チャネルを用いることなく、ｎ，ｐ両方のＭＩＳトランジスタにおいて移動度向上をはかり得る半導体装置及びその製造方法を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様は、絶縁膜上の半導体層にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを形成した半導体装置であって、前記ｎチャネルＭＩＳトランジスタのチャネルが２軸引っ張り歪みを有する歪みＳｉ層で形成され、前記ｐチャネルＭＩＳトランジスタのチャネルがチャネル長方向に１軸圧縮歪みを有する歪みＳｉＧｅ層で形成されていることを特徴とする。
また、本発明の別の一態様は、半導体装置の製造方法において、絶縁膜上に２軸の圧縮歪みを有する状態でＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層をｎチャネルＭＩＳトランジスタ形成領域で選択的にエッチングすることにより、該ＳｉＧｅ層を島状に残す工程と、前記ｎチャネルＭＩＳトランジスタ形成領域の島状に残された前記ＳｉＧｅ層に熱処理を施すことにより、該ＳｉＧｅ層の格子歪みを緩和する工程と、前記ＳｉＧｅ層をｐチャネルＭＩＳトランジスタ形成領域で選択的にエッチングすることにより、該ＳｉＧｅ層をチャネル長方向が長く、チャネル幅方向が短くなるように島状に残し、該ＳｉＧｅ層のチャネル幅方向の格子歪みを緩和すると共に、チャネル長方向に１軸圧縮歪みを残す工程と、前記ｎチャネルＭＩＳトランジスタ形成領域の、格子歪みが緩和された前記ＳｉＧｅ層上にＳｉ層を形成することにより、２軸引っ張り歪みを有する歪みＳｉ層を形成する工程と、前記歪みＳｉ層にｎチャネルＭＩＳトランジスタを形成し、１軸圧縮歪みを有する前記ＳｉＧｅ層上にｐチャネルＭＩＳトランジスタを形成する工程と、を含むことを特徴とする。
本発明によれば、ｎチャネル及びｐチャネルの各ＭＩＳトランジスタにおける歪み形態を、それぞれ独立に最適化することで、比較的小さな歪みで効果的に双方の移動度を増大させることができる。従って、高Ｇｅ濃度チャネルを用いることなく、ｎ，ｐ両方のＭＩＳトランジスタにおいて移動度向上をはかることができる。
以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
図１及び図２は、本発明の第１の実施形態に係わる半導体装置の概略構成を説明するためのもので、図１は平面図、図２は図１の矢視Ａ−Ａ’断面図である。
Ｓｉ基板１１上に形成されたＳｉ酸化膜（埋め込み絶縁層）１２上の一部に、格子緩和したＳｉＧｅ層２１が形成され、その上に歪みＳｉ層２２が形成されている。そして、この歪みＳｉ層２２にｎＭＯＳＦＥＴが構成されている。即ち、歪みＳｉ層２２上にゲート絶縁膜２３を介してゲート電極２４が形成され、ゲート電極２４の側面にゲート側壁絶縁膜２５が形成され、更に歪みＳｉ層２２にソース・ドレイン領域２６が形成されている。
また、Ｓｉ酸化膜１２上の一部に、ＳｉＧｅ層２１とは素子分離絶縁膜１５を挟んで歪みＳｉＧｅ層３１が形成され、この歪みＳｉＧｅ層３１にｐＭＯＳＦＥＴが構成されている。即ち、歪みＳｉＧｅ層３１上にゲート絶縁膜３３を介してゲート電極３４が形成され、ゲート電極３４の側面にゲート側壁絶縁膜３５が形成され、更に歪みＳｉＧｅ層３１にソース・ドレイン領域３６が形成されている。
ｎＭＯＳＦＥＴのチャネルは、格子緩和したＳｉＧｅ層２１上にエピタキシャル成長された２軸引っ張り歪みを有する歪みＳｉ層２２により形成され、ｐＭＯＳＦＥＴのチャネルは１軸圧縮歪みを有する歪みＳｉＧｅ層３１により形成される。図１の平面図に示すように、ｐＭＯＳＦＥＴの素子領域は素子領域長Ｌｐがチャネル幅Ｗｐより長くなっていることが特徴であり、チャネル幅Ｗｐは５μｍ以下とする。一方、ｎＭＯＳＦＥＴの素子領域のチャネル幅Ｗｎと素子領域長Ｌｎは共に５μｍ以下とする。なお、素子領域長Ｌｐは１０ｎｍ以上とする
ゲート絶縁膜２３，３３はＳｉＯ2 でもよいし、ＳｉＯ2 よりも誘電率が高い絶縁膜材料（高誘電体絶縁膜）でも構わない。例えば、Ｓｉ3 Ｎ4 ，Ａｌ2 Ｏ3 ，Ｔａ2 Ｏ5 ，ＴｉＯ2 ，Ｌａ2 Ｏ5 ，ＣｅＯ2 ，ＺｒＯ2 ，ＨｆＯ2 ，ＳｒＴｉＯ3 ，Ｐｒ2 Ｏ3 等がある。また、ＺｒシリケートやＨｆシリケートのように、シリコン酸化物に金属イオンを混ぜた材料も有効であるし、それらの材料を組み合わせたのもでもよい。また、ゲート電極２４，３４もポリＳｉ、ＳｉＧｅ、シリサイド、ジャーマノシリサイド、各種金属等、各世代のトランジスタで必要な材料を適宜選択して用いればよい。ソース・ドレイン領域２６，３６には、ジャーマノシリサイド、若しくはシリサイドを用いる。
なお、本実施形態には示されていないが、ソース・ドレイン領域にＳｉをエピタキシャル成長させた後に電極を形成する、いわゆるエレベートソース・ドレイン構造をとることもでき、この場合は寄生抵抗の低減や短チャネル効果の抑制に有効である。
本実施形態に係わるＣＭＯＳ構造の作製手順を示すため、図３に主要工程の概略図を示す。
まず、図３（ａ）に示すように、埋め込み酸化膜１２上にＳｉ層（図示せず）を形成したＳＯＩ基板１０を用意し、このＳＯＩ基板１０上に２軸の圧縮歪みを有する状態でＳｉＧｅ層１３を成長することにより歪みＳＧＯＩ基板を作製する。
歪みＳＧＯＩ基板は、ＳＯＩ（Si on Insulator）基板上にＳｉＧｅのエピタキシャル成長を行い、酸化濃縮法を利用して形成しても良いし（T. Tezuka，“A Novel Fabrication Technique of Ultrathin and Relaxed SiGe Buffer Layers with High Ge Fraction for Sub-100 nm Strained Silicon-on-Insulator MOSFETs”, Japanese Journal of Applied Physics, vol40, p2866-2874, 2001.）、張り合わせＳＧＯＩ基板を用いても良く、その作製法に制限は無いが、ＳｉＧｅ層１３は２軸の圧縮歪みを有するものとする。
次いで、図３（ｂ）に示すように、周知のリソグラフィプロセスにより、ｎＭＯＳＦＥＴの素子領域をメサ加工する。
次いで、図３（ｃ）に示すように、例えば窒化膜１４で側面まで保護した後、１０００〜１３００℃で０．５ｈ以上の熱処理を行う。メサ加工した領域は熱処理による緩和が起こりやすくなるため、ｎＭＯＳＦＥＴ領域のみのＳＧＯＩを本工程で緩和させ、緩和ＳｉＧｅ層２１を得ることができる。また、この際の緩和には転位の導入が起こらない（T. Tezuka等“Dislocation-free relaxed SiGe-on-insulator mesa structures fabricated by high-temperature oxidation”，Journal of Applied Physics, 94, pp.7553-7559 (2003).）。ここで、点欠陥を導入することで緩和を促進させる目的で、熱処理前にＨ，Ｈｅ，Ｂ，Ｎ，Ａｒ，Ｓｉ，Ｇｅ，Ｘｅ等のイオン注入を行っても良い。
次いで、図３（ｄ）に示すように、ｐＭＯＳＦＥＴの素子領域をメサ加工する。このとき、チャネル幅方向は十分短く（例えば２μｍ）、チャネル長方向は十分長く（例えば１０μｍ）にする。その後、通常のＳＴＩ（Shallow Trench Isolation）工程を行うが、ＳＴＩ後、窒化膜１４が表面に残っている状態で再度熱処理を行っても良い。このような形状で、上記プロセスを経ることにより、チャネル幅方向のみに歪みが緩和し、チャネル長方向には歪みが残存した、１軸圧縮歪みＳｉＧｅ層３１を形成することできる。
ここで、ｐＭＯＳＦＥＴ領域のチャネル幅Ｗｐは短いほどＳｉＧｅ層を格子緩和するのに有利であり、Ｗｐを５μｍ以下にすれば格子歪みを容易に緩和させることができる。さらに、素子領域長Ｗｐを１０μｍ以上にすれば、格子歪みを確実に残すことができた。また、ｎＭＯＳＦＥＴ領域では、ＳｉＧｅ層を窒化膜１４で保護した後に熱処理により格子緩和するが、頼確実に格子緩和するためには、チャネル幅Ｗｎ及び素子領域長Ｌｎが５μｍ以下であるのが望ましい。
次いで、図３（ｅ）に示すように、ｎＭＯＳＦＥＴ領域の窒化膜１４を剥離し、ＳｉＧｅ層２１上に歪みＳｉ層２２をＣＶＤを用いて選択エピタキシャル成長させる。ｎＭＯＳＦＥＴ領域のＳＧＯＩは２軸に緩和しているため、２軸引っ張り歪みを有する歪みＳｉ層２１を形成することができる。
即ち、ｎＭＯＳＦＥＴ領域に２軸引っ張り歪みを有する歪みＳｉ層２２、ｐＭＯＳＦＥＴ領域に１軸圧縮歪みを有する歪みＳｉＧｅ層３１を形成することができる。
これ以降は図示しないが、通常のＣＭＯＳプロセスに従い、歪みＳｉ層２２上にｎＭＯＳＦＥＴを形成し、歪みＳｉＧｅ層３１上にｐＭＯＳＦＥＴを形成することにより、前記図１及び図２に示した、相補型のＭＯＳＦＥＴが完成することになる。
このように本実施形態によれば、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの双方の歪み形態を、それぞれ独立に最適化することで、比較的小さな歪みで効果的に双方の移動度を増大させることができる。例えば、Ｇｅ組成２０％という比較的小さい歪みであっても、双方で２倍程度の移動度増大が得られる。特に、ｐＭＯＳＦＥＴでは従来の２軸歪みでは移動度増大が小さいが、１軸歪みを印加することで効果的に移動度を増大させることが可能となる。
また、低Ｇｅ濃度で高い移動度増大が得られるため、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの作り分け、結晶欠陥、リーク電流、ゲート絶縁膜界面特性、既存Ｓｉ−ＬＳＩプロセスとの整合性といった面で従来技術より有利である。さらに、本実施形態によって形成されたＳＧＯＩ基板は、転位を含まない基板であるため、リーク電流の低減、信頼性の向上に寄与する。
なお、前記図１から分かるように、ｐＭＯＳＦＥＴ領域には素子領域として使用しない無駄な領域が多い。そこで、図４（ａ）に示すように、チャネル領域以外ではＳｉＧｅ層３１の素子領域の幅を広くしても良い。さらに、図４（ｂ）に示すように、チャネル幅の狭い複数のチャネルを平行に形成するようにしても良い。
（第２の実施形態）
図５は、本発明の第２の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。また、平面図は前記図１と実質的に同様なので省略する。
本実施形態が先の第１の実施形態と異なる点は、ｐＭＯＳＦＥＴ側を、チャネル長方向に１軸圧縮歪みを有する歪みＳｉＧｅ層３１ではなく、チャネル幅方向に１軸引っ張り歪みを有する歪みＳｉ層３２で形成したことにある。
ｎＭＯＳＦＥＴのチャネルは、第１の実施形態と同様に、格子緩和したＳｉＧｅ層２１上にエピタキシャル成長された２軸引っ張り歪みを有する歪みＳｉ層２２である。一方、ｐＭＯＳＦＥＴ側では、チャネル長方向に１軸圧縮歪みを有する歪みＳｉＧｅ層３１上にＳｉ層３２がエピタキシャル成長されており、これによりＳｉ層３２には、チャネル幅方向に１軸引っ張り歪みが付与されている。従って、ｐＭＯＳＦＥＴのチャネルは１軸引っ張り歪みを有する歪みＳｉ層３２により形成される。
ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの素子領域長及びチャネル幅の長さの規定は第１の実施形態と同じである。
本実施形態に係わるＣＭＯＳ構造の作製手順を、前記図３及び図６を用いて説明する。
本実施形態の作製手順は、第１の実施形態で説明した図３（ｄ）まで、第１の実施形態の作製手順と同一であり、ｎＭＯＳＦＥＴの素子領域、ｐＭＯＳＦＥＴの素子領域を順次作製し、格子緩和したＳｉＧｅ層２１をｎＭＯＳＦＥＴ領域に、１軸圧縮歪みを有する歪みＳｉＧｅ層３１をｐＭＯＳＦＥＴ領域に形成する。
次いで、図６に示すように、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴ両領域の窒化膜１４を剥離し、各々のＳｉＧｅ層２１，３１上にＳｉ層２２，３２をＣＶＤ法で選択エピタキシャル成長させる。ここで、ＳｉＧｅ層２１は格子緩和しているため、その上に形成されるＳｉ層２２には２軸の圧縮歪みが生じる。一方、ＳｉＧｅ層３１はチャネル長方向に１軸圧縮歪みを有しているため、その上に形成されるＳｉ層３２にはチャネル幅方向に１軸引っ張り歪みが生じる。これにより、２軸引っ張り歪みＳｉ−ｎＭＯＳＦＥＴ／１軸引っ張り歪みＳｉ−ｐＭＯＳＦＥＴからなる、ＣＭＯＳ構造の素子領域が形成できる。
ＳＴＩ後は通常のＣＭＯＳプロセスに従い、ＣＭＯＳ回路を形成することによって、前記図５に示す構造が得られる。
本実施形態においても、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの双方の歪み形態を、それぞれ独立に最適化することで、比較的小さな歪みで効果的に双方の移動度を増大させることができる。従って、第１の実施形態と同様の効果が得られる。
また、ｐＭＯＳＦＥＴ側に関しては、前記図４（ａ）（ｂ）に示すような変形が可能である。
（第３の実施形態）
図７及び図８は、本発明の第３の実施形態に係わる半導体装置の概略構成を説明するためのもので、図７は平面図、図８は図７の矢視Ａ−Ａ’断面図である。なお、図１及び図２と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先の第１の実施形態と異なる点は、ｎＭＯＳＦＥＴ側を、２軸圧縮歪みを有する歪みＳｉ層ではなく、チャネル幅方向に１軸引っ張り歪みを有する歪みＳｉ層４２で形成したことにある。
即ち、ｎＭＯＳＦＥＴのチャネルは、１軸圧縮歪みを有する歪みＳｉＧｅ層４１上にエピタキシャル成長された１軸引っ張り歪みを有する歪みＳｉ層４２で形成されている。また、ｐＭＯＳＦＥＴのチャネルは、第１の実施形態と同様に１軸圧縮歪みを有する歪みＳｉＧｅ層３１により形成される。
図７の平面図に示すように、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの素子領域は共に、素子領域長Ｌｎ，Ｌｐがチャネル幅Ｗｎ，Ｗｐより長くなっていることが特徴であり、チャネル幅Ｗｎ，Ｗｐは共に５μｍ以下とする。ゲート絶縁膜、ゲート電極、ソース・ドレイン領域については、第１の実施形態と同様である。
本実施形態に係わるＣＭＯＳ構造の作製手順を、図９を用いて説明する。
まず、図９（ａ）に示すように、第１の実施形態と同様にして歪みＳＧＯＩ基板を作製する。
次いで、図９（ｂ）に示すように、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの素子領域を同時にメサ加工し、ＳＴＩ工程を行う。ここで、素子領域は、チャネル長方向に長く、チャネル幅方向に短くする。ＳＴＩ後、図９（ｃ）に示すように、窒化膜１４が表面に残っている状態で熱処理を行っても良い。上記プロセスを経ることにより、チャネル幅方向のみに格子歪みが緩和し、チャネル長方向には格子歪みが残存した、１軸圧縮歪みを有する歪みＳｉＧｅ層４１，３１を形成することできる。
続いて、図１１に示すように、ｎＭＯＳＦＥＴ領域の窒化膜１４を剥離し、歪みＳｉＧｅ層４１上に歪みＳｉ層４２をＣＶＤで選択エピタキシャル成長させる。ＳｉＧｅ層４１はチャネル長方向に１軸圧縮歪みを有しているため、その上に形成されるＳｉ層４２にはチャネル幅方向に１軸引っ張り歪みが生じる。これにより、１軸引っ張り歪みＳｉ−ｎＭＯＳＦＥＴ／１軸圧縮歪みＳｉＧｅ−ｐＭＯＳＦＥＴからなる、ＣＭＯＳ構造の素子領域が形成できる。
ＳＴＩ後は通常のＣＭＯＳプロセスに従い、ＣＭＯＳ回路を形成することによって、前記図７及び図８に示す構造が得られる。
本実施形態においても、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの双方の歪み形態を、それぞれ独立に最適化することで、比較的小さな歪みで効果的に双方の移動度を増大させることができる。従って、第１の実施形態と同様の効果が得られる。
また、本実施形態では、ｐＭＯＳＦＥＴ側だけではなく、ｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴ共に、前記図４（ａ）（ｂ）に示すような変形が可能である。
（第４の実施形態）
図１０は、本発明の第４の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図８と同一部分には同一符号を付して、その詳しい説明は省略する。また、平面図は前記図７と実質的に同様なので省略する。
本実施形態が先の第３の実施形態と異なる点は、ｐＭＯＳＦＥＴ側を、チャネル長方向に１軸圧縮歪みを有する歪みＳｉＧｅ層３１ではなく、第２の実施形態と同様に、チャネル幅方向に１軸引っ張り歪みを有する歪みＳｉ層３２で形成したことにある。
即ち、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネルは共に、１軸圧縮歪みを有する歪みＳｉＧｅ層４１，３１上にエピタキシャル成長された１軸引っ張り歪みを有する歪みＳｉ層４２，３２で形成されている。
また、前記図７に示すように、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの素子領域は共に、素子領域長Ｌｎ，Ｌｐがチャネル幅Ｗｎ，Ｗｐがより長くなっていることが特徴であり、チャネル幅Ｗｎ，Ｗｐは５μｍ以下とする。ゲート絶縁膜、ゲート電極、ソース−ドレイン電極については、第１の実施形態と同様である。
本実施形態に係わるＣＭＯＳ構造の作製手順を、前記図９及び図１１を用いて説明する。
本実施形態の作製手順は、第３の実施形態で説明した図９（ｃ）まで、第３の実施形態の作製手順と同一であり、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの素子領域に１軸圧縮歪みを有する歪みＳｉＧｅ層４１，３１を形成する。
次いで、図１１に示すように、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの両領域の窒化膜１４を剥離し、歪みＳｉＧｅ層４１，３１上に歪みＳｉ層４２，３２をＣＶＤで選択エピタキシャル成長させる。ＳｉＧｅ層４１，３１はチャネル長方向に１軸圧縮歪みを有しているため、その上に形成されるＳｉ層４２，３２にはチャネル幅方向に１軸引っ張り歪みが生じる。これにより、１軸引っ張り歪みＳｉ−ｎＭＯＳＦＥＴ／１軸引っ張り歪みＳｉ−ｐＭＯＳＦＥＴからなる、ＣＭＯＳ構造の素子領域が形成できる。
ＳＴＩ後は通常のＣＭＯＳプロセスに従い、ＣＭＯＳ回路を形成することによって、前記図７及び図８に示す構造が得られる。
本実施形態においても、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの双方の歪み形態を、それぞれ独立に最適化することで、比較的小さな歪みで効果的に双方の移動度を増大させることができる。従って、第１の実施形態と同様の効果が得られる。
また、本実施形態では第３の実施形態と同様に、ｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴ共に、前記図４（ａ）（ｂ）に示すような変形が可能である。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、１つの素子領域中に１つのＭＯＳＦＥＴを形成することを前提としていたが、図１２に示すように、１つの素子領域中に複数のＭＯＳＦＥＴをアレイ上に形成させるような集積回路に対しても本発明は有用である。ここで、図中の５０は素子領域、５４はゲート電極、５５は素子分離絶縁膜を示している。
また、実施形態ではゲート絶縁膜として酸化膜を用いたＭＯＳＦＥＴについて説明したが、ゲート絶縁膜として酸化膜以外の絶縁膜を用いたＭＩＳ構造に適用することも可能である。さらに、ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴは必ずしも相補型に形成する必要はなく、本発明は同一基板上にｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴを形成した構造に適用することができる。
また、ＭＯＳＦＥＴはいわゆるＦｉｎ型ＭＯＳＦＥＴやＴｒｉゲート型ＭＯＳＦＥＴを適用することが可能である。
図１３（ａ）は第１の実施形態の応用としてなるＦｉｎ型ＭＯＳＦＥＴの断面模式図である。支持基板１１上の埋め込み酸化膜１２上の一部に、緩和ＳｉＧｅ層２１と例えばシリコン窒化膜からなるキャップ層２８が積層され、ＳｉＧｅ層２１の周囲に歪みＳｉ層２２がエピタキシャル成長されている。そして、ゲート絶縁膜２３とゲート電極２４を形成することにより、Ｆｉｎ型のｎＭＯＳＦＥＴが構成されている。また、酸化膜１２上の一部に１軸ひずみＳｉＧｅ層３１と例えばシリコン窒化膜からなるキャップ層３８が積層され、さらにゲート絶縁膜３３とゲート電極３４を形成してＦｉｎ型ｐＭＯＳＦＥＴで構成されている。
図１３（ｂ）は第１の実施形態の応用としてなるＴｒｉゲート型ＭＯＳＦＥＴの断面模式図である。図１３（ｂ）は図１３（ａ）に対し、ＳｉＧｅ層２１の上部にも歪みＳｉ層２２、ゲート絶縁膜２３、そしてゲート電極２４が形成されている。さらに、ＳｉＧｅ層３１の上部にも、ゲート絶縁膜３３及びゲート電極３４が形成されている。
これらＦｉｎ型ＭＯＳＦＥＴ或いはＴｒｉゲート型ＭＯＳＦＥＴにおいても、本発明による移動度増大の効果が得られる。さらに、素子領域の配置によってチャネルとなる面の面方位が変えられることから、より高い電流駆動能力が得ることが可能となる。つまり、例えば（１００）面からなるウエハに対し、素子領域の配置によってＦｉｎ若しくはＴｒｉゲートのチャネルが形成される素子領域の側面の面方位を変えて、例えばチャネルとなる半導体層の側面の面方位を（１１０）面にすると、ｐＭＯＳＦＥＴは移動度の向上若しくは不純物拡散の抑制されることによるソース・ドレイン拡散層の寄生抵抗の低下によって電流駆動能力の増大、さらに短チャネル効果の抑制の効果が得られる。なお、これらＦｉｎ型、Ｔｒｉゲート型は第１の実施形態に限らず他の実施形態においても適用可能である。
また、本発明の特徴をまとめると、次のようになる。
（１）絶縁膜上の半導体層にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを形成した半導体装置であって、
前記ｎチャネルＭＩＳトランジスタのチャネルが２軸引っ張り歪みを有する歪みＳｉ層で形成され、前記ｐチャネルＭＩＳトランジスタのチャネルがチャネル長方向に１軸圧縮歪みを有する歪みＳｉＧｅ層で形成されていることを特徴とする半導体装置。
（1-2） 前記ｎチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉ層は、格子歪みが緩和されたＳｉＧｅ層上に形成され、前記ｐチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉＧｅ層は、チャネル長方向が長く、チャネル幅方向が短く形成されている。
（1-3） 前記ｎチャネルＭＩＳトランジスタ側のＳｉＧｅ層のチャネル長方向の長さ及びチャネル幅方向の長さは共に５μｍ以下であり、前記ｐチャネルＭＩＳトランジスタ側の歪みＳｉＧｅ層のチャネル幅方向の長さは５μｍ以下である。
（1-4） 前記ｎチャネルＭＩＳトランジスタ及びｐチャネルＭＩＳトランジスタは相補型回路を構成する。
（1-5） 前記ｎチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉ層は、前記絶縁膜上に薄壁状に形成され格子歪みが緩和されたＳｉＧｅ層の両側に形成され、前記ｐチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉＧｅ層は、前記絶縁膜上に薄壁状に形成され、チャネル長方向が長く、チャネル幅方向が短く形成されている。
（1-6） 前記ｎチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉ層は、前記絶縁膜上に薄壁状に形成された格子歪みが緩和されたＳｉＧｅ層の上面及び両側面に形成され、前記ｐチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉＧｅ層は、前記絶縁膜上に薄壁状に形成され、チャネル長方向が長く、チャネル幅方向が短く形成されている。
（２）絶縁膜上に２軸の圧縮歪みを有する状態でＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層をｎチャネルＭＩＳトランジスタ形成領域で選択的にエッチングすることにより、該ＳｉＧｅ層を島状に残す工程と、
前記ｎチャネルＭＩＳトランジスタ形成領域の島状に残された前記ＳｉＧｅ層に熱処理を施すことにより、該ＳｉＧｅ層の格子歪みを緩和する工程と、
前記ＳｉＧｅ層をｐチャネルＭＩＳトランジスタ形成領域で選択的にエッチングすることにより、該ＳｉＧｅ層をチャネル長方向が長く、チャネル幅方向が短くなるように島状に残し、該ＳｉＧｅ層のチャネル幅方向の格子歪みを緩和すると共に、チャネル長方向に１軸圧縮歪みを残す工程と、
前記ｎチャネルＭＩＳトランジスタ形成領域の、格子歪みが緩和された前記ＳｉＧｅ層上にＳｉ層を形成することにより、２軸引っ張り歪みを有する歪みＳｉ層を形成する工程と、
前記歪みＳｉ層にｎチャネルＭＩＳトランジスタを形成し、１軸圧縮歪みを有する前記ＳｉＧｅ層上にｐチャネルＭＩＳトランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（2-2） 前記ｎチャネルＭＩＳトランジスタ形成領域側では、前記ＳｉＧｅ層をチャネル長方向及びチャネル幅方向共に５μｍ以内の長さに加工し、前記ｐチャネルＭＩＳトランジスタ形成領域側では、前記ＳｉＧｅ層のチャネル幅方向を５μｍ以内の長さに加工する。
（2-3） 前記ｎチャネルＭＩＳトランジスタ形成領域側のＳｉＧｅ層の格子歪みを緩和する工程として、前記ｎチャネルＭＩＳトランジスタ形成領域側のＳｉＧｅ層を島状に加工し、該ＳｉＧｅ層の表面を窒化膜で保護した後に、前記熱処理を施す。
（３）絶縁膜上の半導体層にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを形成した半導体装置であって、
前記ｎチャネルＭＩＳトランジスタのチャネルが２軸引っ張り歪みを有する歪みＳｉ層で形成され、前記ｐチャネルＭＩＳトランジスタのチャネルがチャネル幅方向に１軸引っ張り歪みを有する歪みＳｉ層で形成されていることを特徴とする半導体装置。
（3-2）・前記ｎチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉ層は、格子歪みが緩和されたＳｉＧｅ層上に形成され、前記ｐチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉ層は、チャネル長方向に１軸圧縮歪みを有し、チャネル幅方向に格子歪みが緩和された歪みＳｉＧｅ層上に形成されている。
（3-3）・前記ｐチャネルＭＩＳトランジスタ側のＳｉＧｅ層は、チャネル長方向が長く、チャネル幅方向が短く形成されている。
（3-4）・前記ｎチャネルＭＩＳトランジスタ側のＳｉＧｅ層のチャネル長方向の長さ及びチャネル幅方向の長さは共に５μｍ以下であり、前記ｐチャネルＭＩＳトランジスタ側のＳｉＧｅ層のチャネル幅方向の長さは５μｍ以下である。
（3-5） 前記ｎチャネルＭＩＳトランジスタ及びｐチャネルＭＩＳトランジスタは相補型回路を構成する。
（４）絶縁膜上に２軸の圧縮歪みを有する状態でＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層をｎチャネルＭＩＳトランジスタ形成領域で選択的にエッチングすることにより、該ＳｉＧｅ層を島状に残す工程と、
前記ｎチャネルＭＩＳトランジスタ形成領域の島状に残された前記ＳｉＧｅ層に熱処理を施すことにより該ＳｉＧｅ層の格子歪みを緩和する工程と、
前記ＳｉＧｅ層をｐチャネルＭＩＳトランジスタ形成領域で選択的にエッチングすることにより、該ＳｉＧｅ層をチャネル長方向が長く、チャネル幅方向が短くなるように島状に残し、該ＳｉＧｅ層のチャネル幅方向の格子歪みを緩和すると共に、チャネル長方向に１軸圧縮歪みを残す工程と、
前記ｎチャネルＭＩＳトランジスタ形成領域の、格子歪みが緩和された前記ＳｉＧｅ層上にＳｉ層を形成することにより、２軸引っ張り歪みを有する歪みＳｉ層を形成する工程と、
前記ｐチャネルＭＩＳトランジスタ形成領域の、１軸圧縮歪みを有する前記ＳｉＧｅ層上にＳｉ層を形成することにより、チャネル幅方向に１軸引っ張り歪みを有する歪みＳｉ層を形成する工程と、
前記ｎチャネルＭＩＳトランジスタ形成領域の歪みＳｉ層にｎチャネルＭＩＳトランジスタを形成し、前記ｐチャネルＭＩＳトランジスタ形成領域の歪みＳｉ層上にｐチャネルＭＩＳトランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（4-2）・前記ｎチャネルＭＩＳトランジスタ形成領域側では、前記ＳｉＧｅ層をチャネル長方向及びチャネル幅方向共に５μｍ以内の長さに加工し、前記ｐチャネルＭＩＳトランジスタ形成領域側では、前記ＳｉＧｅ層のチャネル幅方向を５μｍ以内の長さに加工する。
（4-3） 前記ｎチャネルＭＩＳトランジスタ形成領域側のＳｉＧｅ層の格子歪みを緩和する工程として、前記ｎチャネルＭＩＳトランジスタ形成領域側のＳｉＧｅ層を島状に加工し、該ＳｉＧｅ層の表面を窒化膜で保護した後に、前記熱処理を施す。
（５）絶縁膜上の半導体層にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを形成した半導体装置であって、
前記ｎチャネルＭＩＳトランジスタのチャネルがチャネル幅方向に１軸引っ張り歪みを有する歪みＳｉ層で形成され、前記ｐチャネルＭＩＳトランジスタのチャネルがチャネル長方向に１軸圧歪みを有する歪みＳｉＧｅ層で形成されていることを特徴とする半導体装置。
（5-2）・前記ｎチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉ層は、チャネル長方向に１軸圧縮歪みを有し、チャネル幅方向に格子歪みが緩和された歪みＳｉＧｅ層上に形成されている。
（5-3）・前記ｎチャネルＭＩＳトランジスタ側及びｐチャネルＭＩＳトランジスタ側の各ＳｉＧｅ層は、チャネル長方向が長く、チャネル幅方向が短く形成されている。
（5-4）・前記ｎチャネルＭＩＳトランジスタ側及びｐチャネルＭＩＳトランジスタ側のＳｉＧｅ層のチャネル幅方向の長さは５μｍ以下である。
（5-5） 前記ｎチャネルＭＩＳトランジスタ及びｐチャネルＭＩＳトランジスタは相補型回路を構成する。
（６）絶縁膜上に２軸の圧縮歪みを有する状態でＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層を選択的にエッチングすることにより、ｎチャネルＭＩＳトランジスタ形成領域及びｐチャネルＭＩＳトランジスタ形成領域に、前記ＳｉＧｅ層をチャネル長方向が長く、チャネル幅方向が短くなるように島状に残し、前記ＳｉＧｅ層のチャネル幅方向の格子歪みを緩和すると共に、チャネル長方向に１軸圧縮歪みを残す工程と、
前記ｎチャネルＭＩＳトランジスタ形成領域側の１軸圧縮歪みを有する歪みＳｉＧｅ層上にＳｉ層を形成することにより、チャネル幅方向に１軸引っ張り歪みを有する歪みＳｉ層を形成する工程と、
前記ｎチャネルＭＩＳトランジスタ形成領域の歪みＳｉ層にｎチャネルＭＩＳトランジスタを形成し、前記ｐチャネルＭＩＳトランジスタ形成領域側の１軸圧縮歪みを有する歪みＳｉＧｅ層上にｐチャネルＭＩＳトランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（6-2）・前記ＳｉＧｅ層に１軸圧縮歪みを残す工程として、前記ＳｉＧｅ層のチャネル幅方向を５μｍ以内の長さに加工する。
（７）絶縁膜上の半導体層にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを形成した半導体装置であって、
前記各トランジスタのチャネルが共にチャネル幅方向に１軸引っ張り歪みを有する歪みＳｉ層で形成されていることを特徴とする半導体装置。
（7-2）・前記ｎチャネルＭＩＳトランジスタ及びｐチャネルＭＩＳトランジスタの各チャネルが形成される歪みＳｉ層は、それぞれ、チャネル長方向に１軸圧縮歪みを有し、チャネル幅方向に格子歪みが緩和された歪みＳｉＧｅ層上に形成されている。
（7-3）・前記ｎチャネルＭＩＳトランジスタ側及びｐチャネルＭＩＳトランジスタ側の各ＳｉＧｅ層は、チャネル長方向が長く、チャネル幅方向が短く形成されている。
（7-4）・前記ｎチャネルＭＩＳトランジスタ側及びｐチャネルＭＩＳトランジスタ側のＳｉＧｅ層のチャネル幅方向の長さは５μｍ以下である。
（7-5） 前記ｎチャネルＭＩＳトランジスタ及びｐチャネルＭＩＳトランジスタは相補型回路を構成する。
（８）絶縁膜上に２軸の圧縮歪みを有する状態でＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層を選択的にエッチングすることにより、ｎチャネルＭＩＳトランジスタ形成領域及びｐチャネルＭＩＳトランジスタ形成領域に、前記ＳｉＧｅ層をチャネル長方向が長く、チャネル幅方向が短くなるように島状に残し、前記ＳｉＧｅ層のチャネル幅方向の格子歪みを緩和すると共に、チャネル幅方向に１軸圧縮歪みを残す工程と、
前記ｎチャネルＭＩＳトランジスタ及びｐチャネルＭＯＳトランジスタ形成領域の、１軸圧縮歪みを有する前記ＳｉＧｅ層上にＳｉ層を形成することにより、チャネル幅方向に１軸引っ張り歪みを有する歪みＳｉ層を形成する工程と、
前記ｎチャネルＭＩＳトランジスタ形成領域側の歪みＳｉ層にｎチャネルＭＩＳトランジスタを形成し、前記ｐチャネルＭＩＳトランジスタ形成領域側の歪みＳｉ層上にｐチャネルＭＩＳトランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（8-2）・前記ＳｉＧｅ層に１軸圧縮歪みを残す工程として、前記ＳｉＧｅ層のチャネル幅方向を５μｍ以内の長さに加工する。
第１の実施形態に係わるＣＭＯＳ型半導体装置の概略構成を示す平面図。 第１の実施形態に係わるＣＭＯＳ型半導体装置の概略構成を示す断面図。 第１の実施形態のＣＭＯＳ型半導体装置の製造工程を示す断面図。 第１の実施形態の変形例を示す断面図。 第２の実施形態に係わるＣＭＯＳ型半導体装置の概略構成を示す断面図。 第２の実施形態のＣＭＯＳ型半導体装置の製造工程を示す断面図。 第３の実施形態に係わるＣＭＯＳ型半導体装置の概略構成を示す平面図。 第３の実施形態に係わるＣＭＯＳ型半導体装置の概略構成を示す断面図。 第３の実施形態のＣＭＯＳ型半導体装置の製造工程を示す断面図。 第４の実施形態に係わるＣＭＯＳ型半導体装置の概略構成を示す断面図。 第４の実施形態のＣＭＯＳ型半導体装置の製造工程を示す断面図。 本発明の変形例を示す平面図。 本発明の変形例の概略構成を示す断面図。
符号の説明
１１…Ｓｉ基板
１２…Ｓｉ酸化膜（埋め込み絶縁装置）
１３…歪みＳｉＧｅ層
１４…窒化膜
１５…素子分離用絶縁膜
２１…格子緩和ＳｉＧｅ層
２２…２軸引っ張り歪みＳｉ層
２３，３３…ゲート絶縁膜
２４，３４…ゲート電極
２５，３５…ゲート側壁絶縁膜
２６，３６…ソース・ドレイン領域
２８，３８…キャップ層
３１，４１…１軸圧縮歪みＳｉＧｅ層
３２，４２…１軸引っ張り歪みＳｉ層
５０…素子領域
５４…ゲート電極
５５…素子分離絶縁膜

Claims (5)

  1. 絶縁膜上の半導体層にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタを形成した半導体装置であって、
    前記ｎチャネルＭＩＳトランジスタのチャネルが２軸引っ張り歪みを有する歪みＳｉ層で形成され、前記ｐチャネルＭＩＳトランジスタのチャネルがチャネル長方向に１軸圧縮歪みを有する歪みＳｉＧｅ層で形成されていることを特徴とする半導体装置。
  2. 前記ｎチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉ層は、格子歪みが緩和されたＳｉＧｅ層上に形成され、前記ｐチャネルＭＩＳトランジスタのチャネルが形成される歪みＳｉＧｅ層は、チャネル長方向が長く、チャネル幅方向が短く形成されていることを特徴とする請求項１記載の半導体装置。
  3. 前記ｎチャネルＭＩＳトランジスタ側のＳｉＧｅ層のチャネル長方向の長さ及びチャネル幅方向の長さは共に５μｍ以下であり、前記ｐチャネルＭＩＳトランジスタ側の歪みＳｉＧｅ層のチャネル幅方向の長さは５μｍ以下であることを特徴とする請求項２記載の半導体装置。
  4. 絶縁膜上に２軸の圧縮歪みを有する状態でＳｉＧｅ層を形成する工程と、
    前記ＳｉＧｅ層をｎチャネルＭＩＳトランジスタ形成領域で選択的にエッチングすることにより、該ＳｉＧｅ層を島状に残す工程と、
    前記ｎチャネルＭＩＳトランジスタ形成領域の島状に残された前記ＳｉＧｅ層に熱処理を施すことにより、該ＳｉＧｅ層の格子歪みを緩和する工程と、
    前記ＳｉＧｅ層をｐチャネルＭＩＳトランジスタ形成領域で選択的にエッチングすることにより、該ＳｉＧｅ層をチャネル長方向が長く、チャネル幅方向が短くなるように島状に残し、該ＳｉＧｅ層のチャネル幅方向の格子歪みを緩和すると共に、チャネル長方向に１軸圧縮歪みを残す工程と、
    前記ｎチャネルＭＩＳトランジスタ形成領域の、格子歪みが緩和された前記ＳｉＧｅ層上にＳｉ層を形成することにより、２軸引っ張り歪みを有する歪みＳｉ層を形成する工程と、
    前記歪みＳｉ層にｎチャネルＭＩＳトランジスタを形成し、１軸圧縮歪みを有する前記ＳｉＧｅ層上にｐチャネルＭＩＳトランジスタを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  5. 前記ｎチャネルＭＩＳトランジスタ形成領域側では、前記ＳｉＧｅ層をチャネル長方向及びチャネル幅方向共に５μｍ以内の長さに加工し、前記ｐチャネルＭＩＳトランジスタ形成領域側では、前記ＳｉＧｅ層のチャネル幅方向を５μｍ以内の長さに加工することを特徴とする請求項４記載の半導体装置の製造方法。
JP2005160525A 2005-05-31 2005-05-31 半導体装置とその製造方法 Active JP4239203B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2005160525A JP4239203B2 (ja) 2005-05-31 2005-05-31 半導体装置とその製造方法
US11/437,730 US7619239B2 (en) 2005-05-31 2006-05-22 Semiconductor device and method of manufacturing the same
KR1020060048101A KR100756125B1 (ko) 2005-05-31 2006-05-29 반도체 장치 및 그 제조 방법
CNB2006100877502A CN100463192C (zh) 2005-05-31 2006-05-30 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005160525A JP4239203B2 (ja) 2005-05-31 2005-05-31 半導体装置とその製造方法

Publications (2)

Publication Number Publication Date
JP2006339309A true JP2006339309A (ja) 2006-12-14
JP4239203B2 JP4239203B2 (ja) 2009-03-18

Family

ID=37462223

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005160525A Active JP4239203B2 (ja) 2005-05-31 2005-05-31 半導体装置とその製造方法

Country Status (4)

Country Link
US (1) US7619239B2 (ja)
JP (1) JP4239203B2 (ja)
KR (1) KR100756125B1 (ja)
CN (1) CN100463192C (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011519483A (ja) * 2008-04-30 2011-07-07 インダストリー−ユニバーシティー コオペレーション ファウンデーション ハンヤン ユニバーシティー キャパシタレスメモリ素子
JP2012204595A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 電界効果トランジスタ
JP2017011272A (ja) * 2015-06-22 2017-01-12 グローバルファウンドリーズ・インコーポレイテッド ｆｉｎＦＥＴ構造を形成する方法、半導体基板とｆｉｎＦＥＴトランジスタを提供する方法、およびｆｉｎＦＥＴトランジスタ
JP2017517901A (ja) * 2014-05-08 2017-06-29 ソイテックSoitec フィン緩和を含む半導体デバイスを製造するための方法および関連する構造

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4310399B2 (ja) * 2006-12-08 2009-08-05 株式会社東芝 半導体装置及びその製造方法
JP2010067930A (ja) * 2008-09-12 2010-03-25 Toshiba Corp 半導体装置およびその製造方法
US8716752B2 (en) * 2009-12-14 2014-05-06 Stmicroelectronics, Inc. Structure and method for making a strained silicon transistor
US8288218B2 (en) 2010-01-19 2012-10-16 International Business Machines Corporation Device structure, layout and fabrication method for uniaxially strained transistors
US8169025B2 (en) * 2010-01-19 2012-05-01 International Business Machines Corporation Strained CMOS device, circuit and method of fabrication
DE102010038742B4 (de) * 2010-07-30 2016-01-21 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren und Halbleiterbauelement basierend auf einer Verformungstechnologie in dreidimensionalen Transistoren auf der Grundlage eines verformten Kanalhalbleitermaterials
US8558279B2 (en) * 2010-09-23 2013-10-15 Intel Corporation Non-planar device having uniaxially strained semiconductor body and method of making same
US8890209B2 (en) * 2011-03-10 2014-11-18 Tsinghua University Strained GE-ON-insulator structure and method for forming the same
US8617968B1 (en) 2012-06-18 2013-12-31 International Business Machines Corporation Strained silicon and strained silicon germanium on insulator metal oxide semiconductor field effect transistors (MOSFETs)
US8946063B2 (en) * 2012-11-30 2015-02-03 International Business Machines Corporation Semiconductor device having SSOI substrate with relaxed tensile stress
CN103928403B (zh) * 2013-01-10 2016-08-10 中芯国际集成电路制造(上海)有限公司 含应变硅层的半导体器件的形成方法
US8841178B1 (en) 2013-03-13 2014-09-23 International Business Machines Corporation Strained silicon nFET and silicon germanium pFET on same wafer
US8951870B2 (en) 2013-03-14 2015-02-10 International Business Machines Corporation Forming strained and relaxed silicon and silicon germanium fins on the same wafer
EP3084812B1 (en) * 2013-12-16 2020-08-12 Intel Corporation Nmos and pmos strained devices without relaxed substrates
US9276013B1 (en) 2015-01-21 2016-03-01 International Business Machines Corporation Integrated formation of Si and SiGe fins
US9761699B2 (en) 2015-01-28 2017-09-12 International Business Machines Corporation Integration of strained silicon germanium PFET device and silicon NFET device for finFET structures
US9472575B2 (en) * 2015-02-06 2016-10-18 International Business Machines Corporation Formation of strained fins in a finFET device
US9679899B2 (en) * 2015-08-24 2017-06-13 Stmicroelectronics, Inc. Co-integration of tensile silicon and compressive silicon germanium
US9472671B1 (en) 2015-10-31 2016-10-18 International Business Machines Corporation Method and structure for forming dually strained silicon
KR20180081196A (ko) * 2017-01-05 2018-07-16 삼성디스플레이 주식회사 주사 구동부 및 이를 포함하는 표시 장치
KR102501097B1 (ko) 2018-06-21 2023-02-16 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6339232B1 (en) * 1999-09-20 2002-01-15 Kabushika Kaisha Toshiba Semiconductor device
JP2001160594A (ja) 1999-09-20 2001-06-12 Toshiba Corp 半導体装置
JP3647777B2 (ja) 2001-07-06 2005-05-18 株式会社東芝 電界効果トランジスタの製造方法及び集積回路素子
JP2003179157A (ja) 2001-12-10 2003-06-27 Nec Corp Ｍｏｓ型半導体装置
US6600170B1 (en) * 2001-12-17 2003-07-29 Advanced Micro Devices, Inc. CMOS with strained silicon channel NMOS and silicon germanium channel PMOS
JP3997089B2 (ja) 2002-01-10 2007-10-24 株式会社ルネサステクノロジ 半導体装置
US6703648B1 (en) * 2002-10-29 2004-03-09 Advanced Micro Devices, Inc. Strained silicon PMOS having silicon germanium source/drain extensions and method for its fabrication
US6734527B1 (en) * 2002-12-12 2004-05-11 Advanced Micro Devices, Inc. CMOS devices with balanced drive currents based on SiGe
US6963078B2 (en) 2003-03-15 2005-11-08 International Business Machines Corporation Dual strain-state SiGe layers for microelectronics
US7045401B2 (en) * 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
US6849527B1 (en) * 2003-10-14 2005-02-01 Advanced Micro Devices Strained silicon MOSFET having improved carrier mobility, strained silicon CMOS device, and methods of their formation
US7247534B2 (en) 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
US7227205B2 (en) * 2004-06-24 2007-06-05 International Business Machines Corporation Strained-silicon CMOS device and method
US7160769B2 (en) * 2004-10-20 2007-01-09 Freescale Semiconductor, Inc. Channel orientation to enhance transistor performance
US7138309B2 (en) * 2005-01-19 2006-11-21 Sharp Laboratories Of America, Inc. Integration of biaxial tensile strained NMOS and uniaxial compressive strained PMOS on the same wafer

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011519483A (ja) * 2008-04-30 2011-07-07 インダストリー−ユニバーシティー コオペレーション ファウンデーション ハンヤン ユニバーシティー キャパシタレスメモリ素子
US8860109B2 (en) 2008-04-30 2014-10-14 Industry-University Cooperation Foundation Hanyang University Capacitor-less memory device
KR101505494B1 (ko) 2008-04-30 2015-03-24 한양대학교 산학협력단 무 커패시터 메모리 소자
JP2012204595A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 電界効果トランジスタ
JP2017517901A (ja) * 2014-05-08 2017-06-29 ソイテックSoitec フィン緩和を含む半導体デバイスを製造するための方法および関連する構造
JP2017011272A (ja) * 2015-06-22 2017-01-12 グローバルファウンドリーズ・インコーポレイテッド ｆｉｎＦＥＴ構造を形成する方法、半導体基板とｆｉｎＦＥＴトランジスタを提供する方法、およびｆｉｎＦＥＴトランジスタ

Also Published As

Publication number Publication date
KR100756125B1 (ko) 2007-09-05
CN1873990A (zh) 2006-12-06
US20060266996A1 (en) 2006-11-30
CN100463192C (zh) 2009-02-18
JP4239203B2 (ja) 2009-03-18
US7619239B2 (en) 2009-11-17
KR20060125487A (ko) 2006-12-06

Similar Documents

Publication Publication Date Title
JP4239203B2 (ja) 半導体装置とその製造方法
US7566606B2 (en) Methods of fabricating semiconductor devices having strained dual channel layers
US8008751B2 (en) Semiconductor device and manufacturing method thereof
US6882025B2 (en) Strained-channel transistor and methods of manufacture
US6759695B2 (en) Integrated circuit metal oxide semiconductor transistor
US9281247B2 (en) Strained silicon and strained silicon germanium on insulator field-effect transistor
JP2008010790A (ja) 電界効果トランジスタ、集積回路素子、及びそれらの製造方法
WO2003050871A1 (en) Mos semiconductor device
CN104241134A (zh) 具有替代鳍的非平面晶体管及其制造方法
JP6613483B2 (ja) 異なる歪み状態を有するトランジスタチャネルを含んだ半導体構造を製造するための方法、及び関連する半導体構造
JP2009043916A (ja) 半導体装置及びその製造方法
TWI430329B (zh) 於雙軸壓縮應變下增加＜１１０＞矽之電子及電洞遷移率
JP2009531856A (ja) 移動度を改善するためのシリコンアイランドを歪ませる方法
US7238567B2 (en) System and method for integrating low schottky barrier metal source/drain
JP4632046B2 (ja) 高移動度シリコンチャネルを有する縦型ｍｉｓｆｅｔ半導体装置
US20080237809A1 (en) Method of fabricating hybrid orientation substrate and structure of the same
JP2006049895A (ja) 半導体デバイス、半導体チップ及び半導体デバイス製造方法
US9472621B1 (en) CMOS structures with selective tensile strained NFET fins and relaxed PFET fins
JPH1197673A (ja) 半導体装置
JP2009152485A (ja) 半導体装置の製造方法及び半導体装置
JP2011009580A (ja) 半導体装置の製造方法
JP2010109051A (ja) 半導体装置及びその製造方法
JP2009059963A (ja) 半導体装置およびその製造方法
JP2006073859A (ja) 半導体装置及びその製造方法
JP2010118566A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080716

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080729

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080905

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081118

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081212

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120109

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4239203

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130109

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130109

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533