JP4305317B2 - シフトレジスタ回路および表示装置 - Google Patents

Description

本発明は、シフトレジスタ回路および表示装置に関し、特にレベルシフト機能付きシフトレジスタ回路および当該シフトレジスタ回路を駆動回路の一部に用いた表示装置に関する。

シフトレジスタ回路として、動作の基準となるクロックパルスを第１の振幅から第２の振幅にレベルシフト（レベル変換）するレベルシフト機能付きのシフトレジスタ回路が知られている（例えば、特許文献１参照）。この種のシフトレジスタ回路は、表示装置や撮像装置に用いられるスキャナを構成するシフトレジスタ回路として用いられる。

図２３は、レベルシフト機能付きシフトレジスタ回路の１転送段（シフト回路）の構成の一例を示す回路図である。図２３に示すように、本例に係るシフト回路（転送段）１００は、カレントミラー回路１０１を基本回路とする構成となっている。カレントミラー回路１０１は、ゲートが相互に接続されたＮｃｈＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」と略記する）ｎ１０１，ｎ１０２からなり、一方のＮＭＯＳトランジスタｎ１０１がゲートとドレインが共通接続されたダイオード接続となっている。ＮＭＯＳトランジスタｎ１０１，ｎ１０２の各ソースには、低電圧振幅（例えば、０［Ｖ］−３［Ｖ］）の逆相のクロックＣＫ，ｘＣＫがそれぞれ入力される。

カレントミラー回路１０１において、ＮＭＯＳトランジスタｎ１０２のドレイン出力がＶＳＳ−ＶＤＤの高電圧振幅（例えば、０［Ｖ］−８［Ｖ］）を有し、インバータ１０２で反転後転送パルスＯＵＴとして出力される。ＮＭＯＳトランジスタｎ１０１，ｎ１０２の各ドレインと電源電位ＶＤＤとの間には、ＰｃｈＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」と略記する）ｐ１０１，ｐ１０２がそれぞれ接続されている。

ＮＭＯＳトランジスタｎ１０１のドレインと電源電位ＶＳＳとの間には、ＮＭＯＳトランジスタｎ１０３，ｎ１０４が直列に接続されている。ＮＭＯＳトランジスタｎ１０３のゲートには、転送パルスＩＮがインバータ１０３で反転されて与えられる。ＮＭＯＳトランジスタｎ１０４のゲートには、ＮＭＯＳトランジスタｎ１０２のドレイン出力が直接与えられる。

ＰＭＯＳトランジスタｐ１０１のゲートで電源電位ＶＤＤとの間には、ＰＭＯＳトランジスタｐ１０３，ｐ１０４が直列に接続されている。ＰＭＯＳトランジスタｐ１０２のゲートで電源電位ＶＤＤとの間には、ＰＭＯＳトランジスタｐ１０５，ｐ１０６が直列に接続されている。ＮＭＯＳトランジスタｎ１０２のドレイン（ＰＭＯＳトランジスタｐ１０２のドレイン）と電源電位ＶＤＤとの間には、ＰＭＯＳトランジスタｐ１０７，ｐ１０８が並列に接続されている。

ＰＭＯＳトランジスタｐ１０３，ｐ１０５，ｐ１０７の各ゲートには、インバータ１０２で反転後のＮＭＯＳトランジスタｎ１０２のドレイン出力、即ち転送パルスＯＵＴが与えられる。ＰＭＯＳトランジスタｐ１０４，ｐ１０６，ｐ１０８の各ゲートには、転送パルスＩＮが直接与えられる。

ＰＭＯＳトランジスタｐ１０１のゲートには、互いに並列に接続されたＮＭＯＳトランジスタｎ１０５，ｎ１０６を介してクロックパルスｘＣＫが与えられる。ＰＭＯＳトランジスタｐ１０２のゲートには、互いに並列に接続されたＮＭＯＳトランジスタｎ１０７，ｎ１０８を介してクロックパルスＣＫが与えられる。ＮＭＯＳトランジスタｎ１０５，ｎ１０７の各ゲートには、転送パルスＩＮが直接与えられる。ＮＭＯＳトランジスタｎ１０６，ｎ１０８の各ゲートには、転送パルスＯＵＴが与えられる。

ＮＭＯＳトランジスタｎ１０３のゲートと電源電位ＶＤＤとの間、ＮＭＯＳトランジスタｎ１０２のドレイン（ＰＭＯＳトランジスタｐ１０２のドレイン）と電源電位ＶＤＤとの間には、ＰＭＯＳトランジスタｐ１０９，ｐ１１０がそれぞれ接続されている。ＰＭＯＳトランジスタｐ１０９，ｐ１１０の各ゲートには、Ｌｏｗアクティブのリセットパルスｒｓｔが与えられる。

上述した回路構成から明らかなように、本従来例に係るシフトレジスタ回路のシフト回路１００は、カレントミラー回路１０１を用いたカレントミラー型レベルシフト回路とクロック抜きシフト回路とを組み合わせた構成となっており、転送パルスＩＮがＨｉｇｈまたは転送パルスＯＵＴがＨｉｇｈのときに当該レベルシフト回路が動作するようになっている。

特開２００２−２８７７１１号公報

上記構成の従来例に係るレベルシフト機能付きシフト回路１００では、カレントミラー回路１０１を基本とする回路構成となっていることから、電源電位ＶＤＤとクロックパルスＣＫ，ＸＣＫの間（図中点線の矢印で示した部分）にレベルシフト回路駆動時に常にリーク電流（貫通電流）が流れることになるため、このリーク電流がシフトレジスタ回路の消費電力を高める原因となっていた。

また、ＶＤＤ−ＣＫ，ＸＣＫ間にリークがあることで、クロックパルスＣＫ，ｘＣＫには当該リークを吸収するための出力能力が要求されるため、クロックパルスＣＫ，ｘＣＫの負担が大きく、さらにはカレントミラー回路１０１を構成する対のＮＭＯＳトランジスタｎ１０１，ｎ１０２の特性が同じである必要があるため、トランジスタ特性のばらつきに弱いという課題もある。

特に、従来のシフトレジスタ回路では、上記構成のレベルシフト機能付きシフト回路１００を単純に複数段縦続接続し、互いに逆相のクロックパルスＣＫ，ｘＣＫによって転送駆動を行う構成となっているため、クロックパルスＣＫ，ｘＣＫの周波数を簡単に下げることができず、したがってこれらクロックパルスＣＫ，ｘＣＫを発生するクロック発生回路への負担を軽減することが難しいという課題もある。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、クロック発生回路への負担の軽減を可能としたシフトレジスタ回路および当該シフトレジスタ回路を駆動回路の一部として搭載した表示装置を提供することにある。

本発明はさらに、消費電力を低減できるとともに、トランジスタ特性のばらつきに強いシフトレジスタ回路および当該シフトレジスタ回路を駆動回路の一部として搭載した表示装置を提供することを他の目的とする。

本発明によるシフトレジスタ回路は、
入力される制御パルスがアクティブ状態のときで、かつ第１の振幅の第１のクロックパルスが低レベルのときに前記第１の振幅よりも大きい第２の振幅の第１の転送パルスを出力する第１のシフト回路と、
前記第１の転送パルスがアクティブ状態のときで、かつ前記第１のクロックパルスと同一周波数でかつ当該第１のクロックパルスに対して位相が１／４周期ずれた前記第１の振幅の第２のクロックパルスが低レベルのときに前記第２の振幅の第２の転送パルスを出力する第２のシフト回路と、
第２の転送パルスがアクティブ状態のときで、かつ前記第１のクロックパルスが高レベルのときに前記第２の振幅の第３の転送パルスを出力する第３のシフト回路と、
前記第３の転送パルスがアクティブ状態のときで、かつ前記第２のクロックパルスが高レベルのときに前記第２の振幅の第４の転送パルスを出力する第４のシフト回路とを有し、
前記第１のシフト回路と前記第２のシフト回路とを縦続接続して第１のシフト回路対とし、前記第３のシフト回路と前記第４のシフト回路とを縦続接続して第２のシフト回路対とし、前記第１のシフト回路対と前記第２のシフト回路対とを交互に縦続接続してなり、
前記第１、第２、第３、第４のシフト回路は、第１の電源電位と第２の電源電位との間に直列に接続された互いに逆導電型の第１，第２のトランジスタからなる相補性回路を有し、前記第１の振幅から前記第２の振幅へのレベルシフト駆動時に前記第１のトランジスタのゲートに前記第１のクロックパルスまたは前記第２のクロックパルスを与え、前記第２のトランジスタのゲートに前記第１のクロックパルスまたは前記第２のクロックパルスを前記第１の電源電位側に相対的にシフトさせたクロックパルスを与える構成となっている。

上記構成のシフトレジスタ回路において、第１のシフト回路対と第２のシフト回路対とを交互に縦続接続するということは、第１，第２，第３および第４のシフト回路を縦続接続するとともに、この４つのシフト回路の組を繰り返して配置して縦続接続することを意味する。そして、第１，第２，第３および第４のシフト回路の繰り返し配置に対して、位相が相互に１／４周期ずれた第１のクロックパルスと第２のクロックパルスとを交互に与えるようにすることで、これらクロックパルスの周波数を、同じ回路構成のシフト回路を繰り返して配置してなる従来のシフトレジスタ回路で用いるクロックパルスの周波数の１／２に落としての駆動を実現できる。第１，第２のシフト回路では、入力される制御パルス、第１の転送パルスがアクティブ状態のときで、かつ第１振幅の第１，第２のクロックパルスが低レベル（以下、「Ｌｏｗ電位」と記す）のときに第２の振幅の第２，第３の転送パルスが出力される。第３，第４のシフト回路では、第２，第３の転送パルスがアクティブ状態のときで、かつ第１，第２のクロックパルスが高レベル（以下、「Ｈｉｇｈ電位」と記す）のときに第２の振幅の第３，第４の転送パルスが出力される。すなわち、第１〜第４のシフト回路では、第１の振幅から第２の振幅へのレベルシフト（レベル変換）が行われる。

また、上記構成のシフトレジスタ回路において、第１，第２のシフト回路が、第１の電源電位と第２の電源電位との間に直列に接続された互いに逆導電型の第１，第２のトランジスタと、前記第１，第２のクロックパルスが入力される第１のクロック端子と、前記第１のクロック端子と前記第１のトランジスタのゲートとの間に接続され、前記第１の制御パルスがアクティブ状態のときにオン状態となる第１のスイッチ手段と、前記第２の電源電位と前記第２のトランジスタのゲートとの間に接続され、前記制御パルスがアクティブ状態のときにオフ状態となる第２のスイッチ手段と、前記第１のクロック端子と前記第２のトランジスタのゲートとの間に接続された第１の容量素子とを有し、第３，第４のシフト回路が、第１の電源電位と第２の電源電位との間に直列に接続された互いに逆導電型の第３，第４のトランジスタと、前記第１，第２のクロックパルスが入力される第２のクロック端子と、前記第２のクロック端子と前記第３のトランジスタのゲートとの間に接続され、前記第２の制御パルスがアクティブ状態のときにオン状態となる第５のスイッチ手段と、前記第２の電源電位よりも前記第１，第２のクロックパルスの振幅電圧だけ低い第３の電源電位と前記第４のトランジスタのゲートとの間に接続され、前記第２の制御パルスがアクティブ状態のときにオフ状態となる第６のスイッチ手段と、前記第２のクロック端子と前記第４のトランジスタのゲートとの間に接続された第２の容量素子とを有する構成となっている。

上記構成の第１，第２のシフト回路において、第１の制御パルスがアクティブ状態のときに、第１のスイッチ手段がオン状態になることにより、当該第１のスイッチ手段を通して第１のクロック端子から第１のトランジスタのゲートにクロックパルス（第１のシフト回路では第１のクロックパルス、第２のシフト回路では第２のクロックパルス）が与えられると同時に、第２のスイッチ手段がオフ状態となることにより、第２のトランジスタのゲートへの第２の電源電位の供給が遮断され、当該第２のトランジスタのゲートがフローティング状態となるとともに、第２のトランジスタのゲートに第１の容量素子によるカップリングによってクロックパルスが伝達される。

このとき、第１，第２のトランジスタの各ゲートに与えられるクロックパルスは同位相であるが、第２のトランジスタのゲートに与えられるクロックパルスの高レベル側の電位が第２の電源電位となり、第１のトランジスタのゲートに与えられるクロックパルスの高レベル側の電位を相対的にシフトさせたものとなる。また、クロックパルスの振幅は、第１，第２のトランジスタの閾値Ｖｔｈよりも大きな値である。これにより、第１，第２のトランジスタは、オフすべきタイミングでは上記ゲート電位の関係から確実にオフ状態となる。したがって、第１，第２のトランジスタからなる相補性回路において、これらトランジスタのオフ時のリークを確実に防ぐことができる。第３，第４のシフト回路においても、基本的に第１，第２のシフト回路と同様の動作が行われる。

本発明によれば、同じ構成のシフト回路を複数段繰り返して配置してなる従来のシフトレジスタ回路に比べて１／２の周波数のクロックパルスで駆動できるため、当該クロックパルスを発生するクロックパルス発生回路への負担を１／２に軽減できるとともに、駆動周波数が１／２に低減できることによって低消費電力化を図ることができる。

また、レベルシフト部分におけるオフ時のリークを確実に防ぐことができるため消費電力を低減でき、しかもカレントミラー回路を用いない回路構成を採っているためトランジスタ特性のばらつきに強いシフトレジスタ回路を提供できる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係るシフトレジスタ回路の構成を示すブロック図である。本実施形態に係るシフトレジスタ回路１０は、第１のシフト回路１１−１と第２のシフト回路１１−２とを対として縦続接続し、第３のシフト回路１１−３と第４のシフト回路１１−４とを対として縦続接続し、これら２組のシフト回路対を交互に縦続接続した構成となっている。換言すれば、シフト回路１１−１〜１１−４をシフトレジスタユニット（転送段／シフト段）として縦続接続するとともに、この４つのシフト回路１１−１〜１１−４の組を繰り返して配置して縦続接続した構成となっている。

後で詳細に説明するように、第１のシフト回路１１−１と第２のシフト回路１１−２とが同じ回路構成となっており、第３のシフト回路１１−３と第４のシフト回路１１−４とが同じ回路構成となっている。そして、第１，第３のシフト回路１１−１，１１−３には第１のクロックパルスＣＫ１が与えられ、第２，第４のシフト回路１１−２，１１−４には第１のクロックパルスＣＫ１と同じ周波数で、当該クロックパルスＣＫ１に対して位相が１／４周期ずれた第２のクロックパルスＣＫ２が与えられる。

１段目のシフト回路１１−１には、ＨｉｇｈアクティブのスタートパルスＳＴが制御パルスＩＮとして与えられる。シフト回路１１−１は、制御パルスＩＮがアクティブ状態（Ｈｉｇｈ電位）のときに、第１のクロックパルスＣＫ１のＬｏｗ電位側パルス（アクティブＬｏｗ）を抜き取りかつ当該Ｌｏｗ電位側パルスを第１の振幅から第２の振幅にレベルシフトして出力する。シフト回路１１−１のＨｉｇｈアクティブの出力パルスＯＵＴは、２段目のシフト回路１１−２にその制御パルスＩＮとして与えられる。

２段目のシフト回路１１−２は、制御パルスＩＮがアクティブ状態のときに、第２のクロックパルスＣＫ２のＬｏｗ電位側パルスを抜き取りかつ当該Ｌｏｗ電位側パルスを第１の振幅から第２の振幅にレベルシフトして出力する。シフト回路１１−２のＨｉｇｈアクティブの出力パルスＯＵＴは、３段目のシフト回路１１−３にその制御パルスＩＮとして与えられる。

３段目のシフト回路１１−３は、制御パルスＩＮがアクティブ状態のときに、第１のクロックパルスＣＫ１のＨｉｇｈ電位側パルス（アクティブＨｉｇｈ）を抜き取りかつ当該Ｈｉｇｈ電位側パルスを第１の振幅から第２の振幅にレベルシフトして出力する。シフト回路１１−３のＨｉｇｈアクティブの出力パルスＯＵＴは、４段目のシフト回路１１−４にその制御パルスＩＮとして与えられる。

４段目のシフト回路１１−４は、制御パルスＩＮがアクティブ状態のときに、第２のクロックパルスＣＫ２のＨｉｇｈ電位側パルスを抜き取りかつ当該Ｈｉｇｈ電位側パルスを第１の振幅から第２の振幅にレベルシフトして出力する。シフト回路１１−４のＨｉｇｈアクティブの出力パルスＯＵＴは、５段目のシフト回路１１−５にその制御パルスＩＮとして与えられる。

以降、これら４段のシフト回路１１−１〜１１−４の組における各回路動作の繰返しとなる。

シフト回路（転送段）１１−１，１１−２，…において、自身段の入力パルス（制御パルス）ＩＮと自身段の出力パルスＯＵＴは、３入力ＡＮＤ回路１２−１，１２−２，…の２入力となる。ＡＮＤ回路１２−１，１２−２，…には、残りの１入力として、クロックパルスＣＫ１，ＣＫ２のパルス幅に比べて非常に狭いパルス幅のＬｏｗアクティブのイネーブルパルスＥＮが与えられる。そして、ＡＮＤ回路１２−１，１２−２，…のＨｉｇｈアクティブの各出力パルスが各転送段の転送パルスｏ１，ｏ２，…として導出される。なお、イネーブルパルスＥＮは転送パルス間にブランキング期間を設けたいときのみ使用すればよい。

図２に、第１，第２のクロックパルスＣＫ１，ＣＫ２、イネーブルパルスＥＮ、スタートパルスＳＴ、１段目、２段目の出力パルスＳＲ＿ｏｕｔおよび転送パルスｏ１，ｏ２，ｏ３，…のタイミング関係を示す。このタイミングチャートから明らかなように、シフト回路１１−１，１１−２，…においては、第１の振幅（ＶＳＳ−Ｖｉｎ）のクロックパルスＣＫ１，ＣＫ２が抜き取られ、かつ第２の振幅（ＶＳＳ−ＶＤＤ）の転送パルスｏ１，ｏ２，ｏ３，…にレベルシフト（レベル変換）されることになる。ここに、本明細書で言うパルスを抜き取るとは、シフト回路１１−１，１１−２，…が、スタートパルスＳＴや各段の出力パルスＳＲ＿ｏｕｔによる制御の下に、第１の振幅のクロックパルスＣＫ１，ＣＫ２を基にして第２の振幅の転送パルスｏ１，ｏ２，ｏ３，…を出力するという意味である。

上述したように、第１実施形態に係るシフトレジスタ回路１０では、第１のシフト回路１１−１と第２のシフト回路１１−２とを対として縦続接続し、第３のシフト回路１１−３と第４のシフト回路１１−４とを対として縦続接続し、これら２組のシフト回路対を交互に縦続接続するとともに、これらシフトレジスタユニット（転送段）の繰り返し配置に対して、位相が相互に１／４周期ずれたクロックパルスＣＫ１とクロックパルスＣＫ２とを交互に与えるようにすることで、これらクロックパルスＣＫ１，ＣＫ２の周波数を、同じ回路構成のシフトレジスタユニットを繰り返して配置してなる従来のシフトレジスタ回路で用いるクロックパルスＣＫ，ｘＣＫの周波数の１／２に落としての駆動を実現できることになる。

これにより、クロックパルスＣＫ１，ＣＫ２を発生するクロック発生回路（図示せず）への負担を１／２に軽減できるとともに、駆動周波数が１／２に低減できることによって本シフトレジスタ回路１０そのものの低消費電力化を図ることができる。

続いて、第１〜第４のシフト回路（シフトレジスタユニット）１１−１〜１１−４の具体的な構成について説明する。

図３は、第１，第２のシフト回路１１−１，１１−２の構成の一例を示すブロック図である。図３に示すように、本例に係るシフト回路１１−１，１１−２は、レベルシフト部２０および制御パルス発生部４０を有する構成となっている。

レベルシフト部２０は、制御パルス発生部４０から与えられる制御パルスＮＳＷがアクティブ状態のときに、クロックパルスＣＫをＶＳＳ−Ｖｉｎ振幅（例えば、０［Ｖ］−３［Ｖ］振幅）からＶＳＳ−ＶＤＤ振幅（例えば、０［Ｖ］−８［Ｖ］振幅）にレベルシフトして出力パルスＯＵＴとして出力する。制御パルス発生部４０は、自身段の入力パルスを一方の入力ＩＮ１とし、自身段の出力パルスＯＵＴを他方の入力とし、これら入力パルスＩＮ１，ＩＮ２に基づいてレベルシフト部２０の駆動状態を制御するための互いに逆相の制御パルスＮＳＷ，ＰＳＷを発生する。

ここで、レベルシフト部２０および制御パルス発生部４０の各々の具体的な回路構成について説明する。先ず、レベルシフト部２０の回路構成について説明する。

図４は、レベルシフト部（ＬＳ１）２０の構成の一例を示す回路図である。図４に示すように、本例に係るレベルシフト部２０は、相補性回路２１、第１〜第５のスイッチ回路２２〜２６、容量素子Ｃａｐおよびバッファ２７を有するとともに、クロック端子２８、制御端子２９，３０、電圧端子３１および出力端子３２を備えた構成となっている。

相補性回路２１は、電源電位ＶＳＳと電源電位ＶＤＤとの間に直列に接続された互いに逆導電型の第１，第２のトランジスタ、即ちＮＭＯＳトランジスタｎ１１とＰＭＯＳトランジスタｐ１１とから構成されている。これらＮＭＯＳトランジスタｎ１１およびＰＭＯＳトランジスタｐ１１の各ドレインは、バッファ２７を介して回路出力端子２８に接続されている。

第１のスイッチ回路２２は、互いに並列に接続されたＮＭＯＳトランジスタｎ２１およびＰＭＯＳトランジスタｐ２１からなるＣＭＯＳスイッチによって構成されており、当該ＣＭＯＳスイッチの一端がクロック端子２８に、他端がＮＭＯＳトランジスタｎ１１のゲートに、各ゲートが制御端子２９，３０にそれぞれ接続されている。

クロック端子２８には、ＶＳＳ−Ｖｉｎ振幅（例えば、０［Ｖ］−３［Ｖ］振幅）のクロックパルスＣＫ１／ＣＫ２（第１のシフト回路１１−１ではクロックパルスＣＫ１、第２のシフト回路１１−２ではクロックパルスＣＫ２）が与えられる。なお、クロックパルスＣＫ１／ＣＫ２のＨｉｇｈ電位Ｖｉｎは、トランジスタの閾値Ｖｔｈよりも大きい必要がある（ＶＤＤ＞Ｖｉｎ＞Ｖｔｈ）。

制御端子２９，３０には、制御パルス発生部４０で発生される、互いに逆相の制御パルスＮＳＷ，ＰＳＷがそれぞれ与えられる。制御パルスＮＳＷはＨｉｇｈアクティブのパルス信号であり、制御パルスＰＳＷはＬｏｗアクティブのパルス信号である。電圧端子３１には、一定電位Ｖｒｅｆ１（例えば、クロックパルスＣＫ１／ＣＫ２のＨｉｇｈ電位Ｖｉｎ）が与えられる。

第２のスイッチ回路２３は、互いに並列に接続されたＮＭＯＳトランジスタｎ２２およびＰＭＯＳトランジスタｐ２２からなるＣＭＯＳスイッチによって構成されており、当該ＣＭＯＳスイッチの一端が電源電位ＶＤＤに、他端がＰＭＯＳトランジスタｐ１１のゲートに、各ゲートが制御端子２９，３０にそれぞれ接続されている。この第２のスイッチ回路２３は、制御パルスＮＳＷ，ＰＳＷがアクティブ状態のときにオフ状態となることで、電源電位ＶＤＤとＰＭＯＳトランジスタｐ１１のゲートとの電気的な接続を遮断し、ＰＭＯＳトランジスタｐ１１のゲートをフローティング状態にする。

第３のスイッチ回路２４は、互いに並列に接続されたＮＭＯＳトランジスタｎ２３およびＰＭＯＳトランジスタｐ２３からなるＣＭＯＳスイッチによって構成されており、当該ＣＭＯＳスイッチの一端が電源電位ＶＤＤに、他端がＮＭＯＳトランジスタｎ１１のゲートに、各ゲートが制御端子２９，３０にそれぞれ接続されている。この第３のスイッチ回路２４は、制御パルスＮＳＷ，ＰＳＷがアクティブ状態のときにオフ状態となることで、電源電位ＶＤＤとＮＭＯＳトランジスタｎ１１のゲートとの電気的な接続を遮断する。

第４のスイッチ回路２５は、互いに並列接続されたＮＭＯＳトランジスタｎ２４およびＰＭＯＳトランジスタｐ２４からなるＣＭＯＳスイッチによって構成されており、当該ＣＭＯＳスイッチの一端がクロック端子２８に、他端が容量素子Ｃａｐの一端に、各ゲートが制御端子２９，３０にそれぞれ接続されている。この第４のスイッチ回路２５は、制御パルスＮＳＷ，ＰＳＷがアクティブ状態のときにオン状態となってクロックパルスＣＫをキャパシタＣａｐの一端に供給する一方、制御パルスＮＳＷ，ＰＳＷが非アクティブ状態のときにはオフ状態となってクロック端子２８と容量素子Ｃａｐの一端との間の電気的な接続を遮断する。

第５のスイッチ回路２６は、互いに並列接続されたＮＭＯＳトランジスタｎ２５およびＰＭＯＳトランジスタｐ２５からなるＣＭＯＳスイッチによって構成され、当該ＣＭＯＳスイッチの一端が電圧端子３１に、他端が容量素子Ｃａｐの一端にそれぞれ接続され、ＮＭＯＳトランジスタｎ２５のゲートに逆相の制御パルスＰＳＷが、ＰＭＯＳトランジスタｐ２５のゲートに正相の制御パルスＮＳＷがそれぞれ印加されるようになっている。この第５のスイッチ回路２６は、制御パルスＮＳＷ，ＰＳＷがアクティブ状態のときにオフ状態となって電圧端子３１と容量素子Ｃａｐの一端との間の電気的な接続を遮断し、制御パルスＮＳＷ，ＰＳＷが非アクティブ状態のときにはオン状態となって電圧端子３１と容量素子Ｃａｐの一端との間を電気的に接続する。

容量素子Ｃａｐは、第４，第５のスイッチ回路２５，２６の各他端とＮＭＯＳトランジスタｎ１１のゲートとの間に接続されている。これにより、第４のスイッチ回路２５がオン状態のときには、クロックパルスＣＫは、当該スイッチ回路２５を通して容量素子Ｃａｐの一端に印加され、当該容量素子ＣａｐによるカップリングによってＰＭＯＳトランジスタｐ１１のゲートに伝達されることになる。

バッファ２７は、例えばインバータバッファ回路からなる。ただし、このバッファ２７は必須のものではなく、必要に応じて配置されることになる。

続いて、上記構成のレベルシフト部２０の回路動作について、図５のタイミングチャートを用いて説明する。

先ず、制御パルスＮＳＷ，ＰＳＷが非アクティブ状態のとき、第１，第４のスイッチ回路２２，２５がオフ状態、第２，第３，第５のスイッチ回路２３，２４，２６がオン状態となるため、クロックパルスＣＫ（ＣＫ１／ＣＫ２）の論理状態によらず、ノードＡ（ＰＭＯＳトランジスタｐ１１のゲート）の電位ＶＡおよびノードＢ（ＮＭＯＳトランジスタｎ１１のゲート）の電位ＶＢは電源電位ＶＤＤである。したがって、ＰＭＯＳトランジスタｐ１１がオフ、ＮＭＯＳトランジスタｎ１１がオンとなるため、出力パルスＯＵＴは電源電位ＶＳＳとなる。

制御パルスＮＳＷ，ＰＳＷがアクティブ状態のとき、即ち本レベルシフト部２０の駆動状態では、第１，第４のスイッチ回路２２，２５がオン状態、第２，第３，第５のスイッチ回路２３，２４，２６がオフ状態となるため、ノードＡはフローティング状態になり、容量素子Ｃａｐを通してクロックパルスＣＫのカップリングを受ける。ノードＢには、第１のスイッチ回路２２を通してクロックパルスＣＫが与えられる。

この制御パルスＮＳＷ，ＰＳＷのアクティブ期間において、クロックパルスＣＫ（ＣＫ１／ＣＫ２）のＬｏｗ電位側パルス、即ちアクティブＬｏｗパルスの抜き取りおよびＶＳＳ−Ｖｉｎ振幅からＶＳＳ−ＶＤＤ振幅へのレベルシフト（レベル変換）の各処理が行われることになる。

また、制御パルスＮＳＷ，ＰＳＷのアクティブ期間におけるノードＢのクロック振幅はＶＳＳ／Ｖｉｎ、ノードＡのクロック振幅はＶＤＤ−Ｖｉｎ／ＶＤＤとなり、しかもノードＡ，Ｂに印加されるクロックが同位相である。これにより、ＰＭＯＳトランジスタｐ１１およびＮＭＯＳトランジスタｎ１１は、オフすべきタイミングでは、ノードＡ，Ｂの各電位ＶＡ，ＶＢの関係から確実にオフ状態となる。したがって、ＰＭＯＳトランジスタｐ１１およびＮＭＯＳトランジスタｎ１１からなる相補性回路２１において、これらＭＯＳトランジスタｐ１１，ｎ１１のオフ時のリークを確実に防ぐことができる。

上述したように、ＶＳＳ−Ｖｉｎ（例えば、０［Ｖ］−３［Ｖ］）振幅のクロックパルスＣＫをＶＳＳ−ＶＤＤ（例えば、０［Ｖ］−８［Ｖ］）振幅の出力パルスＯＵＴにレベルシフトするレベルシフト部２０において、ＮＭＯＳトランジスタｎ１１およびＰＭＯＳトランジスタｐ１１からなる相補性回路２１を基本回路とし、レベルシフト駆動時にＮＭＯＳトランジスタｎ１１のゲートにはクロックパルスＣＫを与える一方、ＰＭＯＳトランジスタｐ１１のゲートには容量素子ＣａｐによるカップリングによってクロックパルスＣＫを電源電位ＶＤＤ側に相対的にシフトさせたクロックパルスを与えることにより、ＮＭＯＳトランジスタｎ１１およびＰＭＯＳトランジスタｐ１１がオフすべきタイミングでは確実にオフ状態になるため、相補性回路２１にリーク電流が流れることはない。

このように、レベルシフト部２０にリーク電流が流れなくなることにより、シフトレジスタ回路１０の低消費電力化を実現できる。また、逆導電型のトランジスタからなる相補性回路２１を基本回路としていることにより、リーク電流がなく、常にトランジスタの飽和領域で駆動することになるため、カレントミラー回路を基本回路とする従来例に係るレベルシフト回路で見られるようなトランジスタ特性（閾値Ｖｔｈやドレイン−ソース電流Ｉｄｓ等）のばらつきに強い、即ちトランジスタ特性のバラツキによる回路性能が大きく左右されないレベルシフト部２０を実現できる。しかも、電源電位ＶＤＤとクロックパルスＣＫとの間にリークがないため、クロックパルスＣＫへの負担を軽減できる。

また、制御パルスＮＳＷ，ＰＳＷが非アクティブ状態のときに、第４のスイッチ回路２５がオフ状態となってクロック端子２６とノードＣ（容量素子Ｃａｐの一端）との間の電気的な接続を遮断し、クロックパルスＣＫの影響がノードＡにおよばないようにするとともに、第５のスイッチ回路２６がオン状態となって電圧端子３１とノードＣとの間を電気的に接続し、ノードＣの電位ＶＣを一定電位Ｖｒｅｆ１（＝Ｖｉｎ）に固定することで、容量素子Ｃａｐを通してクロックパルスＣＫのカップリングがノードＡにおよぶのを阻止できるため、ノードＡの電位ＶＡの揺れに起因するヒゲ状のノイズが出力パルスＯＵＴに現れるのを未然に防ぐことができる。

しかも、第１，第４のスイッチ回路２２，２５をＣＭＯＳスイッチを用いて構成したことにより、当該スイッチ回路２２，２５をＮＭＯＳトランジスタ単独で構成した場合における当該ＮＭＯＳトランジスタのオン抵抗に関する懸念、即ちオン時のゲート電圧ＶＤＤに対してクロックパルスＣＫ（ＣＫ１／ＣＫ２）のＨｉｇｈ側電位Ｖｉｎ時の方がオン抵抗が高くなるという懸念を、ＰＭＯＳトランジスタｐ２１，ｐ２４の作用によって解消することができる。

また、第２，第３，第５のスイッチ回路２３，２４，２６をＣＭＯＳスイッチで構成したことにより、当該スイッチ回路２３，２４，２６をＮＭＯＳトランジスタ単独で構成した場合におけるゲート−ドレイン間またはゲート−ソース間カップリングに起因する懸念、即ちカップリングによる飛込みによって回路が誤動作を起こすという懸念を、ＰＭＯＳトランジスタｐ２２，ｐ２３，ｐ２５の作用によって解消することができる。

なお、本例では、第１〜第５のスイッチ回路２２〜２６をＣＭＯＳスイッチで構成することによって上記の各懸念を解消するとしたが、この解消策は必ず必要なものでなく、回路定数や駆動条件（各種電圧設定値）によって上記の各懸念に対する対策箇所の必要性を検討し、対策の有無を選択するようにすることも可能である。

続いて、制御パルス発生部４０の回路構成について説明する。図６は、制御パルス発生部４０の構成の一例を示すブロック図である。

図６に示すように、本例に係る制御パルス発生部４０は、ＮＯＲ回路４１、スイッチ回路４２、２つのインバータ回路４３Ａ，４３Ｂおよびリセット回路４４を有し、２つの入力端子４５，４６、２つの出力端子４７，４８およびリセット端子４９を備えた構成となっている。

入力端子４５は、クロックパルスＣＫ（ＣＫ１／ＣＫ２）と同じパルス幅の入力パルスＩＮ１を入力とする。この入力パルスＩＮ１は、シフトレジスタ回路１０における自身段の入力パルスに相当する。入力端子４６は、入力パルスＩＮ１に対してクロックパルスＣＫの１／４周期だけ位相がずれた入力パルスＩＮ２を入力とする。この入力パルスＩＮ２は、シフトレジスタ回路１０における自身段の出力パルスに相当する。

ＮＯＲ回路４１は、入力パルスＩＮ１と入力パルスＩＮ２との否定論理和をとる。スイッチ回路４２は、互いに並列接続されたＮＭＯＳトランジスタｎ３１およびＰＭＯＳトランジスタｐ３１からなるＣＭＯＳスイッチによって構成されており、入力端がＮＯＲ回路４１の出力端に接続されている。このスイッチ回路４２において、ＮＭＯＳトランジスタｎ３１のゲートにはリセット端子４９を介して入力されるリセットパルスｒｓｔが直接与えられ、ＰＭＯＳトランジスタｐ３１のゲートにはリセットパルスｒｓｔがインバータ回路４３Ａで反転されて与えられる。リセットパルスｒｓｔは、Ｌｏｗアクティブのパルス信号である。

リセット回路４４は、電源電位ＶＤＤとスイッチ回路４２の出力端との間に接続され、リセットパルスｒｓｔをゲート入力とするＰＭＯＳトランジスタｐ３２によって構成されている。このリセット回路４４では、リセットパルスｒｓｔがＬｏｗ電位になることで、ＰＭＯＳトランジスタｐ３２がオン状態となってスイッチ回路４２の出力端電位を電源電位ＶＤＤにするリセット動作が行われる。

インバータ回路４３Ｂは、スイッチ回路４２の出力パルスを反転することで正相の制御パルスＮＳＷを生成し、出力端子４７を通して出力する。また、スイッチ回路４２の出力パルスは、そのまま出力端子４８を通して逆相の制御パルスＰＳＷとして出力される。図７に、入力パルスＩＮ１，ＩＮ２および制御パルスＮＳＷ，ＰＳＷのタイミング関係を示す。

上記構成の制御パルス発生部４０において、リセットパルスｒｓｔをＬｏｗ（電源電位ＶＳＳ）にすることで、スイッチ回路４２のＮＭＯＳトランジスタｎ３１およびＰＭＯＳトランジスタｐ３１が共にオフ状態となるとともに、リセット回路４４のＰＭＯＳトランジスタｐ３２がオン状態となってインバータ回路４３Ｂの入力端を電源電位ＶＤＤに固定する。これにより、制御パルス発生部４０は、非アクティブ状態の制御パルスＮＳＷ，ＰＳＷを出力し、レベルシフト部２０を非動作状態とする。リセットパルスｒｓｔがＨｉｇｈ（電源電位ＶＤＤ）のときは、スイッチ回路４２がオン、リセット回路４４がオフとなるため、制御パルス発生部４０からはアクティブ状態の制御パルスＮＳＷ，ＰＳＷが出力され、レベルシフト部２０が動作状態となる。

図８は、第３，第４のシフト回路１１−３，１１−４の構成の一例を示すブロック図であり、図中、図３と同等部分には同一符号を付して示している。

図８に示すように、本例に係るシフト回路１１−３，１１−４は、レベルシフト部５０、制御パルス発生部４０およびインバータ回路ＩＮＶを有する構成となっている。制御パルス発生部４０としては、第１，第２のシフト回路１１−１，１１−２の制御パルス発生部４０と同じ構成のものが用いられる。ただし、本例に係るシフト回路１１−３，１１−４では、レベルシフト部５０の出力パルスＯＵＴがインバータ回路ＩＮＶで反転されて自身段の出力パルスとして導出される。

第３，第４のシフト回路１１−３，１１−４は、第１，第２のシフト回路１１−１，１１−２と次の点で相違する。すなわち、先述したように、制御パルスＩＮがアクティブ状態のときに、第１，第２のシフト回路１１−１／１１−２は、クロックパルスＣＫ１／ＣＫ２のアクティブＬｏｗを抜き取りかつレベルシフトするのに対して、第３，第４のシフト回路１１−３／１１−４は、クロックパルスＣＫ１／ＣＫ２のアクティブＨｉｇｈを抜き取りかつレベルシフトする。

この異なる処理を実行するのがレベルシフト部２０，５０である。レベルシフト回路５０は、レベルシフト部２０と基本的な処理が同じであることから、構成においても基本的にレベルシフト部２０と同じである。

図９は、レベルシフト部（ＬＳ２）５０の構成の一例を示す回路図である。レベルシフト回路５０は、レベルシフト部２０と構成要素が同じであることから、図９において、図４と同等部分には同一符号を付して示している。

すなわち、図９に示すように、本例に係るレベルシフト部５０は、相補性回路２１、第１〜第５のスイッチ回路２２〜２６、容量素子Ｃａｐおよびバッファ２７を有するとともに、クロック端子２８、制御端子２９，３０、電圧端子３１および出力端子３２を備えることに加えて、レベルシフト部２０と異なる処理を実行するために、第１，第２の電源電位ＶＳＳ，ＶＤＤに加えて第３の電源電位ＶＤＤ２を用いる構成となっている。

ここで、第３の電源電位ＶＤＤ２は、クロックパルスＣＫ（ＣＫ１／ＣＫ２）の振幅をＶＳＳ−Ｖｉｎとしたとき（ＶＤＤ−Ｖｉｎ）に設定される。そして、第２のスイッチ回路２３が電源電位ＶＤＤ２とＰＭＯＳトランジスタｐ１１のゲートとの間に接続され、第３のスイッチ回路２４が電源電位ＶＳＳとＮＭＯＳトランジスタｎ１１のゲートとの間に接続されることになる。また、電圧端子３１には一定電位Ｖｒｅｆ２（例えば、電源電位ＶＳＳ）が与えられる。

続いて、上記構成のレベルシフト部５０の回路動作について、図１０のタイミングチャートを用いて説明する。

先ず、制御パルスＮＳＷ，ＰＳＷが非アクティブ状態のとき、第１，第４のスイッチ回路２２，２５がオフ状態、第２，第３，第５のスイッチ回路２３，２４，２６がオン状態となるため、クロックパルスＣＫ（ＣＫ１／ＣＫ２）の論理状態によらず、ノードＡ（ＰＭＯＳトランジスタｐ１１のゲート）の電位ＶＡは電源電位ＶＤＤ２（ＶＤＤ−Ｖｉｎ）であり、ノードＢ（ＮＭＯＳトランジスタｎ１１の）ゲートの電位ＶＢは電源電位ＶＳＳである。したがって、ＰＭＯＳトランジスタｐ１１がオン、ＮＭＯＳトランジスタｎ１１がオフとなるため、出力パルスＯＵＴは電源電位ＶＤＤとなる。

制御パルスＮＳＷ，ＰＳＷがアクティブ状態のとき、即ち本レベルシフト部５０の駆動状態では、第１，第４のスイッチ回路２２，２５がオン状態、第２，第３，第５のスイッチ回路２３，２４，２６がオフ状態となるため、ノードＡはフローティング状態になり、容量素子Ｃａｐを通してクロックパルスＣＫのカップリングを受ける。ノードＢには、第１のスイッチ回路２２を通してクロックパルスＣＫが与えられる。

この制御パルスＮＳＷ，ＰＳＷのアクティブ期間において、クロックパルスＣＫ（ＣＫ１／ＣＫ２）のＨｉｇｈ電位側パルス、即ちアクティブＨｉｇｈパルスの抜き取りおよびＶＳＳ−Ｖｉｎ振幅からＶＳＳ−ＶＤＤ振幅へのレベルシフト（レベル変換）の各処理が行われることになる。

また、制御パルスＮＳＷ，ＰＳＷのアクティブ期間におけるノードＢのクロック振幅はＶＳＳ／Ｖｉｎ、ノードＡのクロック振幅はＶＤＤ−Ｖｉｎ／ＶＤＤとなり、しかもノードＡ，Ｂに印加されるクロックが同位相である。これにより、ＰＭＯＳトランジスタｐ１１およびＮＭＯＳトランジスタｎ１１は、オフすべきタイミングでは、ノードＡ，Ｂの各電位ＶＡ，ＶＢの関係から確実にオフ状態となる。したがって、ＰＭＯＳトランジスタｐ１１およびＮＭＯＳトランジスタｎ１１からなる相補性回路２１において、これらＭＯＳトランジスタｐ１１，ｎ１１のオフ時のリークを確実に防ぐことができる。

上述したように、ＶＳＳ−Ｖｉｎ振幅のクロックパルスＣＫをＶＳＳ−ＶＤＤ振幅の出力パルスＯＵＴにレベルシフトするレベルシフト部５０において、ＮＭＯＳトランジスタｎ１１およびＰＭＯＳトランジスタｐ１１からなる相補性回路２１を基本回路とし、レベルシフト駆動時にＮＭＯＳトランジスタｎ１１のゲートにはクロックパルスＣＫを与える一方、ＰＭＯＳトランジスタｐ１１のゲートには容量素子ＣａｐによるカップリングによってクロックパルスＣＫを電源電位ＶＤＤ側に相対的にシフトさせたクロックパルスを与えることにより、ＮＭＯＳトランジスタｎ１１およびＰＭＯＳトランジスタｐ１１がオフすべきタイミングでは確実にオフ状態になるため、相補性回路２１にリーク電流が流れることはない。

このように、レベルシフト部５０にリーク電流が流れなくなることにより、シフトレジスタ回路１０の低消費電力化を実現できる。また、逆導電型のトランジスタからなる相補性回路２１を基本回路としていることにより、リーク電流がなく、常にトランジスタの飽和領域で駆動することになるため、カレントミラー回路を基本回路とする従来例に係るレベルシフト回路で見られるようなトランジスタ特性（閾値Ｖｔｈやドレイン−ソース電流Ｉｄｓ等）のばらつきに強い、即ちトランジスタ特性のバラツキによる回路性能が大きく左右されないレベルシフト部５０を実現できる。しかも、電源電位ＶＤＤとクロックパルスＣＫとの間にリークがないため、クロックパルスＣＫへの負担を軽減できる。その他の作用効果についても、レベルシフト部２０と同様である。

［第２実施形態］
図１１は、本発明の第２実施形態に係るシフトレジスタ回路の構成を示すブロック図である。本実施形態に係るシフトレジスタ回路６０は、第１実施形態に係るシフトレジスタ１０回路と同様に、第１〜第４のシフト回路６１−１〜６１−４をシフトレジスタユニット（転送段／シフト段）として縦続接続するとともに、この４つのシフト回路６１−１〜６１−４の組を繰り返して配置して縦続接続した構成となっている。

後で詳細に説明するように、第１のシフト回路６１−１と第２のシフト回路６１−２とが同じ回路構成となっており、第３のシフト回路６１−３と第４のシフト回路６１−４とが同じ回路構成となっている。そして、第１，第３のシフト回路６１−１，６１−３には第１のクロックパルスＣＫ１が与えられ、第２，第４のシフト回路６１−２，６１−４には第１のクロックパルスＣＫ１と同じ周波数で、当該クロックパルスＣＫ１に対して位相が１／４周期ずれた第２のクロックパルスＣＫ２が与えられる。

１段目のシフト回路６１−１には、ＬｏｗアクティブのスタートパルスＳＴが制御パルスＩＮとして与えられる。シフト回路６１−１は、制御パルスＩＮがアクティブ状態（Ｌｏｗ電位）のときに、第１のクロックパルスＣＫ１のＬｏｗ電位側パルス（アクティブＬｏｗ）を抜き取りかつ当該Ｌｏｗ電位側パルスを第１の振幅から第２の振幅にレベルシフトして出力する。シフト回路６１−１のＬｏｗアクティブの出力パルスＯＵＴは、２段目のシフト回路６１−２にその制御パルスＩＮとして与えられる。

２段目のシフト回路６１−２は、制御パルスＩＮがアクティブ状態のときに、第２のクロックパルスＣＫ２のＬｏｗ電位側パルスを抜き取りかつ当該Ｌｏｗ電位側パルスを第１の振幅から第２の振幅にレベルシフトして出力する。シフト回路６１−２の出力ＬｏｗアクティブのパルスＯＵＴは、３段目のシフト回路６１−３にその制御パルスＩＮとして与えられる。

３段目のシフト回路６１−３は、制御パルスＩＮがアクティブ状態のときに、第１のクロックパルスＣＫ１のＨｉｇｈ電位側パルス（アクティブＨｉｇｈ）を抜き取りかつ当該Ｈｉｇｈ電位側パルスを第１の振幅から第２の振幅にレベルシフトして出力する。シフト回路６１−３のＬｏｗアクティブの出力パルスＯＵＴは、４段目のシフト回路６１−４にその制御パルスＩＮとして与えられる。

４段目のシフト回路６１−４は、制御パルスＩＮがアクティブ状態のときに、第２のクロックパルスＣＫ２のＨｉｇｈ電位側パルスを抜き取りかつ当該Ｈｉｇｈ電位側パルスを第１の振幅から第２の振幅にレベルシフトして出力する。シフト回路６１−４のＬｏｗアクティブの出力パルスＯＵＴは、５段目のシフト回路６１−５にその制御パルスＩＮとして与えられる。

以降、これら４段のシフト回路６１−１〜６１−４の組における各回路動作の繰返しとなる。

シフト回路（転送段）６１−１，６１−２，…において、自身段の入力パルス（制御パルス）ＩＮと自身段の出力パルスＯＵＴは、３入力ＮＯＲ回路６２−１，６２−２，…の２入力となる。ＮＯＲ回路６２−１，６２−２，…には、残りの１入力として、クロックパルスＣＫ１，ＣＫ２のパルス幅に比べて非常に狭いパルス幅のＨｉｇｈアクティブのイネーブルパルスＥＮが与えられる。そして、ＮＯＲ回路６２−１，６２−２，…のＨｉｇｈアクティブの各出力パルスが各転送段の転送パルスｏ１，ｏ２，…として導出される。

図１２に、第１，第２のクロックパルスＣＫ１，ＣＫ２、イネーブルパルスＥＮ、スタートパルスＳＴ、１段目、２段目の出力パルスＳＲ＿ｏｕｔおよび転送パルスｏ１，ｏ２，ｏ３，…のタイミング関係を示す。このタイミングチャートから明らかなように、シフト回路６１−１，６１−２，…においては、第１の振幅（ＶＳＳ−Ｖｉｎ）のクロックパルスＣＫ１，ＣＫ２が抜き取られ、かつ第２の振幅（ＶＳＳ−ＶＤＤ）の転送パルスｏ１，ｏ２，ｏ３，…にレベルシフト（レベル変換）されることになる。

上述したように、第２実施形態に係るシフトレジスタ回路６０においても、第１のシフト回路６１−１と第２のシフト回路６１−２とを対として縦続接続し、第３のシフト回路６１−３と第４のシフト回路６１−４とを対として縦続接続し、これら２組のシフト回路対を交互に縦続接続するとともに、これらシフトレジスタユニット（転送段）の繰り返し配置に対して、位相が相互に１／４周期ずれたクロックパルスＣＫ１とクロックパルスＣＫ２とを交互に与えるようにすることで、これらクロックパルスＣＫ１，ＣＫ２の周波数を、同じ回路構成のシフトレジスタユニットを繰り返して配置してなる従来のシフトレジスタ回路で用いるクロックパルスＣＫ，ｘＣＫの周波数の１／２に落としての駆動を実現できるため、クロックパルスＣＫ１，ＣＫ２を発生するクロック発生回路への負担を１／２に軽減できるとともに、駆動周波数が１／２に低減できることによって本シフトレジスタ回路６０そのものの低消費電力化を図ることができる。

続いて、第１〜第４のシフト回路（シフトレジスタユニット）６１−１〜６１−４の具体的な構成について説明する。

図１３は、第１，第２のシフト回路６１−１，６１−２の構成の一例を示すブロック図であり、図中、図３と同等部分には同一符号を付して示している。図１３に示すように、本例に係るシフト回路６１−１，６１−２は、レベルシフト部２０、制御パルス発生部７０およびインバータ回路ＩＮＶを有する構成となっている。すなわち、レベルシフト部２０は第１実施形態に係るシフトレジスタ回路１０で説明したレベルシフト部２０と同じものであり、またその具体的な回路構成（図４）も同じである。

ここで、制御パルス発生部７０の具体的な回路構成について説明する。図１４は、制御パルス発生部７０の構成の一例を示すブロック図である。

図１４に示すように、本例に係る制御パルス発生部７０は、ＮＡＮＤ回路７１、スイッチ回路７２、２つのインバータ回路７３Ａ，７３Ｂおよびリセット回路７４を有し、２つの入力端子７５，７６、２つの出力端子７７，７８およびリセット端子７９を備えた構成となっている。

入力端子７５は、クロックパルスＣＫ（ＣＫ１／ＣＫ２）と同じパルス幅の入力パルスＩＮ１を入力とする。この入力パルスＩＮ１は、シフトレジスタ回路６０における自身段の入力パルスに相当する。入力端子７６は、入力パルスＩＮ１に対してクロックパルスＣＫの１／４周期だけ位相がずれた入力パルスＩＮ２を入力とする。この入力パルスＩＮ２は、シフトレジスタ回路６０における自身段の出力パルスに相当する。

ＮＡＮＤ回路７１は、入力パルスＩＮ１と入力パルスＩＮ２との否定論理積をとる。スイッチ回路７２は、互いに並列接続されたＮＭＯＳトランジスタｎ４１およびＰＭＯＳトランジスタｐ４１からなるＣＭＯＳスイッチによって構成されており、入力端がＮＡＮＤ回路７１の出力端に接続されている。このスイッチ回路７２において、ＮＭＯＳトランジスタｎ４１のゲートにはリセット端子７９を介して入力されるリセットパルスｒｓｔがインバータ回路７３Ａで反転されて与えられ、ＰＭＯＳトランジスタｐ４１のゲートにはリセットパルスｒｓｔが直接与えられる。リセットパルスｒｓｔは、Ｈｉｇｈアクティブのパルス信号である。

リセット回路７４は、スイッチ回路７２の出力端と電源電位ＶＳＳとの間に接続され、リセットパルスｒｓｔをゲート入力とするＮＭＯＳトランジスタｎ４２によって構成されている。このリセット回路７４では、リセットパルスｒｓｔがＨｉｇｈ電位になることで、ＮＭＯＳトランジスタｎ４２がオン状態となってスイッチ回路７２の出力端電位を電源電位ＶＳＳにするリセット動作が行われる。

インバータ回路７３Ｂは、スイッチ回路７２の出力パルスを反転することで逆相の制御パルスＰＳＷを生成し、出力端子７８を通して出力する。また、スイッチ回路７２の出力パルスは、そのまま出力端子７７を通して正相の制御パルスＮＳＷとして出力される。図１５に、入力パルスＩＮ１，ＩＮ２および制御パルスＮＳＷ，ＰＳＷのタイミング関係を示す。

上記構成の制御パルス発生部７０において、リセットパルスｒｓｔをＨｉｇｈ（電源電位ＶＤＤ）にすることで、スイッチ回路７２のＮＭＯＳトランジスタｎ４１およびＰＭＯＳトランジスタｐ４１が共にオフ状態となるとともに、リセット回路７４のＮＭＯＳトランジスタｎ４２がオン状態となってインバータ回路７３Ｂの入力端を電源電位ＶＳＳに固定する。これにより、制御パルス発生部７０は、非アクティブ状態の制御パルスＮＳＷ，ＰＳＷを出力し、レベルシフト部２０を非動作状態とする。リセットパルスｒｓｔがＬｏｗ（電源電位ＶＳＳ）のときは、スイッチ回路７２がオン、リセット回路７４がオフとなるため、制御パルス発生部７０からはアクティブ状態の制御パルスＮＳＷ，ＰＳＷが出力され、レベルシフト部２０が動作状態となる。

上述したように、第１，第２のシフト回路６１−１，６１−２の場合には、本例に係る制御パルス発生部７０とレベル変換部２０の組み合わせとなるが、第３，第４のシフト回路６１−３，６１−４の場合には、図１６に示すように、本例に係る制御パルス発生部７０とレベル変換部５０（図９）との組み合わせとなる。

続いて、第１，第２実施形態に係るシフトレジスタ回路１０，６０で用いられる各種回路ブロックの具体的な回路構成について説明する。

先ず、第１実施形態に係るシフトレジスタ回路１０で用いられる３入力ＡＮＤ回路１２−１，１２−２，…について、図１７を用いて説明する。図１７に示すように、３入力ＡＮＤ回路は、ノードＮ１１と電源電位ＶＳＳとの間に直列に接続されたＮＭＯＳトランジスタｎ５１，ｎ５２，ｎ５３と、電源電位ＶＤＤとノードＮ１１との間に並列に接続されたＰＭＯＳトランジスタｐ５１，ｐ５２，ｐ５３とを有し、これらトランジスタｎ５１〜ｎ５３，ｐ５１〜ｐ５３の各ゲートに３つの入力ＩＮ１，ＩＮ２，ＩＮ３が与えられたときのノードＮ１１の電位をインバータＩＮＶで反転して論理積出力として導出する構成となっている。

上記のインバータ回路ＩＮＶや、第１，第２実施形態に係るシフトレジスタ回路１０，６０の各所で用いられるインバータ回路としては、図１８に示すように、電源電位ＶＤＤと電源電位ＶＳＳとの間に直列に接続され、ゲート同士およびドレイン同士がそれぞれ共通に接続されてなるＣＭＯＳインバータが用いられる。

次に、第１実施形態に係るシフトレジスタ回路１０の制御パルス発生部４０に用いられる２入力ＮＯＲ回路４１について、図１９を用いて説明する。図１９に示すように、２入力ＮＯＲ回路は、電源電位ＶＤＤとノードＮ１２との間に直列に接続されたＰＭＯＳトランジスタｐ５５，ｐ５６と、ノードＮ１２と電源電位ＶＳＳとの間に並列に接続されたＮＭＯＳトランジスタｎ５５，ｎ５６とを有し、これらトランジスタｐ５５，ｐ５６，ｎ５５，ｎ５６の各ゲートに２つの入力ＩＮ１，ＩＮ２が与えられたときのノードＮ１２の電位を否定論理和出力として導出する構成となっている。

次に、第２実施形態に係るシフトレジスタ回路６０で用いられる３入力ＮＯＲ回路６２−１，６２−２，…について、図２０を用いて説明する。図２０に示すように、３入力ＮＯＲ回路は、ノードＮ１３と電源電位ＶＳＳとの間に並列に接続されたＮＭＯＳトランジスタｎ６１，ｎ６２，ｎ６３と、電源電位ＶＤＤとノードＮ１３との間に直列に接続されたＰＭＯＳトランジスタｐ６１，ｐ６２，ｐ６３とを有し、これらトランジスタｎ６１〜ｎ６３，ｐ６１〜ｐ６３の各ゲートに３つの入力ＩＮ１，ＩＮ２，ＩＮ３が与えられたときのノードＮ１３の電位を否定論理和出力として導出する構成となっている。

最後に、第２実施形態に係るシフトレジスタ回路６０の制御パルス発生部７０に用いられる２入力ＮＡＮＤ回路７１について、図２１を用いて説明する。図２１に示すように、２入力ＮＡＮＤ回路は、電源電位ＶＤＤとノードＮ１４との間に並列に接続されたＰＭＯＳトランジスタｐ６５，ｐ６６と、ノードＮ１４と電源電位ＶＳＳとの間にと直列に接続されたＮＭＯＳトランジスタｎ６５，ｎ６６とを有し、これらトランジスタｐ６５，ｐ６６，ｎ６５，ｎ６６の各ゲートに２つの入力ＩＮ１，ＩＮ２が与えられたときのノードＮ１４の電位を否定論理積出力として導出する構成となっている。図１７〜図２１の論理回路は一例であり、同様の動作をするものであれば置き換え可能である。

以上説明した第１，第２実施形態に係るシフトレジスタ回路１０，６０は、一般的なレベルシフト機能付きシフトレジスタ回路として用いることができる他、一例として、電気光学素子を含む画素が行列状に２次元配置されてなる画素アレイ部を駆動する周辺駆動回路を当該画素アレイ部と同じ基板上に形成してなる駆動回路一体型の表示装置において、垂直ドライバや水平ドライバのスキャナを構成するシフトレジスタ回路として用いることができる。

（適用例）
図２２は、本発明の適用例に係る表示装置の構成の一例を示すブロック図である。ここでは、表示装置として、画素の電気光学素子として液晶セルを用いてなるアクティブマトリクス型液晶表示装置を例に挙げて説明するものとする。

図２２に示すように、本適用例に係るアクティブマトリクス型液晶表示装置８０は、画素アレイ部８１、垂直ドライバ８２および水平ドライバ８３等を有し、垂直ドライバ８２および水平ドライバ８３等の周辺駆動回路が画素アレイ部８１と同じ液晶パネル８４上に一体的に形成された構成となっている。液晶パネル８４は、２枚の絶縁基板、例えばガラス基板が一定の間隙をもって対向配置され、その間隙内に液晶材料が封入された構成となっている。

画素アレイ部８１には、画素９０がｍ行ｎ列に２次元配置されている。また、この画素９０の行列状配列に対して、行ごとに走査線８５−１〜８５−ｍが、列ごとに信号線８６−１〜８６−ｎがそれぞれ配線されている。画素９０は、画素トランジスタであるＴＦＴ(Thin Film Transistor;薄膜トランジスタ)９１と、このＴＦＴ９１のドレイン電極に画素電極が接続された液晶セル９２と、ＴＦＴ９１のドレイン電極に一方の電極が接続された保持容量９３とを有する構成となっている。

この画素構造において、各画素９０のＴＦＴ９１は、そのゲート電極が走査線８５（８５−１〜８５−ｍ）に接続され、そのソース電極が信号線８６（８６−１〜８６−ｎ）に接続されている。また、液晶セル９２の対向電極および保持容量９３の他方の電極は、コモン電圧ＶＣＯＭが与えられるコモン線８７に接続されている。

垂直ドライバ８２は、シフトレジスタ回路等によって構成され、画素アレイ部８１の各画素９０を行単位で選択する。水平ドライバ８３は、シフトレジスタ回路やサンプリングスイッチ等によって構成され、垂直ドライバ８２によって選択された行の各画素９０に対して、パネル外部から入力される映像信号を画素単位で順次に（点順次）、あるいは行単位で一斉に（線順次）に書き込む。

上記構成のアクティブマトリクス型液晶表示装置８０において、垂直ドライバ８２および水平ドライバ８３の少なくとも一方を構成するシフトレジスタ回路として、先述した第１，第２侍史形態に係るシフトレジスタ回路１０，６０が用いられる。

このように、垂直ドライバ８２や水平ドライバ８３を構成するシフトレジスタ回路として、シフトレジスタ回路１０，６０を用いることにより、これらシフトレジスタ回路１０，６０では各シフトレジスタユニット（転送段）として、リーク電流がなく、消費電流が少ないレベルシフト部２０，５０を含むシフト回路１１−１，１１−２，…／６１−１，６１−２，…を用いているため、シフトレジスタ回路１０，６０での消費電力が少なく、したがって本液晶表示装置８０の低消費電力化を実現できる。

なお、上記適用例では、画素の電気光学素子として液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、液晶表示装置への適用に限られるものではなく、画素の電気光学素子として例えばＥＬ(electro luminescence) 素子を用いたＥＬ表示装置等、シフトレジスタ回路を用いて構成される垂直ドライバや水平ドライバを画素アレイ部と同じ基板上に形成してなる表示装置全般に、さらにはシフトレジスタ回路を用いて構成されるスキャナを搭載した機器全般に適用可能である。

上記適用例に係る液晶表示装置に代表される表示装置は、特に携帯電話、ＰＤＡ(Personal Digital Assistants)、ノートＰＣ(Personal Computer)等の携帯機器の画面表示部として搭載して用いることができる。

本発明の第１実施形態に係るシフトレジスタ回路の構成を示すブロック図である。 第１実施形態に係るシフトレジスタ回路の動作説明に供するタイミングチャートである。 第１実施形態における第１，第２のシフト回路の構成の一例を示すブロック図である。 レベルシフト部（ＬＳ１）の構成の一例を示す回路図である。 レベルシフト部（ＬＳ１）の回路動作の説明に供するタイミングチャートである。 第１実施形態における制御パルス発生部の構成の一例を示すブロック図である。 第１実施形態における制御パルス発生部の回路動作の説明に供するタイミングチャートである。 第１実施形態における第３，第４のシフト回路の構成の一例を示すブロック図である。 レベルシフト部（ＬＳ２）の構成の一例を示す回路図である。 レベルシフト部（ＬＳ２）の回路動作の説明に供するタイミングチャートである。ある。 本発明の第２実施形態に係るシフトレジスタ回路の構成を示すブロック図である。 第２実施形態に係るシフトレジスタ回路の動作説明に供するタイミングチャートである。 第２実施形態における第１，第２のシフト回路の構成の一例を示すブロック図である。 第２実施形態における制御パルス発生部の構成の一例を示すブロック図である。 第２実施形態における制御パルス発生部の回路動作の説明に供するタイミングチャートである。 第２実施形態における第３，第４のシフト回路の構成の一例を示すブロック図である。 ３入力ＡＮＤ回路の構成の一例を示す回路図である。 インバータ回路の構成の一例を示す回路図である。 ２入力ＮＯＲ回路の構成の一例を示す回路図である。 ３入力ＮＯＲ回路の構成の一例を示す回路図である。 ２入力ＮＡＮＤ回路の構成の一例を示す回路図である。 本発明の適用例に係るアクティブマトリクス型液晶表示装置の構成の一例を示すブロック図である。 レベルシフト機能付きシフト回路の従来例を示す回路図である。

符号の説明

１０，６０…シフトレジスタ回路、１１−１〜１１−７，６１−１〜６１−７…シフト回路（シフトレジスタユニット）、１２−１〜１２−７…３入力ＡＮＤ回路、２０，５０…レベルシフト部、４０，７０…制御パルス発生部、２１…相補性回路、２２〜２６，４２，７２…スイッチ回路、４１…ＮＯＲ回路、４４，７４…リセット回路、７１…ＮＡＮＤ回路

Claims (14)

1. 入力される制御パルスがアクティブ状態のときで、かつ第１の振幅の第１のクロックパルスが低レベルのときに前記第１の振幅よりも大きい第２の振幅の第１の転送パルスを出力する第１のシフト回路と、
   前記第１の転送パルスがアクティブ状態のときで、かつ前記第１のクロックパルスと同一周波数でかつ当該第１のクロックパルスに対して位相が１／４周期ずれた前記第１の振幅の第２のクロックパルスが低レベルのときに前記第２の振幅の第２の転送パルスを出力する第２のシフト回路と、
   前記第２の転送パルスがアクティブ状態のときで、かつ前記第１のクロックパルスが高レベルのときに前記第２の振幅の第３の転送パルスを出力する第３のシフト回路と、
   前記第３の転送パルスがアクティブ状態のときで、かつ前記第２のクロックパルスが高レベルのときに前記第２の振幅の第４の転送パルスを出力する第４のシフト回路とを有し、
   前記第１のシフト回路と前記第２のシフト回路とを縦続接続して第１のシフト回路対とし、前記第３のシフト回路と前記第４のシフト回路とを縦続接続して第２のシフト回路対とし、前記第１のシフト回路対と前記第２のシフト回路対とを交互に縦続接続してなり、
   前記第１、第２、第３、第４のシフト回路は、第１の電源電位と第２の電源電位との間に直列に接続された互いに逆導電型の第１，第２のトランジスタからなる相補性回路を有し、前記第１の振幅から前記第２の振幅へのレベルシフト駆動時に前記第１のトランジスタのゲートに前記第１のクロックパルスまたは前記第２のクロックパルスを与え、前記第２のトランジスタのゲートに前記第１のクロックパルスまたは前記第２のクロックパルスを前記第１の電源電位側に相対的にシフトさせたクロックパルスを与える
   シフトレジスタ回路。
2. 前記第１，第２のシフト回路は、
   第１の電源電位と第２の電源電位との間に直列に接続された互いに逆導電型の第１，第２のトランジスタと、
   前記第１，第２のクロックパルスが入力される第１のクロック端子と、
   前記第１のクロック端子と前記第１のトランジスタのゲートとの間に接続され、前記制御パルス、前記第１の転送パルスがアクティブ状態のときにオン状態となる第１のスイッチ手段と、
   前記第２の電源電位と前記第２のトランジスタのゲートとの間に接続され、前記制御パルス、前記第１の転送パルスがアクティブ状態のときにオフ状態となる第２のスイッチ手段と、
   前記第２の電源電位と前記第１のトランジスタのゲートとの間に接続され、前記制御パルス、前記第１の転送パルスがアクティブ状態のときにオフ状態となる第３のスイッチ手段と、
   前記第１のクロック端子と前記第２のトランジスタのゲートとの間に接続された第１の容量素子とを有する
   請求項１記載のシフトレジスタ回路。
3. 前記第１，第２のシフト回路は、
   前記第１のクロック端子と前記第１の容量素子との間に接続され、前記制御パルス、前記第１の転送パルスが非アクティブ状態のときに前記第１のクロック端子と前記第１の容量素子との間の電気的な接続を遮断する第４のスイッチ手段と、
   前記制御パルス、前記第１の転送パルスが非アクティブ状態のときに前記第４のスイッチ手段と前記第１の容量素子との接続ノードの電位を一定電位に固定する手段とをさらに有する
   請求項２記載のシフトレジスタ回路。
4. 前記第３，第４のシフト回路は、
   第１の電源電位と第２の電源電位との間に直列に接続された互いに逆導電型の第３，第４のトランジスタと、
   前記第１，第２のクロックパルスが入力される第２のクロック端子と、
   前記第２のクロック端子と前記第３のトランジスタのゲートとの間に接続され、前記第２，第３の転送パルスがアクティブ状態のときにオン状態となる第５のスイッチ手段と、
   前記第２の電源電位よりも前記第１，第２のクロックパルスの振幅電圧だけ低い第３の電源電位と前記第４のトランジスタのゲートとの間に接続され、前記第２，第３の転送パルスがアクティブ状態のときにオフ状態となる第６のスイッチ手段と、
   前記第１の電源電位と前記第１のトランジスタのゲートとの間に接続され、前記第２，第３の転送パルスがアクティブ状態のときにオフ状態となる第７のスイッチ手段と、
   前記第２のクロック端子と前記第４のトランジスタのゲートとの間に接続された第２の容量素子とを有する
   請求項１記載のシフトレジスタ回路。
5. 前記第３，第４のシフト回路は、
   前記第２のクロック端子と前記第２の容量素子との間に接続され、前記第２，第３の転送パルスが非アクティブ状態のときに前記第２のクロック端子と前記第２の容量素子との間の電気的な接続を遮断する第８のスイッチ手段と、
   前記第２，第３の転送パルスが非アクティブ状態のときに前記第８のスイッチ手段と前記第２の容量素子との接続ノードの電位を一定電位に固定する手段とをさらに有する
   請求項４記載のシフトレジスタ回路。
6. 前記第１、第２のシフト回路の各々は、自身段の入力と出力とに基づいて前記第１，第２の転送パルスを生成する
   請求項１記載のシフトレジスタ回路。
7. 前記第３、第４のシフト回路の各々は、自身段の入力と出力とに基づいて前記第３，第４の転送パルスを生成する
   請求項１記載のシフトレジスタ回路。
8. 電気光学素子を含む画素が行列状に２次元配置されてなる画素アレイ部と、前記画素アレイ部の各画素を行単位で選択する垂直駆動手段と、前記垂直駆動手段によって選択された行に映像信号を書き込む水平駆動手段とを具備し、前記垂直駆動手段および水平駆動手段の少なくとも一方がシフトレジスタ回路によって構成されてなる表示装置であって、
   前記シフトレジスタ回路は、
   入力される制御パルスがアクティブ状態のときで、かつ第１の振幅の第１のクロックパルスが低レベルのときに前記第１の振幅よりも大きい第２の振幅の第１の転送パルスを出力する第１のシフト回路と、
   前記第１の転送パルスがアクティブ状態のときで、かつ前記第１のクロックパルスと同一周波数でかつ当該第１のクロックパルスに対して位相が１／４周期ずれた前記第１の振幅の第２のクロックパルスが低レベルのときに前記第２の振幅の第２の転送パルスを出力する第２のシフト回路と、
   前記第２の転送パルスがアクティブ状態のときで、かつ前記第１のクロックパルスが高レベルのときに前記第２の振幅の第３の転送パルスを出力する第３のシフト回路と、
   前記第３の転送パルスがアクティブ状態のときで、かつ前記第２のクロックパルスが高レベルのときに前記第２の振幅の第４の転送パルスを出力する第４のシフト回路とを有し、
   前記第１のシフト回路と前記第２のシフト回路とを縦続接続して第１のシフト回路対とし、前記第３のシフト回路と前記第４のシフト回路とを縦続接続して第２のシフト回路対とし、前記第１のシフト回路対と前記第２のシフト回路対とを交互に縦続接続してなり、
   前記第１、第２、第３、第４のシフト回路は、第１の電源電位と第２の電源電位との間に直列に接続された互いに逆導電型の第１，第２のトランジスタからなる相補性回路を有し、前記第１の振幅から前記第２の振幅へのレベルシフト駆動時に前記第１のトランジスタのゲートに前記第１のクロックパルスまたは前記第２のクロックパルスを与え、前記第２のトランジスタのゲートに前記第１のクロックパルスまたは前記第２のクロックパルスを前記第１の電源電位側に相対的にシフトさせたクロックパルスを与える
   表示装置。
9. 前記第１，第２のシフト回路は、
   第１の電源電位と第２の電源電位との間に直列に接続された互いに逆導電型の第１，第２のトランジスタと、
   前記第１，第２のクロックパルスが入力される第１のクロック端子と、
   前記第１のクロック端子と前記第１のトランジスタのゲートとの間に接続され、前記制御パルス、前記第１の転送パルスがアクティブ状態のときにオン状態となる第１のスイッチ手段と、
   前記第２の電源電位と前記第２のトランジスタのゲートとの間に接続され、前記制御パルス、前記第１の転送パルスがアクティブ状態のときにオフ状態となる第２のスイッチ手段と、
   前記第２の電源電位と前記第１のトランジスタのゲートとの間に接続され、前記制御パルス、前記第１の転送パルスがアクティブ状態のときにオフ状態となる第３のスイッチ手段と、
   前記第１のクロック端子と前記第２のトランジスタのゲートとの間に接続された第１の容量素子とを有する
   請求項８記載の表示装置。
10. 前記第１，第２のシフト回路は、
    前記第１のクロック端子と前記第１の容量素子との間に接続され、前記制御パルス、前記第１の転送パルスが非アクティブ状態のときに前記第１のクロック端子と前記第１の容量素子との間の電気的な接続を遮断する第４のスイッチ手段と、
    前記制御パルス、前記第１の転送パルスが非アクティブ状態のときに前記第４のスイッチ手段と前記第１の容量素子との接続ノードの電位を一定電位に固定する手段とをさらに有する
    請求項９記載の表示装置。
11. 前記第３，第４のシフト回路は、
    第１の電源電位と第２の電源電位との間に直列に接続された互いに逆導電型の第３，第４のトランジスタと、
    前記第１，第２のクロックパルスが入力される第２のクロック端子と、
    前記第２のクロック端子と前記第３のトランジスタのゲートとの間に接続され、前記第２，第３の転送パルスがアクティブ状態のときにオン状態となる第５のスイッチ手段と、
    前記第２の電源電位よりも前記第１，第２のクロックパルスの振幅電圧だけ低い第３の電源電位と前記第４のトランジスタのゲートとの間に接続され、前記第２，第３の転送パルスがアクティブ状態のときにオフ状態となる第６のスイッチ手段と、
    前記第１の電源電位と前記第１のトランジスタのゲートとの間に接続され、前記第２，第３の転送パルスがアクティブ状態のときにオフ状態となる第７のスイッチ手段と、
    前記第２のクロック端子と前記第４のトランジスタのゲートとの間に接続された第２の容量素子とを有する
    請求項８記載の表示装置。
12. 前記第３，第４のシフト回路は、
    前記第２のクロック端子と前記第２の容量素子との間に接続され、前記第２，第３の転送パルスが非アクティブ状態のときに前記第２のクロック端子と前記第２の容量素子との間の電気的な接続を遮断する第８のスイッチ手段と、
    前記第２，第３の転送パルスが非アクティブ状態のときに前記第８のスイッチ手段と前記第２の容量素子との接続ノードの電位を一定電位に固定する手段とをさらに有する
    請求項１１記載の表示装置。
13. 前記第１、第２のシフト回路の各々は、自身段の入力と出力とに基づいて前記第１，第２の転送パルスを生成する
    請求項８記載の表示装置。
14. 前記第３、第４のシフト回路の各々は、自身段の入力と出力とに基づいて前記第３，第４の転送パルスを生成する
    請求項８記載の表示装置。

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