CN1738053A - 具有沟槽的非易失性存储器及其形成方法 - Google Patents

具有沟槽的非易失性存储器及其形成方法 Download PDF

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Abstract

一种半导体存储器，包括在其中具有沟槽的半导体衬底。在邻近沟槽的衬底表面上形成第一和第二栅图形，各个栅图形在沟槽的各个相对侧边上。在第一栅图形和第二栅图形之间的衬底内形成***的源/漏区，以便***源/漏区被沟槽分开。***源/漏区包括第一栅图形和沟槽之间的第一源/漏子区域以及在第二栅图形和沟槽之间并与第一源/漏子区域隔开的第二源/漏子区域。在衬底内形成连接区，连接区围绕沟槽从第一源/漏子区域至第二源/漏子区域延伸。还论述了相关方法。

Description

具有沟槽的非易失性存储器及其形成方法
与相关申请的交叉引用
本申请要求2004年8月3日申请的韩国专利申请号2004-61249的权益，在此将其公开内容引入作为参考。
技术领域
本发明涉及半导体器件，更具体，本发明涉及非易失性存储器及其形成方法。
背景技术
NAND型非易失性存储器可以用于各种功能的便携式电子产品。例如，NAND型非易失性存储器可以用来在数字照相机中存储图像数据和/或用来在便携式电话中存储微代码。NAND型非易失性存储器可以包括串联连接到半导体衬底的有源区中的至少一条位线图形的存储单元栅图形和选择栅图形。该器件可以执行数据读和写操作，以执行适合于便携式电子产品的功能。单元栅图形可以设置在选择栅图形之间。选择栅图形和单元栅图形可以分别对应于选择晶体管和单元晶体管。
但是，NAND型非易失性存储器的电性能可能随器件尺寸缩小而降低。这些可能是由于几个因数。例如，NAND型非易失性存储器可以包括在同一有源区上的选择栅图形和存储单元栅图形，每个可以由不同的电压驱动。当用于特定位线的单元栅图形被编程时，用于邻近于特定位线的其他位线的单元栅图形的电性能可能被降低。具体，单元和选择栅图形可以看到随其间距离减小电场强度增加。增加的电场强度可以伴随单元和选择栅图形之间增加的电耦合。因而，热电子可以被更容易地注入到栅绝缘层中。当数据读和写操作被重复地执行，注入到栅绝缘层的热电子可以加速和/或减慢数据读和写操作，这可能导致NAND型非易失性存储器产生故障。因此，NAND型非易失性存储器的电性能可能随读和写操作数目增加而迅速地降低。
此外，Lee的美国专利号5,807,778公开了一种制造浅沟槽源区EPROM单元的方法。如Lee专利的摘要所指出，所发明的单元包括处于比漏区更低平面的源区，以及通过源区-侧注射器编程电荷被传送到浮栅。代替先前单元使用的为了形成源区侧注射器在源区侧使用自对准高能量n型掺杂剂注入，在允许可控制的形成掺杂硅的边界点(sharp point)以及允许以较低电压改进编程之前刻蚀衬底，在源区侧使用自对准高能量n型掺杂剂注入可能难以控制。
发明内容
根据本发明的某些实施例，一种半导体存储器可以包括其中包括沟槽的半导体衬底以及在邻近沟槽的衬底表面上的第一和第二栅图形。第一和第二栅图形的各个可以在沟槽的各个相对侧边上。该器件还可以包括在第一栅图形和第二栅图形之间的衬底中且被沟槽分开的***源/漏区。***的源/漏区可以包括第一栅图形和沟槽之间的第一源/漏子区域以及第二栅图形和沟槽之间第二源/漏子区域。该器件也可以包括衬底中的连接区，该连接区围绕沟槽从第一源/漏子区域延伸至第二源/漏子区域。
在某些实施例中，连接区和***的源区/漏区可以是相同的导电类型。连接区可以具有比***源区/漏区更高的载流子浓度。
在其他实施例中，沟槽可以包括相对的侧壁和远离衬底表面的下表面。各个第一和第二源/漏子区域在衬底表面可以邻近各个侧壁，以及连接区可以沿侧壁和围绕该下表面从第一和第二源/漏子区域延伸。沟槽的侧壁可以相对于衬底表面倾斜。
在某些实施例中，半导体器件还可以包括第一和第二栅图形的侧壁上的隔片。隔片可以彼此面对和可以与沟槽对准。该器件还可以包括在第一和第二栅图形之间填充沟槽的绝缘层。
在其他实施例中，每个第一和第二栅图形可以包括栅绝缘层图形、浮栅图形以及控制栅图形。
在某些实施例中，连接区和***的源/漏区可以是N型区。
在其他实施例中，半导体器件可以是NAND型快闪存储器。第一栅图形可以是选择栅图形，以及第二栅图形可以是存储栅图形。
根据本发明的某些实施例，一种NAND型非易失性半导体存储器可以包括在半导体衬底的表面上的第一和第二选择栅图形，以及在第一和第二选择栅图形之间的衬底表面上的多个存储栅图形。衬底可以包括第一选择栅图形和在其处邻近的多个存储栅图形的第一个之间的第一沟槽。衬底还可以包括第二选择栅图形和在其处邻近的多个存储栅图形的第二个之间的第二沟槽。
在某些实施例中，该器件可以包括第一选择栅图形和多个存储栅图形的第一个之间的衬底内并被第一沟槽***的第一***源/漏区。该器件还可以包括在第二选择栅图形和多个存储栅图形的第二个之间的衬底内并被第二沟槽***的第二***源区/漏区。
在其他实施例中，第一***源/漏区可以包括第一选择栅图形和第一沟槽之间的第一源/漏子区域以及第一沟槽和多个存储栅图形的第一个之间并与第一源/漏子区域隔开的第二源/漏子区域。第二***源/漏区可以包括第二选择栅图形和第二沟槽之间的第三源/漏子区域以及第二沟槽和多个存储栅图形的第二个之间并与第三源/漏子区域隔开的第四源/漏子区域。
在某些实施例中，该器件可以包括衬底内的第一连接区，第一连接区围绕第一沟槽从第一源/漏子区域至第二源/漏子区域延伸。该器件还可以包括衬底内的第二连接区，第二连接区围绕第二沟槽从第三源/漏子区域至第四源/漏子区域延伸。
在其他实施例中，第一和第二连接区和第一和第二***源/漏区可以是相同的导电类型。第一和第二连接区可以具有比第一和第二***源/漏区更高的载流子浓度。
在某些实施例中，第一和第二沟槽可以分别包括相对的侧壁和远离衬底表面的下表面。各自的第一和第二源/漏子区域可以邻近第一沟槽的各个侧壁。各自的第三和第四源/漏子区域可以邻近第二沟槽的各个侧壁。第一和第二连接区分别可以沿侧壁和围绕各个第一和第二沟槽的下表面延伸。
在其他实施例中，存储栅图形之间的距离可以小于第一选择栅图形和在其处邻近的多个存储栅图形的第一个之间的距离。
根据本发明的某些实施例，一种在半导体衬底上形成半导体器件的方法可以包括，在衬底的表面上形成第一和第二栅图形，以及在第一栅图形和第二栅图形之间的衬底中形成***的源/漏区和在其间形成沟槽。***的源/漏区可以包括隔开的第一和第二源/漏子区域。该方法还可以包括在衬底内形成连接区，连接区围绕沟槽从第一源/漏子区域至第二源/漏子区域延伸。
在某些实施例中，连接区和***的源/漏区可以形成为具有相同的导电类型。形成连接区可以包括形成具有比***的源/漏区更高载流子浓度的连接区。
在其他实施例中，沟槽可以包括相对的侧壁和远离衬底表面的下表面。形成***源的区/漏区可以包括在衬底表面形成邻近各个侧壁的各个第一和第二源/漏子区域。形成连接区可以包括形成沿侧壁并围绕下表面从第一和第二源/漏子区域延伸的连接区。沟槽的侧壁可以形成为相对于衬底表面倾斜。
在某些实施例中，可以在第一和第二栅图形的侧壁上形成隔片之前形成沟槽。形成沟槽可以包括形成与隔片对准的沟槽。该方法还可以包括在第一和第二栅图形之间形成填充沟槽的绝缘层。
在其他实施例中，连接区和***的源/漏区可以是n型区。在某些实施例中，半导体器件可以是NAND型快闪存储器。形成第一栅图形可以包括形成选择栅图形，以及形成第二栅图形可以包括形成存储栅图形。
在某些实施例中，形成***的源/漏区和在其间形成沟槽可以包括在第一和第二栅图形之间形成单个源/漏区，以及在单个源/漏区中形成沟槽，以将单个源/漏区分为第一和第二间隔的源/漏子区域。
根据本发明的某些实施例，形成NAND型非易失性半导体存储器的方法可以包括在半导体衬底的表面上形成第一和第二选择栅图形，以及在第一和第二选择栅图形之间的衬底表面上形成多个存储栅图形。该方法还可以包括在第一选择栅图形和在其处邻近的多个存储栅图形的第一个之间的衬底内形成第一沟槽，以及在第二选择栅图形和在其处邻近的多个存储栅图形的第二个之间的衬底内形成第二沟槽。
在某些实施例中，在第一选择栅图形和多个存储栅图形的第一个之间的衬底内形成第一源/漏区以及在第二选择栅图形和多个存储栅图形的第二个之间的衬底内形成并被第二沟槽分离的第二源/漏区之前，形成第一沟槽和形成第二沟槽。形成第一沟槽可以将第一源/漏区分为具有第一和第二间隔的源/漏子区域的第一***源/漏区，以及形成第二沟槽可以将第二源/漏区分为具有第三和第四间隔的源/漏子区域的第二***源区/漏区。
在其他实施例中，可以在第一选择栅图形和第一沟槽之间形成第一源/漏子区域，以及可以在第一沟槽和多个存储栅图形的第一个之间形成第二源/漏子区域。可以在第二选择栅图形和第二沟槽之间形成第三源/漏子区域，以及可以在第二沟槽和多个存储栅图形的第二个之间形成第四源/漏子区域。
在某些实施例中，该方法可以包括在衬底内形成第一连接区，第一连接区围绕第一沟槽从第一源/漏子区域至第二源/漏子区域延伸。该方法也可以包括在衬底内形成第二连接区，第二连接区围绕第二沟槽从第三源/漏子区域至第四源/漏子区域延伸。
在其他实施例中，第一和第二连接区和第一和第二***的源/漏区可以形成为相同的导电类型。在某些实施例中，形成第一和第二连接区可以包括形成第一和第二连接区，具有比第一和第二***的源/漏区更高的载流子浓度。
在某些实施例中，第一和第二沟槽分别可以包括相对的侧壁和远离衬底表面的下表面。可以邻近第一沟槽的各个侧壁形成各自的第一和第二源/漏子区域。可以邻近第二沟槽的各个侧壁形成各自的第三和第四源/漏子区域。第一和第二连接区可以形成为分别沿侧壁和围绕各个第一和第二沟槽的下表面延伸。
在其他实施例中，形成第一选择栅图形可以包括以距多个存储栅图形的第一个的距离大于存储栅图形之间的距离在衬底上形成第一选择栅图形。
根据本发明的某些实施例，非易失性存储器可以包括在半导体衬底的有源区上彼此隔开的多个单元栅图形。该器件也可以包括在半导体衬底上的多个单元栅图形的最外侧边上邻近于第一和第二单元栅图形的第一和第二选择栅图形。第一选择栅图形可以与第二单元栅图形相对和平行于第一单元栅图形。第二选择栅图形可以与第二单元栅图形相对和平行于第二单元栅图形设置。在第一和第二单元栅图形下面的半导体衬底的表面可以与第一单元栅图形和第一选择栅图形之间以及第二单元栅图形和第二选择栅图形之间的半导体衬底的表面具有台阶差。
在某些实施例中，非易失性存储器可以包括具有第一和第二区域的半导体衬底的有源区。在第一和第二区域上可以分别形成单元栅图形和选择栅图形。在选择栅图形和第一区域之间和单元栅图形和第二区域之间可以***栅绝缘层。在栅绝缘层下面的半导体衬底中可以形成杂质扩散层。杂质扩散层可以与单元栅图形重叠。在第一和第二区域之间的半导体衬底中可以形成间隔沟槽。第一和第二区域可以共面。
在其他实施例中，非易失性存储器可以包括在半导体衬底的有源区中形成以及沿有源区的横向以预定间隔隔开的两个凹陷区域。每个凹陷区域可以包括彼此面对的左和右侧壁。在第一凹陷区域的右侧壁和第二凹陷区域的左侧壁之间的半导体衬底的有源区上可以形成至少两个单元栅图形。在半导体衬底的有源区上可以形成第一和第二选择栅图形。第一选择栅图形可以邻近于第一凹陷区域的左侧壁，以及第二选择栅图形可以邻近于第二凹陷区域的右侧壁。
在某些实施例中，形成非易失性存储器的方法可以包括在半导体衬底上形成有源区。在半导体衬底的有源区上可以形成第一和第二选择栅图形和多个单元栅图形。在第一和第二选择栅图形之间可以形成单元栅图形，以及可以形成为包括其最外侧边上的第一和第二单元栅图形。可以使用第一和第二选择栅图形和单元栅图形作为离子掩模，在半导体衬底中形成第一杂质扩散层。在第一单元栅图形和第一选择栅图形之间以及第二单元栅图形和第二选择栅图形之间的半导体衬底中可以形成间隔沟槽。
附图说明
图1是根据本发明的某些实施例的非易失性存储器的平面图。
图2是根据本发明的某些实施例沿图1的线I-I′的非易失性存储器的剖面图。
图3是根据本发明的某些实施例沿图1的线I-I′的非易失性存储器的剖面图。
图4至14是说明根据本发明的某些实施例形成非易失性存储器的方法沿图1的线I-I′的剖面图。
图15是图14的区域A的放大剖面图。
图16是说明图14的非易失性存储器的电性能的曲线图。
图17至20是说明根据本发明的进一步实施例形成非易失性存储器的方法沿图1的线I-I′的剖面图。
具体实施方式
下面参考附图更完全地描述本发明，其中示出了本发明的优选实施例。但是，本发明不应该被认为是局限于在此阐述的实施例。相反地，提供这些实施例是为了本公开是彻底的和完全的，并将本发明的范围完全传递给所属领域的技术人员。在图中，为了清楚放大了层和区域的厚度。在整篇中，相同的标记指相同的元件。
应当理解，当一个元件例如层、区域或衬底称为在另一元件“上”或在另一个元件“上”延伸时，它可以直接在另一元件上或直接在元件上延伸或也可以存在***元件。相反，当一个元件称为直接在另一个元件“上”或直接在另一个元件“上”延伸时，不存在***元件。还应当理解当一个元件称为“连接”或“耦合”到另一个元件时，它可以直接连接或耦接到另一个元件或可以存在***元件。相反，当一个元件称为“直接连接”或“直接耦合”到另一个元件时，不存在***元件。
还应当理解尽管在此可以使用术语第一和第二等描述各个元件，但是这些元件不应该受这些术语限制。使用这些术语仅仅使一个元件与另一元件相区别。例如，在不脱离本发明的范围的条件下，下面论述的第一元件可以称为第二元件，同样，第二元件可以称为第一元件。
此外，在此可以使用相对术语，如“下”或“底部”和“上”或“顶部”来描述一个元件与图中所示的其它元件的关系。应当理解这些相对术语是用来包括除图中描绘的取向之外的器件的不同取向。例如，如果在一个图中器件被翻转，那么描述为在其他元件的“下”侧的元件将定向在其他元件的“上”侧。因此示例性术语“下”根据图的具体取向包括“下”和“上”的两种方向。类似地，如果在一个图中该器件被翻转，那么描述为在其他元件的“下”或“底下”的元件将定向在其他元件“上”。因此示例性术语“在...下面”或“在...底下”可以包括“在...之上”和“在...之下”的两种取向。
在此的发明说明书中使用的术语仅仅用于描述具体的实施例，且不用来限制发明。如发明的说明书和附加权利要求中使用的单数形式的“a”，“an”和“the”同样打算包括复数形式，除非上下文另外清楚地指出。也应当理解在此使用的术语“和/或”指和包括一个或多个相关列项的任意一个和所有可能的组合。
在此参考剖面图描述了本发明的实施例，剖面图是本发明的理想化实施例(和中间结构)的示意图。照此，将预想由于例如制造工艺和/或容差的图例形状的变化。因此，本发明的实施例不应该认为限于在此所示的区域的特定形状，而是包括例如由制造所得的形状偏差。例如，图示为矩形的注入区一般将具有圆滑的或弯曲的特点和/或在其边缘具有注入浓度的梯度而不是从注入区至非注入区的二元变化。同样，通过注入形成的掩埋区在掩埋区和通过其进行注入的表面之间区域中可以引起某些注入。因此，图中所示的区域本质上是示意性的且它们的形状不打算图示器件区域的实际形状以及不打算限制本发明的范围。
除非另外限定，在发明的公开实施例中使用的所有术语包括技术和科学术语，具有与本发明所属领域的普通技术人员通常理解相同的意思，不必局限于描述本发明时的特定定义。由此，这些术语可以包括在这种时间之后创作的等效术语。在此提及的所有出版物、专利申请、专利及其他参考文献都被全部引入作为参考。
现在参考图1至3描述根据本发明的某些实施例的半导体器件。图1是根据本发明的某些实施例的非易失性存储器的平面图。图2和3是根据本发明的某些实施例沿图1的线I-I′的非易失性存储器的剖面图。
参考图1和2，在非易失性存储器140中，在半导体衬底10的有源区25上形成至少四个存储单元栅图形，如，第一至第四单元栅图形62，64，66和68。有源区25被半导体衬底10上的器件绝缘层20限定。有源区25具有长度和宽度。第一至第四单元栅图形62，64，66和68平行于有源区25上的纵向布置并以等间隔隔开。第一和第二选择栅图形60和70邻近半导体衬底10上的第一至第四单元栅图形62，64，66和68形成。更具体，第一选择栅图形60形成为与第四单元栅图形68相对以及邻近和平行于第一单元栅图形62。第二选择栅图形70形成为与第一单元栅图形62相对，以及邻近和平行于第四单元栅图形68。第一和第二选择栅图形60和70以及第一至第四单元栅图形62，64，66和68的每一个可以包括顺序地层叠的浮栅图形45、介质层图形48、控制栅图形51以及栅帽盖层图形54。
如图1所示，第一和第二选择栅图形60和70的浮栅图形45可以具有不同于第一至第四存储单元栅图形62，64，66和68的浮栅图形的形状。第一和第二选择栅图形60和70也可以具有不同于第一至第四单元栅图形62，64，66和68的尺寸。在某些实施例中，介质层图形48可以包括顺序地层叠的氧化硅(SiO2)层、氮化硅(Si3N4)层以及氧化硅(SiO2)层。介质层图形可以具有在其上层叠的氧化硅(SiO2)层和氮化硅(Si3N4)层。控制栅层图形51和浮栅层图形45可以是N型掺杂的多晶硅层。半导体衬底10可以包括P型杂质离子。非易失性存储器140可以是NAND型快闪存储器。
现在参考图2，在半导体衬底10的有源区25上形成隔片隔离图形89。隔片隔离图形89填充第一至第四单元栅图形62，64，66和68之间的区域。隔片侧壁图形86覆盖第一单元栅图形62和第一选择栅图形60的侧壁，以及覆盖第四单元栅图形68和第二选择栅图形70的侧壁。隔片层图形83覆盖第一和第二选择栅图形60和70的其他侧壁和顶表面。
在第一单元栅图形62和第一选择栅图形60之间以及第四单元栅图形68和第二选择栅图形70之间的衬底10的有源区25中分别形成间隔沟槽。每个间隔沟槽105具有相对的侧壁和下或底表面。与半导体衬底10的表面相比较，每个间隔沟槽105的底表面具有台阶差。在某些实施例中，间隔沟槽105可以具有以一角度倾斜的侧壁，该角度不同于隔片侧壁图形86和半导体衬底10的表面之间的角度。间隔沟槽105与隔片侧壁图形86对准。第一单元栅图形62和第一选择栅图形60之间以及第四单元栅图形62和第二选择栅图形70之间的距离可以大于第一至第四单元栅图形62，64，66和68的每一个之间的距离。间隔沟槽105的上部宽度可以小于第一单元栅图形62和第一选择栅图形60之间的距离和/或第四单元栅图形68和第二选择栅图形70之间的距离。
在第一至第四单元栅图形62，64，66和68以及选择栅图形60和70底下的衬底10表面上形成栅绝缘层40。在选择栅图形60的下面栅绝缘层40可以形成至不同于第一至第四单元栅图形62，64，66和68下面的厚度。每个间隔沟槽105可以贯穿栅绝缘层40，以及可以延伸到半导体衬底10中至大于每个隔片侧壁图形86的厚度的深度。在半导体衬底10中也可以形成阱区38。阱区38可以具有与半导体半衬底相同的导电类型。
在半导体衬底10中的选择栅图形60和70以及存储单元栅图形62，64，66和68之间形成较低浓度的杂质扩散层76。较低浓度的杂质扩散层76重叠第一至第四单元栅图形62，64，66和68。较低浓度的杂质扩散层76也与第一和第二选择栅图形60和70重叠。较低浓度的杂质扩散层76可以对应于源/漏区。在较低浓度的杂质扩散层76底下沿间隔沟槽105的侧壁和底表面在半导体衬底10中形成较高浓度的杂质扩散层112。较低和较高浓度的杂质扩散层76和112可以具有相同的导电类型。此外，较低和较高浓度的杂质扩散层76和112可以具有不同于半导体衬底10的导电类型。例如，较低和较高浓度的杂质扩散层76和112可以是N型层，衬底10可以是P型衬底。此外，较高浓度的杂质扩散层112不需要邻近沟槽侧壁和/下表面，而是与其隔开。因而，第一单元栅图形62和第一选择栅图形60之间以及第四单元栅图形68和第二选择栅图形70之间的较低浓度的杂质扩散层76被间隔沟槽105分开，以形成***的源/漏区。由此***的源/漏区可以包括在邻近每个沟槽105的侧壁上部的每个沟槽105的任一侧上的间隔源/漏子区域。
仍然参考图2，平整的层间绝缘层130填充第一单元栅图形62和第一选择栅图形60之间和/或第四单元栅图形68和第二选择栅图形70之间的间隔沟槽105。平整的层间绝缘层130也覆盖隔片层图形83。
现在参考图3，说明本发明的另一实施例，包括基本上与图2的实施例相同的元件。但是，如图3所示，在第一和第二选择栅图形60的其他侧壁上也形成隔片侧壁图形86。此外，在图3所示的实施例中不包括图2的隔片图形83。
现在参考图4至14描述根据本发明的某些实施例形成非易失性存储器的方法。
图4至14是说明形成非易失性存储器的方法沿图1的线I-I′的剖面图。图15是图14的区域A的放大剖面图。图16是说明图14的非易失性存储器的曲线图。
现在参考图1和4至7，在半导体衬底10中形成器件绝缘层20。形成器件绝缘层20，以隔离具有预定长度和预定宽度的衬底10的有源区25。可以形成隔离一个或多个有源区25的器件绝缘层20。器件绝缘层20可以由氧化硅(SiO2)层形成。半导体衬底10可以形成为具有P型杂质离子。在半导体衬底10的有源区25上形成栅绝缘层40。栅绝缘层40可以由热氧化层形成。
如图5所示，使用器件绝缘层20作为离子掩模，在半导体衬底10上执行离子注入工序35。离子注入工序35在半导体衬底10中形成阱区38，如图6所示。
在栅绝缘层40和器件绝缘层20上形成浮栅层43、介质层46以及控制栅层49，如图7所示。控制栅层49和浮栅层43可以由N型掺杂的多晶硅层形成。介质层46可以由顺序地层叠的氧化硅层、氮化硅(Si3N4)层和氧化硅层形成。另外，介质层46可以由在其上层叠的氧化硅层和氮化硅层形成。
现在参考图1，8和9，在控制栅层49上形成栅帽盖层52。在栅帽盖层52上形成光刻胶图形55。然后使用光刻胶图形55作为刻蚀掩模，在栅帽盖层52、控制栅层49、介质层46以及浮栅层43上执行刻蚀工序58，如图所示。
如图9所示，刻蚀工序58在半导体衬底10上的选择栅图形60和70之间形成第一和第二选择栅图形60和70以及第一至第四存储单元栅图形62，64，66和68。第一至第四单元栅图形62，64，66和68可以形成为其间具有相同的距离。第一单元栅图形62和第一选择栅图形60之间的距离，以及第四单元栅图形68和第二选择栅图形和70之间的距离可以大于第一至第四单元栅图形62，64，66和68的每一个之间的距离。第一至第四单元栅图形62，64，66和68的每一个以及第一和第二选择栅图形60和70可以由顺序地层叠的浮栅图形45、介质层图形48、控制栅图形51以及栅帽盖层图形54形成。第一和第二选择栅图形60和70也可以形成不同于第一至第四单元栅图形62，64，66和68的尺寸。此外，第一和第二选择栅图形60和70底下的部分栅绝缘层40可以形成为不同于第一至第四单元栅图形62，64，66和68底下的部分栅绝缘层40的厚度。
然后使用第一至第四单元栅图形62，64，66和68以及第一和第二选择栅图形60和70作为离子掩模，在半导体衬底10上执行离子注入工序73。
现在参考图1，10和11，离子注入工序73在半导体衬底10中形成较低浓度的杂质扩散层76。较低浓度的杂质扩散层76与第一至第四单元栅图形62，64，66和68以及第一和第二选择栅图形60和70重叠。较低浓度的杂质扩散层76可以由与半导体衬底10不同导电类型的杂质离子形成。例如，较低浓度的杂质扩散层76可以由N型杂质离子形成。较低浓度的杂质扩散层76可以对应于源/漏区。
如图10所示，形成保形地覆盖第一至第四单元栅图形62，64，66和68以及第一和第二选择栅图形60和70的隔片绝缘层80。隔片绝缘层80可以形成至大于第一至第四单元栅图形62，64，66和68的每一个之间一半距离(W)的预定厚度(T)。在隔片绝缘层80上形成光刻胶图形90，以覆盖第一和第二选择栅图形60和70的部分顶表面。然后使用光刻胶图形90作为刻蚀掩模，在隔片绝缘层80上执行刻蚀工序93。
参考图1，12和13，刻蚀工序93在半导体衬底10上形成隔片隔离图形89、隔片侧壁图形86和隔片层图形83。执行刻蚀工序93，以露出第一选择栅图形60和第一单元栅图形62之间以及第二选择栅图形70和第四单元栅图形68之间的半导体衬底10的有源区25。如图12所示，隔片隔离图形89填充第一至第四单元栅图形62，64，66和68之间的区域。隔片侧壁图形86覆盖第一单元栅图形62和第一选择栅图形60的侧壁，以及覆盖第四单元栅图形68和第二选择栅图形70的侧壁。隔片层图形83形成在光刻胶图形90的底下，以覆盖第一和第二选择栅图形60和70的其他侧壁和顶表面。
然后使用第一和第二选择栅图形60和70、第一至第四单元栅图形62，64和68、隔片侧壁图形86、隔片隔离图形89、隔片层图形83以及光刻胶图形90作为刻蚀掩模，在半导体衬底10的露出栅绝缘层40和有源区25上执行刻蚀工序100。执行刻蚀工序100，以贯穿栅绝缘层40，以及在半导体衬底10的有源区25中形成间隔沟槽105，如图13所示。在第一单元栅图形62和第一选择栅图形60之间以及第四单元栅图形68和第二选择栅图形70之间形成间隔沟槽105，由此将各个杂质扩散层76分为***的源/漏区。由此，间隔沟槽105与隔片侧壁图形86对准。每个间隔沟槽105可以形成至大于每个隔片侧壁图形86的厚度的预定深度。每个间隔沟槽105可以形成为包括相对的侧壁和底表面。间隔沟槽105的底表面可以形成为与第一至第四单元栅图形62，64，66和68底下的半导体衬底10的表面和/或第一和第二选择栅图形60和70底下的衬底10的表面具有台阶差。间隔沟槽105的侧壁可以以一角度的倾斜，该角度不同于隔片侧壁图形86和半导体衬底10的表面之间的角度。此外，间隔沟槽105的上侧壁之间的距离可以小于第一单元栅图形62和第一选择栅图形60之间的距离和/或第四单元栅图形68和第二选择栅图形70之间的距离。
然后使用第一至第四单元栅图形62，64和68、第一和第二选择栅图形60和70、隔片隔离图形89、隔片侧壁图形86、隔片层图形83以及光刻胶图形90作为离子掩模，在半导体衬底10上执行离子注入工序110。
现在参考图1和14，离子注入工序110在半导体衬底10中形成较高浓度的杂质扩散层112。分别沿第一单元栅图形62和第一选择栅图形60之间以及第四单元栅图形68和第二选择栅图形70之间的间隔沟槽105的侧壁和底表面形成较高浓度的杂质扩散层112。较高浓度的杂质扩散层112由此在衬底10中形成连接区，该连接区围绕较低浓度的杂质扩散层76底下的沟槽105延伸。较低和较高浓度的杂质扩散层76和112可以形成为具有相同的导电类型。因而，第一和第四单元栅图形62和68可以形成如图1所示的单元晶体管72，其中较低和较高浓度杂质区76和112形成各个源/漏区。类似地，第一和第二选择栅60和70可以形成如图1所示的选择晶体管71，其中较低和较高浓度杂质区76和112形成各个源/漏区。较低浓度的杂质扩散层76被第一单元栅图形62和第一选择栅图形60之间以及第四单元栅图形68和第二选择栅图形70之间的间隔沟槽分开，以形成具有隔开的源/漏子区域的***源/漏区。在某些实施例中，可以不执行离子注入工序110，以及可以采用用于连接***源/漏区的其他技术。
再参考图14，在形成较高浓度的杂质扩散层112之后，从半导体衬底10除去光刻胶图形90。形成平整的层间绝缘层130，以填充第一单元栅图形62和第一选择栅图形60之间和/或第四单元栅图形68和第二选择栅图形70之间的间隔沟槽105。平整的层间绝缘层130也覆盖隔片层图形83。由此，形成包括存储单元和选择晶体管72和71的非易失性存储器140。可以形成具有NAND型结构的非易失性存储器140。
现在参考图1，15和16，较高浓度的杂质扩散层112连接隔开的较低浓度的杂质扩散层76并沿间隔沟槽105的侧壁和底表面形成。在图13的离子注入工序110过程中，可以通过使用不倾斜离子束枪的间隔沟槽105的侧壁保形地形成较高浓度的杂质扩散层112。由此，可以减小由于热电子注入栅绝缘层40的损坏，因为较低和较高浓度的杂质扩散层76和112在半导体衬底10中形成用于单元和选择晶体管72和71的轻掺杂漏(LDD)结构。
如图15所示，可以基于施加到第一单元和第一选择栅图形62和60的电压决定热电子的移动。当施加到第一单元栅图形62的电压高于施加到第一选择栅图形60的电压时，热电子可以通过重叠第一单元栅图形62的较低和较高浓度的杂质扩散层76和112通过第一单元栅图形62底下的半导体衬底10注入到栅绝缘层40。与不使用间隔沟槽105的情况相比，电子沿沟槽105的侧壁从较高浓度的杂质扩散层112流动到较低浓度的杂质扩散层76可以导致减小电场强度。
更具体，当热电子沿箭头114注入到达较低和较高浓度的杂质扩散层76和112的重叠区并沿箭头116移动到较低浓度的杂质扩散层76时，由于由LDD结构提供的减小掺杂梯度，减小电场强度。由此，与不穿过间隔沟槽105和LDD结构的情况相比，注入到邻近于单元栅图形62的较低浓度的杂质扩散层76的热电子可能沿箭头118直接向上移动到具有较小能量的半导体衬底10。因此，可以减小注入到第一单元栅图形62的栅绝缘层40中的热电子。因而，也可以减小栅绝缘层40的损坏，以及可以保持单元晶体管71的电性能。
图16是说明三个非易失性存储器143，146和149的电性能的曲线图。每个非易失性存储器143，146和149包括多个有源区25。每个有源区25包括第一至第四单元栅图形62，64，66和68以及第一和第二选择栅图形60和70。第一至第四单元栅图形62，64，66和68在其间形成有相同的距离。基于它们的各个第一单元和第一选择栅图形62和60以及第四单元和第二选择栅图形68和70之间不同的距离(85，105以及115nm分别)，在图16中示出了每个非易失性存储器143，146和149。
此外，通过施加不同于施加到第一至第四单元栅图形62，64，66和68的电压到第一和第二选择栅图形60和70驱动每个非易失性存储器143，146和149。当重复地执行数据读和写操作时，根据第一单元栅图形62和第一选择栅图形60之间的距离和/或第四单元栅图形68和第二选择栅图形70之间的距离，每个非易失性存储器143，146和149可以具有至少一个被损坏的单元晶体管。单元晶体管故障涉及可能损坏栅绝缘层的单元电压。图16示出了单元电压之间和第一单元栅图形62和第一选择栅图形60的距离和/或第四单元栅图形68和第二选择栅图形70之间的距离之间的相关性。
图16说明第一单元栅图形62和第一选择栅图形60之间的距离越大，单元电压越大。这意味着受较低和较高浓度的杂质扩散层影响的电场强度随第一单元栅图形62和第一选择栅图形60之间的距离增加而降低。由此，当第一单元栅图形62和第一选择栅图形之间的距离增加时，热电子几乎没有可能注入到第一单元栅图形62底下的栅绝缘层40。因此，为了补偿器件缩小时单元和选择栅图形之间减小的距离，非易失性存储器143，146和149包括在第一单元栅图形62和第一选择栅图形60之间和第四单元栅图形68和第二选择栅图形70之间的半导体衬底10中形成的间隔沟槽105。
图17至20是说明根据本发明的进一步实施例形成非易失性存储器的方法沿图1的线I-I′的剖面图。在图17至20中，相同的参考标记指与参考图4至10所述相似的元件。由此，在形成图10的隔片绝缘层80之后将开始图17至20所示方法的论述。
现在参考图1，17和18，在隔片绝缘层80上执行刻蚀工序93。刻蚀工序93在半导体衬底10上形成隔片隔离图形89和隔片侧壁图形86。刻蚀工序93还露出半导体衬底10的有源区25。
隔片隔离图形89填充第一至第四单元栅图形62，64，66和68之间的区域。隔片侧壁图形86形成为覆盖第一单元栅图形62和第一选择栅图形60的侧壁以及第四单元栅图形68和第二选择栅图形70的侧壁，以及也覆盖第一和第二选择栅图形60和70的其他侧壁。
如图18所示，光刻胶图形90形成为覆盖部分第一和第二选择栅图形60和70。使用第一至第四单元栅图形62，64，66和68、第一和第二选择栅图形60和70、隔片侧壁图形86、隔片隔离图形89以及光刻胶图形90作为蚀刻掩模，在栅绝缘层40和半导体衬底10的有源区25上执行刻蚀工序100。
现在参考图1，19和20，通过贯穿第一单元栅图形62和第一选择栅图形60之间以及第四单元栅图形68和第二选择栅图形70之间的栅绝缘层40，刻蚀工序100在半导体衬底10的有源区25中形成间隔沟槽105。由此，间隔沟槽105与隔片侧壁图形86对准。每个间隔沟槽105可以形成至大于每个隔片侧壁图形86的厚度的预定深度。每个间隔沟槽105可以包括相对的侧壁和底表面。间隔沟槽105的底表面形成为与第一至第四单元栅图形62，64，66和68底下的半导体衬底10的表面和/或第一和第二选择栅图形60和70底下的衬底10的表面具有台阶差。间隔沟槽105的侧壁可以以一角度倾斜，该角度不同于隔片侧壁图形86和半导体衬底10的表面之间的角度。间隔沟槽105的上部之间的距离可以小于第一单元栅图形62和第一选择栅图形60之间的距离和/或第四单元栅图形68和第二选择栅图形70之间的距离。
然后使用第一至第四单元栅图形62，64，66和68、第一和第二选择栅图形60和70、隔片侧壁图形86、隔片隔离图形89以及光刻胶图形90作为离子掩模，在半导体衬底10上执行离子注入工序110。离子注入工艺110沿第一单元栅图形62和第一选择栅图形60之间和第四单元栅图形68和第二选择栅图形70之间的间隔沟槽105的侧壁和底表面在较低浓度的杂质扩散层76底下的半导体衬底10中形成高浓度杂质扩散层112。低和高浓度杂质扩散层76和112可以形成为具有相同的导电类型。低浓度杂质扩散层76被第一单元栅图形和第一选择栅图形60之间以及第四单元栅图形68和第二选择栅图形70之间的间隔沟槽分开，以形成具有隔开的源/漏子区域的***源/漏区。在某些实施例中，可以不执行离子注入工序110，以及可以采用用于连接***源/漏区的其他技术。
在形成高浓度杂质扩散层112之后，从半导体衬底10除去光刻胶图形90。然后形成平整的层间绝缘层130，以填充第一单元栅图形62和第一选择栅图形60之间以及第四单元栅图形68和第二选择栅图形70之间的间隔沟槽105和区域，如图20所示。
因而，形成包括如图2所示的单元和选择晶体管71和71的非易失性存储器140。可以形成具有NAND型结构的非易失性存储器140。因此，间隔沟槽105可以提供具有如图16所示电性能的非易失性存储器140。换句话说，通过减小电场强度沟槽105可以补偿存储单元栅电极和选择栅电极之间减小的距离。
如上所述，本发明的某些实施例可以提供非易失性存储器及其形成方法，通过在单元栅图形和选择栅图形之间提供沟槽可以减小与器件尺寸缩小相关的问题。因此，可以增加单元晶体管的电性能。
尽管参考其优选实施例已经具体展示和描述了本发明，但是本领域的技术人员应当明白在不脱离附加权利要求所限定的本发明的精神和范围的条件下，可以在形式上和细节上进行各种改变。

Claims (55)

1.一种半导体存储器，包括：
半导体衬底，包括在其中的沟槽；
在邻近沟槽的衬底表面上的第一和第二栅图形，各个栅图形在沟槽的各个相对侧边上；
在第一栅图形和第二栅图形之间的衬底中并被沟槽分开的***源/漏区，***源/漏区包括第一栅图形和沟槽之间的第一源/漏子区域以及第二栅图形和沟槽之间的第二源/漏区子区域；以及
衬底内的连接区，该连接区围绕沟槽从第一源/漏子区域至第二源/漏子区域延伸。
2.根据权利要求1所述的器件，其中连接区和***源/漏区包括相同的导电类型。
3.根据权利要求2所述的器件，其中连接区具有比***源/漏区更高的载流子浓度。
4.根据权利要求2所述的器件，其中沟槽包括相对的侧壁和远离衬底表面的下表面。其中在衬底表面各个第一和第二源/漏子区域邻近各个侧壁，以及其中连接区沿侧壁并围绕下表面从第一和第二源/漏子区域延伸。
5.根据权利要求4所述的器件，其中沟槽的侧壁相对于衬底表面倾斜。
6.根据权利要求1所述的器件，还包括：
在第一和第二栅图形的侧壁上并互相面对的隔片。
其中该隔片与沟槽对准。
7.根据权利要求1所述的器件，还包括：
在第一和第二栅图形之间填充沟槽的绝缘层。
8.根据权利要求1所述的器件，其中每个第一和第二栅图形包括栅绝缘层图形、浮栅图形和控制栅图形。
9.根据权利要求1所述的器件，其中连接区和***的源/漏区包括n型区。
10.根据权利要求1所述的器件，其中半导体器件是NAND型快闪存储器，其中第一栅图形包括选择栅图形，以及其中第二栅图形包括存储栅图形。
11.一种NAND型非易失性半导体存储器，包括：
在半导体衬底表面上的第一和第二选择栅图形；以及
在第一和第二选择栅图形之间的衬底表面上的多个存储栅图形，
其中衬底包括在其中的第一沟槽，第一沟槽在第一选择栅图形和与其邻近的多个存储栅图形的第一个之间，以及其中衬底还包括在其中的第二沟槽，第二沟槽在第二选择栅图形和在其处邻近的多个存储栅图形的第二个之间。
12.根据权利要求11所述的器件，还包括：
在第一选择栅图形和多个存储栅图形的第一个之间的衬底内且被第一沟槽***的第一***源/漏区；以及
在第二选择栅图形和多个存储栅图形的第二个之间的衬底内且被第二沟槽***的第二***源/漏区。
13.根据权利要求12所述的器件，其中第一***源/漏区包括第一选择栅图形和第一沟槽之间的第一源/漏区子区域，以及第一沟槽和多个存储栅图形的第一个之间并与第一源/漏子区域隔开的第二源/漏子区域，以及其中第二***源/漏区包括第二选择栅图形和第二沟槽之间的第三源/漏子区域以及第二沟槽和多个存储栅图形的第二个之间并与第三源/漏子区域隔开的第四源/漏子区域。
14.根据权利要求13所述的器件，还包括：
衬底内的第一连接区，第一连接区围绕第一沟槽从第一源/漏子区域至第二源/漏子区域延伸；以及
衬底内的第二连接区，第二连接区围绕第二沟槽从第三源/漏子区域至第四源/漏子区域延伸。
15.根据权利要求14所述的器件，其中第一和第二连接区以及第一和第二***源/漏区包括相同的导电类型。
16.根据权利要求15所述的器件，其中第一和第二连接区具有比***的源/漏区更高的载流子浓度。
17.根据权利要求14所述的器件，其中第一和第二沟槽分别包括相对的侧壁和远离衬底表面的下表面，其中各个第一和第二源/漏子区域邻近第一沟槽的各个侧壁，其中各个第三和第四源/漏子区域邻近第二沟槽的各个侧壁，以及其中第一和第二连接区沿侧壁并围绕各个第一和第二沟槽的下表面延伸。
18.根据权利要求17所述的器件，其中沟槽的侧壁相对于衬底表面倾斜。
19.根据权利要求11所述的器件，其中每个选择和存储栅图形包括栅绝缘层图形、浮栅图形和控制栅图形。
20.根据权利要求11所述的器件，其中存储栅图形之间的距离小于第一选择栅图形和在与其邻近的多个存储栅图形的第一个之间的距离。
21.一种在半导体衬底上形成半导体器件的方法，包括：
在衬底的表面上形成第一和第二栅图形；
在第一栅图形和第二栅图形之间的衬底内形成***源/漏区并在其间形成沟槽，其中***的源/漏区包括隔开的第一和第二源/漏子区域；以及
在衬底内形成连接区，该连接区围绕沟槽从第一源/漏子区域至第二源/漏子区域延伸。
22.根据权利要求21所述的方法，其中连接区和***源/漏区被形成为具有相同的导电类型。
23.根据权利要求22所述的方法，其中形成连接区包括：
形成具有比***的源/漏区更高载流子浓度的连接区。
24.根据权利要求22所述的方法，其中沟槽包括相对的侧壁和远离衬底表面的下表面，其中形成***源/漏区包括在衬底表面邻近各个侧壁形成各个第一和第二源/漏子区域，以及其中形成连接区包括形成沿侧壁并围绕下表面的从第一和第二源/漏子区域延伸的连接区。
25.根据权利要求24所述的方法，其中形成相对于衬底表面倾斜的沟槽侧壁。
26.根据权利要求21所述的方法
其中在第一和第二栅图形的侧壁上形成隔片之前形成沟槽；以及
其中形成沟槽包括形成与隔片对准的沟槽。
27.根据权利要求21所述的方法，还包括：
在第一和第二栅图形之间形成绝缘层，
其中绝缘层填充沟槽。
28.根据权利要求21所述的方法，其中每个第一和第二栅图形包括栅绝缘层图形、浮栅图形和控制栅图形。
29.根据权利要求21所述的方法，其中连接区和***源/漏区包括n型区。
30.根据权利要求1所述的方法，其中半导体器件是NAND型快闪存储器，其中形成第一栅图形包括形成选择栅图形，以及其中形成第二栅图形包括形成存储栅图形。
31.根据权利要求21所述的方法，其中形成***的源/漏区和在其间形成沟槽包括：
在第一和第二栅图形之间形成单个源/漏区；以及
在单个源/漏区中形成沟槽，以将单个源/漏区***为第一和第二隔开的源/漏子区域。
32.一种形成NAND型非易失性半导体存储器的方法，包括：
在半导体衬底的表面上形成第一和第二选择栅图形，以及在第一和第二选择栅图形之间的衬底表面上形成多个存储栅图形；
在第一选择栅图形和在其处邻近的多个存储栅图形的第一个之间的衬底内形成第一沟槽；以及
在第二选择栅图形和在其处邻近的多个存储栅图形的第二个之间的衬底内形成第二沟槽。
33.根据权利要求32所述的方法，其中在下列之前形成第一沟槽和形成第二沟槽：
在第一选择栅图形和在其处邻近的多个存储栅图形的第一个之间的衬底内形成第一源/漏区；以及
在第二选择栅图形和多个存储栅图形的第二个之间的衬底内形成第二源/漏区，且第二源/漏区被第二沟槽分开，
其中形成将第一源/漏区分为具有第一和第二隔开的源/漏子区域的第一***源/漏区的第一沟槽，以及其中形成将第二源漏区分为具有第三和第四隔开的源/漏子区域的第二***源/漏区的第二沟槽。
34.根据权利要求33所述的方法，其中在第一选择栅图形和第一沟槽之间形成第一源/漏子区域，以及在第一沟槽和多个存储栅图形的第一个之间形成第二源/漏子区域，以及其中在第二选择栅图形和第二沟槽之间形成第三源/漏子区域以及在第二沟槽和多个存储栅图形的第二个之间形成第四源/漏子区域。
35.根据权利要求34所述的方法，还包括：
在衬底内形成围绕第一沟槽从第一源/漏子区域至第二源/漏子区域延伸的第一连接区；以及
在衬底内形成围绕第二沟槽从第三源/漏子区域至第四源/漏子区域延伸的第二连接区。
36.根据权利要求35所述的方法，其中第一和第二连接区以及第一和第二***源/漏区形成为相同的导电类型。
37.根据权利要求36所述的方法，其中形成第一和第二连接区包括形成具有比第一和第二***源/漏区更高载流子浓度的第一和第二连接区。
38.根据权利要求35所述的方法，其中第一和第二沟槽分别包括相对的侧壁和远离衬底表面的下表面，其中邻近第一沟槽的各个侧壁形成各个第一和第二源/漏子区域，其中邻近第二沟槽的各个侧壁形成各个第三和第四源/漏子区域，其中形成分别沿侧壁和围绕各个第一和第二沟槽的下表面延伸的第一和第二连接区。
39.根据权利要求38所述的方法，其中形成相对于衬底表面倾斜的第一和第二沟槽的侧壁。
40.根据权利要求32所述的方法，其中每个选择和存储栅图形包括栅绝缘层图形、浮栅图形和控制栅图形。
41.根据权利要求32所述的方法，其中形成第一选择栅图形包括以距多个存储栅图形的第一个的距离大于存储栅图形之间的距离在衬底上形成第一选择栅图形。
42.一种非易失性存储器，包括：
在半导体衬底的有源区上彼此隔开的多个单元栅图形，以及
在半导体衬底上的多个单元栅图形的最外侧边上邻近于第一和第二单元栅图形的第一和第二选择栅图形，第一选择栅图形与第二单元栅图形相对并平行于第一单元栅图形，以及第二选择栅图形与第一单元栅图形相对并平行于第二单元栅图形，
其中第一和第二单元栅图形底下的半导体衬底表面与第一单元栅图形和第一选择栅图形之间以及第二单元栅图形和第二选择栅图形之间的半导体衬底的表面具有台阶差。
43.根据权利要求42所述的器件，还包括：
位于第一单元栅图形和第一选择栅图形之间以及第二单元栅图形和第二选择栅图形之间的半导体衬底的有源区中的至少一个间隔沟槽；以及
覆盖第一单元栅图形和第一选择栅图形的侧壁，以及覆盖第二单元栅图形和第二选择栅图形的侧壁的隔片侧壁图形。
44.根据权利要求43所述的器件，其中间隔沟槽与隔片侧壁图形对准。
45.根据权利要求43所述的器件，其中每个间隔沟槽具有大于每个隔片侧壁图形的厚度的深度。
46.根据权利要求43所述的器件，其中间隔沟槽包括具有倾斜角的侧壁，该倾斜角不同于隔片侧壁图形和半导体衬底的顶表面之间的角度。
47.一种非易失性存储器，包括：
在半导体衬底中具有第一和第二区域的有源区；
分别位于第一和第二区域上的单元栅图形和选择栅图形；
选择栅图形和第一区域之间以及单元栅图形和第二区域之间的栅绝缘层；
在栅绝缘层下面的半导体衬底中的杂质扩散层，杂质扩散层重叠单元栅图形；以及
位于第一和第二区域之间的半导体衬底中的间隔沟槽；
其中第一和第二区域共面。
48.根据权利要求47所述的器件，其中间隔沟槽具有侧壁，该侧壁具有倾斜的斜面。
49.根据权利要求47所述的器件，还包括覆盖单元栅图形和选择栅图形的侧壁的隔片侧壁图形，
其中隔片侧壁图形与间隔沟槽对准。
50.根据权利要求49所述的器件，其中间隔沟槽具有大于每个隔片侧壁图形的厚度的预定深度。
51.一种非易失性存储器，包括：
形成在半导体衬底的有源区中并以预定的间隔隔开的两个凹陷区域，每个凹陷区域具有彼此面对的各个左和右侧壁；
在第一凹陷区域的右侧壁和第二凹陷区域的左侧壁之间的半导体衬底的有源区上的至少两个单元栅图形；以及
在半导体衬底的有源区上的第一和第二选择栅图形，第一选择栅图形邻近第一凹陷区域的左侧壁，以及第二选择栅图形邻近第二凹陷区域的右侧壁。
52.根据权利要求51所述的器件，还包括：
在单元栅图形之间的半导体衬底中形成的第一杂质扩散层；以及
沿限定凹陷区域的半导体衬底形成的第二杂质扩散层，
其中在第一杂质扩散层底下形成第二杂质扩散层。
53.根据权利要求52所述的器件，其中第二杂质扩散层具有大于第一杂质扩散层的载流子浓度。
54.一种形成非易失性存储器的方法，包括：
在半导体衬底上形成有源区；
在半导体衬底的有源区上形成第一和第二选择栅图形和多个单元栅图形，单元栅图形形成在第一和第二选择栅图形之间，以及形成为在其最外侧边上具有第一和第二单元栅图形；
通过使用第一和第二选择栅图形和单元栅图形作为离子掩模，在半导体衬底中形成第一杂质扩散层；以及
在第一单元栅图形和第一选择栅图形之间以及第二单元栅图形和第二选择栅图形之间的半导体衬底的有源区中形成间隔沟槽。
55.根据权利要求54所述的方法，还包括在形成间隔沟槽之前，形成保形地覆盖单元栅图形和第一和第二选择栅图形的隔片层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101174635B (zh) * 2006-10-31 2010-09-08 海力士半导体有限公司 快闪存储器及其制造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100673229B1 (ko) * 2005-07-04 2007-01-22 주식회사 하이닉스반도체 낸드형 플래시 메모리 소자 및 그것의 제조방법
KR100824401B1 (ko) * 2006-03-07 2008-04-22 삼성전자주식회사 낸드 플래시 메모리의 셀 어레이 구조
US8188536B2 (en) * 2006-06-26 2012-05-29 Macronix International Co., Ltd. Memory device and manufacturing method and operating method thereof
JP4836730B2 (ja) * 2006-09-26 2011-12-14 株式会社東芝 半導体装置、およびその製造方法
KR100796505B1 (ko) * 2006-12-29 2008-01-21 동부일렉트로닉스 주식회사 플래시 기억 소자의 형성 방법
KR100881130B1 (ko) 2007-05-28 2009-02-02 주식회사 하이닉스반도체 주변회로를 위한 게이트 패턴 형성 방법 및 이에 따른반도체 소자
US8012830B2 (en) * 2007-08-08 2011-09-06 Spansion Llc ORO and ORPRO with bit line trench to suppress transport program disturb
JP5107680B2 (ja) * 2007-11-16 2012-12-26 パナソニック株式会社 半導体装置
US7663184B1 (en) * 2008-07-31 2010-02-16 Macronix International Co., Ltd. Memory and method of fabricating the same
JP2010050374A (ja) * 2008-08-25 2010-03-04 Seiko Instruments Inc 半導体装置
JP2010153481A (ja) * 2008-12-24 2010-07-08 Toshiba Corp 半導体記憶装置
US7994016B2 (en) * 2009-11-11 2011-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for obtaining quality ultra-shallow doped regions and device having same
KR20120102932A (ko) * 2011-03-09 2012-09-19 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
CN104301135B (zh) * 2014-09-10 2019-01-22 山东康威通信技术股份有限公司 电力隧道wifi信号覆盖及设备网络管理***及其方法
US11876057B1 (en) 2023-01-06 2024-01-16 Honeywell Federal Manufacturing & Technologies, Llc Split source drain transistor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5297082A (en) 1992-11-12 1994-03-22 Micron Semiconductor, Inc. Shallow trench source eprom cell
KR100413652B1 (ko) * 1995-09-11 2004-05-27 마츠시타 덴끼 산교 가부시키가이샤 반도체기억장치및그구동방법
JP2000269366A (ja) * 1999-03-19 2000-09-29 Toshiba Corp 不揮発性半導体メモリ
US6531347B1 (en) 2000-02-08 2003-03-11 Advanced Micro Devices, Inc. Method of making recessed source drains to reduce fringing capacitance
JP2003152116A (ja) 2001-11-16 2003-05-23 Toshiba Corp 半導体記憶装置
US6995414B2 (en) 2001-11-16 2006-02-07 Kabushiki Kaisha Toshiba Semiconductor memory device including multi-layer gate structure
JP4087108B2 (ja) * 2001-12-10 2008-05-21 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
JP2005116119A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 不揮発性半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101174635B (zh) * 2006-10-31 2010-09-08 海力士半导体有限公司 快闪存储器及其制造方法

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