CN1701306A - 数据传输方法及*** - Google Patents

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Abstract

本发明提供了一种数据传输方法及***，其中，当使用闪存来代替SRAM时，使得向闪存的写入时间长度不会作为***操作而显现在表面上。所述数据传输方法的特征在于包含如下各步骤：从控制器向易失性存储器写入数据；使易失性存储器成为传输处理状态；从传输处理状态的易失性存储器向非易失性存储器传输数据；以及在确认数据传输结束后解除易失性存储器的传输处理状态。

Description

数据传输方法及***
技术领域
本发明涉及信息处理***中的数据传输方法及***，具体来说，涉及使用多个不同种类存储装置的信息处理***中的数据传输方法及***。
背景技术
近年来，在移动电话等移动领域中，随着所提供的服务功能高级化，处理数据量增大，从而需要很大的存储容量。例如在移动电话中提供了动画数据(电影功能)、静止图像(照相功能)、游戏功能、WEB浏览等服务功能，从而与以语音通话为中心的时代相比，所需的存储容量大幅度增加了。
在以语音通话为中心的时代，在移动电话机中使用了SRAM(StaticRandom Access Memory，静态随机存取存储器)。由于SRAM在每个存储单元中使用了六个晶体管，因而例如与DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)相比，存储数据的每一比特的元件数多，大容量化较困难。因此，仅使用SRAM的***来实现如上述的高级服务是极其困难的。
在这样的背景下，开发出了将DRAM用作存储器核心，并将SRAM作为接口的伪(Pseudo)SRAM(PSRAM)。通过该伪SRAM，能够活用现有技术的累积及资产并替换SRAM，从而可以提供大容量的存储***来实现高级服务。
在移动电话的存储***中，多使用SRAM、伪SRAM、及闪存这三种存储器。闪存用于存储程序或者数据，SRAM用于在电源施加状态下保存缓存数据等比较小规模的数据，伪SRAM被用作例如在运动图像处理时所使用的工作存储器。各存储器按照用途进行了优化，因此替代是较困难的。SRAM的待机时消耗电流小、读写速度快，但难以成为大容量并且是易失性的。因此，适于小容量的缓存数据的保存，但不适于在电源切断时需保存的程序及数据的存储。闪存虽然读写速度慢，但容量大且是非易失性的，而且待机时消耗电流小。因此，其对于在电源切断时需保存的程序及数据的存储来说是不可欠缺的。伪SRAM需要进行刷新操作，待机时消耗电流大且是易失性的，但其容量大且读写速度快。因此，适于用作工作存储器。
但是，在一个***中同时使用多个存储装置时，由于移动电话机的存储部件数目的增加而会导致成本上升。而且，还需要解决用于封装到同一个封装件(package)中的芯片研磨技术的开发，或MCP(Multi-ChipPackage，多芯片封装)技术开发等课题。
若要解决上述问题，就需要减少在***中使用的存储器种类。下面来考虑将上述三种存储装置的每一个用其余两个替代时的问题。
1)闪存→SRAM：容量不足、电源切断后数据消失
2)闪存→伪SRAM：电源切断时数据消失、消耗电流大
3)SRAM→闪存：写入时间长
4)SRAM→伪SRAM：消耗电流大
5)伪SRAM→闪存：写入时间长
6)伪SRAM→SRAM：容量不足
在上述1)、6)中，解决容量不足的问题比较困难。对于2)来说由于电源切断时数据消失，因而不可以。因此，这三种置换对于目前的移动电话规格及***来说是不行的。由此可以说：闪存是不可缺少的，此外若考虑上述5)的写入时间的关系，则伪SRAM也是必需的存储装置。因此，需研究的课题是能否用其他的存储器来代替SRAM。
对于上述4)来说，虽然伪SRAM也开发出了通过电源关断模式或部分刷新模式等功能来实现与SRAM同等级别的待机电流的机种，但仍具有消耗电流大的问题。因此，与其如上述4)那样用伪SRAM来置换SRAM，补入如上述3)那样用闪存来置换SRAM。但是此时需要解决写入时间的问题。
鉴于以上情况，需要一种在使用闪存来代替SRAM时，闪存上的写入时间长度不作为***操作而显现在表面上的数据传输方法及***。
发明内容
本发明的总的目的是提供一种解决了上术相关技术的一个或几个问题的数据传输方法及***。
此外，本发明的具体目的是提供一种在使用闪存来代替SRAM时，使得向闪存的写入时间长度不会作为***操作而显现在表面上的数据传输方法及***。
根据本发明的数据传输方法的特征在于，包含下述各步骤：从控制器向易失性存储器写入数据；使所述易失性存储器成为传输处理状态；从所述传输处理状态的所述易失性存储器向非易失性存储器传输所述数据；在确认所述数据传输结束后解除所述易失性存储器的所述传输处理状态。
此外，根据本发明的数据传输***的特征在于包括：易失性存储器、非易失性存储器和控制器，其中，所述控制器在向所述易失性存储器写入数据之后使所述易失性存储器成为传输处理状态，并从所述传输处理状态的所述易失性存储器向所述非易失性存储器传输所述数据，在确认所述数据传输结束后解除所述易失性存储器的所述传输处理状态。
在上述数据传输方法及***中，在向闪存等非易失性存储器传输控制器的缓存数据时，通过将伪SRAM 11等易失性存储器作为临时缓冲器来使用，可以避免在针对非易失性存储器的很长的数据写入时间的期间内，控制器被一直限制着。此外，通过将易失性存储器的数据寄存器作为临时缓冲器来使用，并停止刷新操作来使存储器核心变为非激活状态，可以将数据传输期间内的易失性存储器中的电流消耗抑制在最小限度。
附图说明
图1是适用本发明的信息处理***的结构示意框图；
图2是伪SRAM的结构示意框图；
图3是用于说明伪SRAM的存储器核心、写入寄存器、及数据寄存器的关系的图；
图4是示出根据本发明的数据传输操作的流程图；
图5是示出传输处理的具体内容的流程图；
图6是示出根据本发明的传输处理的另一个实施例的流程图；
图7是伪SRAM的刷新请求信号产生电路的结构的一个例子的示意图；
图8A是在伪SRAM中生成内部降压电位的降压电位生成电路的一般结构示意图；
图8B是伪SRAM进入传输处理模式之后的降压电位的变化示意图；
图9A是根据本发明的降压电位生成电路的结构示意图；
图9B是伪SRAM进入传输处理模式之后的降压电位的变化示意图。
具体实施方式
下面，利用附图来详细说明本发明的实施例。
图1是适用本发明的信息处理***的结构示意框图。
图1的信息处理***例如是移动电话的存储***，其中包括：控制器10、伪SRAM 11、闪存12、及***总线13。闪存12用于存储由控制器10要执行的程序或要处理的数据。伪SRAM 11用作控制器10例如在进行运动图像处理时使用的工作存储器区域。另外，作为工作存储器区域的存储器只要是大容量的RAM即可，并不仅限于伪SRAM。例如，代替图1的伪SRAM，使用DRAM(Dynamic Random Access Memory，动态随机存取存储器)、SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存取存储器)、FRAM(Ferroelectric Random AccessMemory，铁电随机存取存储器)等也可以实现同样的功能。
在图1的信息处理***中，没有设置在以往的***中为保存缓存数据等较小规模的数据而使用的SRAM。在本发明中，所述SRAM的功能由闪存12代替执行。
如果采用将缓存数据存储到闪存12中的结构，则具体的问题在于，在从控制器10向闪存12传输数据时，闪存12的写入速度慢。由于控制器10需要保存内部缓存的内容直到向闪存12的写入结束为止，所以在较长的时间内无法转到下一个操作。
在本发明中，将伪SRAM 11的内部寄存器用作除控制器10的缓存之外的存储传输数据的地方。首先，将传输数据存储到伪SRAM 11的内部寄存器中。然后，从伪SRAM 11的内部寄存器向闪存12传输数据，并通过确认表示该传输是否结束的传输状况来保证可靠的数据传输。
图2是伪SRAM 11的结构示意框图。
伪SRAM 11包括：输入接口21、逻辑电路22、行译码器23、列译码器24、存储器核心25、数据输入输出接口26、写入寄存器27、及数据寄存器28。
输入接口21从外部接收指令信号及地址信号，并将这些提供给逻辑电路22。逻辑电路22对接收的指令进行译码，并根据译码结果来控制伪SRAM 11的各部分。逻辑电路22将接收的地址信号中的行地址提供给行译码器23，将列地址提供给列译码器24。
行译码器23对行地址进行译码，并激活译码地址所指定的字的字线。与选择激活的字线连接的存储单元的数据经位线被提供给读出放大器。这些字线、位线、读出放大器等被设置于存储器核心25的内部。列译码器24对列地址进行译码，并激活译码地址所指定的列的列选线。与选择激活的列选线相对应的读出放大器被连接在数据寄存器28上。
数据寄存器28将读出的数据提供给数据输入输出接口26。数据输入输出接口26在进行读出操作时将读出的数据提供到伪SRAM 11的外部，在进行写入操作时从外部接收要写入的数据。数据输入输出接口26将写入数据经写入寄存器27提供给数据寄存器28。数据寄存器28中存储的写入数据经由存储器核心25的读出放大器、位线等而被写入所选择的字的存储单元中。
图3是用于说明伪SRAM 11的存储器核心25、写入寄存器27、及数据寄存器28的关系的图。
如图3所示，在伪SRAM 11上设置有与一个字对应的16位的写入寄存器27，和与两个字对应的32位的数据寄存器28。伪SRAM 11与***总线13(图1)进行一次交换的数据为16位，但存储器核心25与数据寄存器28进行一次交换的数据为32位。所述32位的数据例如在写入操作的时候，经由32位的读出放大器31被提供到存储单元32中。在存储单元32中，与选择激活的字线41连接的晶体管42导通，从而与写入数据对应的电荷被储存到电容器43中。
根据这种结构，在伪SRAM 11与***总线13之间进行两次的数据输入输出的期间内，只要在内部对存储器核心25进行一次访问操作即可。因此，与内部的核心操作的周期相比，可加快外部的数据传输的周期。另外在图3的例子中，将数据寄存器28设为32位，但例如也可以设为64位的结构，从而将四个字分四次按每个字与外部进行交换。在本发明中，数据寄存器28的字数任意。
图4是示出根据本发明的数据传输操作的流程图。
在图4的步骤ST1中，电源接通后，变为待机状态。在步骤ST2中，控制器10通过断言(assert)传输模式信号来将伪SRAM 11设为传输准备模式。这里，在不是传输准备模式的通常的操作模式中，若芯片启动信号(chip enable signal)CE2降为LOW(低)，则伪SRAM 11变为非选择。但是在被设置为上述传输准备模式之后，若芯片启动信号CE2被设定为LOW，则就会执行从伪SRAM 11向闪存12的数据传输操作。在步骤ST2之后变为待机状态。
在步骤ST3中，控制器10向伪SRAM 11中写入缓存数据，进而在伪SRAM 11的写入寄存器27中存储标记信息。在进行所述缓存数据的写入时，控制器10将两个字的量的缓存数据每次一个字地分两次传输到伪SRAM 11中，从而将两个字存储到存储器核心25中。此时，例如如果伪SRAM 11的数据寄存器28为四个字的量，则每次一个字地分四次进行传输，从而将四个字存储到存储器核心25中。并且上述标记信息将表示数据传输操作未结束的值(例如“0”)存储到数据寄存器28中。
在步骤ST4中，控制器10将读出指令输入给伪SRAM 11。在步骤ST5中，伪SRAM 11执行读出操作，由此将写入到存储器核心25中的两个字的数据传输到数据寄存器28中。即，从与伪SRAM 11的写入地址相同的地址读出数据，从而将在步骤ST3中写入的数据存储到数据寄存器28中。另外，若要掩盖向闪存12的写入时间，就需要将大量的数据存储到数据寄存器28中，因此如在上述步骤ST3中所说明的那样，每次一个字地进行多次写入，从而将多个字的数据存储到数据寄存器28中。在步骤ST5之后，变为待机状态。
然后在步骤ST6中，控制器10向伪SRAM 11输入指令，该指令用于将伪SRAM 11作为临时区域使用来进行数据传输。具体来说，使伪SRAM 11的芯片启动信号CE2为LOW。由此伪SRAM 11进入传输处理模式。在传输处理模式中，伪SRAM 11不作为用于保存其他数据的存储器起作用，其刷新操作也停止，从而处于非激活状态。由于停止了刷新操作，所以这期间的伪SRAM 11中的电流消耗极少。在该状态下，控制器10从伪SRAM 11的数据寄存器28读出数据，并向闪存12输入写入指令，从而将从伪SRAM 11读出的数据经由***总线13传输到闪存12中。当控制器10确认了伪SRAM 11的数据寄存器28的数据向闪存12传输并结束时，控制器10将伪SRAM 11的写入寄存器27的标记信息改写为表示数据传输操作结束的值(例如“1”)。由此传输处理结束。
在步骤ST7中，控制器10结束将伪SRAM 11作为待机区域使用来进行数据传输的模式。具体来说，使伪SRAM 11的芯片启动信号CE2为HIGH(高)。由此伪SRAM 11变为待机状态。
这样，当将控制器10的缓存数据向闪存12传输时，通过将伪SRAM11作为临时缓冲器使用，能够避免在针对闪存12的长的数据写入时间的期间内，控制器10被一直限制着。此外，通过将伪SRAM 11的数据寄存器28用作临时缓冲器，并停止刷新操作来使存储器核心25处于非激活状态，可将数据传输期间内的伪SRAM 11中的电流消耗抑制在最小限度。
图5是示出上述传输处理的流程图。
图5的步骤ST3至ST6是与图4的步骤ST3至ST6相同的步骤。步骤ST6之后，在步骤ST6-1中，控制器10从伪SRAM 11中读出数据寄存器28中数据的一个字的量。在步骤ST6-2中，控制器10向闪存12输入写入指令，并将从伪SRAM 11读出到***总线13上的一个字的数据写入到闪存12中。
在步骤ST6-3中，控制器10判断向闪存12的预定次数的写入操作是否结束。如果数据寄存器28中存储的传输数据的字数为n，则n次的从伪SRAM 11的数据读出以及向闪存12的数据写入结束之后，向闪存12的预定次数的写入操作就结束。如果还没有进行预定次数的写入，则处理返回到步骤ST6-1中。如果通过预定次数的数据写入，数据寄存器28的所有的字已被传输到闪存12中，则处理就会进入步骤ST6-4中。
在步骤ST6-4中，控制器10从伪SRAM 11的数据寄存器28读出数据。在步骤ST6-5中，控制器10从闪存12读出相应的数据。在步骤ST6-6中，控制器10判断从两个存储器中读出的数据是否相一致。具体来说，每次一个字地依次执行上述读出操作及一致判断操作。当数据不一致时，判断为写入没有适当地结束，并返回到步骤ST6-1再次执行写入处理。当数据相一致时，在步骤ST7中，控制器10结束将伪SRAM 11作为临时区域使用来进行数据传输的模式。此时，控制器10将伪SRAM 11的写入寄存器27的标记信息改写为表示数据传输操作结束的值(例如“1”)。使用该标记信息的目的在于，例如当在数据传输操作过程中发生了电源切断等时，在恢复了***操作之后，检查数据传输是否没有问题地结束了。
图6是示出根据本发明的传输处理的另一实施例的流程图。
在图6的步骤ST1中，控制器10向伪SRAM 11写入缓存数据，进而将标记信息存储到伪SRAM 11的写入寄存器27中。在进行所述缓存数据写入时，控制器10将两个字的量的缓存数据每次一个字地分两次传输到伪SRAM 11中，从而将两个字存储到存储器核心25中。并且，上述标记信息将表示数据传输操作未结束的值(例如“0”)存储到数据寄存器28中。
在步骤ST2中，控制器10将读出指令输入到伪SRAM 11中。在步骤ST3中，伪SRAM 11执行读出操作，由此将写入到存储器核心25中的两个字的数据传输到数据寄存器28中。
在步骤ST4中，控制器10将缓存数据写入闪存12中。此时，不是从伪SRAM 11将数据寄存器28的传输数据写入闪存12中，而是直接从控制器10向闪存12写入缓存数据。闪存12中有如下类型的机种：即，该类型的闪存具有用来存储从外部提供的写入数据的充足容量的内部寄存器。在步骤ST4中，利用该闪存12内部的寄存器，将控制器10的全部缓存数据首先存储到闪存12内部的寄存器中。然后，在闪存12内部，执行将该寄存器的内容写入闪存核心中的操作。
在步骤ST5中，控制器10判断闪存12的写入操作是否结束。如果已结束，则处理进入步骤ST6中。
在步骤ST6中，控制器10使伪SRAM 11的芯片启动信号CE2为LOW。由此伪SRAM 11进入传输处理模式。在步骤ST7中，控制器10从伪SRAM 11的数据寄存器28读出数据。在步骤ST8中，控制器10从闪存12读出相应的数据。在步骤ST9中，控制器10判断从两个存储器读出的数据是否相一致。具体来说，每次一个字地依次执行上述读出操作及一致判断操作。当数据不一致时，判断为写入没有适当地结束，返回到步骤ST4，执行从闪存12内部的寄存器向闪存核心中的写入处理。当数据相一致时，在步骤ST10中，使芯片启动信号CE2为HIGH。此时，控制器10将伪SRAM 11的写入寄存器27的标记信息改写为表示数据传输操作结束了的值(例如“1”)。
这样，当闪存12中具有用来存储从外部提供的写入数据的充足容量的内部寄存器时，可利用该寄存器来执行数据传输处理。
图7是伪SRAM 11的刷新请求信号产生电路结构的一个例子的示意图。
图7的刷新请求信号产生电路包含：NAND电路51、振荡器52、分频电路53、以及AND电路54。NAND电路51从控制器10接收传输模式信号和芯片启动信号CE2的翻转信号/CE2。传输模式信号是在图4的处理程序的步骤ST2中被断言的信号。
在传输模式信号被断言为HIGH的状态下，若如图4的步骤ST6所示的那样芯片启动信号CE2变为LOW的话，则NAND电路51的输出变为LOW，AND电路54的门(gate)被关断。振荡器52以预定的频率振荡，分频电路53通过对振荡信号进行分频来生成周期性的脉冲信号。若AND电路54的门被关闭，则来自分频电路53的周期性的脉冲信号不通过AND电路54，从而无法作为刷新请求信号被提供到刷新电路中。因此，伪SRAM 11的刷新操作停止。
另外，当传输模式信号没有被断言时，NAND电路51的输出为HIGH而与芯片启动信号CE2的电平无关，从而刷新请求信号连续被提供给刷新电路。
图8A是在伪SRAM 11中生成内部降压电位Vii的降压电位生成电路的一般结构的示意图。
图8A的降压电位生成电路在NMOS晶体管61的栅极上施加有预定的栅极电压V1，漏极端连接在外部电源电压Vdd上，并由源极端提供内部降压电位Vii。若由于内部电路的电流消耗，降压电位Vii下降，则栅极电位V1与源极电位(降压电位Vii)之间的差变大，从而流经NMOS晶体管61的电流增大。由此降压电位Vii上升。这样，降压电位Vii被控制成由栅极电位V1决定的恒定电位。
图8B是伪SRAM 11进入传输处理模式后的降压电位的变化示意图。如图8B所示，在伪SRAM 11被设定为传输处理模式后，由图8A所示的降压电位产生电路产生的降压电位Vii慢慢上升，从而接近外部电压Vdd。这是由于在伪SRAM 11被设定为传输处理模式后刷新操作停止，从而在内部电路中没有降压电位Vii的消耗的缘故。若如上所述降压电位Vii上升的话，则当伪SRAM 11从传输处理模式退出而开始进行通常的操作时，可能会发生预料不到的错误。
图9A是根据本发明的降压电位生成电路的结构示意图。
图9A的降压电位生成电路将NMOS晶体管62相对图8A的NMOS晶体管61串联连接，并向其栅极上施加AND电路63的输出。AND电路63从控制器10接收传输模式信号和芯片启动信号CE2的翻转信号/CE2。传输模式信号是在图4的处理程序的步骤ST2中被断言的信号。
在传输模式信号被断言为HIGH的状态下，若如图4的步骤ST6所示那样芯片启动信号CE2变为LOW的话，则伪SRAM 11进入传输处理模式。此时AND电路63的输出变为HIGH，NMOS晶体管62导通，从而有电流流过并消耗降压电压Vii的电流。
图9B是伪SRAM 11进入传输处理模式后的降压电位的变化示意图。如图9B所示，即使伪SRAM 11被设定为传输处理模式，由于如上所述降压电位Vii的电流被消耗，降压电位Vii仍停留在由电位V1决定的预定电位上。从而可避免由于降压电位Vii的上升而发生的预料不到的错误等。
通过采用如上说明的数据传输方法，可从***结构中删掉SRAM。其结果可通过削减存储部件数来降低成本。此外，在将多个存储装置MCP化的时候，可通过减少存储装置的数目来使封装件厚度变薄，进而可使移动电话机的厚度变薄。此外，在一个封装件内封装很多存储器时，封装件内的配线布置(引き回し)会变得复杂，但通过本发明可抑制配线布置的复杂化，从而可使制造变得容易。
以上根据实施例对本发明进行了说明，但本发明并不仅限于上述实施例，在权利要求书记载的范围内可以进行各种各样的变形。

Claims (10)

1.一种数据传输方法，其特征在于，包含如下各步骤：
从控制器向易失性存储器写入数据；
使所述易失性存储器成为传输处理状态；
从所述传输处理状态的所述易失性存储器向非易失性存储器传输所述数据；以及
在确认所述数据传输结束后解除所述易失性存储器的所述传输处理状态。
2.如权利要求1所述的数据传输方法，其特征在于，解除所述传输处理状态的步骤包含如下各步骤：
从所述易失性存储器读出所述数据，作为第一数据；
从所述非易失性存储器读出所述数据，作为第二数据；
根据所述第一数据与所述第二数据相一致的判断来解除所述易失性存储器的所述传输处理状态。
3.如权利要求1所述的数据传输方法，其特征在于，传输所述数据的步骤包含如下各步骤：
在使所述易失性存储器的存储器核心为非激活的状态下，从存储来自所述存储器核心的读出内容的寄存器读出所述数据；
将从所述寄存器读出的所述数据写入所述非易失性存储器中。
4.如权利要求1所述的数据传输方法，其特征在于，所述易失性存储器在所述传输处理状态下停止刷新操作。
5.如权利要求1所述的数据传输方法，其特征在于，还包括如下各步骤：
从所述控制器向所述易失性存储器写入标记；
在确认所述数据传输结束后改写所述标记的值。
6.如权利要求1所述的数据传输方法，其特征在于，所述控制器、所述易失性存储器、以及所述非易失性存储器是个别的芯片。
7.一种数据传输方法，其特征在于，包含如下各步骤：
从控制器向易失性存储器写入数据；
从所述控制器将所述数据写入非易失性存储器；
使所述易失性存储器成为传输处理状态；
从所述传输处理状态的所述易失性存储器读出所述数据，作为第一数据；
从所述非易失性存储器读出所述数据，作为第二数据；
根据所述第一数据与所述第二数据相一致的判断来解除所述易失性存储的所述传输处理状态。
8.一种数据传输***，其特征在于包括：
易失性存储器；
非易失性存储器；和
控制器，其在将数据写入所述易失性存储器中后使所述易失性存储器为传输处理状态，从所述传输处理状态的所述易失性存储器向所述非易失性存储器传输所述数据，并在确认所述数据传输结束后解除所述易失性存储器的所述传输处理状态。
9.如权利要求8所述的数据传输***，其特征在于，所述控制器向所述易失性存储器写入标记，在确认了所述数据传输结束后改写所述标记的值。
10.一种半导体存储装置，其特征在于包括：
基于刷新操作的数据保存所需的存储器核心电路；
对外部电源电压进行降压来生成降压电位电源的降压电路；
响应于来自外部的指令而停止所述刷新操作的电路；和
响应于来自外部的所述指令而开始所述降压电位电源的消耗的电路。
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