CN1559162A - 多层电路布线板、集成电路封装及多层电路布线板的制造方法 - Google Patents
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Abstract
本发明提供多层电路布线板、集成电路封装及多层电路布线板的制造方法。该多层电路布线板,层叠多个膜(131a、131b、131c),在各膜(131a、131b、131c)的至少一个面上形成布线图形(17a、17b、21、23),在分别形成于相邻的膜(131a、131b、131c)的面上的布线图形(17a、17b、21、23),经由形成于一个膜(131a、131b、131c)中的导通孔接触层(19a、19b)相互电连接。
Description
技术领域
本发明涉及一种装载半导体元件的多层电路布线板、半导体封装及多层电路布线板的制造方法。
背景技术
在半导体大规模集成电路(LSI)等半导体元件中,近年来出现了工作速度在时钟频率下达到1GHz的半导体元件。在这种高速半导体元件中,晶体管的集成度高,因此,输入输出端子数量超过1000。为了在印制线路板上安装这种多端子数的半导体元件,开发了各种技术。作为当前广泛实用化的技术,有例如BGA(Ball Grid Array:球栅阵列)或CSP(Chip Size Package:芯片尺寸封装)等内插板(Interposer)。
图1表示将半导体元件装载在BGA结构的内插板中,并安装到印制线路板上的IC(集成电路)封装的一个例子。
图1中,多层电路布线板53具有将环氧树脂等浸渍在玻璃布中的敷铜基板(玻璃环氧基板)530、及分别交互层叠绝缘层和导体布线层而构成的第1层531和第2层532。第1层531形成于玻璃环氧基板530的一个面,第2层532形成于另一面。
在第1层531的表面,形成由进行了表面处理的金等构成的垫(pad)536、及用于与半导体元件54的未图示电极取得电连接的金等构成的突块(bump)537。另外,在第2层532的表面,由进行了表面处理的金等形成用于经由焊料球52与印制线路板51的导体布线层511连接的垫538。垫536与垫538通过导通孔接触(viacontact)层导电层533、535取得导通。
这样,在玻璃环氧基板上依次层叠绝缘树脂层与导体布线层后,形成多层电路布线板的方法被称为积层(build-up)制造法。该技术的细节例如记载于日本特开平4-148590号公报中。
在该方法中,如现有的统括层叠的多层电路布线板的绝缘层那样,不使用玻璃纤维织物等芯材。即,多层电路布线板的绝缘层通过在玻璃环氧基板上涂敷感光性树脂组成物并使之固化来形成。另一方面,积层制造法的多层电路布线板的布线图形与现有的多层电路布线板不同,通过电镀来形成。因此,可在多层电路布线板中形成比以前的多层电路布线板还微细的布线图形。例如,可形成线宽为50μm、间隔宽度为50μm左右的布线。
连接上下导体布线层的导通孔接触层535如下形成:利用树脂组成物的感光性,通过光刻法来形成微细的孔,并对该孔内进行电镀。相对于现有统括层叠的多层电路布线板的通孔直径300μm的界限而言,通过该方法可形成100μm左右的孔,可实现高密度化。
但是,现有多层电路布线板的结构从高密度化、信号输送的高速化、批量化生产的观点看,例如存在如下问题。
第1,积层制造法的导体布线层通过无电解电镀及电解电镀形成于绝缘树脂上。通常,绝缘树脂上的无电解电镀层的粘接力低。因此,在无电解电镀之前,在绝缘树脂表面形成最大5~10μm的凹凸,通过锚定(anchor)效应来使粘接力提高。由于该凹凸,在通过蚀刻等形成布线图形时,产生宽度方向的偏差,得不到图形的直线性。在宽度50μm以下的图形中,该宽度方向的偏差不能忽视。在通过高速信号时,产生反射引起的噪声变大的问题。因此,在现有的积层制造法中,难以高密度形成可高速输送信号的多层电路布线板,具体而言,难以形成这样一种多层电路布线板和IC封装,其所具备的布线图形具有50μm以下的微细的线和间隔(line andspace)。
第2,因为玻璃环氧基板没有挠性,所以不能采用使用长基材来连续形成多层电路布线板的卷至卷(roll-to-roll)工序,难以批量化。
第3,如上所述,随着半导体元件内的处理速度的高速化,半导体元件的输入输出端子数量增加。在这种状况下,与内插板的连接方法不能由引线接合法(wire bonding)来对应。另一方面,从内插板内的连续端子来的布线难以是单层,有时至少分为2层来引绕。另外,为了对应于信号的高速化,还需要称为布线的微带(microstrip)结构和带结构、或称为共面(coplanar)结构等多层化。
但是,若从制造内插板来看,则层数的增加使制造率果明显降低。因此,尽可能有效地配置布线、减少层数的设计是重要的。为了形成有效的布线,持有具有更微细的线和间隔的布线图形的多层电路布线板和IC封装的要求变高。
第4,在积层制造法的多层布线板中,如上所述,采用通过现有方法在芯层上制作的基板(玻璃环氧基板)。在该基板中,为了取得上下导通,使用利用钻形成贯穿孔、并对孔侧面进行电镀而形成的通孔(through hole)。因为通孔使用钻机械地形成,所以其微小化有限。同样,其节距(pitch)也有限。例如,当前直径的代表值为300μm,节距的代表值为800μm。
这样,因为通孔及其节距有限,所以存在不能提高BGA球状管脚密度的问题。因此,若半导体元件的输入输出端子数量增加,则内插板的主体尺寸必然变大,结果布线长度变长,而导致信号延迟。
并且,因为芯层的通孔节距大,所以仅在装载半导体元件一侧的积层上形成高密度微细布线。相反,芯层对面的装载球体一侧的积层大多仅用于防止翘曲,因此,层数比必要的还多,成本变高。
另外,因为用于芯层的玻璃环氧基板一般由玻璃纤维织物构成,所以具有一定程度的厚度,因此,内插板的总厚度变厚。若总厚度变厚,则难以用板厚方向的布线、即通孔或导通孔接触层来匹配特性电阻,不利于高速化。
发明内容
本发明鉴于上述问题作出,其目的在于提供一种多层电路布线板的制造方法,可形成具有微细的线和间隔的布线图形,并能采用使用长基材来连续形成多层电路布线板的卷至卷工序。
根据本发明的第1方式,提供一种多层电路布线板,其层叠多个膜,在各膜的至少一个面上形成布线图形,分别形成于相邻的膜的面上的布线图形通过形成于一个膜中的导通孔接触层相互电连接。
根据本发明的第2方式,提供一种多层电路布线板,其具备:第1膜,具有形成于一个面上的第1布线图形、形成于另一面上的第2布线图形、及使所述第1布线图形与所述第2布线图形电连接的第1导通孔接触层;第2膜,一个面上具有用于集成电路安装的第3布线图形,另一个面层叠在所述第1膜的所述一个面上;第3膜,一个面上具有用于与印制线路板取得电连接的第4布线图形,另一个面层叠在所述第1膜的所述另一个面上;第2导通孔接触层,电连接所述第1布线图形与所述第3图形;和第3导通孔接触层,电连接所述第2布线图形与所述第4图形。
根据本发明的第3方式,提供一种多层电路布线板,其具有:在一个面上具有第1布线图形的第1膜;和第2膜,在一个面上具有用于集成电路安装的第3布线图形,另一个面层叠在所述第1膜的所述一个面上;第2膜具有电连接所述第1布线图形与所述第3图形的第1导通孔接触层。
根据本发明的第4方式,提供一种多层布线板,其具备:第1膜,具有形成于一个面上的第1布线图形、形成于另一面上的第2布线图形、及使所述第1布线图形与所述第2布线图形电连接的第1导通孔接触层;第2膜,具有形成于一个面上的第3布线图形,另一个面层叠在所述第1膜的所述一个面上;第3膜,具有形成于一个面上的第4布线图形,另一个面层叠在所述第1膜的所述另一个面上;第2导通孔接触层,电连接所述第1布线图形与所述第3图形;第3导通孔接触层,电连接所述第2布线图形与所述第4图形;第4膜,具有形成于一个面上的用于集成电路安装的第5布线图形,另一个面层叠在所述第2膜中;第5膜,在一个面上具有与印制线路板取得电连接的第6布线图形,另一个面层叠在所述第3膜中;第4导通孔接触层,电连接所述第3布线图形与所述第5图形;和第5导通孔接触层,电连接所述第4布线图形与所述第6图形。
根据本发明的第5方式,提供一种多层布线板,其层叠多个膜,在各树脂膜的至少一个面上形成布线图形,分别形成于相邻的树脂膜的面上的布线图形通过形成于一个树脂膜中的导通孔接触层相互电连接,位于一侧最外侧的膜的布线图形是用于安装集成电路的布线图形,位于另一侧最外侧的膜的布线图形是用于与印制线路板电连接的布线图形。
根据本发明的第6方式,提供一种集成电路封装,包括集成电路和安装该集成电路的多层电路布线板,其中,所述多层电路布线板具备:第1膜,具有形成于一个面上的第1布线图形、形成于另一面上的第2布线图形、及使所述第1布线图形与所述第2布线图形电连接的第1导通孔接触层;第2膜,一个面上具有用于安装所述集成电路的第3布线图形,另一个面层叠在所述第1膜的所述一个面上;第3膜,一个面上具有用于与印制线路板取得电连接的第4布线图形,另一个面层叠在所述第1膜的所述另一个面上;第2导通孔接触层,电连接所述第1布线图形与所述第3图形;和第3导通孔接触层,电连接所述第2布线图形与所述第4图形。
根据本发明的第7方式,提供一种集成电路封装,包括集成电路、安装该集成电路的多层电路布线板、及安装该多层电路布线板的印制线路板,其中,所述多层电路布线板具备:第1膜,具有形成于一个面上的第1布线图形、形成于另一面上的第2布线图形、及使所述第1布线图形与所述第2布线图形电连接的第1导通孔接触层;第2膜,一个面上具有用于安装所述集成电路的第3布线图形,另一个面层叠在所述第1膜的所述一个面上;第3膜,一个面上具有用于与所述印制线路板取得电连接的第4布线图形,另一个面层叠在所述第1膜的所述另一个面上;第2导通孔接触层,电连接所述第1布线图形与所述第3图形;和第3导通孔接触层,电连接所述第2布线图形与所述第4图形。
根据本发明的第8方式,提供一种多层电路布线板的制造方法,具备以下步骤:在一个面上具有第1导体层、另一个面上具有第2导体层的第1膜中,形成使所述第1导体层与所述第2导体层电连接的第1导通孔接触层;在所述第1导体层上形成第1布线图形,在所述第2导体层上形成第2布线图形;在所述一个面上,在第1绝缘层侧层叠具有该第1绝缘层和形成于该第1绝缘层上的第3导体层的第2膜;在所述第1膜的所述另一个面上,在第2绝缘层侧层叠具有该第2绝缘层和形成于该第2绝缘层上的第4导体层的第3膜;形成使所述第3导体层与所述第1布线图形电连接的第2导通孔接触层、及使所述第4导体层与所述第2布线图形电连接的第3导通孔接触层;在所述第1导体层上形成用于安装集成电路的布线图形;在所述第2导体层上形成用于与印制线路板电连接的布线图形。
根据本发明的第9方式,提供一种多层电路布线板的制造方法,具备以下步骤:在一个面上具有第1导体层、另一个面上具有第2导体层的第1膜中,形成使所述第1导体层与所述第2导体层电连接的第1导通孔接触层;在所述第1导体层上形成第1布线图形,在所述第2导体层上形成第2布线图形;在所述第1膜的所述一个面上,在第1绝缘层侧层叠具有该第1绝缘层和形成于该第1绝缘层上的第3导体层的第2膜;在所述第1膜的所述另一个面上,在第2绝缘层侧层叠具有该第2绝缘层和形成于该第2绝缘层上的第4导体层的第3膜;形成使所述第3导体层与所述第1布线图形电连接的第2导通孔接触层、及使所述第4导体层与所述第2布线图形电连接的第3导通孔接触层;在所述第3导体层和所述第4导体层上形成规定的布线图形;在所述第3导体层的布线图形侧,层叠具有第3绝缘层和形成于该第3绝缘层上的第5导体层的第4膜;在所述第4导体层的布线图形侧,层叠具有第4绝缘层和形成于该第4绝缘层上的第6导体层的第5膜;形成使所述第3导体层的布线图形与所述第5导体层电连接的第4导通孔接触层、及使所述第4导体层的布线图形与所述第6导体层电连接的第5导通孔接触层;在所述第3导体层上形成用于安装集成电路的布线图形;在所述第4导体层上形成用于与印制线路板电连接的布线图形。
根据本发明的第10方式,提供一种多层电路布线板的制造方法,具备以下步骤:(a)在一个面上具有第1导体层、另一个面上具有第2导体层的第1膜中,形成使所述第1导体层与所述第2导体层电连接的第1导通孔接触层;(b)在所述第1导体层上形成第1布线图形,在所述第2导体层上形成第2布线图形;(c)在所述第1膜的所述一个面上,在第1绝缘层侧层叠具有该第1绝缘层和形成于该第1绝缘层上的第3导体层的第2膜;(d)在所述第1膜的所述另一个面上,在第2绝缘层侧层叠具有该第2绝缘层和形成于该第2绝缘层上的第4导体层的第3膜;(e)形成使所述第3导体层与所述第1布线图形电连接的第2导通孔接触层、及使所述第4导体层与所述第2布线图形电连接的第3导通孔接触层;(f)在所述第3导体层和所述第4导体层上形成规定的布线图形;(g)在所述第3导体层的布线图形侧,层叠具有第3绝缘层和形成于该第3绝缘层上的第5导体层的第4膜;(h)在所述第4导体层的布线图形侧,层叠具有第4绝缘层和形成于该第4绝缘层上的第6导体层的第5膜;(i)形成使所述第3导体层的布线图形与所述第5导体层电连接的第4导通孔接触层、及使所述第4导体层的布线图形与所述第6导体层电连接的第5导通孔接触层;对需要的层数重复所述(g)至所述(i)的工序;在位于所述一个面最外侧的导体层上,形成用于安装集成电路的布线图形;在位于所述另一面最外侧的导体层上,形成用于与印制线路板电连接的布线图形。
根据本发明的第11方式,提供一种多层电路布线板的制造方法,具备以下步骤:在一个面上具有第1导体层、另一个面上具有第2导体层的第1膜中,形成使所述第1导体层与所述第2导体层电连接的第1导通孔接触层;对所述第1导体层进行构图,形成第1布线图形;在所述第1布线图形上,以使所述第1绝缘层在所述第1布线图形上的方式,来层叠具有第1绝缘层与第3导体层的第2膜;形成使所述第3导体层与所述第1布线图形电连接的第2导通孔接触层;对所述第3导体层进行构图,形成第2布线图形;在所述第2布线图形上,以使所述第2绝缘层在所述第2布线图形上的方式,层叠具有第2绝缘层与第4导体层的第3膜;形成使所述第4导体层与所述第2布线图形电连接的第3导通孔接触层;对所述第4导体层进行构图,形成第3布线图形;对所述第2导体层进行构图,形成第4布线图形。
附图说明
图1是表示在BGA结构的内插板上装载半导体元件、并安装到印制线路板上的IC封装的一个例子的图。
图2是表示具有多层电路布线板11、IC12的、所谓第1安装等级的IC封装10的剖面图。
图3是表示将IC12安装到多层电路布线板上的结构的另一个例子的图。
图4是表示将IC12安装到多层电路布线板上的结构的另一个例子的图。
图5是表示将IC12安装到多层电路布线板上的结构的另一个例子的图。
图6是表示将IC12安装到多层电路布线板上的结构的另一个例子的图。
图7是说明卷至卷制造法的图。
图8A~8I是用于说明根据实施例1的多层电路布线板的制造方法的剖面图。
图9A~9E是用于说明根据实施例2的多层电路布线板的制造方法的剖面图。
图10是表示6层多层电路布线板的剖面图。
图11是表示带固定框的4层多层电路布线板的剖面图。
图12是表示带固定框的6层多层电路布线板的剖面图。
图13A~13G是用于说明根据实施例3的多层电路布线板的制造方法的剖面图。
图14A~14L是用于说明根据实施例4的多层电路布线板的制造方法的剖面图。
具体实施方式
下面,参照附图来说明本发明的实施方式。另外,在以下说明中,向具有大致相同功能和结构的结构要素附加相同标号,仅在必要的情况下才进行重复说明。
图2表示具有焊料球9、多层电路布线板11、IC12的、所谓第1安装等级的IC封装10。图2中,多层电路布线板11具备绝缘层131a、131b、131c、粘接层15b、15c、布线图形17a、17b、21、23、导通孔接触层19a、19b。该多层电路布线板11由布线图形21安装IC12,另外,由布线图形23安装在未图示的印制线路板上。该IC封装10与未图示的印制线路板构成所谓第2安装等级的IC封装。
绝缘层131a、131b、131c例如是聚酰亚胺树脂、聚烯烃树脂、液晶聚合物等构成的膜(film)。其中,从耐热性好方面,尤其期望是聚酰亚胺树脂。聚酰亚胺是使二胺化合物与四羧酸化合物缩合后形成的耐热性聚合物,尤其当在这些化合物中使用芳香性化合物时,可形成玻璃转变温度为350℃以上的高耐热性聚合物。也被多用作电子材料的绝缘物,其形态用作膜,或用作涂敷材料。但是,只要是具有耐热性、挠性、平滑性、低吸水率的膜,也可以是其它材料构成的膜。
绝缘层的厚度优选为12.5~80μm。若不足12.5μm,则不能电绝缘,若超过80μm,则在整体基板厚度变厚,而且若考虑特性电阻,则因为使用厚的绝缘层使布线宽度必需取得宽,所以难以进行高密度布线。
另外,在本实施方式中,为了简化说明,设定绝缘层131a、131b、131c为聚酰亚胺层。
聚酰亚胺层131a、131b、131c的表面粗糙度最好是JIS B 0601中示出的十点平均粗糙度Rz=0.01~5.0的范围。这是因为若十点平均粗糙度Rz比0.01小时,则得不到充分的层间紧贴强度,层间的可靠性存在问题,另外,若Rz比5.0大,则难以形成微细图形。
尤其是在形成于聚酰亚胺表层的布线宽度为50μm以下的情况下,若Rz为5.0以上,则不能忽视布线宽度的偏差,在通过高速信号时,反射引起的噪声不能忽视。因此,Rz最好为5.0以下。
布线图形17a、17b、布线图形21、布线图形23分别通过后述方法由层叠在聚酰亚胺层131a、聚酰亚胺层131b、聚酰亚胺层131c上的导体层形成。该导体层的材料、即布线图形17a、17b、21、23的材料可原样使用通常的布线基板中使用的材料,不做特别限定。通常,例如可使用铜箔。这样在布线导体层上使用铜箔的情况下,只要平滑,则不特别限定铜箔的种类,例如可利用电解铜箔、压延铜箔等。
导体层的厚度优选为3~18μm。
另外,在图2所示多层电路布线板11的布线图形21侧,通过突块25安装IC12,在布线图形23侧,通过焊料球9来连接印制线路板(焊料球和印制线路板都未图示)。
粘接层15b、15c是用于在膜131a的一个面上粘接膜131b、在另一个面上粘接膜131c的层。该粘接层15b、15c只要具有耐热性、挠性、平滑性、低吸水率即可,不特别限定。例如,可使用环氧类粘接剂、橡胶类粘接剂、聚酰亚胺类粘接剂、聚烯烃类粘接剂、丙烯类粘接剂等。其中,尤其优选至少在类内具有环氧固化成分的热固化性粘接剂。
这是因为与热塑性粘接剂在融点以上的加工温度下再次示出可塑性相反,在类内具有环氧固化成分的热固化性粘接剂可通过在层叠后使之热固化来提高耐热性,可提供可靠性好的固化物。作为特征在于至少含有环氧固化成分的粘接剂,除了环氧类粘接剂,还可例举在丙烯类材料中含有环氧固化成分的粘接剂、在聚酰亚胺类材料中含有环氧固化成分的粘接剂、在橡胶类材料中含有环氧固化成分的粘接剂等。当然,当然并不限于此,也可以是其它粘接剂。
这里,所谓本实施方式的环氧固化成分,是指包含环氧化合物、及与之反应后使环氧化合物固化的成分的全部固化类。例如,是产生环氧化合物与胺类的固化反应、环氧化合物与碳酸类的固化反应、环氧化合物与酚类的固化反应、环氧化合物与酸酐类的固化反应、环氧化合物与聚酰亚胺树脂的固化反应、基于咪唑类的环氧化合物的固化反应、基于潜伏性固化剂的环氧化合物的固化反应、以及基于这些的组合等的固化反应的类。当然,环氧固化成分不限于这些示例。
另外,粘接层15b、15c的厚度优选为30μm以下。若粘接剂厚度超过30μm,则因为增加聚酰亚胺层作为绝缘层,所以用于使层间连接的导通孔(via hole:互连孔)的高宽比变大,难以高可靠性地形成导通孔接触层。
形成导通孔接触层19,以取得形成于各膜131a、131b、131c上的布线图形间的电导通。因此,导通孔接触层19由通过电镀处理等形成的导电层构成。
突块25是用于将IC12安装于多层电路布线板11上的焊锡。
图3表示将IC12安装到多层电路布线板上11上的结构的另一个例子。在图3所示结构中,将IC12的电极向上地装载在多层电路布线板11上,使用引线200(例如金线或铝线等)对该电极与布线图形21进行引线接合。
图4和图5表示将金属板装载在图2中安装的IC12上的IC封装。图4中,首先用粘接剂230将固定框210粘合在IC12的装载面的除IC装载部以外的部分上后,用平的金属板220挡住固定框210,密封IC12。另外,图5中,不使用固定框,使成形加工后的金属板221从上面覆盖来密封IC12。作为固体框210的材料,可以是金属,也可以是树脂,或无机物与有机物的混合材料。另外,金属板220或221在密封IC12的同时也可作为散热板。
图6表示用密封树脂240来密封图3中安装的IC12。在树脂密封中,有从IC12的上面滴下树脂液来进行密封的接合法、或使用模具来流入熔融后的树脂的转移压模法。
以上说明的多层电路布线板11由聚酰亚胺树脂等构成,所以具有挠性。因此,可通过卷至卷制造法来批量生产。
这里,说明卷至卷制造法。所谓卷至卷制造法,如图7所示,是从卷出部卷出带基板(带状基板)后,输送到加工处理部,在加工处理部进行处理,将由卷绕部卷绕制造后的多层电路布线板的制造方法。该制造方法的优点在于生产性好。因为边卷出边卷绕,所以使用的带基板必需具有一定的挠性。因此,由现有的玻璃环氧树脂构成的带基板不能用于该方法中。
多层电路布线板11具有多层电路布线(图2中为布线图形17a、17b、21、23等4层电路布线)。因此,可安装端子数量多的半导体元件,可高速高效进行信号传输,另外,也可以使半导体元件进一步高集成化。并且,各布线图形17a、17b、21、23与聚酰亚胺层131a、131b、131c平滑且牢固地粘接。因此,尤其是在与具有用于牢固粘接的凹凸的基板相比较的情况下,多层电路布线板11具有高的信号传输效率。
另外,根据后述的制造方法,可以使多层电路布线板11进一步多层化(即设置4层以上的电路布线)。由此,还可以实现端子数量多的半导体元件的安装、信号传输的高速化和效率化、半导体元件的进一步高集成化。
多层电路布线板的制造方法
下面,说明多层电路布线板11的一般层叠工序。另外,具体的制造例由后述的实施例详细说明。
多层电路布线板11的制造工序可大致分为膜的层叠、导通孔的形成、布线图形形成等各工序。下面,对每个工序说明其内容。
1、层叠工序
在层叠工序中,在至少单面具有布线图形的一个膜上,将该导体层作为外侧,层叠单面具有导体层的另一膜。虽然不特别限定,但在该层叠工序中,可利用通常的按压或层压等层叠装置。最好是,为了防止产生气泡或空隙,期望利用真空按压或真空层压。另外,出于生产性好的理由,优选用卷至卷工序来进行生产。
膜的层叠有重新设置由粘接剂构成的粘接层的情况、及通过使用具有粘接性的膜而不重新设置粘接层的情况。所谓具有粘接性的膜例如是热塑性聚酰亚胺或液晶聚合物等表现出热塑性的热塑性膜。如果采用这些膜,则可不重新设置粘接层地进行膜单体层叠。
在设置由粘接剂构成的粘接层的情况下,作为用于本实施方式的粘接剂的方式,考虑清漆(varnish)类型、膜类型等。虽不特别限定,但从生产性好来看,优选是膜类型。在使用该膜状粘接剂的情况下,可例举如下的层叠方法。即,通过同时层叠至少单面具有布线的膜、膜状粘接剂、单面具有导体层的膜,可形成层叠化膜。此外,可例举如下方法等,即,在至少单面具有布线的膜上层压膜状粘接剂后,层叠单面具有导体层的膜的方法,事先在单面具有导体层的膜的膜一侧层压粘接层,将其层叠在至少单面具有布线的膜上的方法等。
在使用清漆粘接剂的情况下,例如可例举如下层叠方法。即,通过在至少单面具有布线的膜上涂敷粘接剂,形成粘接层后,层叠单面具有导体层的膜,形成层叠化膜。另外,可例举如下方法等,即,在至少单面具有布线图形的膜上,层叠事先在单面具有导体层的膜的膜一侧涂敷了粘接剂后、的带粘接剂膜的粘接层一侧的方法等。另外,当然不限于例举的内容。
另外,粘接层最好一般以例如环氧类、橡胶类、聚酰亚胺类、聚烯烃类、丙烯类等树脂类粘接剂为主要成分。这是因为采用这种组成可得到薄膜的绝缘性。在以这些树脂类粘接剂为主要成分的情况下,可在树脂加工时,通过低能量密度激光形成导通孔。
在未通过粘接剂层叠的情况下,例如可以使用热塑性膜。该热塑性膜具有粘接性。因此,通过将导体层作为外侧,在至少单面具有布线图形的该热塑性膜上层叠单面具有导体层的膜,可以层叠膜。
另外,在使用加工温度非常高的热塑性膜的情况下,从加工过程看,层叠也可通过具有粘接功能的粘接层来进行。另外,从提高粘接强度的观点看,也可在热塑性膜中设置粘接层来进行层叠。
另外,在层叠在双面具有布线的膜上的情况下,有一面一面进行层叠的情况、及双面同时进行层叠的情况。虽用任何方法都可制造多层电路布线板11,但从生产性好看,优选两面同时层叠。
在此前示出的具有布线的膜上层叠单面具有导体面的其它膜的情况下,优选使布线图形表面粗糙。通过粗糙化表面,粘接面积提高,并且由于凹凸产生的锚定效应,可使粘接层之间的紧贴性进一步提高。
下面,示出粗糙化处理的一个例子。
使用可用卷至卷方式输送的装置,向导体图形面喷射粗糙化剂(CZ-8101:MEC(メツク)公司制),形成微细的凹凸后,经过酸洗、水洗、干燥各工序后,进行导体图形的粗糙化处理。
粗糙化处理的条件为粗糙化剂的温度为30℃,喷射压力为0.1MPa,这种条件下进行粗糙处理的表面粗糙度在输送速度为1.0m/分钟时为1.5μm。表面粗糙度可通过控制输送速度来调整。
布线图形上的表面粗糙度最好在JIS B 0601中示出的十点平均粗糙度Rz=0.1~10.0的范围内。这是因为若十点平均粗糙度Rz比0.1小,则紧贴强度的提高减小,另外,若Rz比10.0大,则难以维持布线图形的形状。
2、导通孔接触层的形成工序
2-1、导通孔的形成
导通孔的加工可使用机械钻或二氧化碳激光、紫外线激光、受激准分子激光等来进行。机械钻仅可形成贯穿孔,相反,使用激光的钻加工可形成贯穿孔(对应于通孔:through hole)和非贯穿孔(对应于盲孔:blind via)两者。
在电路布线板的设计上允许通孔的情况下,也可能用模具或NC钻等机械钻来形成孔。若为模具,则可在期望位置上统括形成多个孔。另外,在NC钻中通过多轴化也可统括形成孔。并且,若使用NC钻控制加工制造方法(控制加工浓度方向),则不仅可以形成贯穿孔,还可形成非贯穿孔。另外,即使在形成盲孔的情况下,也可选择考虑了生产性、装置稳定性(维修性)、激光特性等的激光种类,优选按照所制造的电路布线板的设计、成本等形成孔。
激光的种类中,一般利用二氧化碳激光(波长为9.3~10.6μm)、YAG激光(基本波的波长为1.06μm)、紫外线区域的YAG、YLF、YAP、YVO4激光(第3高次谐波的波长为355nm、第4高次谐波的波长为266nm)和受激准分子激光(XeCl的波长为308nm、KrF的波长为248nm、ArF的波长为193nm)来作为加工设备的激光。这些激光中,二氧化碳激光的每个脉冲的能量密度最高。另外,如果采用二氧化碳激光,则孔形成的处理速度快。但是,微小直径的形成有限,大致为Ф50μm左右。
另外,在直接加工设置在聚酰亚胺层等上的金属层的情况下,为了提高光能量的吸收,需要进行黑化处理等特殊处理。这是因为聚酰亚胺与金属的吸收波长的波长带不同。并且,受激准分子激光尽管也是气体激光,但具有也可加工Ф20μm的微小直径的优点。另外,有时由于高反射性的金属氧化膜掩膜或激光介质气体的维持等的消耗品价格高,所以无助于批量生产。
波长变换被称作YAG、YLF、YAP、YVO4的固体结晶的紫外线激光与金属的吸收波长重合,所以可直接加工导体层。另外,这些紫外线激光与二氧化碳激光相比可缩到比加工点的焦点还小的孔,所以也可形成Ф30μm以下的微小直径的孔。另外,虽然当前将孔形成的速度视为问题,但倾向于通过激光的高谐振频率化或加工头的多轴化来解决。
但是,因为紫外线区域的波长在绝缘树脂的离解能量以上,所以被称为光分解加工。因为二氧化碳激光是热加工的,所以若打算去除作为树脂加工剩余的残渣(污迹),则有时不能得到基于导通孔接触的层间连接的可靠性。但是,在使用紫外线激光的情况下,因为可使树脂的分子键离解,所以可飞跃地降低残渣的产生。
在后述的实施例中具体的处理变清楚,例如相对于以电路布线基板为中心并通过粘接层层叠在两面上的基板(参照图8A),向导体层照射具有高能量密度的紫外线激光并使其贯穿。另外,对于聚酰亚胺膜,最好通过低能量密度的紫外线激光来形成作为非贯穿孔的盲孔(图8C)。因为不以加工聚酰亚胺膜的低能量密度来加工导体层,所以可利用能量密度的差来形成非贯穿孔。
此时,通过软蚀刻等将导体层的膜厚薄膜化为3~8μm左右,导体层的加工变容易,可缩短加工时间。
2-2、去除渣滓
一般已知紫外线激光对金属的热融解加工的要素强,这样由外线激光融解的金属飞散。在本制造方法中,若在导体层上直接形成孔,则形成导体层的金属在加工后飞散。该飞散金属也被称为渣滓,在基于激光的加工后必须将其去除的工序。这是因为渣滓为1~3μm左右,在孔的开口端聚集(***),有可能成为在后面的工序的药液处理的阻碍物。
这种渣滓可通过使用磨粒的物理研磨、基于酸处理的化学研磨、或向渣滓再照射紫外线激光并进行平坦化的方法等去除。各去除法的特性如下。
作为物理研磨,例如使用半辊或平板研磨纸来研磨基板整体。因此,在膜基板的情况下,担心产生延伸。另外,还担心研磨后的不需要的物质滞留在导通孔内。因为化学研磨通过酸等来溶解渣滓,所以消除了不需要的物质的问题。另外,根据化学研磨,也可能通过适当浓度或药液来仅进行去除渣滓部的处理。渣滓部具有微小的凹凸。
通过不通过激光去除渣滓地进行平坦化,不会变为在后面的工序的阻碍。虽在物理、化学研磨时需要专用的生产线,但通过在形成孔之后立即使用相同激光装置进行渣滓处理,可缩短生产线。另一方面,因为对每个孔进行处理,所以处理速度还可能成为问题。
以上举例说明了渣滓的去除,但可采用的方法不限于上述所示。
2-3、调节高宽比
为了使药液处理顺滑,所形成的导通孔最好是锥状。具体而言,底部直径与开口直径之比最好为0.2~1.0。另外,在底部直径与开口直径之比超过1.0的情况下,导通孔是逆锥状,若其数值小,则表示正锥的程度大。
通常,在以药液处理为首的湿法处理中,正锥的情况在导通孔内的液体易于循环。但是,若底部直径的比小,则意味着与下层导体的接触面积小,并且考虑到还会损害导通孔接触层的连接可靠性,所以高宽比需要最好为0.4~0.8左右。
以前的导通孔的高宽比(绝缘层的厚度/导通孔开口直径)为0.5左右(例如相对于导通孔开口直径Ф为100μm,绝缘层厚为50μm)。因此,药液处理时向导通孔内的液体循环基本不成问题。但是,在设计、加工微小直径的情况下,高宽比为1或1以上,需要考虑向导通孔内的液体循环。这是因为若缺乏液体循环,则在导通孔内容易产生空隙(void),使导通孔接触层的连接可靠性降低。
在本实施方式中,为了顺滑地进行药液的循环,在形成导通孔的工序前后,使导体层的膜厚减少,使高宽比降低。具体方法可考虑与去除渣滓时一样的处理,即物理研磨、化学研磨、采用激光的处理。因为物理研磨和化学研磨是对膜基板整个面进行处理,所以可在一个面上减少上面导体的膜厚。另外,在基于激光的处理中,仅选择地处理导通孔的开口端,并使每个导通孔的高宽比降低。通过使用这种处理,使高宽比降低到1.5以下或最好降低到1.0以下,可支持在后面的工序的药液处理。
另外,从生产线缩短的观点看,导通孔的高宽比的降低最好与去除渣滓同时进行。
2-4、去除残渣(污迹):除污
在基于紫外线激光的导通孔的形成后,作为即使照射激光也不能完全去除的树脂残留的残渣(污迹)有时特别是存在于导通孔底部的端部附近。此时,通过进行残渣去除,可提高基于导通孔接触层的层间连接的可靠性。将残渣去除称为除污。存在的残渣非常微量。但是,若不进行去除,则会妨碍基于导通孔接触层的层间连接,使可靠性降低。在残渣去除中有干法、湿法。在干法的情况下,由氟和氧的混合气体的等离子体气体环境中的氧基与残渣进行化学反应,并去除。另一方面,在湿法的情况下,通过碱溶液的过锰酸盐使残渣溶解,并去除。
用于残渣去除的处理液因为处理速度快,通常使用湿法的过锰酸盐。在该方法中,通过氧化分解使表面粗糙,并通过锚定效应来提供与电镀金属的粘接性。另外,通过向树脂表面导入氧原子,并导入极化基,可提高亲水性,提高电镀液的渍润性提高,提高粘接力。
另外,在使用聚酰亚胺作为绝缘材料的情况下,不实施碱处理,使从孔侧面露出的聚酰亚胺的酰亚胺开环,可在表面形成羧基与氨基。由此,可提高与在后面的工序的金属被膜形成用的钯金属之间的紧贴性。
在除污后在导通孔内例如生成金属被膜,并将其作为电极,在孔内部的壁面或底部进行一定厚度的镀层形成,从而完成导通孔接触。为了通过电解电镀形成导通孔接触层,需要该导通化处理。若该处理不充分,则成为产生导通孔接触层内的空隙的主要原因,所以需要注意。
2-5、导通化处理
导通孔内的导通化处理大致分为DPS(直接电镀***:directplating system)和无电解铜电镀。DPS例如是如下的制造方法,向导通孔内的整个面施加锡钯类催化剂、导电性聚合体、碳石墨等,吸附带负电的分子,接着用还原剂还原成金属钯。另一方面,无电解铜电镀例如是在钯水溶液中进行处理,在无电解铜电镀浴中钯变为催化剂核,析出铜的制造方法。
若将两者相比较,则都是催化剂置换型的电镀技术。但是,从工序时间看,认为DPS是工序少、时间短的制造方法。另外,就导通检验的容易性而言,无电解铜电镀中一次生成金属被膜,在无电解铜电镀后进行检验,由此可确认导通化处理。在DPS中,因为以催化剂为核,在电解铜电镀中形成金属被膜,所以通过DPS处理后的表面电阻的测定等来进行检验。
2-6、电解电镀
在用于导通的孔内的导通化处理后,将膜基板作为阴极,进行电解电镀。通常,从成本和生产性的观点看,选择电解铜电镀。该电解铜电镀必须进行。这是因为若不进行电解铜电镀,则不能在DPS中形成导通孔接触,因为在无电解铜电镀中电镀的析出速度为1~3μm/小时,所以本身缺乏批量生产性。在电解电镀中,作为膜基板和阴极,在以硫酸铜为主要成分的电解浴中,设电流密度为1~4A/dm2左右负荷,施加数十分钟电压负荷,电解铜电镀生长。
另外,由于电解铜电镀中的电流密度,而存在如下差异。也就是说,虽还依赖于导通孔的形状(例如开口直径或高宽比),但在以高电流密度(例如4A/dm2)实施电解电镀的情况下,电镀的生长快,相反,若电镀液在导通孔内循环不充分,则形成空隙的危险性高。的容易性,则最好使用感光性树脂。
另外,根据需要,为了保护与布线加工面相反侧的基板表面,也可在与布线电路形成面相反的面上形成抗蚀剂层(即,最好在图8G中对导体层130b进行布线加工时,在导体层130c上形成抗蚀剂层30)。若相反面的抗蚀剂层具有耐电镀液性,是可容易去除的材料,则不必选择与形成于布线加工面上的抗蚀剂层一样的材料。
将如此形成的上述抗蚀剂层作为蚀刻掩膜,对导体层实施蚀刻处理,加工布线图形(参照图8H)。按照导体层的材质来选择用于该蚀刻处理中的蚀刻液。例如,在使用铜作为导体层的情况下,作为蚀刻液,一般可使用氯化亚铁液或氯化亚铜液等。并且,其中,从提高蚀刻处理速度或蚀刻处理面的精加工观点看,最好使用氯化亚铁液。另一方面,从连续运转时的蚀刻液的管理容易性与稳定性的观点来看,最好使用氯化亚铜液。
最后,去除抗蚀剂层,得到布线电路基板(参照图8I)。
<半加成法>
在半加成法中,首先,通过软蚀刻将图9A所示导体层28、29薄膜化到期望的膜厚。此时的膜厚在最后的薄膜导体层去除工序中通过软蚀刻去除不需要的部分,所以适宜为0.5~3μm,另外,膜厚的偏差需要抑制在20%以内。另外,软蚀刻的处理液可使用与减成法一样的处理液。
另外,此时也可以是如下方式,即在通过软蚀刻或蚀刻完全去除导体层28、29后,通过无电解电镀来设置具有0.5~3μm左右膜厚的薄膜导体层。
之后,在薄膜化后的导体层28、29上形成抗蚀剂层30、31(参照图9B),在抗蚀剂层30、31中形成期望的图形形状的开口部分32b、32c(参照图9C)。此时,抗蚀剂层30、31基本上具有导体层形成时的耐电镀液性,需要选择可在后面的抗蚀剂层去除工序中容易去除的材料。
可对应于开口部分32b、32c的形成方法,来选择抗蚀剂层30、31。在使用光刻法形成开口部分32的情况下,可使用具有耐电镀性的感光性树脂。通常由于可以得到均匀膜厚的抗蚀剂层、且容易加工,所以最好是干膜。另外,在通过激光加工来形成开口部分的情况下,可选择宽范围的树脂来作为抗蚀剂层。其中,若考虑在后面的工序的抗蚀剂层去除工序的容易性,则最好使用感光性树脂。
另外,图9B、图9C中,例如即使在仅在导体层130b上形成布线图形的情况下(即在导体层130c中不形成布线图形的情况下),根据需要,也可在导体层130c上形成抗蚀剂层31。由此,可保护与加工面相反侧的表面。此时,若导体层130c侧的抗蚀剂层31具有耐电镀液性,是可容易去除的材料,则未必选择与形成于导体层130b侧的抗蚀剂层30一样的材料。
接着,如图9D所示,在抗蚀剂层30、31的开口部分内的薄膜导体层130b、130c上实施电解电镀,形成期望膜厚的电镀层33、34。此时,电解电镀浴最好使用场电解浴。所谓场电解浴是指为了向布线电路基板等的孔部中填充导体,而添加高分子界面活性剂、四级铵盐、具有硫化物部分的化合物等作为添加剂的电解电镀浴。
电镀高度在最后的薄膜导体层去除工序中使用化学研磨时,考虑还同时研磨电镀层,期望形成为比期望的厚度高0.5~3μm左右的高度。
另外,在形成电镀层33、34之前,为了提高导体层130b、130c与电镀层的紧贴性,期望进行基底处理。这是因为在后面的电镀工序中,若导体层130b、130c与电镀层的紧贴性低,则当通过卷至卷工序卷绕膜等时,担心导体层130b、130c与电镀层剥离。
作为该电解电镀之前的基底处理,例如进行如下处理。即,通过稀硫酸等的酸洗处理来去除导体层表面的氧化被膜(氧化保护膜)。此时,使用在硫酸等中添加活性剂等的酸性清洁剂,若在导体层130b、130c的氧化被膜去除的同时,去除残留在抗蚀剂层30、31的开口部分内的抗蚀剂残渣,则可进一步提高与电镀层的紧贴性。并且,通过在酸洗后实施软蚀刻处理,完全研磨导体层130b、130c的氧化被膜,可进一步提高与电镀层的紧贴性。
根据本发明人等的实验,通过实施该基底处理,即使在下面的电镀层形成工序中形成1~4A/dm2左右的电流密度,也不会产生电镀层与导体层130b、130c的剥离。
接着,通过去除抗蚀剂层30、31,通过软蚀刻处理去除薄膜导体层130b、130c的不需要的部分,得到图9E所示的多层电路布线基板40。
若对减成法和半加成法进行比较,则减成法的工序数量少,且简单,另一方面,半加成法与侧面蚀刻的影响大的减成法相比,有利于形成更微细的布线图形。
经过上述制造工序,通过在每个层上改换布线图形形成手段,可容易得到一种多层电路布线板,该多层电路布线板的布线图形具有更微细的线和间隔。即,优选由半加成法来加工具有微细布线图形的层,由减成法来加工此外的层。两个方法的切换的判断基准基于所要求的布线电路的膜厚,例如在布线节距为30μm以下的情况下,优选采用半加成法。这是因为在该范围内,减成法的加工非常困难。
另外,为了保护最表面的布线图形,或为了赋予绝缘性,最好在最表面去除外部连接端子,设置由绝缘性树脂构成的阻焊层。
上述制造工序的说明用于制造4层的多层电路布线板。并且,为了制造层数更多的电路布线板,例如6层的多层电路布线板,只要通过上述制造方法对4层的多层电路布线板加上2层即可。
图10是表示6层的多层电路布线板的剖面图。图10中,第1膜61、第2膜62、第3膜63、第4膜65和第6膜66之间分别通过第1粘接层71、第2粘接层72、第3粘接层73和第4粘接层74粘接。此时,在第1膜61的一个面上形成第1布线图形81,在另一个面上形成第2布线图形82,在第2膜61的一个面上形成第3布线图形83,在第3膜61的一个面上形成第4布线图形84,在第4膜61的一个面上形成第5布线图形85,在第5膜65的一个面上形成第1布线图形86。
由此,构成具有6层布线图形81、82、83、84、85、86的6层多层电路布线板。
图11和图12表示带固定框的多层电路布线板。在完成多层电路布线板后,通过粘接剂230使固定框210粘合在多层电路布线板上。图11中示出粘合在4层多层电路布线板40上的状态,图12中示出粘合在6层多层电路布线板50上的状态。
下面,用3个实施例来说明多层电路布线板的具体制造方法。
实施例1
参照图8A~图8I来说明实施例1。本实施例是使用减成法的多层电路布线板的制造例。
首先,准备图8A所示的、在聚酰亚胺层131a(例如25μm)的两个面上粘贴导体层(铜箔)130a、132a(例如12μm)的作为两面带有导体层的聚酰亚胺带基板的膜13a。之后,通过紫外线激光,如图8B所示,对该膜13a形成导通孔190。
通过对该导通孔190进行渣滓去除及除污(desmear)处理后,通过DPS和电解电镀,如图8C所示,形成使膜13a的一个面与另一个面导通的导通孔接触层19a。另外,使用这样的带有导体层(铜箔)130a、132a的由聚酰亚胺层构成的膜13a是因为导电层(铜箔)与聚酰亚胺层的粘接牢固,因此不必设置用于粘接的凹凸,可良好地输送信号,并可形成微细的布线图形结构。
接着,通过光蚀刻法,对膜13a的双面导体层130a、132a构图(形成图形),而形成布线图形(布线电路)17a、17b,如图8C所示,制造布线图形基板。另外,通过上述光蚀刻的过程,在该布线图形基板中形成未图示的对准标志。该对准标志成为以后的多层化工序中的激光加工和曝光时的加工基准。
接着,分别在它们之间***粘接层15b、15c,如图8D所示,在膜13a的各个面上层叠膜13b、13c,该膜13b、13c在聚酰亚胺层131b、131c(膜厚例如为13μm)的单面上设置了导体层130b、130c(例如12μm)。膜13b、13c的层叠如下进行。
即,剥离表里覆盖聚对苯二甲酸乙二醇酯的剥离膜的橡胶/环氧粘接层的一个剥离膜,使该粘接层的粘接剂层向内侧附着在膜13b、13c的其中一个上,例如以180℃、3kg/cm进行层压的暂时压接。
接着,在剥离了另一个剥离膜后,单面带有导体层(铜箔)的聚酰亚胺带基板13b、13c的导体层(铜箔)130b、130c一侧朝向外侧地顺序配置,使用层压以180℃、3kg/cm的条件进行热压接。在对膜13b、13c的另一面也同样进行该层叠工序后,在150℃下对得到的层叠基板进行1小时的加热固化。布线电路17a、17b上的粘接层的厚度为5μm。
接着,使用波长为355nm的紫外线激光,对图8D所示的多层化基板,向导体层130b、130c、聚酰亚胺层131b、131c、粘接层15b、15c分别照射例如20J/cm2、2J/cm2、8J/cm2的能量密度的激光,如图8E所示,形成导通孔192。所照射的脉冲数对导体层130b、130c为5个脉冲,对聚酰亚胺层131b、131c为10个脉冲,对粘接层15b、15c为5个脉冲。另外,导通孔192的开口直径为Ф30μm,底部直径为Ф18μm,高宽比为0.6。
如此进行激光加工后,渣滓去除是在30℃下使用20%过氧二硫酸钠水溶液实施化学研磨。另外,除污处理是在70℃下使用10%过锰酸钙水溶液来进行处理。
在基于锡钯胶体类催化剂的DPS后,以包含硫酸铜225g/L、硫酸55g/L、氯离子60mg/L、添加剂20mL的浴温保持在25℃的电解浴内进行电解电镀。另外,浴液使用例如5L每分钟的喷嘴来搅拌。接着,施加1A/dm2的电流密度,进行20分钟的电解电镀,直到导通孔的高宽比变为0.3。并且,在高宽比变为0之前,施加10分钟2.5A/dm2的电流密度,形成图8F所示的导通孔接触19b(场导通孔)。
之后,对通过图8F所示电镀工序在导体上多余析出的镀铜层28、29,喷射例如约60秒左右的30℃、20%过氧二硫酸铵水溶液,进行软蚀刻处理,并使导体层130b、130c的膜厚减少到例如约9μm。
之后,在通过辊涂敷机在导体层表面涂敷正型液态抗蚀剂后,用热风和IR干燥炉,在90℃的条件下后烘干处理5分钟左右,形成图8G所示的4μm厚度的抗蚀剂层30b、30c。
之后,使用具有由以30μm节距排列的线宽20μm的直线构成的带状电路图形的光掩膜,用以水银灯作为光源的平行光,对抗蚀剂层30b、30c实施掩膜紧贴曝光处理。之后,以有机碱类显影液进行约30秒左右的喷出显影,去除抗蚀剂层30b、30c的曝光部分,如图8H所示,形成开口部分31b、31c。
之后,向导体层130b、130c喷射约30秒左右的比重为1.36、液湿为50℃的氯化亚铁液,实施蚀刻处理,从而在聚酰亚胺层131b上形成布线图形21,在聚酰亚胺层131c上形成布线图形23。
最后,向设置了抗蚀剂层30的基板111喷射约15秒左右的4%氢氧化钠水溶液,剥离去除抗蚀剂层30,从而得到图8I所示的多层电路布线板11。
本多层电路布线板11通过以上工序,具有以30μm节距排列的线宽15μm的直线构成的带状的膜厚为9μm的电路图形。该电路图形可通过光刻的布图(layout)成为期望的图形。另外,多层电路布线板11具有4层电路布线(即图形21、图形23、布线图形17a、17b)。该电路布线的层数在必要时还可通过多层叠工序开始重复来增加,也可制造具有不少于6层的电路布线的基板。
另外,本实施例中实施的所有工序(即图8A~图8I的全部工序)可通过卷至卷工序制造。这是因为使用具有柔软性的聚酰亚胺膜等。另外,虽紫外线激光加工和曝光对每个单面进行加工,从而依次加工两个面,但此外的工序通过全部两面同时形成,可使制造处理速度提高。
实施例2
参照图8A~图8F和图9A~图9E来说明实施例2。本实施例是基于半加成法的多层电路布线板的制造例。
首先,如图8A~图8F所对应的工序说明的那样,分别通过粘接层15b、15c,在两面分别形成了布线图形17a、17b的聚酰亚胺层131a的一个面上,叠层带有导体层(铜箔)130b的聚酰亚胺膜13b,而在另一个面上叠层带有导体层(铜箔)130c的聚酰亚胺膜13c,并且形成导通孔接触层19a、19b以使两个面导通。各工序的具体处理如实施例1说明的那样。
接着,如图9A所示,向铜层28、29喷射大约120秒左右过氧二硫酸钠水溶液,进行软蚀刻处理,并使铜层28、29的膜厚减少到约1.0μm。另外,在进行基于该蚀刻处理的薄膜化时,溶解去除由电镀形成的铜层28、29,并且,部分溶解原来就有的铜箔的铜层130b、130c来进行薄膜化。
之后,通过辊层压,在薄膜化的铜层130b、130c的表面上加热压接15μm厚的负型干膜抗蚀剂,如图9B所示,形成抗蚀剂层30、31。
之后,使用具有以20μm节距排列的线宽10μm的直线构成的带状电路图形的光掩膜,用以水银灯为光源的平行光,对抗蚀剂层30、31实施掩膜紧贴曝光处理。之后,以1%碳酸苏打进行显影,去除抗蚀剂层的未曝光部分,形成如图9C所示的开口部分32b、32c。
之后,使用酸性清洁剂,在40℃、4分钟的条件下进行酸洗洗净,再喷射15秒左右的过氧二硫酸钠水溶液,进行软蚀刻处理,对露出的导体层(铜箔)130b、130c的表面进行化学研磨。
之后,以电流密度2A/dm2、电镀时间10分钟,在抗蚀剂层30、31的开口部分32b、32c内的薄膜导体层上,实施用于形成布线的电解电镀,形成图9D所示的10μm厚的镀铜层33、34。
之后,向基板喷射约30秒左右的5%氢氧化钠水溶液,剥离去除抗蚀剂层30、31。
最后,喷射大约90秒的过氧二硫酸钠水溶液,进行软蚀刻处理,去除未形成镀铜层33、34的导体层130b、130c的不需要的部分。经过以上各工序,可得到图9E所示的多层电路布线板40,该多层电路布线板40具有由以20μm节距排列的线宽10μm的直线构成的带状电路图形。
另外,各布线电路的图形是任意的,可更多层化,可通过卷至卷工序制造,紫外线激光加工和曝光对每个单面依次地加工两面的工序以外,可全部两面同时形成与实施例1的多层电路布线板11一样。
实施例3
参照图13A~图13C来说明实施例3。本实施例是组合减成法与半加成法,来制造具有6层电路布线的多层电路布线板50的实例。
首先,通过实施例1说明的方法,形成图13A所示的多层电路布线板11,即具有由以30μm节距排列的线宽15μm的直线构成的带状布线图形的4层电路基板。
接着,如图13B所示,分别通过中间***粘接层15d、15e,在多层电路布线板11的一个面上层叠导体层(铜箔)130d与聚酰亚胺层131d构成的膜13d,在另一个面上层叠导体层(铜箔)130e与聚酰亚胺层131e构成的膜13e。
之后,如图13C所示,分别用与实施例1一样的方法,在膜13d中形成导通孔19d,在膜13e中形成导通孔19e。之后,如图13D~13F所示,用与实施例2一样的方法,形成电镀层44、45。即,如图13D所示,通过电解电镀形成铜层34、35,通过软蚀刻处理使铜层34、35的膜厚减小,接着,如图13E所示,在铜层34、35上形成抗蚀剂图形36、37,如图13F所示,通过电解电镀形成电镀层44、45。
最后,将导体层130d、130e同时加工成布线图形。
经过以上各工序,可制造图13G所示的具有6层电路布线的多层电路布线板50,该布线板具有由以20μm节距排列的线宽10μm的直线构成的带状电路图形50a、50b。
在该多层电路布线板50的制造中,各布线电路的图形是任意的,可更多层化,可通过卷至卷工序制造,紫外线激光加工和曝光对每个单面依次加工两面的工序外,可全部两面同时形成与实施例1的多层电路布线板11一样。
另外,如图12所示,通过用环氧树脂类粘接剂230,粘合将0.5mm的铜板蚀刻成规定形状的固定框210,可制造带固定框的多层电路布线板。
实施例4
参照图14A~图14L来说明实施例4。本实施例与实施例1~3一样,使用由导体层夹持绝缘层的膜,在其一个面上依次层叠多层布线来制造多层电路布线板。各层的材质和尺寸、各处理和各工序的条件等与实施例1~3一样。
如图14A所示,准备用导体层2a、2b夹持绝缘层1a的膜基材。接着,如图14B所示,在该膜基材上形成基于激光加工的导通孔3a。之后,如图14C所示,在导体层2b的单面上形成抗蚀剂层5来保护后,进行去除形成导通孔时产生的残渣的除污处理,实施导电性处理,再通过电解电镀填充导通孔3a,形成电镀层4a。
之后,通过化学研磨电镀层4a形成3~12μm的厚度,使导体层2a和电镀层4a构成的导体的层厚偏差为20%以下,然后将未图示的抗蚀剂图形作为掩膜,进行蚀刻处理,由此选择性地去除导体层的不需要的部分,由此如图14D所示,形成规定图形的布线层6a。
之后,如图14E所示,在具有布线图形6a的绝缘层1a的面上,以导体层2c为外侧叠层粘接膜,该粘接膜是由在一个面上具有粘接层7a、在另一个面上具有导体层2c的绝缘层1b构成的。之后,如图14F所示,通过激光加工,在粘接膜中形成导通孔3b。
之后,进行去除形成导通孔时产生的残渣的除污处理,实施导电性处理,再通过电解电镀来填充导通孔3b,如图14G所示,形成电镀层4b。之后,通过对电镀层4b进行化学研磨而形成3~12μm的厚度,使导体层2c和电镀层4b构成的导体的层厚偏差为20%以下后,将未图示的抗蚀剂图形作为掩膜,进行蚀刻处理,由此选择性地去除导体层的不需要的部分,由此如图14H所示,形成规定图形的布线层6b。
之后,如图14I所示,在具有布线图形6b的绝缘层1b的面上,以导体层2d为外侧层叠粘接膜,该粘接膜是由在一个面上具有粘接层7b、在另一个面上具有导体层2d的绝缘层1c构成的。之后,如图14J所示,通过激光加工,在粘接膜中形成导通孔3c。
之后,进行去除形成导通孔时产生的残渣的除污处理,实施导电性处理,再通过电解电镀来填充导通孔3c,如图14K所示,形成电镀层4c。之后,在去除保护层的抗蚀剂膜5后,通过对导体层2b、电镀层4c进行化学研磨而形成3~12μm的厚度,使导体的层厚偏差为20%以下,然后将形成于两面的未图示的抗蚀剂图形作为掩膜,进行蚀刻处理,由此选择性地去除导体层的不需要的部分,由此如图14L所示,形成规定图形的布线层6c、6d。
通过以卷至卷方式进行以上工序,可高效批量生产多层电路布线板。
根据如上所述的本发明的结构,可得到以下效果。
由本实施方式实现的多层电路布线板通过例如层叠作为绝缘层的聚酰亚胺层和作为导体层的铜箔构成的膜而形成。因此,绝缘层与导体层的粘接牢固,使用于产生锚定效应的凹凸非常小。结果,可防止宽度方向的偏差,所以可高密度进行信号输送的高速化。
由本实施方式实现的多层电路布线板通过层叠具有挠性的膜来形成。因此,可采用使用长基材、连续形成多层电路布线板的卷至卷工序,可进行批量生产。
例如,采用由聚酰亚胺层与铜箔构成的膜时,可容易形成具有微细的线和间隔的布线图形。因此,与现有的多层电路布线板相比,可减小层叠数量。结果,可容易批量生产小型化的IC封装。
以上根据实施方式说明了本发明,但在本发明的思想范畴内,本领域的技术人员可想到各种变更例和修改例,并理解这些变形例和修改例也属于本发明的范围。另外,各实施方式也可尽可能适当组合后实施,此时得到组合的效果。并且,上述实施方式中包含各阶段的发明,通过公开的多个构成要件中的适当组合,可抽取各种发明。例如,即使从实施方式所示的全部构成要素中消除几个构成要素,也可解决发明要解决的问题部分中所述的问题,在得到发明效果部分所述的效果的至少一个的情况下,将消除该结构要素后的结构作为发明来抽取。
根据本发明的多层电路布线板的制造方法,可实现所具有的布线图形具备微细的线和间隔且可批量生产的多层电路布线板、IC封装和多层电路布线板的制造方法。
Claims (51)
1、一种多层电路布线板,其中,层叠多个膜,在各膜的至少一个面上形成布线图形,分别形成于相邻的膜的面上的布线图形经形成于一个膜中的导通孔接触层相互电连接。
2、根据权利要求1所述的多层电路布线板,其特征在于:
所述多个膜具有大致相同的厚度。
3、一种多层电路布线板的制造方法,其包含以下步骤:在至少一个面上具有第1布线图形的第1柔性树脂膜的一个面上,层叠至少一个面上具有第2布线图形的第2柔性树脂膜,同时在所述第1柔性树脂膜的另一个面上,层叠至少一个面上具有第3布线图形的第3柔性树脂膜。
4、一种多层电路布线板,其具备:
第1膜,具有形成于一个面上的第1布线图形、形成于另一面上的第2布线图形、及使所述第1布线图形与所述第2布线图形电连接的第1导通孔接触层;
第2膜,一个面上具有用于集成电路安装的第3布线图形,另一个面层叠在所述第1膜的所述一个面上;
第3膜,一个面上具有用于与印制线路板取得电连接的第4布线图形,另一个面层叠在所述第1膜的所述另一个面上;
第2导通孔接触层,电连接所述第1布线图形与所述第3图形;和
第3导通孔接触层,电连接所述第2布线图形与所述第4图形。
5、根据权利要求4所述的多层电路布线板,其特征在于:
所述第1膜具有聚酰亚胺树脂层、及设置在该聚酰亚胺树脂层上的由铜构成的第1和第2布线图形,所述第2膜具有聚酰亚胺树脂层、及在该聚酰亚胺树脂层上由铜构成的第3布线图形,所述第3膜具有聚酰亚胺树脂层、及在该聚酰亚胺树脂层上由铜构成的第4布线图形。
6、根据权利要求5所述的多层电路布线板,其特征在于:
从所述第1膜、第2膜和第3膜构成的组中选择的至少一个聚酰亚胺树脂层的形成布线图形一侧的面的粗糙度,在任意十点平均粗糙度下为0.01μm~5.0μm。
7、根据权利要求5所述的多层电路布线板,其特征在于:
从所述第1膜、第2膜和第3膜构成的组中选择的至少一个聚酰亚胺树脂层上形成的布线图形宽度为50μm以下,该聚酰亚胺树脂层的表面粗糙度在任意十点平均粗糙度下为0.01μm~5.0μm。
8、根据权利要求5所述的多层电路布线板,其特征在于:
还具有将所述第2膜粘接在所述第1膜上的第1粘接层、及将所述第3膜粘接在所述第1膜上的第2粘接层。
9、根据权利要求8所述的多层电路布线板,其特征在于:
所述粘接层是含有环氧固化成分的热固化类粘接层。
10、根据权利要求8所述的多层电路布线板,其特征在于:
所述各粘接层的层厚为30μm以下。
11、根据权利要求4所述的多层电路布线板,其特征在于:
所述第1导通孔接触层、第2导通孔接触层和第3导通孔接触层是盲孔接触层,各导通孔接触层的底部直径与开口直径之比为0.2~1.0。
12、根据权利要求4所述的多层电路布线板,其特征在于:
所述第1导通孔接触层、第2导通孔接触层和第3导通孔接触层是盲孔接触层,各导通孔接触层的底部直径与开口直径之比为0.4~0.8。
13、根据权利要求4所述的多层电路布线板,其特征在于:
(所述导通孔接触层的开口直径值)÷(导体层厚+第2膜或第3膜厚+布线图形上的第1粘接层厚或第2粘接层厚的值)、或(所述导通孔接触层的开口直径值)÷(导体层厚+第1膜厚的值)为1.5以下。
14、一种多层电路布线板,其具有:
在一个面上具有第1布线图形的第1膜;和
第2膜,在一个面上具有用于集成电路安装的第3布线图形,另一个面层叠在所述第1膜的所述一个面上;
第2膜具有电连接所述第1布线图形与所述第3图形的第1导通孔接触层。
15、根据权利要求14所述的多层电路布线板,其特征在于:
所述第1膜具有聚酰亚胺树脂层、及形成于该聚酰亚胺树脂层的一个面上的由铜构成的第1布线图形,
所述第2膜具有聚酰亚胺树脂层、及在该聚酰亚胺树脂层的一个面上形成的由铜构成的第3布线图形。
16、根据权利要求14所述的多层电路布线板,其特征在于:
具备固定框,该固定框通过粘接剂装配在装载集成电路的面的、集成电路装载部以外的部分上。
17、根据权利要求16所述的多层电路布线板,其特征在于:
该固定框的材料由金属或树脂构成。
18、一种多层电路布线板,其具备:
第1膜,具有形成于一个面上的第1布线图形、形成于另一面上的第2布线图形、及使所述第1布线图形与所述第2布线图形电连接的第1导通孔接触层;
第2膜,具有形成于一个面上的第3布线图形,另一个面层叠在所述第1膜的所述一个面上;
第3膜,具有形成于一个面上的第4布线图形,另一个面层叠在所述第1膜的所述另一个面上;
第2导通孔接触层,电连接所述第1布线图形与所述第3布线图形;
第3导通孔接触层,电连接所述第2布线图形与所述第4布线图形;
第4膜,具有形成于一个面上的用于集成电路安装的第5布线图形,另一个面层叠在所述第2膜上;
第5膜,在一个面上具有与印制线路板取得电连接的第6布线图形,另一个面层叠在所述第3膜上;
第4导通孔接触层,电连接所述第3布线图形与所述第5布线图形;和
第5导通孔接触层,电连接所述第4布线图形与所述第6布线图形。
19、根据权利要求18所述的多层电路布线板,其特征在于:
所述第1膜具有聚酰亚胺树脂层、及设置在该聚酰亚胺树脂上的由铜构成的第1和第2布线图形,所述第2膜具有聚酰亚胺树脂层、及设置在该聚酰亚胺树脂上的由铜构成的第3布线图形,所述第3膜具有聚酰亚胺树脂层、及设置在该聚酰亚胺树脂上的由铜构成的第4布线图形,所述第4膜具有聚酰亚胺树脂层、及设置在该聚酰亚胺树脂上的由铜构成的第5布线图形,所述第5膜具有聚酰亚胺树脂层、及设置在该聚酰亚胺树脂上的由铜构成的第6布线图形。
20、根据权利要求18所述的多层电路布线板,其特征在于:
还具备将所述第2膜粘接到所述第1膜上的第1粘接层;
将所述第3膜粘接到所述第1膜上的第2粘接层;
将所述第4膜粘接到所述第2膜上的第3粘接层;及
将所述第5膜粘接到所述第3膜上的第4粘接层。
21、一种多层电路布线板,其中,层叠多个膜,在各树脂膜的至少一个面上形成布线图形,分别形成于相邻的树脂膜的面上的布线图形经形成于一个树脂膜上的导通孔接触层相互电连接,位于一侧最外侧的膜的布线图形是用于安装集成电路的布线图形,位于另一侧最外侧的膜的布线图形是用于与印制线路板电连接的布线图形。
22、一种集成电路封装,包括集成电路和安装该集成电路的多层电路布线板,其中,所述多层电路布线板具备:
第1膜,具有形成于一个面上的第1布线图形、形成于另一面上的第2布线图形、及使所述第1布线图形与所述第2布线图形电连接的第1导通孔接触层;
第2膜,一个面上具有用于安装所述集成电路的第3布线图形,另一个面层叠在所述第1膜的所述一个面上;
第3膜,一个面上具有用于与印制线路板取得电连接的第4布线图形,另一个面层叠在所述第1膜的所述另一个面上;
第2导通孔接触层,电连接所述第1布线图形与所述第3图形;和
第3导通孔接触层,电连接所述第2布线图形与所述第4图形。
23、根据权利要求22所述的集成电路封装,其特征在于:
所述第1膜具有聚酰亚胺树脂层、及设置在该聚酰亚胺树脂层上的由铜构成的第1和第2布线图形,所述第2膜具有聚酰亚胺树脂层、及在该聚酰亚胺树脂层上由铜构成的第3布线图形,所述第3膜具有聚酰亚胺树脂层、及在该聚酰亚胺树脂层上由铜构成的第4布线图形。
24、一种集成电路封装,包括集成电路、安装该集成电路的多层电路布线板、及及安装该多层电路布线板的印制线路板,其中,所述多层电路布线板具备:
第1膜,具有形成于一个面上的第1布线图形、形成于另一面上的第2布线图形、及使所述第1布线图形与所述第2布线图形电连接的第1导通孔接触层;
第2膜,一个面上具有用于安装所述集成电路的第3布线图形,另一个面层叠在所述第1膜的所述一个面上;
第3膜,一个面上具有用于与所述印制线路板取得电连接的第4布线图形,另一个面层叠在所述第1膜的所述另一个面上;
第2导通孔接触层,电连接所述第1布线图形与所述第3图形;和
第3导通孔接触层,电连接所述第2布线图形与所述第4图形。
25、根据权利要求22所述的集成电路封装,其特征在于:
所述第1膜具有聚酰亚胺树脂层、及设置在该聚酰亚胺树脂层上的由铜构成的第1和第2布线图形,所述第2膜具有聚酰亚胺树脂层、及在该聚酰亚胺树脂层上由铜构成的第3布线图形,所述第3膜具有聚酰亚胺树脂层、及在该聚酰亚胺树脂层上由铜构成的第4布线图形。
26、根据权利要求22所述的集成电路封装,其特征在于:
还具有将所述第2膜粘接在所述第1膜上的第1粘接层、及将所述第3膜粘接在所述第1膜上的第2粘接层。
27、根据权利要求26所述的集成电路封装,其特征在于:
所述各粘接层是含有环氧固化成分的热固化类粘接层。
28、根据权利要求26所述的集成电路封装,其特征在于:
所述粘接层的层厚为30μm以下。
29、根据权利要求22所述的集成电路封装,其特征在于:
所述第1导通孔接触层、第2导通孔接触层和第3导通孔接触层是盲孔接触层,各导通孔接触层的底部直径与开口直径之比为0.2~1.0。
30、根据权利要求22所述的集成电路封装,其特征在于:
所述第1导通孔接触层、第2导通孔接触层和第3导通孔接触层是盲孔接触层,各导通孔接触层的底部直径与开口直径之比为0.4~0.8。
31、根据权利要求22所述的集成电路封装,其特征在于:
通过面朝下接合将所述集成电路电连接于所述多层电路布线板上。
32、根据权利要求22所述的集成电路封装,其特征在于:
通过使用金线或铝线的引线接合法,将所述集成电路电连接于所述多层电路布线板上。
33、根据权利要求22所述的集成电路封装,其特征在于:
所述集成电路被树脂密封。
34、根据权利要求31所述的集成电路封装,其特征在于:
使金属板粘合在所述集成电路上来进行密封。
35、一种多层电路布线板的制造方法,其具备以下步骤:
在一个面上具有第1导体层、另一个面上具有第2导体层的第1膜上,形成使所述第1导体层与所述第2导体层电连接的第1导通孔接触层;
在所述第1导体层上形成第1布线图形,在所述第2导体层上形成第2布线图形;
在所述一个面上,在第1绝缘层侧层叠具有该第1绝缘层和形成于该第1绝缘层上的第3导体层的第2膜;
在所述第1膜的所述另一个面上,在第2绝缘层侧层叠具有该第2绝缘层和形成于该第2绝缘层上的第4导体层的第3膜;
形成使所述第3导体层与所述第1布线图形电连接的第2导通孔接触层、及使所述第4导体层与所述第2布线图形电连接的第3导通孔接触层;
在所述第1导体层上形成用于安装集成电路的布线图形;
在所述第2导体层上形成用于与印制线路板电连接的布线图形。
36、根据权利要求35所述的多层电路布线板的制造方法,其特征在于:所述第1和第2布线图形的形成、所述第1导通孔接触层的形成、所述第2膜对所述第1膜的层叠、所述第3膜对所述第1膜的层叠、用于安装所述集成电路的布线图形的形成、用于与所述印制线路板电连接的布线图形的形成、所述第2导通孔接触层的形成、所述第3导通孔接触层的形成,通过卷至卷制造法进行。
37、根据权利要求35所述的多层电路布线板的制造方法,其特征在于:在所述第1、第2和第3导通孔接触层的形成中,通过具有第3高次谐波以上的波长的紫外线激光形成导通孔,通过使用所述紫外线激光的物理研磨、使用磨料的物理研磨、基于酸处理的化学研磨的至少任一方法进行处理,来去除产生于所述导通孔开口端的飞散金属,使所述导通孔的高宽比为1.5以下。
38、根据权利要求35所述的多层电路布线板的制造方法,其特征在于:在所述第1、第2和第3导通孔接触层的形成中,通过具有第3高次谐波以上的波长的紫外线激光形成导通孔,
通过使用所述紫外线激光的物理研磨,去除产生于所述导通孔的开口端的飞散金属,在所述物理研磨之前或之后,通过使用磨料的物理研磨或基于酸处理的化学研磨的至少任一方法,将所述第1、第2、第3和第4导体层研磨至所述导通孔的高宽比为1.5以下。
39、根据权利要求35所述的多层电路布线板的制造方法,其特征在于:在所述第1、第2和第3导通孔接触层的形成中,通过具有第3高次谐波以上的波长的紫外线激光形成导通孔,进行去除因形成所述导通孔而产生的残渣的除污处理,实施使用于所述导通孔接触层的孔具有导电性的处理,并通过电解电镀来填充导通孔接触层。
40、根据权利要求35所述的多层电路布线板的制造方法,其特征在于:在所述第1、第2和第3导通孔接触层的形成中,通过具有第3高次谐波以上的波长的紫外线激光形成盲孔,通过使用过锰酸盐的除污处理,去除因形成所述导通孔而产生的残渣。
41、根据权利要求40所述的多层电路布线板的制造方法,其特征在于:在所述除污处理后,通过使用锡钯胶体类催化剂、导电性聚合体、碳石墨至少之一的直接电镀***,进行使所述导通孔具有导电性的处理。
42、根据权利要求40所述的多层电路布线板的制造方法,其特征在于:在所述除污处理后,通过无电解铜电镀处理,进行使所述导通孔具有导电性的处理。
43、根据权利要求35述的多层电路布线板的制造方法,其特征在于:在所述第1、第2和第3导通孔接触层的形成中,通过具有第3高次谐波以上的波长的紫外线激光,形成盲孔接触层孔,进行使用过锰酸盐来去除因形成所述导通孔接触层孔而产生的残渣的除污处理,使用锡钯胶体类催化剂,实施使所述导通孔具有导电性的处理,或通过无电解电镀,实施使所述导通孔具有导电性的处理,并通过使用两阶段以上电流密度的电解电镀,用金属来填充所述用于盲孔接触层的孔内部。
44、根据权利要求35所述的多层电路布线板的制造方法,其特征在于:在对所述第1导体层形成布线图形、对所述第2导体层形成布线图形、对所述第3导体层形成布线图形、及对所述第4导体层形成布线图形中,通过化学研磨将所述第1、第2、第3和第4导体层的层厚形成3~12μm,并使所述各导体层的层厚偏差为所述第1、第2、第3和第4导体层的层厚的20%以下,使用抗蚀剂来选择地去除所述第1、第2、第3和第4导体层的不需要的部分,实施在所述第1、第2、第3和第4导体层上形成规定布线图形的蚀刻处理。
45、根据权利要求35所述的多层电路布线板的制造方法,其特征在于:在对所述第1导体层形成布线图形、对所述第2导体层形成布线图形、对所述第3导体层形成布线图形、及对所述第4导体层形成布线图形中,通过化学研磨将所述第1、第2、第3和第4导体层的层厚形成0.5~3μm,并使所述各导体层的层厚偏差为所述第1、第2、第3和第4导体层的层厚的20%以下,使用抗蚀剂来对所述第1、第2、第3和第4导体层选择地形成规定图形的镀层,在去除所述抗蚀剂后,通过化学研磨去除电镀形成部分以外的所述第1、第2、第3和第4导体层,并在所述第1、第2、第3和第4导体层上形成规定的布线图形。
46、根据权利要求45所述的多层电路布线板的制造方法,其特征在于:在所述电镀形成中,在抗蚀剂形成后,进行酸洗处理,并在所述酸洗处理后,以电流密度1~4A/dm2来进行Cu电镀。
47、一种多层电路布线板的制造方法,其具备以下步骤:
在一个面上具有第1导体层、另一个面上具有第2导体层的第1膜中,形成使所述第1导体层与所述第2导体层电连接的第1导通孔接触层;
在所述第1导体层上形成第1布线图形,在所述第2导体层上形成第2布线图形;
在所述第1膜的所述一个面上,在第1绝缘层侧层叠具有该第1绝缘层和形成于该第1绝缘层上的第3导体层的第2膜;
在所述第1膜的所述另一个面上,在第2绝缘层侧层叠具有该第2绝缘层和形成于该第2绝缘层上的第4导体层的第3膜;
形成使所述第3导体层与所述第1布线图形电连接的第2导通孔接触层、及使所述第4导体层与所述第2布线图形电连接的第3导通孔接触层;
在所述第3导体层和所述第4导体层上形成规定的布线图形;
在所述第3导体层的布线图形侧,层叠具有第3绝缘层和形成于该第3绝缘层上的第5导体层的第4膜;
在所述第4导体层的布线图形侧,层叠具有第4绝缘层和形成于该第4绝缘层上的第6导体层的第5膜;
形成使所述第3导体层的布线图形与所述第5导体层电连接的第4导通孔接触层、及使所述第4导体层的布线图形与所述第6导体层电连接的第5导通孔接触层;
在所述第5导体层上形成用于安装集成电路的布线图形;
在所述第6导体层上形成用于与印制线路板电连接的布线图形。
48、根据权利要求47所述的多层电路布线板的制造方法,其特征在于:在所述第1导体层、所述第2导体层、所述第3导体层、所述第4导体层、所述第5导体层、所述第6导体层的各布线图形的形成中,形成的布线图形的布线加工节距在比30μm还微细的层上,通过化学研磨使该层厚为0.5~3μm,使该微细的层上的层厚的偏差为20%以下,使用抗蚀剂来对该微细的层选择地形成规定图形的镀层,在去除所述抗蚀剂后,通过化学研磨去除电镀形成部分以外的所述该微细的层,并在所述微细的层上形成规定的布线图形,对于所述该微细的层以外的剩余层,通过化学研磨使层厚为3~12μm,使层厚的偏差为20%以下,使用抗蚀剂来选择地去除所述剩余层的不需要的部分,并实施在所述剩余层上形成规定的布线图形的蚀刻处理。
49、一种多层电路布线板的制造方法,其具备以下步骤:
(a)在一个面上具有第1导体层、另一个面上具有第2导体层的第1膜中,形成使所述第1导体层与所述第2导体层电连接的第1导通孔接触层;
(b)在所述第1导体层上形成第1布线图形,在所述第2导体层上形成第2布线图形;
(c)在所述第1膜的所述一个面上,在第1绝缘层侧层叠具有该第1绝缘层和形成于该第1绝缘层上的第3导体层的第2膜;
(d)在所述第1膜的所述另一个面上,在第2绝缘层侧层叠具有该第2绝缘层和形成于该第2绝缘层上的第4导体层的第3膜;
(e)形成使所述第3导体层与所述第1布线图形电连接的第2导通孔接触层、及使所述第4导体层与所述第2布线图形电连接的第3导通孔接触层;
(f)在所述第3导体层和所述第4导体层上形成规定的布线图形;
(g)在所述第3导体层的布线图形侧,层叠具有第3绝缘层和形成于该第3绝缘层上的第5导体层的第4膜;
(h)在所述第4导体层的布线图形侧,层叠具有第4绝缘层和形成于该第4绝缘层上的第6导体层的第5膜;
(i)形成使所述第3导体层的布线图形与所述第5导体层电连接的第4导通孔接触层、及使所述第4导体层的布线图形与所述第6导体层电连接的第5导通孔接触层;
对需要的层数重复所述(g)至所述(i)的工序;
在位于所述一个面最外侧的导体层上,形成用于安装集成电路的布线图形;
在位于所述另一面最外侧的导体层上,形成用于与印制线路板电连接的布线图形。
50、根据权利要求49所述的多层电路布线板的制造方法,其特征在于:在所述各导体层的各布线图形的形成中,形成的布线图形的布线加工节距在比30μm还微细的层上,通过化学研磨使该层厚为0.5~3μm,使用抗蚀剂来对该微细的层选择地形成规定图形的镀层,在去除所述抗蚀剂后,通过化学研磨去除电镀形成部分以外的该微细的层,并在所述微细的层上形成规定的布线图形,使该微细的层上的层厚的偏差为20%以下,对于该微细的层以外的剩余层,通过化学研磨使层厚为3~12μm,使层厚的偏差为20%以下,使用抗蚀剂来选择地去除所述剩余层的不需要的部分,并实施在所述剩余层上形成规定的布线图形的蚀刻处理。
51、一种多层电路布线板的制造方法,其具备以下步骤:
在一个面上具有第1导体层、另一个面上具有第2导体层的第1膜中,形成使所述第1导体层与所述第2导体层电连接的第1导通孔接触层;
对所述第1导体层进行构图,形成第1布线图形;
在所述第1布线图形上,以使所述第1绝缘层在所述第1布线图形上的方式,来层叠具有第1绝缘层与第3导体层的第2膜;
形成使所述第3导体层与所述第1布线图形电连接的第2导通孔接触层;
对所述第3导体层进行构图,形成第2布线图形;
在所述第2布线图形上,以使所述第2绝缘层在所述第2布线图形上的方式,层叠具有第2绝缘层与第4导体层的第3膜;
形成使所述第4导体层与所述第2布线图形电连接的第3导通孔接触层;
对所述第4导体层进行构图,形成第3布线图形;
对所述第2导体层进行构图,形成第4布线图形。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001304651 | 2001-09-28 | ||
JP304651/2001 | 2001-09-28 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1559162A true CN1559162A (zh) | 2004-12-29 |
Family
ID=19124542
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA028188918A Pending CN1559162A (zh) | 2001-09-28 | 2002-09-30 | 多层电路布线板、集成电路封装及多层电路布线板的制造方法 |
Country Status (8)
Country | Link |
---|---|
US (2) | US20040178492A1 (zh) |
EP (1) | EP1437928A4 (zh) |
JP (1) | JP4501427B2 (zh) |
KR (1) | KR20040033070A (zh) |
CN (1) | CN1559162A (zh) |
CA (1) | CA2462130C (zh) |
TW (1) | TWI312166B (zh) |
WO (1) | WO2003030602A1 (zh) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103731982A (zh) * | 2012-10-16 | 2014-04-16 | 揖斐电株式会社 | 布线板及其制造方法 |
CN104409365A (zh) * | 2014-12-23 | 2015-03-11 | 南通富士通微电子股份有限公司 | 一种bga基板的制作方法 |
CN105210460A (zh) * | 2013-05-22 | 2015-12-30 | 三菱制纸株式会社 | 布线基板的制造方法 |
CN110299154A (zh) * | 2018-03-22 | 2019-10-01 | 株式会社东芝 | 盘装置的柔性布线基板及具备该柔性布线基板的盘装置 |
Families Citing this family (69)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3681542B2 (ja) * | 1998-07-01 | 2005-08-10 | 富士通株式会社 | プリント回路基板および多段バンプ用中継基板 |
US6972081B2 (en) * | 2003-02-05 | 2005-12-06 | Xerox Corporation | Fabrication of embedded vertical spiral inductor for multichip module (MCM) package |
JP4268434B2 (ja) * | 2003-04-09 | 2009-05-27 | 大日本印刷株式会社 | 配線基板の製造方法 |
US6933596B2 (en) * | 2003-07-01 | 2005-08-23 | Northrop Grumman Corporation | Ultra wideband BGA |
TWI310670B (en) * | 2003-08-28 | 2009-06-01 | Ibm | Printed wiring board manufacturing method and printed wiring board |
US7265448B2 (en) * | 2004-01-26 | 2007-09-04 | Marvell World Trade Ltd. | Interconnect structure for power transistors |
JP2005251780A (ja) * | 2004-03-01 | 2005-09-15 | Matsushita Electric Ind Co Ltd | 半導体回路部品およびその製造方法 |
JP2005340647A (ja) * | 2004-05-28 | 2005-12-08 | Nec Compound Semiconductor Devices Ltd | インターポーザ基板、半導体パッケージ及び半導体装置並びにそれらの製造方法 |
JP2006147854A (ja) * | 2004-11-19 | 2006-06-08 | Shinko Electric Ind Co Ltd | 変換基板及びこれを用いた半導体装置 |
FI20041525A (fi) * | 2004-11-26 | 2006-03-17 | Imbera Electronics Oy | Elektroniikkamoduuli ja menetelmä sen valmistamiseksi |
CN100393784C (zh) * | 2004-12-08 | 2008-06-11 | 三之星机带株式会社 | 一种在聚酰亚胺树脂上形成无机薄膜的方法 |
US20060165877A1 (en) * | 2004-12-27 | 2006-07-27 | Mitsuboshi Belting Ltd. | Method for forming inorganic thin film pattern on polyimide resin |
US7345370B2 (en) * | 2005-01-12 | 2008-03-18 | International Business Machines Corporation | Wiring patterns formed by selective metal plating |
JP4558539B2 (ja) * | 2005-03-09 | 2010-10-06 | 日立協和エンジニアリング株式会社 | 電子回路用基板、電子回路、電子回路用基板の製造方法および電子回路の製造方法 |
TWI258848B (en) * | 2005-03-18 | 2006-07-21 | Delta Electronics Inc | Packaging structure and relative manufacturing method for passive component |
US20060211233A1 (en) * | 2005-03-21 | 2006-09-21 | Skyworks Solutions, Inc. | Method for fabricating a wafer level package having through wafer vias for external package connectivity and related structure |
US7287687B2 (en) * | 2005-03-22 | 2007-10-30 | I.C.A.R.D., L.L.C. | System and method for regulating alcohol consumption |
US7576426B2 (en) * | 2005-04-01 | 2009-08-18 | Skyworks Solutions, Inc. | Wafer level package including a device wafer integrated with a passive component |
US7292055B2 (en) * | 2005-04-21 | 2007-11-06 | Endicott Interconnect Technologies, Inc. | Interposer for use with test apparatus |
TWI277373B (en) * | 2005-09-16 | 2007-03-21 | Foxconn Advanced Tech Inc | Method of continuous producing flexible printed circuit board |
CN100471362C (zh) * | 2005-09-21 | 2009-03-18 | 富葵精密组件(深圳)有限公司 | 柔性电路板的制作方法 |
KR100633855B1 (ko) * | 2005-09-22 | 2006-10-16 | 삼성전기주식회사 | 캐비티가 형성된 기판 제조 방법 |
US7847389B2 (en) | 2005-11-15 | 2010-12-07 | Nec Corporation | Semiconductor package, electronic part and electronic device |
KR100640430B1 (ko) * | 2005-12-14 | 2006-11-01 | 동부일렉트로닉스 주식회사 | 듀얼 다마신 방법 및 이를 이용한 구리배선막 형성방법 |
KR101173859B1 (ko) * | 2006-01-31 | 2012-08-14 | 삼성에스디아이 주식회사 | 스페이서 및 이를 구비한 전자 방출 표시 디바이스 |
JP2007214427A (ja) * | 2006-02-10 | 2007-08-23 | Shinko Electric Ind Co Ltd | 配線基板の製造方法 |
US7684205B2 (en) * | 2006-02-22 | 2010-03-23 | General Dynamics Advanced Information Systems, Inc. | System and method of using a compliant lead interposer |
JP4171499B2 (ja) * | 2006-04-10 | 2008-10-22 | 日立電線株式会社 | 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法 |
TWI298608B (en) * | 2006-05-19 | 2008-07-01 | Foxconn Advanced Tech Inc | Method for manufacturing stack via of hdi printed circuit board |
US7635606B2 (en) * | 2006-08-02 | 2009-12-22 | Skyworks Solutions, Inc. | Wafer level package with cavities for active devices |
US20080217708A1 (en) * | 2007-03-09 | 2008-09-11 | Skyworks Solutions, Inc. | Integrated passive cap in a system-in-package |
JP4353263B2 (ja) * | 2007-03-16 | 2009-10-28 | セイコーエプソン株式会社 | 半導体装置の製造方法及び半導体装置 |
CN100562219C (zh) * | 2007-03-23 | 2009-11-18 | 富葵精密组件(深圳)有限公司 | 电路板压膜装置及方法 |
JP5239217B2 (ja) * | 2007-06-06 | 2013-07-17 | 住友金属鉱山株式会社 | 半導体実装基板の製造方法 |
US7918018B2 (en) * | 2007-06-12 | 2011-04-05 | Texas Instruments Incorporated | Method of fabricating a semiconductor device |
KR20150068495A (ko) | 2007-11-30 | 2015-06-19 | 스카이워크스 솔루션즈, 인코포레이티드 | 플립 칩 실장을 이용하는 웨이퍼 레벨 패키징 |
KR100902928B1 (ko) * | 2007-12-06 | 2009-06-15 | 엘지전자 주식회사 | 연성 필름, 그를 포함하는 표시 장치, 및 표시 장치의 제조방법 |
US8900931B2 (en) * | 2007-12-26 | 2014-12-02 | Skyworks Solutions, Inc. | In-situ cavity integrated circuit package |
CN101632168B (zh) * | 2007-12-28 | 2012-07-18 | 揖斐电株式会社 | 中介层以及中介层的制造方法 |
WO2009084300A1 (ja) | 2007-12-28 | 2009-07-09 | Ibiden Co., Ltd. | インターポーザー及びインターポーザーの製造方法 |
JP2009206506A (ja) * | 2008-01-31 | 2009-09-10 | Sanyo Electric Co Ltd | 素子搭載用基板およびその製造方法、半導体モジュールおよびこれを搭載した携帯機器 |
JP5568170B2 (ja) * | 2009-02-23 | 2014-08-06 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
JP5672652B2 (ja) * | 2009-03-17 | 2015-02-18 | 凸版印刷株式会社 | 半導体素子用基板の製造方法および半導体装置 |
JP5234647B2 (ja) * | 2009-03-31 | 2013-07-10 | 新日鉄住金化学株式会社 | 複合接着フィルムおよびそれを用いた多層回路基板並びにその製造方法 |
US8093106B2 (en) | 2009-09-23 | 2012-01-10 | Chipmos Technologies Inc. | Method for manufacturing packaging structure |
US8207453B2 (en) | 2009-12-17 | 2012-06-26 | Intel Corporation | Glass core substrate for integrated circuit devices and methods of making the same |
US9420707B2 (en) | 2009-12-17 | 2016-08-16 | Intel Corporation | Substrate for integrated circuit devices including multi-layer glass core and methods of making the same |
US8278214B2 (en) * | 2009-12-23 | 2012-10-02 | Intel Corporation | Through mold via polymer block package |
KR20110113980A (ko) * | 2010-04-12 | 2011-10-19 | 삼성전자주식회사 | 필름을 포함한 다층 인쇄회로기판 및 그 제조 방법 |
DE102010025966B4 (de) * | 2010-07-02 | 2012-03-08 | Schott Ag | Interposer und Verfahren zum Herstellen von Löchern in einem Interposer |
US8946904B2 (en) * | 2010-08-27 | 2015-02-03 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Substrate vias for heat removal from semiconductor die |
JP5606268B2 (ja) * | 2010-10-27 | 2014-10-15 | 日本特殊陶業株式会社 | 多層配線基板の製造方法 |
WO2013133827A1 (en) | 2012-03-07 | 2013-09-12 | Intel Corporation | Glass clad microelectronic substrate |
US9001520B2 (en) | 2012-09-24 | 2015-04-07 | Intel Corporation | Microelectronic structures having laminated or embedded glass routing structures for high density packaging |
JP6029958B2 (ja) | 2012-12-04 | 2016-11-24 | 新光電気工業株式会社 | 配線基板の製造方法 |
JP6044936B2 (ja) * | 2013-04-24 | 2016-12-14 | Shマテリアル株式会社 | 半導体素子搭載用基板の製造方法 |
CN104349609A (zh) * | 2013-08-08 | 2015-02-11 | 北大方正集团有限公司 | 印刷线路板及其制作方法 |
KR102396144B1 (ko) * | 2014-08-04 | 2022-05-10 | 엘지이노텍 주식회사 | 글래스 인터포저 제조 방법 |
KR101688078B1 (ko) * | 2015-02-02 | 2017-01-02 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 |
WO2017006916A1 (ja) * | 2015-07-08 | 2017-01-12 | 国立研究開発法人産業技術総合研究所 | 半導体装置及び半導体装置の製造方法 |
CN106356355B (zh) * | 2015-07-15 | 2020-06-26 | 恒劲科技股份有限公司 | 基板结构及其制作方法 |
JP6672859B2 (ja) * | 2016-02-09 | 2020-03-25 | 凸版印刷株式会社 | 配線回路基板用のコア基板の製造方法、配線回路基板の製造方法、および半導体装置の製造方法 |
US11043465B2 (en) * | 2017-05-11 | 2021-06-22 | Sumitomo Electric Industries, Ltd. | Semiconductor device |
KR102396021B1 (ko) * | 2017-06-30 | 2022-05-09 | 엘지디스플레이 주식회사 | 구동칩이 구비된 인쇄 회로부 및 이를 포함하는 표시 장치 |
JP6627838B2 (ja) * | 2017-09-29 | 2020-01-08 | 日亜化学工業株式会社 | 透光性シートの製造方法 |
WO2019171990A1 (ja) * | 2018-03-09 | 2019-09-12 | 株式会社有沢製作所 | 積層体及びその製造方法 |
KR102167943B1 (ko) * | 2018-10-10 | 2020-10-20 | 엠에스웨이 주식회사 | 플렉시블 양면 전도성기재에 비아홀을 가공하는 방법 |
US10624213B1 (en) * | 2018-12-20 | 2020-04-14 | Intel Corporation | Asymmetric electronic substrate and method of manufacture |
KR20220031398A (ko) * | 2020-09-04 | 2022-03-11 | 삼성전기주식회사 | 인쇄회로기판 |
Family Cites Families (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3471631A (en) * | 1968-04-03 | 1969-10-07 | Us Air Force | Fabrication of microminiature multilayer circuit boards |
US5214571A (en) * | 1986-12-10 | 1993-05-25 | Miraco, Inc. | Multilayer printed circuit and associated multilayer material |
JP2739726B2 (ja) | 1990-09-27 | 1998-04-15 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 多層プリント回路板 |
JPH05243730A (ja) * | 1992-03-03 | 1993-09-21 | Hitachi Chem Co Ltd | 印刷配線板の製造方法 |
ATE180137T1 (de) * | 1992-06-15 | 1999-05-15 | Heinze Dyconex Patente | Verfahren zur herstellung von leiterplatten unter verwendung eines halbzeuges mit extrem dichter verdrahtung für die signalführung |
US5401913A (en) * | 1993-06-08 | 1995-03-28 | Minnesota Mining And Manufacturing Company | Electrical interconnections between adjacent circuit board layers of a multi-layer circuit board |
US5346117A (en) * | 1993-07-27 | 1994-09-13 | International Business Machines Corporation | Method of fabricating a parallel processor package |
EP0646954A3 (en) * | 1993-09-29 | 1997-08-27 | Fujitsu Ltd | One-step etching process with low defects. |
CA2137861A1 (en) * | 1994-02-21 | 1995-08-22 | Walter Schmidt | Process for the production of structures |
US5738931A (en) * | 1994-09-16 | 1998-04-14 | Kabushiki Kaisha Toshiba | Electronic device and magnetic device |
US5567329A (en) * | 1995-01-27 | 1996-10-22 | Martin Marietta Corporation | Method and system for fabricating a multilayer laminate for a printed wiring board, and a printed wiring board formed thereby |
US5965043A (en) * | 1996-11-08 | 1999-10-12 | W. L. Gore & Associates, Inc. | Method for using ultrasonic treatment in combination with UV-lasers to enable plating of high aspect ratio micro-vias |
US5728666A (en) * | 1996-12-19 | 1998-03-17 | Napier International Technologies, Inc. | Water-based alcohol hydroxycarboxylic peroxide compositions and their preparation |
US5798563A (en) * | 1997-01-28 | 1998-08-25 | International Business Machines Corporation | Polytetrafluoroethylene thin film chip carrier |
JPH10308493A (ja) * | 1997-05-08 | 1998-11-17 | Fujitsu Ltd | 半導体装置及びその製造方法並びに多層プリント基板 |
US5976391A (en) * | 1998-01-13 | 1999-11-02 | Ford Motor Company | Continuous Flexible chemically-milled circuit assembly with multiple conductor layers and method of making same |
JP3355142B2 (ja) * | 1998-01-21 | 2002-12-09 | 三菱樹脂株式会社 | 耐熱性積層体用フィルムとこれを用いたプリント配線基板用素板および基板の製造方法 |
JPH11266082A (ja) * | 1998-03-17 | 1999-09-28 | Ibiden Co Ltd | 多層プリント配線板 |
US6039889A (en) | 1999-01-12 | 2000-03-21 | Fujitsu Limited | Process flows for formation of fine structure layer pairs on flexible films |
JP4712940B2 (ja) * | 1999-07-12 | 2011-06-29 | 大日本印刷株式会社 | 電子部材の製造方法 |
JP3756723B2 (ja) | 1999-07-27 | 2006-03-15 | 松下電工株式会社 | プリント配線板の加工方法 |
JP3596374B2 (ja) * | 1999-09-24 | 2004-12-02 | 株式会社トッパンNecサーキットソリューションズ | 多層プリント配線板の製造方法 |
JP2001185653A (ja) * | 1999-10-12 | 2001-07-06 | Fujitsu Ltd | 半導体装置及び基板の製造方法 |
TW506242B (en) * | 1999-12-14 | 2002-10-11 | Matsushita Electric Ind Co Ltd | Multi-layered printed circuit board and method for manufacturing the same |
JP3892209B2 (ja) * | 2000-06-22 | 2007-03-14 | 大日本印刷株式会社 | プリント配線板およびその製造方法 |
US6734369B1 (en) * | 2000-08-31 | 2004-05-11 | International Business Machines Corporation | Surface laminar circuit board having pad disposed within a through hole |
JP4529262B2 (ja) * | 2000-09-14 | 2010-08-25 | ソニー株式会社 | 高周波モジュール装置及びその製造方法 |
US6500349B2 (en) * | 2000-12-26 | 2002-12-31 | Oak-Mitsui, Inc. | Manufacture of printed circuits using single layer processing techniques |
US6889429B2 (en) * | 2001-03-26 | 2005-05-10 | Semiconductor Components Industries, L.L.C. | Method of making a lead-free integrated circuit package |
JP4181778B2 (ja) * | 2002-02-05 | 2008-11-19 | ソニー株式会社 | 配線基板の製造方法 |
-
2002
- 2002-09-27 TW TW091122301A patent/TWI312166B/zh not_active IP Right Cessation
- 2002-09-30 JP JP2003533655A patent/JP4501427B2/ja not_active Expired - Fee Related
- 2002-09-30 KR KR10-2004-7004309A patent/KR20040033070A/ko not_active Application Discontinuation
- 2002-09-30 EP EP02800282A patent/EP1437928A4/en not_active Withdrawn
- 2002-09-30 CA CA2462130A patent/CA2462130C/en not_active Expired - Fee Related
- 2002-09-30 WO PCT/JP2002/010172 patent/WO2003030602A1/ja active Application Filing
- 2002-09-30 CN CNA028188918A patent/CN1559162A/zh active Pending
-
2004
- 2004-03-25 US US10/808,502 patent/US20040178492A1/en not_active Abandoned
-
2007
- 2007-03-27 US US11/727,630 patent/US7584535B2/en not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103731982A (zh) * | 2012-10-16 | 2014-04-16 | 揖斐电株式会社 | 布线板及其制造方法 |
CN103731982B (zh) * | 2012-10-16 | 2017-01-04 | 揖斐电株式会社 | 布线板及其制造方法 |
CN105210460A (zh) * | 2013-05-22 | 2015-12-30 | 三菱制纸株式会社 | 布线基板的制造方法 |
CN105210460B (zh) * | 2013-05-22 | 2019-01-11 | 三菱制纸株式会社 | 布线基板的制造方法 |
CN104409365A (zh) * | 2014-12-23 | 2015-03-11 | 南通富士通微电子股份有限公司 | 一种bga基板的制作方法 |
CN110299154A (zh) * | 2018-03-22 | 2019-10-01 | 株式会社东芝 | 盘装置的柔性布线基板及具备该柔性布线基板的盘装置 |
Also Published As
Publication number | Publication date |
---|---|
JPWO2003030602A1 (ja) | 2005-01-20 |
JP4501427B2 (ja) | 2010-07-14 |
US20040178492A1 (en) | 2004-09-16 |
EP1437928A1 (en) | 2004-07-14 |
US7584535B2 (en) | 2009-09-08 |
WO2003030602A1 (fr) | 2003-04-10 |
TWI312166B (en) | 2009-07-11 |
KR20040033070A (ko) | 2004-04-17 |
EP1437928A4 (en) | 2011-11-16 |
CA2462130C (en) | 2012-11-27 |
CA2462130A1 (en) | 2003-04-10 |
US20070175025A1 (en) | 2007-08-02 |
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---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C12 | Rejection of a patent application after its publication | ||
RJ01 | Rejection of invention patent application after publication |
Open date: 20041229 |