CN1873935A - 配线基板的制造方法及半导体器件的制造方法 - Google Patents

配线基板的制造方法及半导体器件的制造方法 Download PDF

Info

Publication number
CN1873935A
CN1873935A CNA2006100836413A CN200610083641A CN1873935A CN 1873935 A CN1873935 A CN 1873935A CN A2006100836413 A CNA2006100836413 A CN A2006100836413A CN 200610083641 A CN200610083641 A CN 200610083641A CN 1873935 A CN1873935 A CN 1873935A
Authority
CN
China
Prior art keywords
electrode
peristome
solder mask
supporting substrate
wiring substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006100836413A
Other languages
English (en)
Other versions
CN1873935B (zh
Inventor
中村顺一
小林祐治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Shinko Electric Co Ltd
Original Assignee
Shinko Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2006014199A external-priority patent/JP4146864B2/ja
Application filed by Shinko Electric Co Ltd filed Critical Shinko Electric Co Ltd
Publication of CN1873935A publication Critical patent/CN1873935A/zh
Application granted granted Critical
Publication of CN1873935B publication Critical patent/CN1873935B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Manufacturing Of Printed Wiring (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开一种制造配线基板的方法，其特征在于，包括以下步骤：第一步，在支撑基板上形成第一阻焊层，并在所述第一阻焊层形成第一开口部；第二步，在所述第一开口部形成电极；第三步，在所述电极上形成绝缘层，并在所述绝缘层形成配线部，所述配线部连接到所述电极上；第四步，在所述配线部上形成第二阻焊层，并在所述第二阻焊层形成第二开口部；以及第五步，去除所述支撑基板。

Description

配线基板的制造方法及半导体器件的制造方法
技术领域
本发明涉及配线基板的制造方法和半导体器件的制造方法，该配线基板形成在支撑基板上，该半导体器件通过在该配线基板上安装半导体芯片而构成。
背景技术
近年来，伴随着半导体器件的高速化和高度集成化，促进了半导体芯片的高密度化和薄型化，并且对于与半导体芯片连接的配线基板，同样也要求高密度化/薄型化。
为了应对配线基板的配线的高密度化及其薄型化，近年来，由通过所谓的增层法形成配线基板的方法成为主流的方法。当通过增层法形成多层配线基板时，以如下方式形成多层配线基板。
首先，在具有适当刚性的支撑基板(芯板)上，形成由绝缘树脂层构成的增层(build up layer)，并在该增层形成导通孔，此后，通过电镀法在该导通孔形成导通塞，并形成连接到该导通塞的图案配线。此后，通过重复以上步骤，可以通过增层法形成多层配线基板。
由于增层(绝缘树脂层)是由例如热固性环氧树脂等的软材料构成的，因此，为了保持该增层的平面度，采用在具有适当刚性的支撑基板上形成增层的方法(例如，参见日本专利文献JP-A-2002-198462)。
然而，要求进一步使得通过增层法形成的配线基板薄型化，因此，已经提出了具有去除支撑基板的结构或所谓的无芯结构的配线基板。
然而，当配线基板由无芯结构构成时，该配线基板的刚性会减小。因此，产生了这样的问题，即：在去除支撑基板或使配线基板脱离支撑基板之后，当进行下述步骤，即，在配线基板上层压必要层并加工该配线基板时，会变得困难。对以上步骤的实例说明如下。
举例来说，增层的吸水性能较高，在使其表面露出的状态下，会存在对经过长时间的绝缘可靠性的担心，所以优选用阻焊层等保护层覆盖该表面。然而，根据现有技术的增层法，当形成阻焊层时，该阻焊层对恰好在支撑基板的上方形成的增层的表面进行覆盖，有必要去除支撑基板或使增层脱离支撑基板。
在这种情况下，在去除支撑基板而使得刚性减小的加工过程中，有必要对配线基板进行搬运，但会产生这样的问题，即：对损伤配线基板的担心增加。此外，在去除支撑基板之后，当在增层形成阻焊层时，会出现刚性不足，因此，存在这样的情况，即在配线基板的平面度方面产生问题。
因此，存在这样的情况，即难以很好地保持阻焊层的加工精度。特别是当形成与近年来的经过高密度化/高度集成化的高性能半导体芯片对应的配线基板时，阻焊层的加工精度的问题会变得显著。
发明内容
下面的公开内容说明了新型和有用的、解决上述问题的配线基板的形成方法。
本公开内容说明了配线基板的制造方法和半导体器件的制造方法，该半导体器件通过在配线基板上安装半导体芯片而构成。
根据本发明的第一方面，提供一种制造配线基板的方法，该方法包括以下步骤：第一步，在支撑基板上形成第一阻焊层，该第一阻焊层具有第一开口部；第二步，在该第一开口部形成电极；第三步，在该电极上形成绝缘层，并在该绝缘层中形成配线部，该配线部连接到该电极；第四步，在配线部上形成第二阻焊层，该第二阻焊层具有第二开口部；以及第五步，去除支撑基板。
根据制造配线基板的方法，可以提供配线基板的制造方法，该配线基板能够构成为薄型，并且能够应对高密度配线。
此外，当支撑基板由导电材料构成且通过电解电镀法形成电极时，可以通过简易方法并以优良的加工精度形成该电极。
此外，当第二步包括通过蚀刻支撑基板而形成凹部的步骤，并且以与该凹部相对应而形成电极时，该电极可以由从第一阻焊层凸出的结构构成。
此外，当第二步包括在第一开口部形成电极高度调节层的步骤，并且在该电极高度调节层上形成电极时，该电极可以由从第一阻焊层凹进的结构构成。
此外，当在第五步中，将电极高度调节层连同支撑基板一起去除时，去除该电极高度调节层的步骤变得简单，这是优选的。
此外，支撑基板和高度调节层包括铜或铜合金时，可以用相同的蚀刻溶液去除该支撑基板和该高度调节层。
此外，当电极高度调节层的厚度等于或大于第一阻焊层的厚度时，电极可以由嵌入绝缘层中的结构构成。
此外，当电极的面积大于第一开口部的面积时，提高了该电极的强度。
此外，当提供制造配线基板的方法时，该方法还包括以下步骤：第六步，在第一步之前，将该支撑基板与单独支撑基板粘贴在一起；第七步，在该单独支撑基板形成第三阻焊层，该第三阻焊层具有第三开口部；第八步，在该第三开口部形成单独电极；第九步，形成单独绝缘层，以覆盖该单独电极，并在该单独绝缘层中形成单独配线部，该单独配线部连接到该单独电极；第十步，形成第四阻焊层，以覆盖该单独配线部，该第四阻焊层具有第四开口部；以及第十一步，去除该单独支撑基板。
此外，根据本发明的第二方面，提供一种制造半导体器件的方法，其使用上述制造配线基板的方法，该方法还包括安装步骤，其在第四步之后安装半导体芯片，以使半导体芯片从第二开口部电连接到配线部。
根据制造半导体器件的方法，可以提供半导体器件的制造方法，该半导体器件能够构成为薄型，并且能够应对高密度配线。
此外，当该方法还包括这样的步骤时：即，在第一步之后，蚀刻从第一开口部露出的支撑基板，并在该蚀刻的支撑基板形成外部连接端子，可容易地形成连接半导体芯片和待连接物的部分。
此外，根据本发明的第三方面，提供一种制造半导体器件的方法，其使用上述制造配线基板的方法，该方法还包括安装步骤，其在第五步之后安装半导体芯片，以使半导体芯片经由电极电连接到配线部。
根据制造半导体器件的方法，可以提供半导体器件的制造方法，该半导体器件能够构成为薄型，并且能够应对高密度配线。
此外，当该方法还包括这样的步骤：即，在第一步之后，蚀刻从第一开口部露出的支撑基板，并在该蚀刻的支撑基板形成半导体芯片连接端子，在该半导体芯片连接端子上安装半导体芯片时，可容易地安装该半导体芯片。
一个或更多下列优点可以存在于某些实施方案中。举例来说，可以提供配线基板的制造方法和半导体器件的制造方法，该配线基板能够构成为薄型，并且能够应对高密度配线，该半导体器件通过在配线基板上安装半导体芯片而构成。
此外，可以提供由无芯结构构成、其两侧由阻焊层覆盖并通过增层法形成的配线基板。
此外，可以形成由无芯结构构成并经过薄型化的配线基板。此外，在第一抗蚀层的平面度是优良的状态下，形成第一开口部，因此，第一开口部的加工精度变得优良。因此，可以制造配线基板和半导体器件，该配线基板能够应对高密度配线，该半导体器件通过在配线基板上安装半导体芯片而构成。
从下列详细的说明书、附图和权利要求书来看，本发明的其它特征和优点是显而易见的。
附图说明
图1A为示出根据示范例，即非限制性实施例1的配线基板的制造方法的视图(部分1)。
图1B为示出根据示范例，即非限制性实施例1的配线基板的制造方法的视图(部分2)。
图1C为示出根据示范例，即非限制性实施例1的配线基板的制造方法的视图(部分3)。
图1D为示出根据示范例，即非限制性实施例1的配线基板的制造方法的视图(部分4)。
图1E为示出根据示范例，即非限制性实施例1的配线基板的制造方法的视图(部分5)。
图2A为示出根据示范例，即非限制性实施例2的配线基板的制造方法的视图(部分1)。
图2B为示出根据示范例，即非限制性实施例2的配线基板的制造方法的视图(部分2)。
图2C为示出根据示范例，即非限制性实施例2的配线基板的制造方法的视图(部分3)。
图2D为示出根据示范例，即非限制性实施例2的配线基板的制造方法的视图(部分4)。
图2E为示出根据示范例，即非限制性实施例2的配线基板的制造方法的视图(部分5)。
图2F为示出根据示范例，即非限制性实施例2的配线基板的制造方法的视图(部分6)。
图3A为示出根据示范例，即非限制性实施例3的配线基板的制造方法的视图(部分1)。
图3B为示出根据示范例，即非限制性实施例3的配线基板的制造方法的视图(部分2)。
图3C为示出根据示范例，即非限制性实施例3的配线基板的制造方法的视图(部分3)。
图3D为示出根据示范例，即非限制性实施例3的配线基板的制造方法的视图(部分4)。
图3E为示出根据示范例，即非限制性实施例3的配线基板的制造方法的视图(部分5)。
图3F为示出根据示范例，即非限制性实施例3的配线基板的制造方法的视图(部分6)。
图4A为示出根据示范例，即非限制性实施例4的配线基板的制造方法的视图(部分1)。
图4B为示出根据示范例，即非限制性实施例4的配线基板的制造方法的视图(部分2)。
图4C为示出根据示范例，即非限制性实施例4的配线基板的制造方法的视图(部分3)。
图4D为示出根据示范例，即非限制性实施例4的配线基板的制造方法的视图(部分4)。
图4E为示出根据示范例，即非限制性实施例4的配线基板的制造方法的视图(部分5)。
图4F为示出根据示范例，即非限制性实施例4的配线基板的制造方法的视图(部分6)。
图5为示出根据示范例，即非限制性实施例5的配线基板的制造方法的视图。
图6A为示出根据示范例，即非限制性实施例6的半导体器件的制造方法的视图(部分1)。
图6B为示出根据示范例，即非限制性实施例6的半导体器件的制造方法的视图(部分2)。
图6C为示出根据示范例，即非限制性实施例6的半导体器件的制造方法的视图(部分3)。
图6D为示出根据示范例，即非限制性实施例6的半导体器件的制造方法的视图(部分4)。
图6E为示出根据示范例，即非限制性实施例6的半导体器件的制造方法的视图(部分5)。
图6F为示出根据示范例，即非限制性实施例6的半导体器件的制造方法的视图(部分6)。
图7为示出根据示范例，即非限制性实施例7的配线基板的制造方法的视图。
图8A为示出根据示范例，即非限制性实施例8的半导体器件的制造方法的视图(部分1)。
图8B为示出根据示范例，即非限制性实施例8的半导体器件的制造方法的视图(部分2)。
图9A为示出根据示范例，即非限制性实施例9的半导体器件的制造方法的视图(部分1)。
图9B为示出根据示范例，即非限制性实施例9的半导体器件的制造方法的视图(部分2)。
图9C为示出根据示范例，即非限制性实施例9的半导体器件的制造方法的视图(部分3)。
图9D为示出根据示范例，即非限制性实施例9的半导体器件的制造方法的视图(部分4)。
图9E为示出根据示范例，即非限制性实施例9的半导体器件的制造方法的视图(部分5)。
图9F为示出根据示范例，即非限制性实施例9的半导体器件的制造方法的视图(部分6)。
图10A为示出根据示范例，即非限制性实施例10的半导体器件的制造方法的视图(部分1)。
图10B为示出根据示范例，即非限制性实施例10的半导体器件的制造方法的视图(部分2)。
图10C为示出根据示范例，即非限制性实施例10的半导体器件的制造方法的视图(部分3)。
图10D为示出根据示范例，即非限制性实施例10的半导体器件的制造方法的视图(部分4)。
图10E为示出根据示范例，即非限制性实施例10的半导体器件的制造方法的视图(部分5)。
图10F为示出根据示范例，即非限制性实施例10的半导体器件的制造方法的视图(部分6)。
图11A为示出根据示范例，即非限制性实施例11的配线基板的制造方法的视图(部分1)。
图11B为示出根据示范例，即非限制性实施例11的配线基板的制造方法的视图(部分2)。
图11C为示出根据示范例，即非限制性实施例11的配线基板的制造方法的视图(部分3)。
图11D为示出根据示范例，即非限制性实施例11的配线基板的制造方法的视图(部分4)。
图11E为示出根据示范例，即非限制性实施例11的配线基板的制造方法的视图(部分5)。
图11F为示出根据示范例，即非限制性实施例11的配线基板的制造方法的视图(部分6)。
具体实施方式
接下来，将参照附图对本发明的实施例进行说明。
[示范例，即非限制性实施例1]
图1A到1E为按照其工艺规程，示出根据本发明的示范例，即非限制性实施例1的配线基板的制造方法的视图。
首先，在图1A中示出的步骤，通过例如丝网印刷法，在支撑基板101上形成阻焊层102，该支撑基板包括，例如，铜等导电材料，该阻焊层包括感光树脂材料。在这种情况下，也可以通过层压或涂敷例如膜状抗蚀材料的方法来形成阻焊层102。
接下来，经由掩模图案(未示出)将紫外线照射到阻焊层102上，通过使该阻焊层102曝光，以制作配线图案，从而形成开口部102A。这就产生了这样的状态，即：使支撑基板101从开口部102A露出。
接下来，在图1B中示出的步骤，通过利用支撑基板101构成导电通路的电解电镀，在支撑基板101上，以嵌入开口部102A的方式形成由例如金/镍构成的电极103。此外，由金/镍构成的电极是指这样的电极，即：该电极通过层压金层和镍层而构成，并且这样形成，即：当完成配线基板时，使金布置在表面侧(连接面)(与以下相同)。在这种情况下，当支撑基板101由导电材料构成时，可以通过电解电镀形成电极103，并且当支撑基板101由铜等具有低电阻的导电材料构成时，会更为优选。
接下来，在图1C中示出的步骤，在阻焊层102和电极103上形成绝缘层(增层)104，该绝缘层由例如热固性环氧树脂构成。接下来，通过例如激光器在绝缘层104上形成导通孔。
接下来，在导通孔中形成导通塞105，并通过例如半添加法在绝缘层104上形成图案配线106，该图案配线连接到导通塞105。在这种情况下，优选通过化学电镀在绝缘层104上形成种晶层(seedlayer)，此后，通过电解电镀在图案配线106上形成导通塞105。这样，形成了由导通塞105和图案配线106构成的配线层。
接下来，在图1D中示出的步骤，通过例如丝网印刷法在绝缘层104上形成阻焊层107，以覆盖图案配线106。接下来，经由掩模图案(未示出)将紫外线照射到阻焊层107上，通过使该阻焊层107曝光，以制作配线图案，从而形成开口部107A。这就产生了这样的状态，即：使图案配线106的一部分从开口部107A露出。
接下来，在图1E中示出的步骤中，通过例如湿法蚀刻去除支撑基板101，以形成配线基板100。
在基板100中，电极103布置在连接到例如母板等外部连接装置的一侧(所谓的焊盘侧(land side))，并且从开口部107A露出的图案配线106与例如半导体芯片连接。在这种情况下，电极103可以形成有例如焊球等。此外，从开口部107A露出的图案配线106可以形成有例如由金/镍构成的电极、或焊球、或用于回流的焊料层等。
根据本实施例，其一个特性在于，在形成绝缘层104之前，在支撑基板上形成阻焊层102。因此，通过增层法，可以形成由无芯结构构成、且其两侧由阻焊层覆盖的配线基板。
在这种情况下，达到了这样的效果，即：能够用阻焊层保护绝缘层104的两侧，能够减小作用于绝缘层104的两侧的应力之间的差异，并且能够抑制配线基板发生翘曲。
此外，在本实施例的情况下，在用支撑基板101支撑阻焊层107的状态下，形成开口部107A，因此，当形成开口部107A时，阻焊层107的平面度是优良的。因此，开口部107A的加工精度优良，并且可以以精细形状和精细间距形成开口部107A。
在近年的半导体芯片中，高度集成化/高密度配线化取得进展，并且在连接半导体芯片和配线基板的部分上，精细间距化和高密度配线化也取得进展，因此，特别要求定位开口部107A的精度和开口部107A的形状的加工精度。根据本实施例的配线基板的制造方法，可以形成符合要求和符合精细间距化/高密度配线化的配线基板。
此外，根据本实施例的配线基板的制造方法，与高密度配线相对应，通过去除支撑基板以实现所谓的无芯结构，并且，实现配线基板的薄型化。
此外，根据本实施例的配线基板，电极103布置在连接母板等外部装置的一侧(所谓的焊盘侧)。因此，开口部102A的面积(开口直径)大于开口部107A的面积(开口直径)。举例来说，在开口直径之间存在较大差异，这样，与半导体芯片连接的开口部107A的开口直径大约为80μm到100μm，与母板等连接的开口部102A的开口直径大约为0.5mm到1mm。
举例来说，在使用激光的情况下，当形成较大的开口部时，会产生费时的问题。根据本实施例，通过光敏处理进行开口部102A的图案形成，这样可以比在使用激光的情况下更迅速地形成开口部。
此外，在形成阻焊层107之前，通过重复地执行图1C中示出的步骤，可以形成具有多层配线结构的配线基板。
举例来说，环氧丙烯酸类树脂、环氧类树脂或丙烯酸类树脂可以用作构成阻焊层102、107的材料。此外，对阻焊层102、107进行制作图案的方法并不局限于上述利用曝光/显影的方法。举例来说，可以通过丝网印刷法形成阻焊层，该阻焊层形成(形成图案)有开口部。在这种情况下，不同于感光材料的材料可以用于阻焊层。
此外，尽管根据本实施例，电极103和阻焊层102的厚度大致相同，但是本发明并不局限于此，而是在必要时，可以对电极103进行如下所示的各种修改或变更。
[示范例，即非限制性实施例2]
图2A到2F为按照其工艺规程，示出根据本发明的示范例，即非限制性实施例2的配线基板的制造方法的视图。顺便提及，在以上说明的附图中的部分给予相同的参考标号，并且省略其说明。此外，可以通过与在示范例，即非限制性实施例1的情况下的方法相似的方法，形成未特别说明的部分。
在图2A中示出的步骤与在图1A中示出的步骤相似，在支撑基板101上形成阻焊层102，并且在阻焊层102形成开口部102A。
接下来，在图2B中示出的步骤中，通过蚀刻从开口部102A露出的支撑基板101形成凹部101A。
接下来，在图2C中示出的步骤，与示范例即非限制性实施例1的图1B中示出的步骤相似，通过利用支撑基板101构成导电通路的电解电镀，形成由例如金/镍构成的电极103A，该电极嵌入支撑基板101的凹部101A和开口部102A的一部分中。在这种情况下，当支撑基板101由导电材料构成时，可以通过电解电镀形成电极103A，并且当支撑基板101由铜等具有低电阻的导电材料构成时，会更为优选。
接下来，在图2D到图2F中示出的步骤，与示范例即非限制性实施例1的图1C到图1E中示出的步骤相似，形成绝缘层104、导通塞105、图案配线106、阻焊层107和开口部107A，从而通过去除支撑基板101形成配线基板100A。在本实施例的情况下，除了在凹部101A形成电极103A之外，可以与示范例即非限制性实施例1相似，以形成配线基板，并且达到与在示范例即非限制性实施例1的情况下的效果相似的效果。
根据本实施例的布线基板101A，电极103A由从阻焊层102凸出的结构构成。因此，当用焊球连接电极103A和母板等的连接部分时，该焊球和电极103A的接触面积增加，因此，达到了提高电连接可靠性的效果。
[示范例，即非限制性实施例3]
此外，图3A到3F为按照其工艺规程，示出根据本发明的示范例，即非限制性实施例3的配线基板的制造方法的视图。顺便提及，在以上说明的附图中的部分给予相同的参考标号，并且省略其说明。此外，可以通过与在示范例，即非限制性实施例1的情况下的方法相似的方法，形成未特别说明的部分。
首先，在图3A中示出的步骤与在图1A中示出的步骤相似，在支撑基板101上形成阻焊层102，并且在阻焊层102形成开口部102A。
接下来，在图3B中示出的步骤，通过例如电解电镀法在从开口部102A露出的支撑基板101上形成电极高度调节层103B。在这种情况下，当支撑基板101由导电材料构成时，可以通过电解电镀形成电极高度调节层103B，并且当支撑基板101由铜等具有低电阻的导电材料构成时，会更为优选。
接下来，在图3C中示出的步骤，与在示范例即非限制性实施例1的图1B中示出的步骤相似，通过利用支撑基板101构成导电通路的电解电镀，在电极高度调节层103B上形成由例如金/镍构成的电极103C。
接下来，在图3D到图3F中示出的步骤，与在示范例即非限制性实施例1的图1C到图1E中示出的步骤相似，形成绝缘层104、导通塞105、图案配线106、阻焊层107和开口部107A，并且通过去除支撑基板101以形成配线基板100B。
在本实施例的情况下，在图3F中示出的步骤，当通过湿法蚀刻去除支撑基板101时，同样地去除了电极高度调节层103B。因此，优选的是支撑基板101和电极高度调节层103B由相同的材料例如铜或铜合金构成。
在本实施例的情况下，除了形成电极103C的方法之外，可以与示范例即非限制性实施例1相似，形成配线基板，并且达到与示范例即非限制性实施例1的效果相似的效果。
根据本实施例的配线基板100B，电极103C由这样的结构构成，即其从阻焊层102的外侧面凹进。
因此，达到了提高电极103C的机械强度的效果。此外，当通过焊接连接电极103C和连接端子等时，达到了这样的效果，即通过使焊料流出以抑制邻近的电极发生短路。此外，当将焊球接合到电极103C时，达到了优选地安装该焊球的效果。
此外，可以将使电极从在本实施例中示出的阻焊层凹进的结构修改为如下的示范例，即非限制性实施例4中示出的结构。
[示范例，即非限制性实施例4]
此外，图4A到4F为按照其工艺规程，示出根据本发明的示范例，即非限制性实施例4的配线基板的制造方法的视图。顺便提及，在以上说明的附图中的部分给予相同的参考标号，并且省略其说明。此外，可以通过与在示范例，即非限制性实施例3的情况下的方法相似的方法，形成未特别说明的部分。
首先，在图4A中示出的步骤与在图3A中示出的步骤相似，在支撑基板101上形成阻焊层102，并且在阻焊层102形成开口部102A。
接下来，在图4B中示出的步骤，通过例如电解电镀法在从开口部102A露出的支撑基板101上形成电极高度调节层103D。尽管在示范例，即非限制性实施例3的情况下，举例来说，电极高度调节层103B的厚度薄于阻焊层102的厚度，但是在本实施例的情况下，电极高度调节层103D的厚度变为大致与阻焊层102的厚度相同。
接下来，在图4C中示出的步骤，与在示范例即非限制性实施例3的图3C中示出的步骤相似，通过利用支撑基板101和电极高度调节层103D构成导电通路的电解电镀，在电极高度调节层103D上形成由例如金/镍构成的电极103E。
接下来，在图4D到图4F中示出的步骤，与在示范例，即非限制性实施例3的图3D到图3F中示出的步骤相似，形成绝缘层104、导通塞105、图案配线106、阻焊层107和开口部107A，以形成配线基板100C。
在本实施例的情况下，与在示范例，即非限制性实施例3的图3F中示出的步骤相似，当通过湿法蚀刻去除支撑基板101时，同样地去除了电极高度调节层103D。因此，优选的是支撑基板101和电极高度调节103D由相同的材料例如铜构成。
在本实施例的情况下，除了形成电极103E的方法之外，可以与在示范例即非限制性实施例3相似，形成配线基板，并且达到与在示范例即非限制性实施例3的情况下的效果的相似的效果。
根据本实施例的配线基板100C，电极103E由这样的结构构成，即其从阻焊层102的外侧面凹进，并且电极103E由基本上嵌入绝缘层104中的结构构成。也就是说，电极103E的侧壁面的全部形成为与绝缘层104接触。因此，与在示范例即非限制性实施例3的情况下的效果相比较，除了达到在示范例，即非限制性实施例3的情况下的效果，还达到了进一步提高电极103E的机械强度的效果。
此外，电极103E的面积大于开口部102A的面积。这是因为，当通过电解电镀形成电极103E时，电极103E大致呈各向同性生长的缘故，因此，该电极沿横向生长。因此，构成了用阻焊层102覆盖电极103E的周缘部分的结构，从而达到提高电极103E的强度的效果。
此外，尽管根据本实施例，已通过列举以下情况的实例给出了说明，所述情况是：电极高度调节层的厚度大致与阻焊层102的厚度相同，但当电极高度调节层的厚度等于或大于阻焊层102的厚度时，也可以达到与在上述情况下的效果相似的效果。
[示范例，即非限制性实施例5]
此外，举例来说，在示范例即非限制性实施例1到示范例即非限制性实施例4的情况下，可以使用将两块支撑基板101粘贴在一起的结构，以在各个支撑基板上形成配线基板，在这种情况下，可以提高形成配线基板的效率。
图5为示出根据本发明的示范例，即非限制性实施例5的配线基板的制造方法的视图。顺便提及，在以上说明的附图中的部分给予相同的参考标号，并且省略其说明。
图5示出了与在示范例，即非限制性实施例1的图1D中示出的步骤对应的步骤。参照图5，根据本实施例，支撑基板101具有与支撑基板101a粘贴在一起的结构。支撑基板101a形成有阻焊层102a、电极103a、绝缘层104a、导通塞105a、图案配线106a、阻焊层107a和开口部107b。
阻焊层102a、电极103a、绝缘层104a、导通塞105a、图案配线106a、阻焊层107a和开口部107b，分别对应于阻焊层102、电极103、绝缘层104、导通塞105、图案配线106、阻焊层107和开口部107A，并且可以与示范例即非限制性实施例1的情况相似而形成。
此外，在附图中示出的步骤之后，分离支撑基板101和支撑基板101a，执行与在示范例，即非限制性实施例1的图1E中示出的步骤对应的步骤，通过湿法蚀刻去除支撑基板101和支撑基板101a，从而可以形成两个配线基板。
显然，可以对在本实施例中说明的结构、材料等进行适当地修改或变更。举例来说，构成电极103、103A、103C、103E、103a等材料并不局限于金/镍，例如，可以使用金/镍/铜、金/钯/镍、金/钯/镍/铜、金/钯/镍/钯、金/钯/镍/钯/铜、锡-铅/镍、锡-铅/镍/铜、锡-银/镍、锡-银/镍/铜等。此外，上述材料是从完成配线基板时构成表面(外侧)的金属层依次进行叙述的。
此外，通过在配线基板的周缘部分提供例如加强板，可以构成增强该配线基板的刚性的结构。
[示范例，即非限制性实施例6]
接下来，按照其工艺规程，参照图6A到图6F给出对于以下实例的说明，即：通过将半导体芯片安装到上述配线基板，从而制造半导体器件。然而，在以上说明的附图中的部分给予相同的参考标号，并且省略其说明。此外，尽管在下列实例中通过列举以下情况的实例给出了说明，所述情况是：在示范例即非限制性实施例1中说明的安装基板上安装半导体芯片，但也可以通过相似的工艺规程，在示范例即非限制性实施例2到示范例即非限制性实施例5中说明的安装基板上安装半导体芯片，制造半导体器件。
根据本实施例的半导体器件的制造方法，首先，执行在示范例，即非限制性实施例1的图1A到图1E中示出的步骤。
接下来，在图6A中示出的步骤，通过例如溅射法、电解电镀法或化学电镀法等，在从阻焊层107的开口部107A露出的图案配线106上形成由金/镍构成的电极108。
接下来，在图6B中示出的步骤，通过芯片倒装法安装形成有半导体芯片连接端子(例如焊球)202的半导体芯片201，这样，半导体芯片连接端子202和电极108为电连接。
接下来，通过在半导体芯片201和阻焊层107之间充满并固化底层填料203，保证安装部分的绝缘性和可靠性。
接下来，在图6C中示出的步骤，与图1E中示出的步骤相似，通过例如湿法蚀刻去除支撑基板101。
接下来，在图6D中示出的步骤，在通过去除支撑基板101而露出的电极103上，形成外部连接端子(例如焊球)109。此外，在本实施例的情况下，通过列举以下情况的实例给出了说明，所述情况是：制造具有BGA(球栅阵列)结构的半导体器件，因此，在电极103上形成焊球，然而，本发明并不局限于此。
举例来说，根据本实施例，具有PGA(针栅阵列)结构的半导体器件形成有作为外部连接端子的引脚。此外，通过省去形成外部连接端子，使用配线基板(半导体器件)的电极本身作为外部连接端子，可以构成LGA(焊盘栅格阵列Land Grid Array)结构。
接下来，在图6E中示出的步骤，通过将基板104、阻焊层102、107切成小块，可以形成在图6F中示出的半导体器件200。在这种情况下，可以通过形成这样的结构，即在基板104上安装多个半导体芯片201，并且在此后切割基板104(阻焊层102、107)，以将其切成小块从而形成多个半导体器件。此外，根据本实施例，在本实施例中仅示出单块半导体器件。
根据本实施例的半导体器件的制造方法，可以制造这样的半导体器件：即，其可以达到与示范例即非限制性实施例1中说明的效果相似的效果，不仅能够薄型化，而且能够应对高密度配线。
[示范例，即非限制性实施例7]
此外，安装半导体芯片的方法并不局限于示范例，即非限制性实施例6中说明的情况。图7为示出根据示范例，即非限制性实施例7的半导体器件的制造方法的示图。然而，在以上说明的附图中的部分给予相同的参考标号，并且省略其说明。
根据本实施例的半导体器件的制造方法，首先，执行直到示范例即非限制性实施例6的图6A的步骤。
接下来，在图7中示出的步骤(与示范例，即非限制性实施例6B的步骤对应)，在阻焊层上安装半导体芯片201A，并且用导线202A连接半导体芯片201A和电极108。在这种情况下，可以将由树脂构成的薄膜***并粘附在半导体芯片201A和阻焊层107之间。此外，用树脂层203A密封半导体芯片201A。
在图7的步骤之后，当进行与在示范例，即非限制性实施例6中示出的图6C到图6F对应的步骤时，可以与示范例即非限制性实施例6的情况相似，以制造半导体装置。这样，也可以通过引线接合法安装半导体芯片(与下列实例中相同)。
[示范例，即非限制性实施例8]
此外，在示范例即非限制性实施例6或示范例即非限制性实施例7中，可以改变形成外部连接端子(焊球)109的方法。
图8A到图8B为示出根据示范例，即非限制性实施例8的半导体器件的制造方法的视图。然而，在附图中，以上说明的部分给予相同的参考标号，并且省略其说明。
根据本实施例的半导体芯片的制造方法，首先，进行在示范例即非限制性实施例1的图1A中示出的步骤。
接下来，在图8A中示出的步骤中，通过利用阻焊层102构成掩模，对从开口部102A露出的支撑基板101进行蚀刻，以形成凹部101H。
接下来，在图8B中示出的步骤，利用支撑基板101构成导电通路，通过焊料等的电解电镀形成外部连接端子109，以嵌入凹部101H。此外，与图1B中示出的步骤相似，通过电解电镀在外部连接端子109上形成由例如金/镍构成的电极103。
在下列步骤中，可以进行与示范例即非限制性实施例7或示范例即非限制性实施例8的步骤相似的步骤。也就是说，可以进行在图1C到图1D中示出的步骤和在图6A到图6B中示出的步骤。此外，图7的步骤可以代替图6B的步骤。在这种情况下，可以免去在图6D中示出的形成外部连接端子的步骤。这样，可以改变形成外部连接端子的方法/步骤。
[示范例，即非限制性实施例9]
此外，尽管根据示范例即非限制性实施例6到示范例即非限制性实施例8，将半导体芯片安装到阻焊层107的一侧，但是根据本发明的半导体器件的制造方法并不局限于此。举例来说，如以下说明，可以安装半导体芯片，以使其连接到通过去除支撑基板而露出的电极上。
图9A到图9F为示出根据示范例，即非限制性实施例9的半导体器件的制造方法的视图。然而，以上说明的部分给予相同的参考标号，并且省略其说明。
根据本实施例的半导体芯片的制造方法，首先，进行与在图1A到图1D中示出的步骤对应的步骤。
接下来，在图9A中示出的步骤，通过例如溅射法、电解电镀法或化学电镀法等，在从阻焊层107的开口部107A露出的图案配线的106上，形成由金/镍构成的电极108F。
此外，在本实施例的情况下，半导体芯片安装在电极103F上(与在示范例，即非限制性实施例6到8的情况下的电极103对应)，因此，电极103F的面积变为小于示范例即非限制性实施例6到8的电极103的面积。此外，在后面的步骤中，在电极108F(与在示范例，即非限制性实施例6到8的情况下的电极108对应)上形成外部连接端子(例如焊球等)，因此，电极108F的面积变为大于示范例即非限制性实施例6到8的电极108的面积。除了电极(与电极对应的阻焊层的开口部)的形状之外，直到此步骤的步骤与在示范例即非限制性实施例6到8的情况下的步骤相似。
接下来，在图9B中示出的步骤，与在图1E中示出的步骤相似，通过蚀刻去除支撑基板101。这里，电极103F露出。
接下来，在图9C中示出的步骤，通过芯片倒装法安装形成有半导体芯片连接端子(例如焊球)202F的半导体芯片201F，这样，半导体芯片连接端子202F和电极103F为电连接。经由电极103F将半导体芯片201F电连接到图案配线106。也就是说，在本实施例的情况下，将半导体芯片安装到通过去除基片101而露出的电极103F的一侧。
接下来，通过在半导体芯片201F和阻焊层102之间充满并固化底层填料203F，保证安装部分的绝缘性和可靠性。
接下来，在图9D中示出的步骤，在电极108F上形成外部连接端子(焊球109F)。此外，与示范例即非限制性实施例6的情况相似，可以省去形成外部连接端子109F，或可以在电极108F上形成引脚作为外部连接端子。
接下来，可以通过在图9E中示出的步骤，将基板104、阻焊层102、107切成小块，从而形成图9F中示出的半导体器件200A。
根据本实施例的半导体器件的制造方法，可以制造这样的半导体器件，即：其达到与在示范例即非限制性实施例6中说明的效果相似的效果，不仅能够薄型化，而且能够应对高密度配线。此外，如通过示范例即非限制性实施例7所示，可以通过引线接合和树脂密封来安装半导体芯片。
[示范例，即非限制性实施例10]
此外，在示范例即非限制性实施例9中，如以下说明，用于安装半导体芯片的半导体芯片连接端子(例如焊球)可以设在基板的一侧。
图10A到图10F为示出根据示范例，即非限制性实施例10的半导体器件的制造方法的视图。然而，以上说明的附图中的部分给予相同的参考标号，并且省略其说明。
根据本示范例的半导体器件的制造方法，首先，进行与在示范例，即非限制性实施例1的图1A中示出的步骤对应的步骤。然而，如在示范例即非限制性实施例9中的说明，与安装半导体芯片对应，使阻焊层102的开口部102A小于在示范例即非限制性实施例1的情况下的开口部102A。
接下来，在图10A中示出的步骤，通过利用例如阻焊层102构成掩模，通过蚀刻从开口部102A露出的支撑基板101以形成凹部101h。
接下来，在图10B中示出的步骤，通过利用支撑基板101构成导电通路的焊料等的电解电镀，形成半导体芯片连接端子(例如焊球)200G，以嵌入凹部101h。此外，通过电解电镀在半导体芯片连接端子202G上形成由例如金/镍构成的电极103F。
接下来，在图10C中示出的步骤，与示范例，即非限制性实施例1的图1C中示出的步骤相似，形成绝缘层104、导通塞105和图案配线106。
接下来，在图10D中示出的步骤，与示范例即非限制性实施例1的图1D中的步骤相似，形成具有开口部107A的阻焊层107，该开口部使图案配线106的一部分露出。
接下来，与实施例9的图9A的步骤相似，在从阻焊层107的开口部107A露出的图案配线106上形成由金/镍构成电极108F。
接下来，在图10E中示出的步骤，通过例如湿法蚀刻去除支撑基板101。这里，焊球202G露出。
接下来，在图10F中示出的步骤，在露出的半导体芯片连接端子202G上安装半导体芯片201G。在这种情况下，由于半导体芯片连接端子是在基板侧形成的，因此，没有必要在半导体芯片侧形成半导体芯片连接端子。
此外，通过在半导体芯片201G和阻焊层102之间充满并固化底层填料203G，保证安装部分的绝缘性和可靠性。
在图10F及其后的步骤，可以通过进行与在示范例即非限制性实施例9的图9E的步骤对应的步骤，形成半导体器件。
这样，也可以在基板侧形成用于连接半导体芯片和基板的半导体芯片连接端子(例如焊球)。
此外，尽管在示范例即非限制性实施例6到示范例即非限制性实施例10中示出的半导体器件的制造方法中，通过列举以下情况的实例给出了说明，所述情况是：由单层构成配线部，但是本发明并不局限于此。举例来说，显然本发明可适用于制造具有多层配线结构的半导体器件(配线基板)的情况，该多层配线结构通过将配线部层压为多层而形成，该配线部由导通塞105和图案配线106构成。
在近年的半导体芯片中，在连接半导体芯片和配线基板的部分处，精细间距化和高密度配线化取得了进展。因此，根据本实施例的配线基板的制造方法，可以形成符合精细间距化的半导体芯片连接端子。
[示范例，即非限制性实施例11]
尽管根据示范例即非限制性实施例1到示范例即非限制性实施例10，在去除支撑基板101之前，在支撑基板上形成阻焊层102，但是根据本发明的形成阻焊层的方法并不局限于此。举例来说，如以下说明，可以在去除支撑基板之后，在绝缘层上形成阻焊层。
图11A到11F为按照其工艺规程，示出根据本发明的示范例，即非限制性实施例11的配线基板的制造方法的视图。顺便提及，在以上说明的附图中的部分给予相同的参考标号，并且省略其说明。此外，可以通过与在示范例即非限制性实施例1的情况下的方法相似的方法，形成未特别说明的部分。
图11A中示出的步骤与图1A和图1B中示出的步骤相似，在支撑基板101上形成电镀抗蚀层302，并且在电镀抗蚀层302上形成开口部。然后，通过利用支撑基板101构成导电通路的电解电镀，在支撑基板101上形成由例如金/镍构成的电极103，以嵌入电镀抗蚀层302的开口部中。在这种情况下，当支撑基板101由导电材料构成时，可以通过电解电镀形成电极103，并且当支撑基板101由铜等具有低电阻的导电材料构成时，会更为优选。
接下来，在图11B中示出的步骤，去除电镀抗蚀层302，然后，在支撑基板101和电极103上形成由例如热固性环氧树脂构成的绝缘层(增层)104。
在图11C到图11E中示出的步骤，与在示范例即非限制性实施例1的图1C到图1E中示出的步骤相似，形成导通塞105、图案配线106、阻焊层107和开口部107A，以通过去除支撑基板101形成配线基板。在形成阻焊层107之前，通过重复地执行图11C中示出的步骤，可以形成具有多层配线结构的配线基板。
接下来，在图11F中示出的步骤中，与上述实施例的阻焊层102、107相似，通过例如曝光/显影或丝网印刷法，在绝缘层104上形成第二阻焊层308和开口部。
在本实施例的情况下，除了在涂布绝缘层104之前，去除电镀抗蚀层302，并在去除支撑基板101之后，在绝缘层104上形成第二阻焊层308之外，可以与示范例即非限制性实施例1相似，形成配线基板，并且达到与在示范例即非限制性实施例1的情况下的效果相似的效果。
此外，如实施例6到10中所示，可以通过将半导体芯片安装到配线基板的方法，制造半导体器件。
尽管已经参考优选实施例给出了对于本发明的说明，但是本发明并不局限于特定实施例，而是在权利要求书的保护范围中说明的要旨之内，可以进行各种修改和变更。
根据前面的设置，在某些实施方案中可以获得以下示出的各种优点。举例来说，可以提供配线基板的制造方法和半导体器件的制造方法，该配线基板能够构成为薄型，并且能够应对高密度配线，该半导体器件通过在配线基板上安装半导体芯片而构成。
本申请基于在2005年5月31日提交的日本专利申请No.2005-159993和在2006年1月23日提交的日本专利申请No.2006-014199，并要求该两项申请的外国优先权，其内容在此以引用的方式并入本文。

Claims (14)

1.一种制造配线基板的方法，包括以下步骤：
第一步，在支撑基板上形成第一阻焊层，所述第一阻焊层具有第一开口部；
第二步，在所述第一开口部形成电极；
第三步，在所述电极上形成绝缘层，并在所述绝缘层形成配线部，所述配线部连接到所述电极上；
第四步，在所述配线部上形成第二阻焊层，所述第二阻焊层具有第二开口部；以及
第五步，去除所述支撑基板。
2.根据权利要求1所述的制造配线基板的方法，其中，
所述支撑基板包括导电材料，并且所述电极通过电解电镀法形成。
3.根据权利要求1所述的制造配线基板的方法，其中，
所述第二步包括下述步骤：通过蚀刻所述支撑基板而形成凹部，并且所述电极是对应于所述凹部而形成的。
4.根据权利要求1所述的制造配线基板的方法，其中，
所述第二步包括下述步骤：在所述第一开口部形成电极高度调节层，并且所述电极是在所述电极高度调节层上形成的。
5.根据权利要求4所述的制造配线基板的方法，其中，
在所述第五步中，将所述电极高度调节层与所述支撑基板一起去除。
6.根据权利要求4所述的制造配线基板的方法，其中，
所述支撑基板和所述高度调节层包括铜或铜合金。
7.根据权利要求4所述的制造配线基板的方法，其中，
所述电极高度调节层的厚度等于或大于所述第一阻焊层的厚度。
8.根据权利要求7所述的制造配线基板的方法，其中，
所述电极的面积大于所述第一开口部的面积。
9.根据权利要求1所述的制造配线基板的方法，还包括以下步骤：
第六步，在所述第一步之前，将所述支撑基板与单独支撑基板粘贴在一起；
第七步，在所述单独支撑基板形成第三阻焊层，所述第三阻焊层具有第三开口部；
第八步，在所述第三开口部形成单独电极；
第九步，形成单独绝缘层，以覆盖所述单独电极；并在所述单独绝缘层形成单独配线部，所述单独配线部连接到所述单独电极上；
第十步，形成第四阻焊层，以覆盖所述单独配线部，所述第四阻焊层具有第四开口部；以及
第十一步，去除所述单独支撑基板。
10.一种制造半导体器件的方法，其使用根据权利要求1所述的制造配线基板的方法，所述制造半导体器件的方法还包括：
安装步骤，其在所述第四步之后安装半导体芯片，以使所述半导体芯片从所述第二开口部电连接到所述配线部。
11.根据权利要求10所述的制造半导体器件的方法，还包括下述步骤：
在所述第一步之后，蚀刻从所述第一开口部露出的所述支撑基板，并在被蚀刻的所述支撑基板形成外部连接端子。
12.一种制造半导体器件的方法，其使用根据权利要求1所述的制造配线基板的方法，所述制造半导体器件的方法还包括：
安装步骤，其在所述第五步之后安装半导体芯片，以使所述半导体芯片经由所述电极电连接到所述配线部。
13.根据权利要求12所述的制造半导体器件的方法，还包括下述步骤：
在所述第一步之后，蚀刻从所述第一开口部露出的所述支撑基板，并在被蚀刻的所述支撑基板形成半导体芯片连接端子，
其中，所述半导体芯片是安装在所述半导体芯片连接端子上的。
14.一种制造配线基板的方法，包括以下步骤：
第一步，在支撑基板上形成电镀抗蚀层，所述电镀抗蚀层具有开口部；
第二步，在所述开口部形成电极，并去除所述电镀抗蚀层；
第三步，在所述电极上形成绝缘层，并在所述绝缘层形成配线部，所述配线部连接到所述电极上；
第四步，在所述配线部上形成第一阻焊层，所述第一阻焊层具有第一开口部；
第五步，去除所述支撑基板；以及
第六步，在所述绝缘层上形成第二阻焊层，所述第二阻焊层具有第二开口部。
CN2006100836413A 2005-05-31 2006-05-31 配线基板的制造方法及半导体器件的制造方法 Active CN1873935B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2005-159993 2005-05-31
JP2005159993 2005-05-31
JP2005159993 2005-05-31
JP2006-014199 2006-01-23
JP2006014199A JP4146864B2 (ja) 2005-05-31 2006-01-23 配線基板及びその製造方法、並びに半導体装置及び半導体装置の製造方法
JP2006014199 2006-01-23

Publications (2)

Publication Number Publication Date
CN1873935A true CN1873935A (zh) 2006-12-06
CN1873935B CN1873935B (zh) 2010-06-16

Family

ID=37484322

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006100836413A Active CN1873935B (zh) 2005-05-31 2006-05-31 配线基板的制造方法及半导体器件的制造方法

Country Status (2)

Country Link
JP (2) JP4980295B2 (zh)
CN (1) CN1873935B (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157476A (zh) * 2010-03-04 2011-08-17 日月光半导体制造股份有限公司 具有单侧基板设计的半导体封装及其制造方法
CN102196663A (zh) * 2010-02-25 2011-09-21 三星电子株式会社 印刷电路板和半导体封装及其制造方法及电气和电子设备
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI463622B (zh) * 2010-03-04 2014-12-01 Advanced Semiconductor Eng 具有單側基板設計的半導體封裝及其製造方法
CN104517929A (zh) * 2013-10-01 2015-04-15 旭德科技股份有限公司 封装载板
US9349611B2 (en) 2010-03-22 2016-05-24 Advanced Semiconductor Engineering, Inc. Stackable semiconductor package and manufacturing method thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
CN108271319A (zh) * 2017-01-03 2018-07-10 台虹科技股份有限公司 可挠性电路板的制造方法
CN109073680A (zh) * 2016-05-06 2018-12-21 日本麦可罗尼克斯股份有限公司 多层布线基板和使用该多层布线基板的探针卡
WO2022012422A1 (zh) * 2020-07-15 2022-01-20 珠海越亚半导体股份有限公司 封装基板制作方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3257392B2 (ja) * 1996-02-23 2002-02-18 トヨタ自動車株式会社 車輌の挙動制御装置
US9162656B2 (en) 2003-02-26 2015-10-20 Ford Global Technologies, Llc Active driven wheel lift identification for an automotive vehicle
JP5436259B2 (ja) * 2010-02-16 2014-03-05 日本特殊陶業株式会社 多層配線基板の製造方法及び多層配線基板
JP5566720B2 (ja) * 2010-02-16 2014-08-06 日本特殊陶業株式会社 多層配線基板及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11307883A (ja) * 1998-04-20 1999-11-05 Ngk Spark Plug Co Ltd 配線基板
JP3437453B2 (ja) * 1998-07-06 2003-08-18 イビデン株式会社 Ｉｃチップ実装用プリント配線板およびその製造方法
KR100333627B1 (ko) * 2000-04-11 2002-04-22 구자홍 다층 인쇄회로기판 및 그 제조방법
JP3546961B2 (ja) * 2000-10-18 2004-07-28 日本電気株式会社 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
JP2002261190A (ja) * 2001-02-28 2002-09-13 Sony Corp 半導体装置、その製造方法及び電子機器
US7474538B2 (en) * 2002-05-27 2009-01-06 Nec Corporation Semiconductor device mounting board, method of manufacturing the same, method of inspecting the same, and semiconductor package
JP2004031710A (ja) * 2002-06-27 2004-01-29 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP2005129904A (ja) * 2003-09-29 2005-05-19 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP4333492B2 (ja) * 2004-06-16 2009-09-16 ソニー株式会社 回路モジュール体の製造方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9196597B2 (en) 2010-01-13 2015-11-24 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8884424B2 (en) 2010-01-13 2014-11-11 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
CN102196663A (zh) * 2010-02-25 2011-09-21 三星电子株式会社 印刷电路板和半导体封装及其制造方法及电气和电子设备
CN102196663B (zh) * 2010-02-25 2016-04-13 三星电子株式会社 印刷电路板和半导体封装及其制造方法及电气和电子设备
TWI463622B (zh) * 2010-03-04 2014-12-01 Advanced Semiconductor Eng 具有單側基板設計的半導體封裝及其製造方法
CN104752391B (zh) * 2010-03-04 2018-04-10 日月光半导体制造股份有限公司 具有单侧基板设计的半导体封装及其制造方法
CN104752391A (zh) * 2010-03-04 2015-07-01 日月光半导体制造股份有限公司 具有单侧基板设计的半导体封装及其制造方法
CN102157476B (zh) * 2010-03-04 2015-03-25 日月光半导体制造股份有限公司 具有单侧基板设计的半导体封装及其制造方法
CN102157476A (zh) * 2010-03-04 2011-08-17 日月光半导体制造股份有限公司 具有单侧基板设计的半导体封装及其制造方法
US9349611B2 (en) 2010-03-22 2016-05-24 Advanced Semiconductor Engineering, Inc. Stackable semiconductor package and manufacturing method thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
CN104517929B (zh) * 2013-10-01 2017-10-13 旭德科技股份有限公司 封装载板
CN104517929A (zh) * 2013-10-01 2015-04-15 旭德科技股份有限公司 封装载板
CN109073680A (zh) * 2016-05-06 2018-12-21 日本麦可罗尼克斯股份有限公司 多层布线基板和使用该多层布线基板的探针卡
CN109073680B (zh) * 2016-05-06 2021-01-05 日本麦可罗尼克斯股份有限公司 多层布线基板和使用该多层布线基板的探针卡
CN108271319A (zh) * 2017-01-03 2018-07-10 台虹科技股份有限公司 可挠性电路板的制造方法
WO2022012422A1 (zh) * 2020-07-15 2022-01-20 珠海越亚半导体股份有限公司 封装基板制作方法
GB2611941A (en) * 2020-07-15 2023-04-19 Zhuhai Access Semiconductor Co Ltd Package substrate manufacturing method

Also Published As

Publication number Publication date
CN1873935B (zh) 2010-06-16
JP2011228737A (ja) 2011-11-10
JP5254406B2 (ja) 2013-08-07
JP2008258646A (ja) 2008-10-23
JP4980295B2 (ja) 2012-07-18

Similar Documents

Publication Publication Date Title
CN1873935A (zh) 配线基板的制造方法及半导体器件的制造方法
CN1882224A (zh) 配线基板及其制造方法
CN1288947C (zh) 多层布线基片及其制造方法
CN1117395C (zh) 半导体组件的制造方法及半导体组件
CN1173400C (zh) 板状体和半导体器件的制造方法
CN1216419C (zh) 布线基板、具有布线基板的半导体装置及其制造和安装方法
CN1244139C (zh) 半导体器件和半导体组件
CN1227957C (zh) 电路装置的制造方法及电路装置
CN1151542C (zh) 电子器件及其制造方法
CN1251318C (zh) 半导体芯片、半导体装置和它们的制造方法以及使用它们的电路板和仪器
CN101066005A (zh) 多层布线基板及其制造方法
CN101049057A (zh) 多层印刷电路板及多层印刷电路板的制造方法
CN101069457A (zh) 多层印刷电路板
CN101069458A (zh) 多层印刷电路板
CN1221026C (zh) 由树脂制成应力吸收层的倒装片型半导体器件及制造方法
CN101076884A (zh) 半导体器件及其制造方法、线路板及其制造方法、半导体封装件和电子装置
CN1578601A (zh) 内置半导体ic模块及其制造方法
CN1723556A (zh) 可叠置的半导体器件及其制造方法
CN1237610C (zh) 板状体及半导体装置的制造方法
CN1697148A (zh) 半导体器件及制造该半导体器件的方法
CN101055857A (zh) 半导体器件及其制造方法
CN1956632A (zh) 用于镀覆印刷电路板的方法以及由此制造的印刷电路板
CN1343086A (zh) 电路装置及其制造方法
CN1234909A (zh) 半导体器件及其制造方法
CN1572129A (zh) 焊料包覆球及其制造方法和半导体连接构造的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant