CN1551373A - 半导体装置 - Google Patents

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Abstract

一种半导体装置，由III－V族氮化物半导体构成并具有通孔结构，包括：在导电性基板(11)上形成的由高阻抗AlxGa1－xN构成的缓冲层(12)；在该缓冲层(12)上形成的具有沟道层的由非掺杂GaN和N型AlyGa1－yN构成的元件形成层(14)；在元件形成(14)上选择形成的源电极(16)、漏电极(17)和栅电极(15)。源电极(16)通过填充于在缓冲层(12)和元件形成层(14)上设置的贯通孔(12a)而与导电性基板(11)电连接。这样，通过在防止基板和半导体层之间产生漏泄电流的同时使通孔的形成变得容易而获得高频特性、高输出特性和大功率特性。

Description

半导体装置
技术领域
本发明涉及一种由III-V族氮化物半导体构成的半导体装置，特别涉及在基板背面设置了电极的场效应型半导体装置。
背景技术
III-V族氮化物半导体、即氮化镓(GaN)、氮化铝(AlN)和氮化铟等一般式由AlxGa1-x-yInyN(式中0≤x≤1，0≤y≤1)表达的混晶物，不仅应用于利用其物理特征即宽带隙和直接迁移型之能带结构的短波长光学元件，而且还研究应用于使用其高破坏电场和饱和电子速度之类优点的电子器件。
特别地，利用在半绝缘性基板上顺次外延生长的AlxGa1-xN层(式中0≤x≤1)和GaN层之间的界面上出现的二维电子气(2 DimensionalElectron Gas，以后称为2DEG)的异质结场效应晶体管(Hetero-junctionField Effect Transistor，以后称为HFET)作为高输出器件和高频器件正在进行开发。该HFET不仅有来自载流子供给层(N型AlGaN势垒层)的电子供给，而且有通过由自发分极和压电分极构成的分极效应产生的电荷供给，其电子密度超过1013cm-2，与AlGaAs/GaAs系列FET相比，具有大于一个量级的特征。因此，与GaAs系列HFET相比，该HFET能够期待高的漏极电流密度，已经报告了最大漏极电流超过1A/mm的元件(参考非专利文献1)。而且，III-V族氮化物半导体由于具有宽的带隙(例如GaN为3.4eV)而显示出高的耐压特性，因此有可能将栅/漏电极间的耐压做到100V以上(参考非专利文献1)。这样，由于能够期待显示出高耐压和高电流密度的电特性，因此正在研究将以HFET作为中心的III-V族氮化物半导体构成的电子器件应用作为高频元件或者作为用比现有技术更小设计尺寸来控制大功率的元件。
但是，尽管由III-V族氮化物半导体构成的电子器件是有望作为高频、高输出或者大功率元件，但是为了实现它必须进行各种努力。作为用于实现这种具有高频特性、高输出特性和大功率特性的元件的方法之一，公知一种使用通孔(via hole)结构的技术。
下面，参考图14说明这种使用通孔结构的现有技术的FET。
如图14所示，在厚度被薄膜化到25μm的由GaAs构成的绝缘性基板101的上面形成了包括由N型GaAs构成的沟道层(活性层)的半导体层102。在半导体层102的上面形成了肖特基电极103和在其两侧形成的欧姆源电极104和漏电极105。在绝缘基板101和半导体层102中且在源电极104下面选择形成通孔106，在绝缘基板101的与半导体层102相反的侧面(表面)上形成填充了通孔106的背面电极107，该背面电极107与接地电源108相连。这种源电极104通过背面电极107和通孔106而接地的FET由于与源电极104通过金属线而接地结构的FET相比能够降低源极电感，因此有报告发现线性增益能够获得大约2dB的改善。(参考非专利文献2)。
作为其它现有技术例子，专利文献1公开了将源电极或者发射极通过介入通孔而连接到接地的导电性P+型基板上的结构，专利文献2公开了研磨变薄由碳化硅(SiC)或者蓝宝石构成的基板、并且通过蚀刻从所研磨基板的背面形成通孔的结构和制造方法。
专利文献3公开了由绝缘膜覆盖贯通型通孔侧面和基板背面的结构。
但是，在使用上述现有技术通孔的结构中存在以下所示问题。
第一，由在基板101和包含活性层的半导体层102之间施加的电场，在基板101和半导体层102之间产生漏泄电流。第二，通常，由于基板101使用的SiC或者蓝宝石非常硬且耐药性高，因此对于由SiC和蓝宝石构成的基板101，在保持该基板101强度不变即在基板101不薄的状态下形成到达基板101背面的贯通的通孔106是极其困难的。相反，在研磨变薄由SiC或者蓝宝石构成的基板101之后而形成通孔106的情况下，由于薄的基板101变脆，在形成通孔106的工艺中将产生该基板101破裂的情况。
因此，现有技术通过通孔而与背面电极107连接的半导体装置存在这样的问题，其不能够充分地实现高频特性、高功率输出特性以及大功率特性。
专利文献1：特表2002-536847号公报；
专利文献2：特开平11-45892号公报；
专利文献3：特开平05-21474号公报；
非专利文献1：安藤佑二等著，“高耐压AlGaN/GaN异质结FET评价”，信学技报，ED2002-214，CPM2002-105(2002-10)，pp.29-34；
非专利文献2：福田益美等著，“GaAs场效应晶体管基础”，电子信息通信学会，1992年，p.214。
发明内容
鉴于上述问题，本发明的目的是：在由III-V族氮化物半导体构成的具有通孔结构的半导体装置中，构造使得在防止在基板和半导体层之间产生漏泄电流的同时，使通孔的形成变得容易而获得高频特性、高输出特性及大功率特性。
为了实现上述目的，本发明采用的结构为：在由III-V族氮化物构成的半导体装置中，以保持包含沟道层的半导体层的基板作为导电性基板，只在半导体层上形成通孔而将源电极或者漏电极与导电性基板电连接。
具体地，本发明的第一半导体装置，包括：导电性基板；在导电性基板上形成的由高阻抗的第一种III-V族氮化物半导体构成的第一半导体层；在第一半导体层上形成的具有沟道层的由第二种III-V族氮化物半导体构成的第二半导体层；在第二半导体层上选择形成的源电极、漏电极和栅电极。源电极通过填充于在第一半导体层和第二半导体层上设置的贯通孔而与导电性基板电连接。
根据第一半导体装置，由于源电极通过填充于在第一半导体层和具有沟道层的第二半导体层上设置的贯通孔(通孔)而与导电性基板电连接，不用在导电性基板上设置通孔就能够将电极形成在导电性基板的背面上。由此，由于在使通孔的形成变得容易的同时没有必要使基板薄膜化，因此能够在保持导电性基板强度的状态下，获得高频特性和高输出特性卓越的由III-V族氮化物半导体构成的半导体装置。
在第一半导体装置中，第一半导体层优选其厚度按照具有比在漏电极上施加的最大电压还高的耐压的方式进行设定。这样，由于能够抑制在导电性基板和沟道层之间流动的漏泄电流，因此能够改善高输出特性和大功率特性。
优选地，在第一半导体装置中，导电性基板是P型半导体基板，第一半导体层和半导体基板具有第一半导体层的厚度和半导体基板的杂质浓度，其使得通过在第一半导体层和半导体基板上扩展的耗尽层所维持的最大电压变得比在漏电极上施加的最大电压还高。这样，能够使在P型半导体基板和具有沟道层的第二半导体层之间流动的漏泄电流更小。之所以将P型半导体基板使用于导电性基板，是因为当将接地电位施加到半导体基板的背面电极和将正电位施加到漏电极上时，由于半导体基板中第一半导体层之间的界面被耗尽化或者由于P型半导体基板对作为载流子的电子的电势高，因而能够抑制在半导体基板和第二半导体层之间流动的漏泄电流。
优选地，在第一半导体装置中，导电性基板是P型半导体基板，第一半导体装置还包括在半导体基板和第一半导体层之间形成的源电极贯通的且杂质浓度比半导体基板低的P型的第三半导体层。第一半导体层和第三半导体层具有第一半导体层和第三半导体层的厚度以及该第三半导体层的杂质浓度，其使得通过在第一半导体层和第三半导体层上扩展的耗尽层所维持的最大电压变得比在漏电极上施加的最大电压还高。这样，由于能够将因为阻抗比P型导电性基板高而降低漏泄电流的P型的第三半导体层和用于降低串联阻抗的P型的半导体基板分离，因此能够谋求串联阻抗的降低。
优选地，在第一半导体装置中，导电性基板是P型半导体基板，第一半导体装置还包括在半导体基板和第一半导体层之间形成的源电极贯通的N型的第三半导体层。第一半导体层和第三半导体层具有第一半导体层和第三半导体层的厚度以及该第三半导体层的杂质浓度，其使得通过在第一半导体层和第三半导体层上扩展的耗尽层所维持的最大电压变得比在漏电极上施加的最大电压还高。这样，由于通过在高阻抗的第一半导体层和N型的第三半导体层上扩展的耗尽层能够实现等于或者大于在P型半导体基板和具有沟道层的第二半导体层之间所施加电压的耐压，因此能够使在半导体基板和沟道层之间流动的漏泄电流更小。
优选地，在第一半导体装置中，导电性基板是P型半导体基板，第一半导体装置还包括在半导体基板和第一半导体层之间形成的源电极贯通的且由具有一个或者一个以上的PN结的层叠体构成的第三半导体层。第一半导体层和第三半导体层具有第一半导体层和第三半导体层的厚度以及该第三半导体层的杂质浓度，其使得通过在第一半导体层和第三半导体层上扩展的耗尽层所维持的最大电压变得比在漏电极上施加的最大电压还高。这样，由于不仅在高阻抗的第一半导体层而且还通过第三半导体层具有的PN结形成的耗尽层能够实现等于或者大于在P型半导体基板和具有沟道层的第二半导体层之间所施加电压的耐压，因此能够使在半导体基板和沟道层之间流动的漏泄电流更小。
优选地，在第一半导体装置中，导电性基板是N型半导体基板，第一半导体装置还包括在半导体基板和第一半导体层之间形成的源电极贯通的P型的第三半导体层。第一半导体层和第三半导体层具有第一半导体层和第三半导体层的厚度以及该第三半导体层的杂质浓度，其使得通过在第一半导体层和第三半导体层上扩展的耗尽层所维持的最大电压变得比在漏电极上施加的最大电压还高。这样，由于通过在高阻抗的第一半导体层和P型的第三半导体层上扩展的耗尽层能够实现等于或者大于在N型半导体基板和具有沟道层的第二半导体层之间所施加电压的耐压，因此能够使在半导体基板和沟道层之间流动的漏泄电流更小。
优选地，在第一半导体装置中，导电性基板是N型半导体基板，第一半导体装置还包括在半导体基板和第一半导体层之间形成的源电极贯通的且由具有一个或者一个以上的PN结的层叠体构成的第三半导体层。第一半导体层和第三半导体层具有第一半导体层和第三半导体层的厚度以及该第三半导体层的杂质浓度，其使得通过在第一半导体层和第三半导体层上扩展的耗尽层所维持的最大电压变得比在漏电极上施加的最大电压还高。这样，由于不仅通过高阻抗的第一半导体层而且还通过第三半导体层具有的PN结形成的耗尽层能够实现等于或者大于在N型半导体基板和具有沟道层的第二半导体层之间所施加电压的耐压，因此能够使在半导体基板和沟道层之间流动的漏泄电流更小。
本发明的第二半导体装置，包括：导电性基板；在导电性基板上形成的由高阻抗的第一种III-V族氮化物半导体构成的第一半导体层；在第一半导体层上形成的具有沟道层的由第二种III-V族氮化物半导体构成的第二半导体层；在第二半导体层上选择形成的源电极、漏电极和栅电极。漏电极通过填充于在第一半导体层和第二半导体层上设置的贯通孔而与导电性基板电连接。
根据第二半导体装置，由于漏电极通过填充于在高阻抗的第一半导体层和具有沟道层的第二半导体层上设置的贯通孔(通孔)而与导电性基板电连接，不用在导电性基板上设置通孔就能够将电极形成在导电性基板的背面上。由此，由于在使通孔的形成变得容易的同时没有必要使基板薄膜化，因此能够在保持导电性基板强度的状态下，获得高频特性和高输出特性卓越的由III-V族氮化物半导体构成的半导体装置。
优选地，在第二半导体装置中，第一半导体层的厚度按照具有比在漏电极上施加的最大电压还高的耐压的方式进行设定。这样，由于能够抑制在导电性基板和沟道层之间流动的漏泄电流，因此能够改善高输出特性和大功率特性。
优选地，在第二半导体装置中，导电性基板是N型半导体基板，第一半导体层和半导体基板具有第一半导体层的厚度和半导体基板的杂质浓度，其使得通过在第一半导体层和半导体基板上扩展的耗尽层所维持的最大电压变得比在漏电极上施加的最大电压还高。这样，能够使在N型半导体基板和具有沟道层的第二半导体层之间流动的漏泄电流更小。之所以将N型半导体基板使用于导电性基板，是因为当将正的漏极电位施加到半导体基板的背面电极时，由于半导体基板中第一半导体层之间的界面被耗尽化，因而能够抑制在半导体基板和第二半导体层之间流动的漏泄电流。
优选地，在第二半导体装置中，导电性基板是N型半导体基板，第二半导体装置还包括在半导体基板和第一半导体层之间形成的漏电极贯通的且杂质浓度比半导体基板低的N型的第三半导体层。第一半导体层和第三半导体层具有第一半导体层和第三半导体层的厚度以及该第三半导体层的杂质浓度，其使得通过在第一半导体层和第三半导体层上扩展的耗尽层所维持的最大电压变得比在漏电极上施加的最大电压还高。这样，由于能够将因为阻抗比N型导电性基板高而降低漏泄电流的N型的第三半导体层和用于降低串联阻抗的N型的半导体基板分离，因此能够谋求串联阻抗的降低。
优选地，在第二半导体装置中，导电性基板是N型半导体基板，第二半导体装置还包括在半导体基板和第一半导体层之间形成的漏电极贯通的且由具有一个或者一个以上的PN结的层叠体构成的第三半导体层。第一半导体层和第三半导体层具有第一半导体层和第三半导体层的厚度以及该第三半导体层的杂质浓度，其使得通过在第一半导体层和第三半导体层上扩展的耗尽层所维持的最大电压变得比在漏电极上施加的最大电压还高。这样，由于不仅通过高阻抗的第一半导体层而且还通过第三半导体层具有的PN结形成的耗尽层能够实现等于或者大于在N型半导体基板和具有沟道层的第二半导体层之间所施加电压的耐压，因此能够使在半导体基板和沟道层之间流动的漏泄电流更小。
优选地，在第二半导体装置中，导电性基板是P型半导体基板，第二半导体装置还包括在半导体基板和第一半导体层之间形成的漏电极贯通的且由具有一个或者一个以上的PN结的层叠体构成的第三半导体层。第一半导体层和第三半导体层具有第一半导体层和第三半导体层的厚度以及该第三半导体层的杂质浓度，其使得通过在第一半导体层和第三半导体层上扩展的耗尽层所维持的最大电压变得比在漏电极上施加的最大电压还高。这样，由于不仅通过高阻抗的第一半导体层而且还通过第三半导体层具有的PN结形成的耗尽层能够实现等于或者大于在P型半导体基板和具有沟道层的第二半导体层之间所施加电压的耐压，因此能够使在半导体基板和沟道层之间流动的漏泄电流更小。
优选地，第一半导体装置还包括：覆盖包含源电极、漏电极和栅电极之第二半导体层而形成的绝缘膜；在绝缘膜上形成的通过绝缘膜上设置的开口部而与漏电极电连接的布线。绝缘膜的厚度按照具有比在漏电极和栅电极之间施加的最大电压还高的耐压的方式进行设定。这样，能够抑制在漏电极和栅电极之间流动的漏泄电流。而且，由于与漏电极连接的布线能够配置成覆盖元件，因此能够降低布线的串联阻抗。
优选地，第二半导体装置还包括：覆盖包含源电极、漏电极和栅电极之第二半导体层而形成的绝缘膜；在绝缘膜上形成的通过绝缘膜上设置的开口部而与源电极电连接的布线。绝缘膜的厚度按照具有比在漏电极和源电极之间施加的最大电压还高的耐压的方式进行设定。这样，能够抑制在漏电极和源电极之间流动的漏泄电流。而且，由于与源电极连接的布线能够配置成覆盖元件，因此能够降低布线的串联阻抗。
这种情况下，绝缘膜优选由苯并环丁烯或者包含苯并环丁烯的层叠结构构成。
优选地，在第一半导体装置中，源电极由对导电性基板显现出欧姆特性且对第一半导体层和第二半导体层显现出肖特基特性的金属构成。
优选地，在第二半导体装置中，漏电极由对导电性基板显现出欧姆特性且对第一半导体层和第二半导体层显现出肖特基特性的金属构成。
这样，由于使用对由III-V族氮化物半导体构成的第一半导体层和第二半导体层具有肖特基势垒的金属，因此通过在金属和III-V族氮化物半导体之间的界面上产生的肖特基势垒而能够使漏泄电流更小。
这种情况下，金属优选是金、银、铜、铂、钯、镍、铬、铱、钨、钼、硅或者锌，以及包含这些金属的至少两种的层叠体或者合金。
优选地，在第一或者第二半导体装置中，贯通孔的侧面至少通过第一半导体层和第二半导体层被热氧化所形成的氧化膜所覆盖。这样，即使在贯通孔的侧面沉积与III-V族氮化物半导体反应性高的金属，由于所沉积的金属只与贯通孔12a表面上形成的一部分热氧化膜反应，而与其下侧的氮化物半导体层不起反应和腐蚀，因此能够将在导电性基板上流动的漏泄电流抑制到低水平。
优选地，在第一或者第二半导体装置中，导电性基板由硅、碳化硅或者氮化镓构成。
根据本发明的半导体装置，由于将导电性基板用于基板且在该导电性基板上不设置贯通孔(通孔)就能够设置背面电极，以及在保持导电性基板强度不变之下能够形成背面电极，因此能够实现因降低电感使高频特性和高输出特性被改善的由III-V族氮化物半导体构成的半导体装置。
附图说明
图1是表示本发明第一实施方式的半导体装置的结构剖面示意图。
图2是表示本发明第二实施方式的半导体装置的结构剖面示意图。
图3是表示本发明第二实施方式之第一变形例的半导体装置的结构剖面示意图。
图4是表示本发明第二实施方式之第二变形例的半导体装置的结构剖面示意图。
图5是表示本发明第二实施方式之第三变形例的半导体装置的结构剖面示意图。
图6是表示本发明第三实施方式的半导体装置的结构剖面示意图。
图7是表示本发明第四实施方式的半导体装置的结构剖面示意图。
图8是表示本发明第四实施方式之第一变形例的半导体装置的结构剖面示意图。
图9是表示本发明第四实施方式之第二变形例的半导体装置的结构剖面示意图。
图10是表示本发明第四实施方式之第三变形例的半导体装置的结构剖面示意图。
图11是表示本发明第五实施方式的半导体装置的结构剖面示意图。
图12是表示本发明第六实施方式的半导体装置的结构剖面示意图。
图13是表示本发明第七实施方式的半导体装置的结构剖面示意图。
图14是表示现有技术使用通孔结构之FET的结构剖面示意图。
图中：11-导电性基板(P型)，12-缓冲层(第一半导体层)，12a-贯通孔(通孔)，13A-载流子迁移层，13B-表面势垒层，14-元件形成层(第二半导体层)，15-栅电极，16-源电极，17-漏电极，18-背面电极，19-接地电源，21-耗尽形成层(第三半导体层)，21a-下层(P型)，21b-上层(N型)，21A-耗尽形成层，22-导电性基板(N型)，31-导电性基板(N型)，32-缓冲层(第一半导体层)，32a-贯通孔(通孔)，33A-载流子迁移层，33B-表面势垒层，34-元件形成层(第二半导体层)，35-栅电极，36-源电极，37-漏电极，38-背面电极，41-耗尽形成层(第三半导体层)，41a-下层(P型)，41b-上层(N型)，41A-耗尽形成层，42-导电性基板(P型)，43-热氧化膜，50-绝缘膜，50a开口部，51-金属布线。
具体实施方式
(第一实施方式)
参考附图说明本发明第一实施方式。
图1是本发明第一实施方式的半导体装置，表示异质结场效应晶体管(HFET)的剖面构成示意图。如图1所示，第一实施方式的HFET由P+型导电性基板11、作为第一半导体层的缓冲层12、以及作为第二半导体层的元件形成层14构成。P+型导电性基板11例如由硅(Si)构成，缓冲层12由高阻抗的氮化铝镓(AlxGa1-xN，0＜x≤1)构成，元件形成层14由包含沟道层(活性层)的III-V族氮化物半导体构成。这里，导电性基板11例如被形成为使得通过离子注入使磷(P)或者砷(As)的杂质浓度变成1×1020cm-3。缓冲层12被形成为用于缓解在导电性基板11和在该导电性基板11上生长的元件形成层14之间的栅格不一致。
在缓冲层12上通过结晶生长设置的元件形成层14由载流子迁移层13A和在该载流子迁移层13A上形成的表面势垒层(载流子供给层)13B构成，载流子迁移层13A由未掺杂的氮化镓(GaN)构成，表面势垒层13B由N型氮化铝镓(AlyGa1-yN，0＜y≤1)构成。通过该结构，在载流子迁移层13A上的表面势垒层13B之间成为异质结的界面附近形成了由2DEG构成的沟道层。
在表面势垒层13B上选择形成例如由镍(Ni)和金(Au)的层叠体构成的具有肖特基特性的栅电极15，在该栅电极15的侧面区域上分别选择形成作为欧姆电极的源电极16和漏电极17。
作为第一实施方式的特征，源电极16被形成为使得被填充到通过贯通载流子迁移层13A和表面势垒层13B而露出导电性基板11的贯通孔(通孔)12a中。这里，形成源电极16的材料优选为对由硅(Si)构成的导电性基板11表现出欧姆特性而对于缓冲层12和元件形成层14表现出肖特基特性的金属材料，例如能够使用金(Au)、银(Ag)、铜(Cu)、铂(Pt)、钯(Pd)、镍(Ni)、铬(Cr)、铱(Ir)、钨(W)、钼(Mo)、硅(Si)或者锌(Zn)等金属以及包含这些金属的至少两种的层叠体或者合金。与此相反，在由N型AlyGa1-yN构成的表面势垒层13B上形成的漏电极17的材料能够使用钛(Ti)和铝(Al)的层叠体。
在与导电性基板11的缓冲层12相对的面(背面)上形成了与接地电源19连接的将接地电位提供给源电极16的背面电极18。背面电极18的材料能够使用硅化钛(TiSi)和氮化钛(TiN)的层叠体。而且，当将碳化硅(SiC)代替硅用在P+型导电性基板11上时，能够将Ti/Al的层叠体用于背面电极18。
这样，在第一实施方式中，由于形成元件形成层14的基板使用导电性基板11，在该导电性基板11上不必要设置通孔。因此，还能够省略在导电性基板11上形成通孔的工序和为了使通孔浅而薄膜化导电性基板11自身的研磨工序。结果，能够在保持导电性基板11之必要的基板强度的同时进行源电极16和导电性基板11的背面电极18之间的电连接。
由于在缓冲层12上使用具有在导电性基板11和载流子迁移层13A之间施加电压以上耐压的高阻抗AlxGa1-xN，因此能够大幅度抑制在导电性基板11和载流子迁移层13A的沟道层之间流动的漏泄电流。
这里，高阻抗缓冲层12的厚度和导电性基板11的杂质浓度希望设定为使得由在该缓冲层12和导电性基板11上扩展的耗尽层所维持的最大电压变得比漏电极17上施加的最大电压还高。这样，能够使在导电性基板11和载流子迁移层13A之间流动的漏泄电流更小。
这样，根据第一实施方式，作为将源极电位(接地电位)施加到背面电极18上的结构，由于不必要在导电性基板11上形成贯通孔12a，因此在使该贯通孔12a的形成变得容易的同时，还能够把导电性基板11设定到充分保持其强度的厚度上。因此，由于通过高阻抗的缓冲层12能够抑制在导电性基板11和元件形成层14之间产生的漏泄电流，因此能够获得HFET的高频特性、高输出特性及大功率特性。
(第二实施方式)
下面，参考附图说明本发明第二实施方式。
图2是本发明第二实施方式的半导体装置，表示出HFET的剖面结构示意图。图2中，与图1所示结构部件相同的结构部件给出了相同的标记，并省略其说明。
如图2所示，第二实施方式的HFET在P+型导电性基板11和高阻抗的缓冲层12之间至少设置了一层作为第三半导体层的耗尽形成层21，该耗尽形成层21由杂质浓度比导电性基板11小的即阻抗大的P-型硅形成。这里，高阻抗缓冲层12的厚度和耗尽形成层21的厚度以及其杂质浓度被设定为使得由在该缓冲层12和耗尽形成层21上扩展的耗尽层所维持的最大电压变得比漏电极17上施加的最大电压还高。
根据这种结构，由于能够将有助于降低串联阻抗的P+型导电性基板11和比该导电性基板阻抗更高的有助于降低漏泄电流的P-型耗尽形成层21分离，因此不仅能够降低在载流子迁移层13A和导电性基板11之间产生的漏泄电流，而且还能够同时实现降低在源电极16和背面电极18之间的串联阻抗。
因此，根据第二实施方式，由于变成不必要在导电性基板11上形成贯通孔12a，因此在使该贯通孔12a的形成变得容易的同时，还能够把导电性基板11设定到充分保持其强度的厚度上。因此，由于通过高阻抗的缓冲层12和耗尽形成层21能够抑制在导电性基板11和元件形成层14之间产生的漏泄电流，因此能够获得HFET的高频特性、高输出特性及大功率特性。
而且，将由P-型硅构成的耗尽形成层21的导电类型作为N-型也是可以的。
(第二实施方式的第一变形例)
图3是本发明第二实施方式之第一变形例的半导体装置，表示出HFET的剖面结构示意图。图3中，与图2所示结构部件相同的结构部件给出了相同的标记，并省略其说明。
第一变形例形成为使得在耗尽形成层21上在从下侧开始的P型下层21a和N型上层21b之间具有PN结。此时，希望将高阻抗缓冲层12的厚度和耗尽形成层21的厚度以及下层21a和上层21b的杂质浓度设定为使得由在该缓冲层12和耗尽形成层21上扩展的耗尽层所维持的最大电压变得比漏电极17上施加的最大电压还高。
因此，由于通过高阻抗缓冲层12及在耗尽形成层21具有的PN结上产生的耗尽层而能够实现在导电性基板11和载流子迁移层13A的沟道层之间施加电压以上的耐压，所以在能够降低在载流子迁移层13A和导电性基板11之间产生的漏泄电流的同时，还能够降低在源电极16和背面电极18之间的串联阻抗。
(第二实施方式的第二变形例)
图4是本发明第二实施方式之第二变形例的半导体装置，表示出HFET的剖面结构示意图。图4中，与图2所示结构部件相同的结构部件给出了相同的标记，并省略其说明。
第二变形例在将由以1×1020cm-3浓度被注入硼(B)的N+型硅构成的导电性基板用作为导电性基板的同时，将耗尽形成层21A的P型杂质浓度做成比第二实施方式中的P-型耗尽形成层21的还大。这里，希望将高阻抗缓冲层12的厚度和耗尽形成层21A的厚度以及其杂质浓度设定为使得由在该缓冲层12和耗尽形成层21A上扩展的耗尽层所维持的最大电压变得比漏电极17上施加的最大电压还高。
根据这种结构，由于通过高阻抗缓冲层12及在P型耗尽形成层21A上产生的耗尽层就能够实现在N+型导电性基板22和载流子迁移层13A的沟道层之间施加电压以上的耐压，所以在能够降低在载流子迁移层13A和导电性基板11之间产生的漏泄电流的同时，还能够降低在源电极16和背面电极18之间的串联阻抗。
在第二变形例中，作为在由N+硅构成的导电性基板22上设置的背面电极18，能够使用硅化钛(TiSi)和氮化钛(TiN)的层叠体。
当使用碳化硅(SiC)于N+型导电性基板22时，作为背面电极18，能够使用碳化硅和合金化状态的镍(Ni)。
(第二实施方式的第三变形例)
图5是本发明第二实施方式之第三变形例的半导体装置，表示出HFET的剖面结构示意图。图5中，与图3所示结构部件相同的结构部件给出了相同的标记，并省略其说明。
第三变形例使用由N+型硅构成的导电性基板22代替第一变形例的由P+型硅构成导电性基板11。此时，希望将高阻抗缓冲层12的厚度和耗尽形成层21的厚度以及P型下层21a和N型上层21b的杂质浓度设定为使得由在该缓冲层12和耗尽形成层21上扩展的耗尽层所维持的最大电压变得比漏电极17上施加的最大电压还高。
通过这，由于通过高阻抗缓冲层12及在耗尽形成层21具有的PN结上产生的耗尽层就能够实现在导电性基板22和载流子迁移层13A的沟道层之间施加电压以上的耐压，所以在能够降低在载流子迁移层13A和导电性基板11之间产生的漏泄电流的同时，还能够降低在源电极16和背面电极18之间的串联阻抗。
(第三实施方式)
下面，参考附图说明本发明第三实施方式。
图6是本发明第三实施方式的半导体装置，表示出HFET的剖面构成示意图。如图6所示，第三实施方式的HFET由N+型导电性基板31、作为第一半导体层的缓冲层32、以及作为第二半导体层的元件形成层34构成。N+型导电性基板31例如由硅(Si)构成，缓冲层32由高阻抗的AlxGa1-xN(0＜x≤1)构成，元件形成层34由包含沟道层(活性层)的III-V族氮化物半导体构成。这里，导电性基板31例如被形成为使得通过离子注入使硼(B)的杂质浓度变成1×1020cm-3。缓冲层12被形成为使得缓解在导电性基板31和在该导电性基板31上生长的元件形成层34之间的栅格不一致。
在缓冲层32上通过结晶生长设置的元件形成层34由载流子迁移层33A和在该载流子迁移层33A上形成的表面势垒层(载流子供给层)33B构成，载流子迁移层33A由未掺杂的GaN构成，表面势垒层33B由N型AlyGa1-yN(0＜y≤1)构成。通过该结构，在载流子迁移层33A上的表面势垒层33B之间成为异质结的界面附近形成了由2DEG构成的沟道层。
在表面势垒层33B上选择形成例如由镍(Ni)和金(Au)的层叠体构成的具有肖特基特性的栅电极35，在该栅电极35的侧面区域上分别选择形成作为欧姆电极的源电极36和漏电极37。
作为第三实施方式的特征，漏电极37被形成为使得被填充到通过贯通缓冲层32、载流子迁移层33A和表面势垒层33B而露出导电性基板31的贯通孔(通孔)32a中。这里，形成漏电极37的材料优选为对由硅(Si)构成的导电性基板31表现出欧姆特性而对于缓冲层32和元件形成层34表现出肖特基特性的金属材料，例如能够使用金(Au)、银(Ag)、铜(Cu)、铂(Pt)、钯(Pd)、镍(Ni)、铬(Cr)、铱(Ir)、钨(W)、钼(Mo)、硅(Si)或者锌(Zn)等金属以及包含这些金属的至少两种的层叠体或者合金。与此相反，在由N型AlyGa1-yN构成的表面势垒层33B上形成的源电极36的材料能够使用钛(Ti)和铝(Al)的层叠体。
在与导电性基板31的缓冲层32相对的面(背面)上形成了用于将漏极电位提供给漏电极37的背面电极38。背面电极38的材料能够使用硅化钛(TiSi)和氮化钛(TiN)的层叠体。而且，当将碳化硅(SiC)代替硅用在N+型导电性基板31上时，能够使用碳化硅和合金化状态的镍(Ni)作为背面电极38。
这样，在第三实施方式中，由于形成元件形成层34的基板使用导电性基板31，在该导电性基板31上不必要设置通孔。因此，还能够省略在导电性基板31上形成通孔的工序和为了使通孔浅而薄膜化导电性基板31自身的研磨工序。结果，能够在保持导电性基板31之必要的基板强度的同时进行漏电极37和导电性基板31的背面电极38之间的电连接。
如上，由于在缓冲层32上使用具有在导电性基板31和载流子迁移层33A之间施加电压以上耐压的高阻抗AlxGa1-xN，因此能够大幅度抑制在导电性基板31和载流子迁移层33A的沟道层之间流动的漏泄电流。
这里，高阻抗缓冲层32的厚度和导电性基板31的杂质浓度希望设定为使得由在该缓冲层32和导电性基板31上扩展的耗尽层所维持的最大电压变得比漏电极37上施加的最大电压还高。这样，能够使在导电性基板31和载流子迁移层33A之间流动的漏泄电流更小。
因此，根据第三实施方式，作为将漏极电位施加到背面电极38上的结构，由于不必要在导电性基板31上形成贯通孔32a，因此在使该贯通孔32a的形成变得容易的同时，还能够把导电性基板31设定到充分保持其强度的厚度上。如上，由于通过高阻抗的缓冲层32能够抑制在导电性基板31和元件形成层34之间产生的漏泄电流，因此能够获得HFET的高频特性、高输出特性及大功率特性。
(第四实施方式)
下面，参考附图说明本发明第四实施方式。
图7是本发明第四实施方式的半导体装置，表示出HFET的剖面结构示意图。图7中，与图6所示结构部件相同的结构部件给出了相同的标记，并其省略说明。
如图7所示，第四实施方式的HFET在N+型导电性基板31和高阻抗的缓冲层32之间至少设置了一层耗尽形成层41，该耗尽形成层41由杂质浓度比导电性基板31小的即阻抗大的N-型硅形成。这里，高阻抗缓冲层32的厚度和耗尽形成层41的厚度以及其杂质浓度被设定为使得由在该缓冲层32和耗尽形成层41上扩展的耗尽层所维持的最大电压变得比漏电极37上施加的最大电压还高。
根据这种结构，由于能够将有助于降低串联阻抗的N+型导电性基板3 1和比该导电性基板阻抗更高的有助于降低漏泄电流的N-型耗尽形成层41分离，因此不仅能够降低在载流子迁移层33A和导电性基板31之间产生的漏泄电流，而且还能够同时实现降低在漏电极37和背面电极38之间的串联阻抗。
因此，根据第四实施方式，由于变成不必要在导电性基板31上形成贯通孔32a，因此在使该贯通孔32a的形成变得容易的同时，还能够把导电性基板31设定到充分保持其强度的厚度上。如上，由于通过高阻抗的缓冲层32和耗尽形成层41能够抑制在导电性基板31和元件形成层34之间产生的漏泄电流，因此能够获得HFET的高频特性、高输出特性及大功率特性。
(第四实施方式的第一变形例)
图8是本发明第四实施方式之第一变形例的半导体装置，表示出HFET的剖面结构示意图。图8中，与图7所示结构部件相同的结构部件给出了相同的标记，并省略其说明。
第一变形例形成为使得在耗尽形成层41上在从下侧开始的P型下层41a和N型上层41b之间具有PN结。此时，希望将高阻抗缓冲层32的厚度和耗尽形成层41的厚度以及下层41a和上层41b的杂质浓度设定为使得由在该缓冲层32和耗尽形成层41上扩展的耗尽层所维持的最大电压变得比漏电极37上施加的最大电压还高。
因此，由于通过高阻抗缓冲层32及在耗尽形成层41具有的PN结上产生的耗尽层就能够实现在导电性基板31和载流子迁移层33A的沟道层之间施加电压以上的耐压，所以在能够降低在载流子迁移层33A和导电性基板31之间产生的漏泄电流的同时，还能够降低在漏电极37和背面电极38之间的串联阻抗。
(第四实施方式的第二变形例)
图9是本发明第四实施方式之第二变形例的半导体装置，表示出HFET的剖面结构示意图。图9中，与图7所示结构部件相同的结构部件给出了相同的标记，并省略其说明。
第二变形例在将由以1×1020cm-3浓度被注入磷(P)或者砷(As)的P+型硅构成的导电性基板42用作为导电性基板的同时，将耗尽形成层41A的杂质浓度做成比第四实施方式中的耗尽形成层41的还大。这里，希望将高阻抗缓冲层32的厚度和耗尽形成层41A的厚度以及其杂质浓度设定为使得由在该缓冲层32和耗尽形成层41A上扩展的耗尽层所维持的最大电压变得比漏电极37上施加的最大电压还高。
根据这种结构，由于通过高阻抗缓冲层32及在N型耗尽形成层41A上产生的耗尽层就能够实现在P+型导电性基板42和载流子迁移层33A的沟道层之间施加电压以上的耐压，所以在能够降低在载流子迁移层33A和导电性基板31之间产生的漏泄电流的同时，还能够降低在漏电极37和背面电极38之间的串联阻抗。
在第二变形例中，作为在由P+硅构成的导电性基板42上设置的背面电极18，能够使用硅化钛(TiSi)和氮化钛(TiN)的层叠体。
当使用碳化硅(SiC)于P+型导电性基板42时，作为背面电极38，能够使用钛(Ti)和铝(Al)的层叠体。
(第四实施方式的第三变形例)
图10是本发明第四实施方式之第三变形例的半导体装置，表示出HFET的剖面结构示意图。图10中，与图8所示结构部件相同的结构部件给出了相同的标记，并省略其说明。
第三变形例使用由P+型硅构成的导电性基板42代替第一变形例的由N+型硅构成的导电性基板31。此时，希望将高阻抗缓冲层32的厚度和耗尽形成层41的厚度以及P型下层41a和N型上层41b的杂质浓度设定为使得由在该缓冲层32和耗尽形成层41上扩展的耗尽层所维持的最大电压变得比漏电极37上施加的最大电压还高。
通过这，由于通过高阻抗缓冲层32及在耗尽形成层41具有的PN结上产生的耗尽层就能够实现在导电性基板42和载流子迁移层33A的沟道层之间施加电压以上的耐压，所以在能够降低在载流子迁移层33A和导电性基板31之间产生的漏泄电流的同时，还能够降低在漏电极37和背面电极38之间的串联阻抗。
(第五实施方式)
下面，参考附图说明本发明第五实施方式。
图11是本发明第五实施方式的半导体装置，表示出HFET的剖面结构示意图。图11中，与图1所示结构部件相同的结构部件给出了相同的标记，并省略其说明。
第五实施方式的HFET具有绝缘膜50，该绝缘膜50被形成在第一实施方式HFET元件形成层14之上包含栅电极15、源电极16和漏电极17的整个面上，在该绝缘膜50上形成了由例如铝(Al)或者铜(Cu)等构成的金属布线51，以便通过填充露出了漏电极17之开口部50a而谋求与该漏电极17的电连接。这里，绝缘膜50能够使用氧化硅或者氮化硅，优选使用比氧化硅更小介电常数的例如苯并环丁烯(BCB)或者包括苯并环丁烯的层叠体。
这里，绝缘膜50的膜厚被设定为使得该绝缘膜50的耐压比在漏电极17和栅电极15之间施加的最大电压还高。根据该结构，能够抑制在漏电极17和栅电极15之间流动的电流。
与漏电极17连接的金属布线51由于被配置成覆盖HFET元件，因此能够降低在金属布线51和漏电极15之间的串联阻抗。结果，能够获得HFET的高频特性、高输出特性和大功率特性。
第五实施方式能够适用于如第二实施方式及其变形例那样在导电性基板11和缓冲层12之间设置耗尽形成层21，21A的结构。
(第六实施方式)
下面，参考附图说明本发明第六实施方式。
图12是本发明第六实施方式的半导体装置，表示出HFET的剖面结构示意图。图12中，与图7所示结构部件相同的结构部件给出了相同的标记，并省略其说明。
第六实施方式的HFET具有绝缘膜50，该绝缘膜50被形成在第四实施方式HFET元件形成层34之上包含栅电极35、源电极36和漏电极37的整个面上，在该绝缘膜50上形成了由例如铝(Al)或者铜(Cu)等构成的金属布线51，以便通过填充露出了源电极36之开口部50a而谋求与该源电极36的电连接。这里，绝缘膜50能够使用氧化硅或者氮化硅，优选使用比氧化硅更小介电常数的例如苯并环丁烯(BCB)或者包括苯并环丁烯的层叠体。
这里，绝缘膜50的膜厚被设定为使得该绝缘膜50的耐压比在漏电极37和栅电极36之间施加的最大电压还高。根据该结构，能够抑制在漏电极37和源电极36之间流动的漏泄电流。
与源电极36连接的金属布线51由于被配置成覆盖HFET元件，因此能够降低在金属布线51和源电极36之间的串联阻抗。结果，能够获得HFET的高频特性、高输出特性和大功率特性。
第六实施方式能够适用于第三实施方式和第四实施方式的各个变形例所示的HFET。
(第七实施方式)
下面，参考附图说明本发明第七实施方式。
图13是本发明第七实施方式的半导体装置，表示出HFET的剖面结构示意图。图13中，与图1所示结构部件相同的结构部件给出了相同的标记，并省略其说明。
第七实施方式设置了在用于填充源电极16的贯通孔12a的侧面上通过选择热氧化该侧面而构成的热氧化膜43。
这样，通过在贯通孔12a的侧面上使元件形成层14自身被热氧化而形成热氧化膜，即使使用与III-V族氮化物半导体反应性高的金属材料例如由钛(Ti)和金(Au)的层叠体构成的金属，该金属只与贯通孔12a侧面热氧化膜43的一部分反应，而与元件形成层14不起反应和腐蚀。结果，由于通过介入的源电极16侧面而能够将在导电性基板11上流动的漏泄电流抑制到低水平，因此能够获得HFET的高频特性、高输出特性和大功率特性。
用于形成漏电极16的材料除了钛和金的层叠体之外，即使使用钛、铝、锡或者金的单质金属、或者使用这些金属组合的多层金属膜或者合金也能够获得相同的效果。
第七实施方式能够适用于第一～第六实施方式及其变形例所示的HFET。
在第一～第七实施方式及其变形例中，尽管将导电性的硅(Si)用于导电性基板11，22，31，42中，但是代替硅也能够使用导电性的碳化硅(SiC)或者导电性的氮化镓(GaN)。
在第一～第七实施方式及其变形例中，由于即使是在导电性基板上生长的缓冲层12，32的至少一部分上包含P型半导体层的结构也能够通过缓冲层的耗尽层来实现等于或者高于在导电性基板和元件形成层之间施加电压的耐压，因此能够使在导电性基板和元件形成层之间流动的漏泄电流小。
(工业实用性)
本发明的半导体装置由于能够在导电性基板上不设置贯通孔而设置背面电极，因此具有在保持基板强度的状态下获得卓越高频特性和高输出特性的由III-V族氮化物半导体构成的半导体装置的效果，本发明对将电极设置在基板背面的场效应型的半导体装置是特别有用的。

Claims (24)

1、一种半导体装置，其特征在于，包括：
导电性基板；
第一半导体层，其在所述导电性基板上形成，由高阻抗的第一种III-V族氮化物半导体构成；
第二半导体层，其在所述第一半导体层上形成，具有沟道层，由第二种III-V族氮化物半导体构成；
源电极、漏电极和栅电极，在所述第二半导体层上选择形成；
所述源电极通过填充于在所述第一半导体层和第二半导体层上设置的贯通孔而与所述导电性基板电连接。
2、根据权利要求1所述的半导体装置，其特征在于，所述第一半导体层，其厚度按照具有比在所述漏电极上施加的最大电压还高的耐压的方式进行设定。
3、根据权利要求1所述的半导体装置，其特征在于，
所述导电性基板是P型半导体基板；
所述第一半导体层和所述半导体基板具有所述第一半导体层的厚度和所述半导体基板的杂质浓度，其使得通过在所述第一半导体层和半导体基板上扩展的耗尽层所维持的最大电压变得比在所述漏电极上施加的最大电压还高。
4、根据权利要求1所述的半导体装置，其特征在于，
所述导电性基板是P型半导体基板；
还包括P型的第三半导体层，其在所述半导体基板和所述第一半导体层之间形成，被所述源电极所贯通，且杂质浓度比所述半导体基板低；
所述第一半导体层和所述第三半导体层具有所述第一半导体层和第三半导体层的厚度以及该第三半导体层的杂质浓度，其使得通过在所述第一半导体层和第三半导体层上扩展的耗尽层所维持的最大电压变得比在所述漏电极上施加的最大电压还高。
5、根据权利要求1所述的半导体装置，其特征在于，
所述导电性基板是P型半导体基板；
还包括N型的第三半导体层，其在所述半导体基板和所述第一半导体层之间形成，被所述源电极所贯通；
所述第一半导体层和所述第三半导体层具有所述第一半导体层和第三半导体层的厚度以及该第三半导体层的杂质浓度，其使得通过在所述第一半导体层和第三半导体层上扩展的耗尽层所维持的最大电压变得比在所述漏电极上施加的最大电压还高。
6、根据权利要求1所述的半导体装置，其特征在于，
所述导电性基板是P型半导体基板；
还包括第三半导体层，其在所述半导体基板和所述第一半导体层之间形成，被所述源电极所贯通，且由具有一个以上的PN结的层叠体构成；
所述第一半导体层和所述第三半导体层具有所述第一半导体层和第三半导体层的厚度以及该第三半导体层的杂质浓度，其使得通过在所述第一半导体层和第三半导体层上扩展的耗尽层所维持的最大电压变得比在所述漏电极上施加的最大电压还高。
7、根据权利要求1所述的半导体装置，其特征在于，
所述导电性基板是N型半导体基板；
还包括P型的第三半导体层，其在所述半导体基板和所述第一半导体层之间形成，被所述源电极所贯通；
所述第一半导体层和所述第三半导体层具有所述第一半导体层和第三半导体层的厚度以及该第三半导体层的杂质浓度，其使得通过在所述第一半导体层和第三半导体层上扩展的耗尽层所维持的最大电压变得比在所述漏电极上施加的最大电压还高。
8、根据权利要求1所述的半导体装置，其特征在于，
所述导电性基板是N型半导体基板；
还包括第三半导体层，其在所述半导体基板和所述第一半导体层之间形成，被所述源电极所贯通，且由具有一个以上的PN结的层叠体构成；
所述第一半导体层和所述第三半导体层具有所述第一半导体层和第三半导体层的厚度以及该第三半导体层的杂质浓度，其使得通过在所述第一半导体层和第三半导体层上扩展的耗尽层所维持的最大电压变得比在所述漏电极上施加的最大电压还高。
9、一种半导体装置，其特征在于，包括：
导电性基板；
第一半导体层，其在所述导电性基板上形成，由高阻抗的第一种III-V族氮化物半导体构成；
第二半导体层，其在所述第一半导体层上形成，具有沟道层，由第二种III-V族氮化物半导体构成；
源电极、漏电极和栅电极，在所述第二半导体层上选择形成；
所述漏电极通过填充于在所述第一半导体层和第二半导体层上设置的贯通孔而与所述导电性基板电连接。
10、根据权利要求9所述的半导体装置，其特征在于，所述第一半导体层，其厚度按照具有比在所述漏电极上施加的最大电压还高的耐压的方式进行设定。
11、根据权利要求9所述的半导体装置，其特征在于，
所述导电性基板是N型半导体基板；
所述第一半导体层和所述半导体基板具有所述第一半导体层的厚度和所述半导体基板的杂质浓度，其使得通过在所述第一半导体层和半导体基板上扩展的耗尽层所维持的最大电压变得比在所述漏电极上施加的最大电压还高。
12、根据权利要求9所述的半导体装置，其特征在于，
所述导电性基板是N型半导体基板；
还包括N型的第三半导体层，其在所述半导体基板和所述第一半导体层之间形成，被所述漏电极所贯通，且杂质浓度比所述半导体基板低；
所述第一半导体层和所述第三半导体层具有所述第一半导体层和第三半导体层的厚度以及该第三半导体层的杂质浓度，其使得通过在所述第一半导体层和第三半导体层上扩展的耗尽层所维持的最大电压变得比在所述漏电极上施加的最大电压还高。
13、根据权利要求9所述的半导体装置，其特征在于，
所述导电性基板是N型半导体基板；
还包括第三半导体层，其在所述半导体基板和所述第一半导体层之间形成，被所述漏电极所贯通，且由具有一个以上的PN结的层叠体构成；
所述第一半导体层和所述第三半导体层具有所述第一半导体层和第三半导体层的厚度以及该第三半导体层的杂质浓度，其使得通过在所述第一半导体层和第三半导体层上扩展的耗尽层所维持的最大电压变得比在所述漏电极上施加的最大电压还高。
14、根据权利要求9所述的半导体装置，其特征在于，
所述导电性基板是P型半导体基板；
还包括第三半导体层，其在所述半导体基板和所述第一半导体层之间形成，被所述漏电极所贯通，且由具有一个以上的PN结的层叠体构成；
所述第一半导体层和所述第三半导体层具有所述第一半导体层和第三半导体层的厚度以及该第三半导体层的杂质浓度，其使得通过在所述第一半导体层和第三半导体层上扩展的耗尽层所维持的最大电压变得比在所述漏电极上施加的最大电压还高。
15、根据权利要求1～8中任一项所述的半导体装置，其特征在于，还包括：
绝缘膜，其形成为覆盖包含所述源电极、漏电极和栅电极之所述第二半导体层；和
布线，其在所述绝缘膜上形成，通过所述绝缘膜上设置的开口部而与所述漏电极电连接；
所述绝缘膜的厚度按照具有比在所述漏电极和所述栅电极之间施加的最大电压还高的耐压的方式进行设定。
16、根据权利要求15所述的半导体装置，其特征在于，
所述绝缘膜由苯并环丁烯或者包含苯并环丁烯的层叠结构所构成。
17、根据权利要求9～14中任一项所述的半导体装置，其特征在于，还包括：
绝缘膜，其形成为覆盖包含所述源电极、漏电极和栅电极之所述第二半导体层；和
布线，其在所述绝缘膜上形成，通过所述绝缘膜上设置的开口部而与所述漏电极电连接；
所述绝缘膜的厚度按照具有比在所述漏电极和所述源电极之间施加的最大电压还高的耐压的方式进行设定。
18根据权利要求17所述的半导体装置，其特征在于，
所述绝缘膜由苯并环丁烯或者包含苯并环丁烯的层叠结构构成。
19、根据权利要求1～8中任一项所述的半导体装置，其特征在于，
所述源电极由对所述导电性基板显现出欧姆特性且对所述第一半导体层和第二半导体层显现出肖特基特性的金属构成。
20、根据权利要求19所述的半导体装置，其特征在于，
所述金属是金、银、铜、铂、钯、镍、铬、铱、钨、钼、硅或者锌，以及包含这些金属的至少两种的层叠体或者合金。
21、根据权利要求9～14中任一项所述的半导体装置，其特征在于，
所述漏电极由对所述导电性基板显现出欧姆特性且对所述第一半导体层和第二半导体层显现出肖特基特性的金属构成。
22、根据权利要求21所述的半导体装置，其特征在于，
所述金属是金、银、铜、铂、钯、镍、铬、铱、钨、钼、硅或者锌，以及包含这些金属的至少两种的层叠体或者合金。
23、根据权利要求1～14中任一项所述的半导体装置，其特征在于，
所述贯通孔的侧面至少通过所述第一半导体层和第二半导体层被热氧化所形成的氧化膜所覆盖。
24、根据权利要求1～14中任一项所述的半导体装置，其特征在于，
所述导电性基板由硅、碳化硅或者氮化镓构成。
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