JP4022708B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明はショットキ電極を具備する半導体装置、特に、耐圧、高周波動作、高温動作に優れた電界効果トランジスタに関する。
【０００２】
【従来の技術】
ＧａＮ系半導体は他のIII−Ｖ族化合物半導体と比較してショットキ障壁高さが高いことが知られている。例えばワン等によりアプライド・フィジックス・レターズ（Applied Physics Letters Vol.68,No.9,pp1267,1996）にて報告されている。
【０００３】
この報告の中で、ワン等はＰｔ／ＧａＮ及びＰｄ／ＧａＮショットキダイオードを作製し、Ｐｔ／ＧａＮ及びＰｄ／ＧａＮ各々のショットキ障壁高さを測定しており、その障壁高さは各々１．１３〜１．２７ｅＶ、０．９６〜１．２４ｅＶである。この値は、例えばＧａＡｓ系（〜０．７ｅＶ）、ＩｎＰ系（〜０．５ｅＶ）のショットキ障壁高さと比較して高い。
【０００４】
また、ヘテロ接合電界効果トランジスタの場合は、通常ショットキ電極と接する半導体層（電子障壁層）としてＡｌＧａＮ層が用いられる。例えば、エガワ等によりアプライド・フィジックス・レターズ（Applied Physics Letters Vol.76,No.1,pp121,2000）にて報告されている。
【０００５】
図１０はエガワ等により報告された電界効果トランジスタの断面構造図である。図１０に示すようにサファイア基板１００１上に、膜厚３０ｎｍのＧａＮ核形成層１００２、膜厚２．５μｍのＧａＮ層１００３、膜厚１０ｎｍのＡｌＧａＮスペーサー層１００４、膜厚２０ｎｍのｎ型ＡｌＧａＮキャリア供給層１００５、膜厚２０ｎｍのｎ型ＧａＮキャップ層１００６を有機金属気相エピタキシー法により形成した後、反応性イオンエッチング（ＲＩＥ）法によりＧａＮキャップ層１００６及びＡｌＧａＮキャリア供給層１００５の一部を除去し、Ｔｉ／Ａｌをソース１００７、ドレイン１００８各電極として形成し、ゲート電極１００９としてＰｔ／Ｔｉ／Ａｕを形成することで電界効果トランジスタが製作される。ＡｌＧａＮ層は、ＧａＮ層と比較してバンドギャップが大きいため、Ｐｔ／ＡｌＧａＮ界面におけるショットキ障壁高さはＰｔ／ＧａＮ界面における障壁高さよりも高くなる。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来例の構造では、ショットキ電圧を正側に印加する動作では、障壁高さが不充分である。特に、ゲート電圧無印加時のソース−ドレイン間の電流値が０の電界効果トランジスタ、すなわちエンハンスメントモードで動作する電界効果トランジスタの場合、動作時すなわちショットキ電圧を正側に印加した時にリーク電流が増大し、増幅率が劣化する等の課題を有していた。
【０００７】
この対策として、ＡｌＧａＮ層の厚みを増大させてショットキ障壁を厚くしリーク電流を低減する方法が考えられるが、臨界膜厚との関係で一定の制約があり、充分なショットキ障壁厚さが得られる程度に厚みを増大させることは困難であった。また、ＡｌＧａＮ層のＡｌ組成比を高くすることでショットキ障壁を高くすることも考えられるが、Ａｌ組成比を高くした場合、層中の引っ張り歪みが大きくなり臨界膜厚がより小さくなるため、充分なショットキ障壁高さを得ることは困難であった。
【０００８】
本発明は上記事情に鑑みなされたものであって、従来技術では得ることのできなかった充分な高さを有するショットキ障壁を実現し、リーク電流を効果的に抑制することを課題とする。
【０００９】
【課題を解決するための手段】
本発明は、上記課題を解決するため、ショットキ電極下に圧縮歪みを有する層を設けることにより、たとえば図１（ｂ）に示すような充分な高さの２段構造のショットキ障壁を有するバンド構造を形成せしめ、リーク電流を防止するものである。
【００１０】
格子定数の異なるIII−Ｖ族半導体層を積層した場合、半導体層に内部歪みが発生し、この内部歪みに起因するピエゾ効果により、層中に内部電界が生じることが知られている。例えばIII族窒化物半導体からなる厚膜下地層の（０００１）面上に、これより格子定数の大きな材料を積層した場合、層厚が格子不整による転移の発生する臨界厚み以下ならば、この層には弾性的に圧縮歪みが残存する。この歪みによるピエゾ効果により、基板から表面側に向かう内部電界が生じる。逆に格子定数が小さな材料を積層した場合、この層には引っ張り歪みが残存し、内部電界の方向は逆になる。本発明は、このようなピエゾ効果を利用することにより、ショットキ障壁を高くするものである。なお、本明細書において、III族窒化物半導体結晶における（０００１）面とは、図１４に示す配置における斜線を付した面をいう。
【００１５】
本発明によれば、下地層と、その上部に形成された第一の電子障壁層と、この上に直接またはスペーサ層を介して形成された第二の電子障壁層と、さらにこの上に形成されたショットキ電極と、を備える半導体装置において、下地層、第一の電子障壁層、および第二の電子障壁層が、いずれも（０００１）面を主面とするウルツ鉱型のIII族窒化物半導体層であって、第二の電子障壁層全体が圧縮歪みを有することを特徴とする半導体装置、または、下地層、第一の電子障壁層、および第二の電子障壁層が、いずれも（０００１）面から任意の方向に１０゜までの範囲で傾斜した面を主面とするウルツ鉱型のIII族窒化物半導体層であって、第二の電子障壁層全体が圧縮歪みを有することを特徴とする半導体装置が提供される。
【００１６】
この半導体装置によれば、第二の電子障壁層が圧縮歪みを有するため、層中にピエゾ電荷が誘起され、第一の電子障壁層のショットキ障壁を効果的に高くすることができる。この結果、リーク電流の発生を有効に抑制できる。
【００１７】
この半導体装置において、第一の電子障壁層が引っ張り歪みを有する構成とすれば、第二の電子障壁層中に誘起されるピエゾ電荷によるショットキ障壁高さの向上作用がより顕著となる。
【００１８】
また本発明によれば、下地層と、その上部に形成された第一の電子障壁層と、この上に直接またはスペーサ層を介して形成された第二の電子障壁層と、さらにこの上に形成されたショットキ電極と、を備える半導体装置において、下地層、第一の電子障壁層、および第二の電子障壁層が、いずれも（０００１）面を主面とするウルツ鉱型のＩＩＩ族窒化物半導体層であって、層厚方向と垂直な水平面内の格子定数の平均値を平均格子定数と定義したときに、第二の電子障壁層の平均格子定数が、下地層の平均格子定数よりも大きいことを特徴とする半導体装置、または、下地層、第一の電子障壁層、および第二の電子障壁層が、いずれも（０００１）面から任意の方向に１０゜までの範囲で傾斜した面を主面とするウルツ鉱型の III 族窒化物半導体層であって、層厚方向と垂直な水平面内の格子定数の平均値を平均格子定数と定義したときに、第二の電子障壁層の平均格子定数が、下地層の平均格子定数よりも大きいことを特徴とする半導体装置が提供される。
【００１９】
この半導体装置によれば、第二の電子障壁層に圧縮歪みが生じるため、層中にピエゾ電荷が誘起され、第一の電子障壁層のショットキ障壁を効果的に高くすることができる。この結果、リーク電流の発生を有効に抑制できる。ここで、平均格子定数とは、多層膜の状態における格子定数ではなく、層を構成する材料固有の格子定数をいう。たとえば、（０００１）面を主面とするＧａＮからなる厚膜下地層の上部に、ＧａＮよりもａ軸格子定数の小さいＡｌＧａＮ層を成長させた場合、ＡｌＧａＮ層には引っ張り歪みが生じた状態となり、層厚方向と垂直な水平面内では、ＧａＮ層とＡｌＧａＮ層の格子間隔は等しくなる。本発明における平均格子定数とは、このような歪みがかかった状態の格子間隔をいうのではなく、その材料の持つ本来の格子定数をいうものとする。なお、層厚方向と垂直な水平面内の格子定数とは、（０００１）面の傾斜がない場合は、ａ軸格子定数と一致する。
【００２０】
この半導体装置において、第一の電子障壁層の平均格子定数を下地層の平均格子定数以下の値とすれば、第二の電子障壁層中に誘起されるピエゾ電荷によるショットキ障壁高さの向上作用がより顕著となる。
【００２１】
下地層、第一の電子障壁層および第二の電子障壁層は、たとえば以下のようにすることが好ましい。すなわち、下地層がＡｌαＧａ1-αＮ（０≦α≦１）からなり、第一の電子障壁層がＡｌβＧａ1-βＮ（α≦β≦１）からなり、第二の電子障壁層がＩｎxＧａyＡｌ1-x-yＮ（０＜ｘ≦１、０≦ｙ＜１）からなるものとすることが好ましい。また、下地層がＡｌαＧａ1-αＮ（０＜α≦１）からなり、第一の電子障壁層がＡｌβＧａ1-βＮ（α≦β≦１）からなり、第二の電子障壁層がＡｌγＧａ1-γＮ（０≦γ＜α）からなるものとすることが好ましい。このようにすれば、ショットキ障壁高さを充分に高くすることができ、リーク電流をより効果的に抑制できる。
【００２２】
本発明は、高電子移動度トランジスタ（ＨＥＭＴ）やＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）等の電界効果トランジスタに適用した場合、一層効果的である。すなわち、上記各半導体装置において、ショットキ電極がゲート電極であって、さらにソース電極およびドレイン電極を備えた構成とすれば、本発明の効果がより顕著に発揮され、ゲートリーク電流の少ない信頼性に優れる電界効果トランジスタが得られる。
【００２３】
この場合、ソース電極およびドレイン電極は、無歪みまたは引っ張り歪みを有するIII族窒化物半導体層と接して形成することが好ましい。このようにすれば、ゲート電極部におけるショットキ障壁を高くすると同時にソース・ドレイン電極のコンタクト抵抗を低減できる。
【００２４】
また本発明によれば、（０００１）面を主面とするウルツ鉱型の複数のIII族窒化物半導体層と、その上部に形成された、ゲート電極、ソース電極およびドレイン電極と、を備える半導体装置において、または、（０００１）面から任意の方向に１０゜までの範囲で傾斜した面を主面とするウルツ鉱型の複数のIII族窒化物半導体層と、その上部に形成された、ゲート電極、ソース電極およびドレイン電極と、を備える半導体装置において、前記複数のＩＩＩ族窒化物半導体層は、（Ｉｎ x Ａｌ 1-x ） y Ｇａ 1-y Ｎ（０．１６４≦ｘ≦１，０≦ｙ＜１）からなる第一の層とＡｌxＧａ1-xＮ（０＜ｘ≦１）からなる第二の層とを含み、第一の層と接するように前記ゲート電極が形成され、第二の層と接するように前記ソース電極およびドレイン電極が形成され、かつ前記第一の層の表面が保護膜に覆われていることを特徴とする半導体装置が提供される。
【００２５】
従来の電界効果型トランジスタにおいては、通常、ショットキ障壁を高くする観点からＡｌＧａＮ上にゲート電極を設け、コンタクト抵抗低減の観点からドーピングしたＧａＮ上にソース・ドレイン電極を設けていた。これに対し本発明は、ＧａＮ上にゲート電極を設け、ショットキ障壁を高くするとともに、ＡｌＧａＮ上にソース・ドレイン電極を設け、電極部のオーミック性を高めている。ゲート電極部のショットキ障壁を高くできる理由は、（０００１）面を主面とするウルツ鉱型のＧａＮの表面が負の極性を持つことによる。ゲート電極側の界面近傍においてＧａＮ層が負の極性を持つため、ショットキ障壁を高くすることができる。なお、ＧａＮ表面の負の極性による作用と、上述した半導体装置における第二の電子障壁層の作用とは、それぞれ異なる機構によって生じるものであり、後者の方がより顕著にショットキ障壁を高くすることができる。したがって、下地層をＡｌＧａＮにより構成する等の手法により、上記ＧａＮ層が圧縮歪みを有するようにすれば、より効果的である。
【００２６】
以下、本発明の作用について図８，９を参照して説明する。ウルツ鉱型III族窒化物半導体では、結晶の歪みにより電位が形成されるピエゾ効果が発生する。例えば、（０００１）面を主面とするＧａＮ層１１０１上にＧａＮ層より格子定数の小さいＡｌＧａＮ層１１０２を形成した場合、図９（ａ）に示すようにＡｌＧａＮ／ＧａＮへテロ界面側（ＡｌＧａＮ層の（０００−１）面側）に正の電荷が、反対側（ＡｌＧＡＮ層の（０００１）面側）に負の電荷が発生する。逆に、（０００１）面を主面とするＧａＮ層１１０３上にＧａＮ層より格子定数の大きいＩｎＧａＮ層１１０４を形成した場合、図９（ｂ）に示すようにＩｎＧａＮ／ＧａＮへテロ界面側（ＩｎＧａＮ層の（０００−１）面側）に負の電荷が、反対側（ＩｎＧａＮ層の（０００１）面側）に正の電荷が発生する。
【００２７】
従来のショットキ電極構造では、上記図９（ａ）のバンド構造を採用し、ショットキ障壁高さを確保している。たとえば前述した図１０のＨＪＦＥＴでは、ＧａＮ層１００３上に、ＡｌＧａＮスペーサー層１００４およびＡｌＧａＮキャリア供給層１００５が設けられ、さらにその上にゲート電極１００９が形成されており、概略図９（ａ）のようなバンド構造となっている。
【００２８】
ところがこのような構造では、ショットキ障壁高さをさらに高くしようとしても一定の限界があった。ゲート電極直下のＡｌＧａＮ層を厚膜にすればショットキ障壁高さを高くすることができるが、前記したように臨界膜厚との関係で膜厚に制限があり、ショットキ障壁高さを高くすることに制約があった。
【００２９】
これに対し本発明では、電極直下に圧縮歪みを有する半導体層を設けることによりピエゾ効果による障壁高さの向上を図るものである。この点について図８を参照して説明する。
【００３０】
図８（ｃ）は従来のＨＪＦＥＴを示す図であり、図８（ａ）は対応するバンド図である。基板９０上にバッファ層９１を介して厚膜のＧａＮ下地層９２が形成され、その上にＡｌＧａＮ層９３および電極９５が積層した構造となっている。各々のIII族窒化物半導体層の結晶成長面は（０００１）面である。一方、本発明に係るＨＪＦＥＴについて、その構造を図８（ｄ）に、対応するバンド図を図８（ｂ）に示す。ＡｌＧａＮ層９３（第一の電子障壁層に相当）上と電極９５の間にＩｎＧａＮ層９４（第二の電子障壁層に相当）が設けられている点で図８（ａ）、（ｃ）と相違する。
【００３１】
本発明に係るＨＪＦＥＴにおいては、このＩｎＧａＮ層９４が層厚方向と垂直な水平面内に圧縮歪みを有するため、ショットキ障壁高さが効果的に向上する。図示したＨＪＦＥＴでは、各半導体層の内部歪みが、圧縮モードまたは引っ張りのモードのいずれかであるかは、厚膜のＧａＮ下地層９２の結晶格子定数との大小関係によって決定する。ＩｎＧａＮ層９３の層厚方向と垂直な水平面内の格子定数（ａ軸格子定数）は、ＧａＮ下地層９２のそれよりも大きいため、面内圧縮歪みが生じる。このため、（０００１）面側に正の電荷が、（０００−１）面側に負の電荷が発生するようにピエゾ効果が働く。ショットキ金属とIII族窒化物半導体間の障壁高さは物質によって規定されるため金属のフェルミレベルを基準としたIII族窒化物半導体の伝導帯エネルギーは、金属−半導体界面から遠ざかるにつれて高くなる。すなわち、金属−半導体界面から遠ざかるにつれて電子の感じる障壁高さが高くなる。したがって、従来例（図８（ｃ））と比較して、ショットキ接合におけるリーク電流を低減することができ、ゲートバイアスを正に印加した場合でもすぐれた電流増幅特性を実現することができる。
【００３２】
以上の点に関し、さらに詳細に説明する。図８（ｄ）のバンド構造におけるショットキ障壁高さφB1は以下の式により表される。
φB1＝（φInGaN＋ΔＥc）＋Ｖpiezo
φGaN：ＧａＮのショットキ障壁高さ
ΔＥc：（ＡｌＧａＮの伝導体下端のエネルギー）−（ＩｎＧａＮの伝導体下端のエネルギー）の値
Ｖpiezo：ピエゾ効果に起因してＩｎＧａＮ層９３中に生じた分極による電位差
一方、図９（ａ）のバンド構造におけるショットキ障壁高さφB2は以下の式により表される。
φB2＝φAlGaN
φAlGaN：ＡｌＧａＮのショットキ障壁高さ
本発明によるショットキ障壁高さの上昇分はφB1−φB2により求められるが、（φInGaN＋ΔＥc）とφAlGaNが略等しいことから、この上昇分は、ほぼＶpiezoと等しい値となる。すなわち本発明は、電極直下に配置した圧縮歪みを有する層中に発生するピエゾ分極を利用してショットキ障壁高さを上昇させるものである。
【００３３】
【発明の実施の形態】
本発明における第一の電子障壁層は、第二の電子障壁層の電子障壁を高めるために設けられる。第二の電子障壁層は、第一の電子障壁層上に直接形成することが好ましいが、たとえば１０ｎｍ以下のスペーサ層を介して形成してもよい。
【００３４】
本発明において、下地層とは、半導体装置を構成する各半導体層のうちの最も厚みの厚い層であって、他の半導体層の結晶系を拘束する層をいう。この層を基準として他の半導体層の歪みモードが決定する。すなわち、下地層よりも格子定数の小さい層には引っ張り歪み、下地層よりも格子定数の大きい層には圧縮歪みが発生する。
【００３５】
下地層の上部に、この層と異なる格子定数の半導体層を形成した場合、臨界膜厚以上の厚みとすると、半導体層中に転位が発生して格子緩和を起こす。したがって、ピエゾ分極を充分に発生させ、本発明の効果を顕著にするためには、半導体層の厚みを臨界膜厚以下とすることが望ましい。しかしながら、一般に格子緩和は不完全に進行し、臨界膜厚を超えた場合でも一定の格子歪が残存する。したがって、本発明においては、一定のピエゾ効果が得られる範囲内であれば臨界膜厚を超えた膜厚を採用することもできる。
【００３６】
上記のように、第一および第二の電子障壁層は、臨界膜厚以下であることが望ましいが、下限については特に制限がなく、たとえば数原子オーダーが積層した程度の厚み（１０Å程度）でもよい。
【００３７】
臨界膜厚はマシューズの式（J. W. Matthews and A. E. Blakeslee, J. Cryst. Growth 27, 118 (1974)）により計算することができる。図１２および図１３に計算結果を示す。この計算においては、以下の表に示すパラメータを用いた。
【００３８】
【表１】
Figure 0004022708
【００３９】
以下、本発明の好ましい実施の形態について図面を参照して説明する。なお、以下の実施形態において素子を構成する各III族窒化物半導体層は、充分なピエゾ効果が発現させる観点から、（０００１）面を主面とするウルツ鉱型の半導体層とすることが好ましい。但し、所定のピエゾ効果が得られる範囲内で種々の形態をとることもでき、たとえば（０００１）面から任意の方向に約５５度以内、好ましくは１０度以内の角度で傾斜させることができる。
【００４０】
（第１の実施の形態）
本実施形態に係る電界効果トランジスタの断面構造を図１に示す。基板１上に、バッファ層２を介してキャリア走行層３が形成され、その上にスペーサー層４、キャリア供給層５が形成されている。キャリア供給層５（第一の電子障壁層に相当）の上には、ソース電極８およびドレイン電極９が設けられ、また、ショットキ層６（第二の電子障壁層に相当）を介してゲート電極７が設けられている。
【００４１】
基板１としては、例えばサファイア、炭化シリコン、のほか、ＧａＮ、ＡｌＧａＮ、ＡｌＮ等のIII族窒化物半導体を用いることができる。
【００４２】
バッファ層２は、たとえば400〜500℃程度の低温で形成された低温バッファ層とする。この層は、基板１と、その上部に形成されるIII族窒化物半導体層との格子不整合による歪みを緩和する役割を果たす。
【００４３】
キャリア走行層３、スペーサー層４、キャリア供給層５はいずれもIII族窒化物半導体材料により構成される。III族窒化物半導体材料とは、Ｇａ、ＡｌおよびＩｎから選択される一または二以上のIII族元素と、Ｎとを含む半導体材料であり、ＩｎxＧａyＡｌ1-x-yＮ（０≦ｘ≦１、０≦ｙ＜１）と表すことができる。スペーサー層４およびキャリア供給層５は、キャリア走行層３よりも電子親和力の小さい材料により構成する。各層には適宜、不純物を加えることができる。ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することが可能である。
【００４４】
本実施形態では、最も層厚の厚いキャリア走行層３が下地層に相当し、この層を基準として他の半導体層の歪みモードが決定する。すなわち、キャリア走行層３よりも格子定数の小さい層には引っ張り歪み、格子定数の大きい層には圧縮歪みが発生する。
【００４５】
ショットキ層６は、層厚方向と垂直な水平面内に圧縮歪みを有するようにする。具体的には、ショットキ層６の格子定数をキャリア走行層３の格子定数よりも大きくする。このような構成とすることにより、図１（ｂ）のようなバンド構造となる。すなわち、ショットキ層６中に、圧縮歪み由来のピエゾ分極が発生するため、キャリア供給層５のショットキ障壁が高くなり、リーク電流の抑制される素子構造となる。
【００４６】
本実施形態における各半導体層を構成する具体的材料は、種々のものを用いることができる。たとえば、キャリア走行層３をＧａＮ、スペーサ層４およびキャリア供給層５をＡｌＧａＮ、ショットキ層６をＩｎＧａＮにより構成することができる。
たとえば下地層となるキャリア走行層３をＧａＮにより構成した場合、ショットキ層６を
（ＩｎxＡｌ1-x）yＧａ1-yＮ（０．１６４≦ｘ≦１，０≦ｙ＜１）
により構成すれば、ショットキ層６中に圧縮歪みが生じ、キャリア供給層５のショットキ障壁を向上させる作用が発現する。
【００４７】
（第２の実施の形態）
本実施形態に係る電界効果トランジスタの断面構造を図２に示す。基板１上に、低温低温バッファ層２を介してキャリア走行層３が形成され、その上にスペーサー層４、キャリア供給層５およびショットキ層６が形成されている。ショットキ層６の上には、ソース電極８、ドレイン電極９およびゲート電極７が設けられている。
【００４８】
基板１、低温バッファ層２、キャリア走行層３、スペーサー層４、キャリア供給層５およびショットキ層６を構成する材料は、第１の実施の形態と同様のものを用いることができる。ここで、ショットキ層６は、キャリア走行層３よりも大きい格子定数を有する材料により構成し、層厚方向と垂直な水平面内に圧縮歪みを有するようにする。これによりショットキ層６中に圧縮歪み由来のピエゾ分極を発生させ、キャリア供給層５によるショットキ障壁を高くすることができる。
【００４９】
本実施形態の電界効果トランジスタは、窒化ガリウム半導体層のエッチング工程が不要であるため、プロセスが簡略であるという利点を有する。
【００５０】
（第３の実施の形態）
本実施形態に係る電界効果トランジスタの断面構造を図３に示す。本実施形態は、ショットキ層６の幅がゲート電極７の幅よりも狭くなっており、ゲート長を短くできるという利点を有する。なお、このような形態は、ショットキ層６をサイドエッチングすることにより形成することができる。
【００５１】
（第４の実施の形態）
本実施形態に係る電界効果トランジスタの断面構造を図４に示す。本実施形態では、ゲート電極７下のショットキ層６を厚膜にする一方、ソース電極８およびドレイン電極９下のショットキ層６を薄膜にしている。これにより、ショットキ層６のエッチング工程においてキャリア供給層５が露出しないので、エッチャントがキャリア供給層５とショットキ層６の選択性を有することが要求されず、エッチングに課せられる制約が緩やかになる。また、キャリア供給層５が損傷を受けることがないという利点もある。
【００５２】
なお、本実施形態において、ショットキ層６はドレイン側に延在する形態となっているが、これにより、ゲート電極とドレイン領域との間の電界集中を緩和することができる。
【００５３】
（第５の実施の形態）
本実施形態に係る電界効果トランジスタの断面構造を図５に示す。本実施形態では、ショットキ層１０をＧａＮにより構成している。ショットキ層１０の上面が負の極性を持つため、キャリア供給層５に生じるショットキ障壁を高くすることができる。
【００５４】
（第６の実施の形態）
本実施形態に係る電界効果トランジスタの断面構造を図６に示す。本実施形態では、下地層１２を格子定数の比較的小さいＡｌＧａＮにより構成しているため、ＧａＮからなるショットキ層１０中に圧縮歪みが生じる。このため、キャリア供給層５に生じるショットキ障壁を効果的に高くすることができる。
【００５５】
（第７の実施の形態）
本実施形態に係る電界効果トランジスタの断面構造を図７に示す。本実施形態では、異種基板を用いず、ＧａＮからなる基板１３を用いている。基板１３は、たとえば、サファイア基板上に低温バッファ層を介して厚膜のＧａＮ層を形成した後、エッチングによりサファイア基板を除去することにより得ることができる。
【００５６】
（第８の実施の形態）
本実施形態に係る電界効果トランジスタの断面構造を図１１に示す。本実施形態では、キャリア供給層５上にソース電極８およびドレイン電極９を設け、キャリア供給層５上にショットキ層６を介してゲート電極７を設けている。ショットキ層６は保護膜２０により覆われており、空気と接触しないようにされている。このようにショットキ層６を保護膜２０で覆う構造とすることにより、ショットキ層６表面近傍に電荷が誘起されることを防止し、素子の動作を安定にすることができる。
【００５７】
保護膜２０は、窒化シリコン、酸化シリコンまたは窒化酸化シリコン膜等により構成することができる。
【００６１】
【実施例】
実施例１
本実施例の電界効果トランジスタの構造を図１に示す。以下、この電界効果トランジスタの作製方法について説明する。
【００６２】
基板１としてｃ面（(0001)面）サファイア基板を用い、この上にバッファ層２としてAlN低温成長バッファ層（膜厚20nm）、キャリア走行層３としてGaN動作層（膜厚1500nm）、スペーサ層４としてAlGaNスペーサー層（膜厚5nm）、キャリア供給層５としてAlGaNキャリア供給層（Al組成比0.2、膜厚20nm、Si添加量5×1018cm-3）、ショットキ層６としてInGaN（In組成比0.05、膜厚10nm）を有機金属気相エピタキシャル（ＭＯＶＰＥ）法により形成する。ＭＯＶＰＥ法による成長温度は、以下のようにする。
バッファ層２：通常400〜500℃（例えば450℃）
キャリア走行層３（ＧａＮ層）：通常1000〜1050℃（例えば1030℃）
スペーサ層４、キャリア供給層５（ＡｌＧａＮ層）：通常1040〜1100℃（例えば1080℃）
ショットキ層６（ＩｎＧａＮ層）：通常800〜900℃（例えば840℃）
次いで、フォトレジストを塗布し、露光、現像により開口部を設けた後、Ｃｌ2ガスを用いたドライエッチング（ＥＣＲ法）によりショットキ層６の一部を除去する。さらに第一の金属としてTi/Al（Ti層の膜厚10nm、Al層の膜厚200nm）を電子銃蒸着により形成し、リフトオフの後、ランプアニール（650℃、30秒）することでソース電極８、ドレイン電極９を形成する。その後、フォトレジストを塗布し、露光、現像により開口部を設けた後、第二の金属としてNi/Au（Ni層の膜厚10nm、Au層の膜厚200nm）を電子銃蒸着により形成し、リフトオフすることによりゲート電極７を形成する。以上の工程を経て電界効果トランジスタを作製する。
【００６３】
本実施例の電界効果トランジスタは、ショットキ層６に圧縮歪み、キャリア供給層５に引っ張り歪みが残存する。このため、ピエゾ効果により、ショットキ層６中のキャリア供給層５と接する側、および、キャリア供給層５中のショットキ層６と接する側に負電荷が誘起される。すなわち、これらの層の界面の伝導帯を高エネルギー側へ押し上げる方向に電界が発生する。この結果、ショットキ接合におけるリーク電流を低減することができ、ゲートバイアスを正に印加した場合でもすぐれた電流増幅特性を実現することができた。また、Ｉｎ，Ａｌ，Ｇａ，各々の組成比を調節することでゲート電極−動作層間距離、ドーピング濃度とＶｔを独立に制御することができる。
【００６４】
なお本実施例では基板としてサファイアを用いたが、炭化シリコンなど他の任意の基板を用いることができる。更に、本実施例ではサファイア基板のｃ面（（０００１）面）を用いたが、III族窒化物半導体がｃ軸配向またはｃ軸から任意の方向に約５５度までの傾斜を持った配向で成長し、ピエゾ効果が実施の形態と同じ向きに発生する面であれば良い。例えばサファイアｃ面基板の他に、ｃ面から任意の方向に傾斜を持たせた基板などを用いることができる。ただし、サファイアｃ面やａ面から傾斜を持たせた基板を用いる場合、傾斜角が大きくなると良好な結晶性を得ることが困難になるため、任意の方向に１０度以内の傾斜とすることが好ましい。
【００６５】
同様に本実施例ではキャリア走行層３としてＧａＮを用いたが、他のIII族窒化物半導体材料を適宜用いることができる。
【００６６】
同様に各層の膜厚に関しても、所望の厚さとすることができるが、転位が発生する臨界膜厚以下とすることが好ましい。
【００６７】
なお、本実施例ではＧａＮキャリア走行層中に不純物は添加していない。これは、ＧａＮ中のＮ空孔がｎ型不純物と同様に振舞い電子を放出し、しかもその密度が約５×１０16ｃｍ-3であったため、不純物を添加しなくてもよいことによるものである。ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなどを添加することができる。また、ｐ型不純物としては、例えばＢｅ、Ｃなどを添加することも可能である。
【００６８】
また、本実施例ではソース電極、ドレイン電極としてＴｉ／Ａｌを用いたが、ソース電極、ドレイン電極は本実施例中キャリア供給層であるＧａＮとオーミック接触する金属であればよく、例えばＷ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ａｌ、Ａｕ等の金属を用いることができ、複数の前記金属を積層した構造とすることもできる。
【００６９】
また、本実施例ではゲート金属としてＮｉ／Ａｕを用いたが、ゲート電極は本実施例中キャリア供給層であるＧａＮとショットキー接触する金属であればよく、例えばＷ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ａｌ、Ａｕ等の金属を用いることができ、複数の前記金属を積層した構造とすることもできる。
【００７０】
【発明の効果】
以上説明したように本発明によれば、ショットキ電極下に圧縮歪みを有する層を設けているため、充分な高さの２段構造のショットキ障壁が形成され、電極下のリーク電流を効果的に防止することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の構造を示す断面図である。
【図２】本発明に係る半導体装置の構造を示す断面図である。
【図３】本発明に係る半導体装置の構造を示す断面図である。
【図４】本発明に係る半導体装置の構造を示す断面図である。
【図５】本発明に係る半導体装置の構造を示す断面図である。
【図６】本発明に係る半導体装置の構造を示す断面図である。
【図７】本発明に係る半導体装置の構造を示す断面図である。
【図８】本発明の作用を説明するための図である。
【図９】ピエゾ効果について説明するための図である。
【図１０】従来の半導体装置の構造を示す断面図である。
【図１１】本発明に係る半導体装置の構造を示す断面図である。
【図１２】 臨界膜厚の計算結果を示す図である。
【図１３】 臨界膜厚の計算結果を示す図である。
【図１４】 ウルツ鉱型 III 族窒化物半導体の結晶構造を示す図である。
【符号の説明】
１ 基板
２ バッファ層
３ キャリア走行層
４ スペーサ層
５ キャリア供給層
６ ショットキ層
７ ゲート電極
８ ソース電極
９ ドレイン電極
１０ ショットキ層
１２ 下地層
１３ キャリア走行層
２０ 保護膜
９０ 基板
９１ バッファ層
９２ ＧａＮ下地層
９３ ＡｌＧａＮ層
９４ ＩｎＧａＮ層
９５ 電極
１００１ サファイア基板
１００２ ＧａＮ核形成層
１００３ ＧａＮ層
１００４ ＡｌＧａＮスペーサ層
１００５ ＡｌＧａＮキャリア供給層
１００６ ＧａＮキャップ膜
１００７ ソース電極
１００８ ドレイン電極
１００９ ゲート電極
１１０１ ＧａＮ層
１１０２ ＡｌＧａＮ層
１１０３ ＧａＮ層
１１０４ ＩｎＧａＮ層

Claims (15)

  1. 下地層と、その上部に形成された第一の電子障壁層と、この上に直接またはスペーサ層を介して形成された第二の電子障壁層と、さらにこの上に形成されたショットキ電極と、を備える半導体装置において、
    下地層、第一の電子障壁層、および第二の電子障壁層が、いずれも（０００１）面を主面とするウルツ鉱型のIII族窒化物半導体層であって、第二の電子障壁層全体が圧縮歪みを有することを特徴とする半導体装置。
  2. 下地層と、その上部に形成された第一の電子障壁層と、この上に直接またはスペーサ層を介して形成された第二の電子障壁層と、さらにこの上に形成されたショットキ電極と、を備える半導体装置において、
    下地層、第一の電子障壁層、および第二の電子障壁層が、いずれも（０００１）面から任意の方向に１０゜までの範囲で傾斜した面を主面とするウルツ鉱型のIII族窒化物半導体層であって、第二の電子障壁層全体が圧縮歪みを有することを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、第一の電子障壁層が引っ張り歪みを有することを特徴とする半導体装置。
  4. 下地層と、その上部に形成された第一の電子障壁層と、この上に直接またはスペーサ層を介して形成された第二の電子障壁層と、さらにこの上に形成されたショットキ電極と、を備える半導体装置において、
    下地層、第一の電子障壁層、および第二の電子障壁層が、いずれも（０００１）面を主面とするウルツ鉱型のIII族窒化物半導体層であって、層厚方向と垂直な水平面内の格子定数の平均値を平均格子定数と定義したときに、第二の電子障壁層の平均格子定数が、下地層の平均格子定数よりも大きいことを特徴とする半導体装置。
  5. 下地層と、その上部に形成された第一の電子障壁層と、この上に直接またはスペーサ層を介して形成された第二の電子障壁層と、さらにこの上に形成されたショットキ電極と、を備える半導体装置において、
    下地層、第一の電子障壁層、および第二の電子障壁層が、いずれも（０００１）面から任意の方向に１０゜までの範囲で傾斜した面を主面とするウルツ鉱型のIII族窒化物半導体層であって、層厚方向と垂直な水平面内の格子定数の平均値を平均格子定数と定義したときに、第二の電子障壁層の平均格子定数が、下地層の平均格子定数よりも大きいことを特徴とする半導体装置。
  6. 請求項４または５に記載の半導体装置において、第一の電子障壁層の平均格子定数が、下地層の平均格子定数以下の値であることを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    下地層がＡｌαＧａ1-αＮ（０≦α≦１）からなり、
    第一の電子障壁層がＡｌβＧａ1-βＮ（α≦β≦１）からなり、
    第二の電子障壁層がＩｎxＧａyＡｌ1-x-yＮ（０＜ｘ≦１、０≦ｙ＜１）からなることを特徴とする半導体装置。
  8. 請求項６に記載の半導体装置において、
    下地層がＡｌαＧａ1-αＮ（０＜α≦１）からなり、
    第一の電子障壁層がＡｌβＧａ1-βＮ（α≦β≦１）からなり、
    第二の電子障壁層がＡｌγＧａ1-γＮ（０≦γ＜α）からなることを特徴とする半導体装置。
  9. 請求項１乃至８のいずれかに記載の半導体装置において、前記ショットキ電極がゲート電極であって、さらにソース電極およびドレイン電極を備えたことを特徴とする半導体装置。
  10. 請求項９に記載の半導体装置において、前記ソース電極および前記ドレイン電極が、無歪みまたは引っ張り歪みを有するIII族窒化物半導体層と接して形成されたことを特徴とする半導体装置。
  11. （０００１）面を主面とするウルツ鉱型の複数のIII族窒化物半導体層と、その上部に形成された、ゲート電極、ソース電極およびドレイン電極と、を備える半導体装置において、
    前記複数のIII族窒化物半導体層は、（Ｉｎ x Ａｌ 1-x ） y Ｇａ 1-y Ｎ（０．１６４≦ｘ≦１，０≦ｙ＜１）からなる第一の層とＡｌxＧａ1-xＮ（０＜ｘ≦１）からなる第二の層とを含み、第一の層と接するように前記ゲート電極が形成され、第二の層と接するように前記ソース電極およびドレイン電極が形成され、かつ前記第一の層の表面が保護膜に覆われていることを特徴とする半導体装置。
  12. （０００１）面から任意の方向に１０゜までの範囲で傾斜した面を主面とするウルツ鉱型の複数のIII族窒化物半導体層と、その上部に形成された、ゲート電極、ソース電極およびドレイン電極と、を備える半導体装置において、
    前記複数のIII族窒化物半導体層は、（Ｉｎ x Ａｌ 1-x ） y Ｇａ 1-y Ｎ（０．１６４≦ｘ≦１，０≦ｙ＜１）からなる第一の層とＡｌxＧａ1-xＮ（０＜ｘ≦１）からなる第二の層とを含み、第一の層と接するように前記ゲート電極が形成され、第二の層と接するように前記ソース電極およびドレイン電極が形成され、かつ前記第一の層の表面が保護膜に覆われていることを特徴とする半導体装置。
  13. 前記保護膜は、窒化シリコン、酸化シリコン、または窒化酸化シリコンを主成分とする膜である、請求項１１または１２に記載の半導体装置。
  14. （０００１）面を主面とするウルツ鉱型の複数の III 族窒化物半導体層と、その上部に形成された、ゲート電極、ソース電極およびドレイン電極と、を備える半導体装置において、
    前記複数の III 族窒化物半導体層は、（Ｉｎ x Ａｌ 1-x ） y Ｇａ 1-y Ｎ（０．１６４≦ｘ≦１，０≦ｙ＜１）からなる第一の層とＡｌ x Ｇａ 1-x Ｎ（０＜ｘ≦１）からなる第二の層とを含み、前記第一の層の一部が薄くなっており、前記第一の層の厚い部分と接するように前記ゲート電極が形成され、前記第一の層の薄くなっている部分に接するように前記ソース電極およびドレイン電極が形成されていることを特徴とする半導体装置。
  15. （０００１）面から任意の方向に１０゜までの範囲で傾斜した面を主面とするウルツ鉱型の複数の III 族窒化物半導体層と、その上部に形成された、ゲート電極、ソース電極およびドレイン電極と、を備える半導体装置において、
    前記複数の III 族窒化物半導体層は、（Ｉｎ x Ａｌ 1-x ） y Ｇａ 1-y Ｎ（０．１６４≦ｘ≦１，０≦ｙ＜１）からなる第一の層とＡｌ x Ｇａ 1-x Ｎ（０＜ｘ≦１）からなる第二の層とを含み、前記第一の層の一部が薄くなっており、前記第一の層の厚い部分と接するように前記ゲート電極が形成され、前記第一の層の薄くなっている部分に接するように前記ソース電極およびドレイン電極が形成されていることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6548333B2 (en) * 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
US6593193B2 (en) * 2001-02-27 2003-07-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP4663156B2 (ja) * 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
JP2003151996A (ja) * 2001-09-03 2003-05-23 Nichia Chem Ind Ltd ２次元電子ガスを用いた電子デバイス
JP2003209124A (ja) * 2001-11-06 2003-07-25 Sony Corp 電界効果半導体素子の製造方法及び電界効果半導体素子
US7030428B2 (en) 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
US7919791B2 (en) * 2002-03-25 2011-04-05 Cree, Inc. Doped group III-V nitride materials, and microelectronic devices and device precursor structures comprising same
AU2003228736A1 (en) 2002-04-30 2003-11-17 Advanced Technology Materials, Inc. High voltage switching devices and process for forming same
JP4209136B2 (ja) * 2002-05-30 2009-01-14 パナソニック株式会社 半導体装置及びその製造方法
JP2004006461A (ja) * 2002-05-31 2004-01-08 Nec Corp 半導体装置
US6982204B2 (en) 2002-07-16 2006-01-03 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
US6897137B2 (en) 2002-08-05 2005-05-24 Hrl Laboratories, Llc Process for fabricating ultra-low contact resistances in GaN-based devices
US6884704B2 (en) 2002-08-05 2005-04-26 Hrl Laboratories, Llc Ohmic metal contact and channel protection in GaN devices using an encapsulation layer
JP4864270B2 (ja) * 2002-09-27 2012-02-01 富士通株式会社 オーミック電極の形成方法
JP4179539B2 (ja) 2003-01-15 2008-11-12 富士通株式会社 化合物半導体装置及びその製造方法
US7323376B2 (en) * 2003-01-22 2008-01-29 Matsushita Electric Industrial Co., Ltd. Method for fabricating a semiconductor device including a group III nitride semiconductor
JP4077731B2 (ja) 2003-01-27 2008-04-23 富士通株式会社 化合物半導体装置およびその製造方法
US7078743B2 (en) * 2003-05-15 2006-07-18 Matsushita Electric Industrial Co., Ltd. Field effect transistor semiconductor device
JP4869564B2 (ja) * 2003-11-28 2012-02-08 新日本無線株式会社 窒化物半導体装置及びその製造方法
JP2005183551A (ja) * 2003-12-17 2005-07-07 Nec Corp 半導体装置、電界効果トランジスタおよび電界効果トランジスタの製造方法
US7045404B2 (en) 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
US7901994B2 (en) 2004-01-16 2011-03-08 Cree, Inc. Methods of manufacturing group III nitride semiconductor devices with silicon nitride layers
US8174048B2 (en) * 2004-01-23 2012-05-08 International Rectifier Corporation III-nitride current control device and method of manufacture
US7382001B2 (en) 2004-01-23 2008-06-03 International Rectifier Corporation Enhancement mode III-nitride FET
US7612390B2 (en) 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
US7170111B2 (en) 2004-02-05 2007-01-30 Cree, Inc. Nitride heterojunction transistors having charge-transfer induced energy barriers and methods of fabricating the same
US7465997B2 (en) * 2004-02-12 2008-12-16 International Rectifier Corporation III-nitride bidirectional switch
US7550781B2 (en) * 2004-02-12 2009-06-23 International Rectifier Corporation Integrated III-nitride power devices
JP4748945B2 (ja) * 2004-03-26 2011-08-17 日本碍子株式会社 トランジスタ素子の作製方法
JP4889203B2 (ja) * 2004-04-21 2012-03-07 新日本無線株式会社 窒化物半導体装置及びその製造方法
US7084441B2 (en) 2004-05-20 2006-08-01 Cree, Inc. Semiconductor devices having a hybrid channel layer, current aperture transistors and methods of fabricating same
US7432142B2 (en) 2004-05-20 2008-10-07 Cree, Inc. Methods of fabricating nitride-based transistors having regrown ohmic contact regions
US7981744B2 (en) 2004-06-10 2011-07-19 Toyoda Gosei Co., Ltd. Field-effect transistor, semiconductor device, a method for manufacturing them, and a method of semiconductor crystal growth
US7417266B1 (en) 2004-06-10 2008-08-26 Qspeed Semiconductor Inc. MOSFET having a JFET embedded as a body diode
JP4712450B2 (ja) * 2004-06-29 2011-06-29 日本碍子株式会社 ＡｌＮ結晶の表面平坦性改善方法
US7238560B2 (en) 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US20060017064A1 (en) 2004-07-26 2006-01-26 Saxler Adam W Nitride-based transistors having laterally grown active region and methods of fabricating same
JP2006134935A (ja) * 2004-11-02 2006-05-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7709859B2 (en) 2004-11-23 2010-05-04 Cree, Inc. Cap layers including aluminum nitride for nitride-based transistors
US7456443B2 (en) * 2004-11-23 2008-11-25 Cree, Inc. Transistors having buried n-type and p-type regions beneath the source region
US7355215B2 (en) 2004-12-06 2008-04-08 Cree, Inc. Field effect transistors (FETs) having multi-watt output power at millimeter-wave frequencies
US7161194B2 (en) 2004-12-06 2007-01-09 Cree, Inc. High power density and/or linearity transistors
US7436039B2 (en) * 2005-01-06 2008-10-14 Velox Semiconductor Corporation Gallium nitride semiconductor device
JP2006222414A (ja) * 2005-01-14 2006-08-24 Matsushita Electric Ind Co Ltd 半導体装置
DE112005000222B4 (de) * 2005-01-24 2017-09-14 International Rectifier Corporation III-Nitrid-Stromsteuervorrichtung und Herstellungsverfahren
JP4850423B2 (ja) * 2005-02-16 2012-01-11 新日本無線株式会社 窒化物半導体装置
US7465967B2 (en) 2005-03-15 2008-12-16 Cree, Inc. Group III nitride field effect transistors (FETS) capable of withstanding high temperature reverse bias test conditions
JP5093991B2 (ja) * 2005-03-31 2012-12-12 住友電工デバイス・イノベーション株式会社 半導体装置
JP2006286741A (ja) * 2005-03-31 2006-10-19 Eudyna Devices Inc 半導体装置およびその製造方法並びにその半導体装置製造用基板
US8575651B2 (en) 2005-04-11 2013-11-05 Cree, Inc. Devices having thick semi-insulating epitaxial gallium nitride layer
US7626217B2 (en) 2005-04-11 2009-12-01 Cree, Inc. Composite substrates of conductive and insulating or semi-insulating group III-nitrides for group III-nitride devices
US7615774B2 (en) 2005-04-29 2009-11-10 Cree.Inc. Aluminum free group III-nitride based high electron mobility transistors
US7544963B2 (en) 2005-04-29 2009-06-09 Cree, Inc. Binary group III-nitride based high electron mobility transistors
US9331192B2 (en) 2005-06-29 2016-05-03 Cree, Inc. Low dislocation density group III nitride layers on silicon carbide substrates and methods of making the same
KR101045573B1 (ko) * 2005-07-06 2011-07-01 인터내쇼널 렉티파이어 코포레이션 Ⅲ족 질화물 인헨스먼트 모드 소자
JP2007066963A (ja) * 2005-08-29 2007-03-15 New Japan Radio Co Ltd 窒化物半導体装置
JP2007109830A (ja) * 2005-10-12 2007-04-26 Univ Nagoya 電界効果トランジスタ
US8026568B2 (en) * 2005-11-15 2011-09-27 Velox Semiconductor Corporation Second Schottky contact metal layer to improve GaN Schottky diode performance
TWI406413B (zh) * 2005-11-29 2013-08-21 Univ Hong Kong Science & Techn 低密度吸極ＨＥＭＴｓ
JP2007165478A (ja) * 2005-12-12 2007-06-28 National Univ Corp Shizuoka Univ 光電面及び光検出器
US7821034B2 (en) * 2006-01-09 2010-10-26 International Rectifier Corporation Integrated III-nitride devices
US7709269B2 (en) 2006-01-17 2010-05-04 Cree, Inc. Methods of fabricating transistors including dielectrically-supported gate electrodes
US7592211B2 (en) 2006-01-17 2009-09-22 Cree, Inc. Methods of fabricating transistors including supported gate electrodes
WO2007122790A1 (ja) * 2006-03-28 2007-11-01 Nec Corporation 電界効果トランジスタ
JP5126733B2 (ja) * 2006-09-29 2013-01-23 独立行政法人産業技術総合研究所 電界効果トランジスタ及びその製造方法
US8823057B2 (en) 2006-11-06 2014-09-02 Cree, Inc. Semiconductor devices including implanted regions for providing low-resistance contact to buried layers and related devices
JP5183913B2 (ja) * 2006-11-24 2013-04-17 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP5388839B2 (ja) 2007-02-28 2014-01-15 ルネサスエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体電界効果トランジスタ
US7939853B2 (en) * 2007-03-20 2011-05-10 Power Integrations, Inc. Termination and contact structures for a high voltage GaN-based heterojunction transistor
JP5190923B2 (ja) * 2007-07-24 2013-04-24 独立行政法人産業技術総合研究所 ＧａＮをチャネル層とする窒化物半導体トランジスタ及びその作製方法
JP5202897B2 (ja) * 2007-07-25 2013-06-05 住友電工デバイス・イノベーション株式会社 電界効果トランジスタおよびその製造方法
CN101855938B (zh) * 2007-09-10 2012-05-02 佛罗里达大学研究基金公司 发光晶体管和纵向场效应晶体管
US8304809B2 (en) * 2007-11-16 2012-11-06 Furukawa Electric Co., Ltd. GaN-based semiconductor device and method of manufacturing the same
US20090140293A1 (en) * 2007-11-29 2009-06-04 General Electric Company Heterostructure device and associated method
JP2009231396A (ja) * 2008-03-19 2009-10-08 Sumitomo Chemical Co Ltd 半導体装置および半導体装置の製造方法
JP5684574B2 (ja) * 2008-12-04 2015-03-11 ルネサスエレクトロニクス株式会社 半導体装置
WO2010118087A1 (en) * 2009-04-08 2010-10-14 Efficient Power Conversion Corporation Enhancement mode gan hemt device and method for fabricating the same
JP5562579B2 (ja) * 2009-05-12 2014-07-30 日本碍子株式会社 半導体素子用エピタキシャル基板の作製方法
JP5587564B2 (ja) * 2009-06-19 2014-09-10 ルネサスエレクトロニクス株式会社 電界効果トランジスタおよび電界効果トランジスタの製造方法
JP2011044457A (ja) * 2009-08-19 2011-03-03 Nippon Telegr & Teleph Corp <Ntt> 半導体装置、半導体装置の製造方法
JP5577681B2 (ja) * 2009-11-30 2014-08-27 住友電気工業株式会社 半導体装置
KR101774933B1 (ko) * 2010-03-02 2017-09-06 삼성전자 주식회사 듀얼 디플리션을 나타내는 고 전자 이동도 트랜지스터 및 그 제조방법
JP2011210750A (ja) * 2010-03-26 2011-10-20 Nec Corp 電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置
JPWO2011118099A1 (ja) * 2010-03-26 2013-07-04 日本電気株式会社 電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置
EP2562799A1 (en) * 2010-04-22 2013-02-27 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing same
WO2012014675A1 (ja) * 2010-07-29 2012-02-02 日本碍子株式会社 半導体素子、ｈｅｍｔ素子、および半導体素子の製造方法
KR101720589B1 (ko) * 2010-10-11 2017-03-30 삼성전자주식회사 이 모드(Ｅ-ｍｏｄｅ) 고 전자 이동도 트랜지스터 및 그 제조방법
JP5781292B2 (ja) * 2010-11-16 2015-09-16 ローム株式会社 窒化物半導体素子および窒化物半導体パッケージ
JP5418482B2 (ja) * 2010-12-08 2014-02-19 富士通株式会社 化合物半導体積層構造
US9082948B2 (en) * 2011-02-03 2015-07-14 Soitec Methods of fabricating semiconductor structures using thermal spray processes, and semiconductor structures fabricated using such methods
US9142412B2 (en) 2011-02-03 2015-09-22 Soitec Semiconductor devices including substrate layers and overlying semiconductor layers having closely matching coefficients of thermal expansion, and related methods
US8436363B2 (en) 2011-02-03 2013-05-07 Soitec Metallic carrier for layer transfer and methods for forming the same
JP5179611B2 (ja) * 2011-03-04 2013-04-10 シャープ株式会社 ノーマリオフ型ヘテロ接合電界効果トランジスタ
JP2011142358A (ja) * 2011-04-22 2011-07-21 Panasonic Corp 窒化物半導体装置
KR20130004760A (ko) * 2011-07-04 2013-01-14 삼성전자주식회사 파워소자 및 이의 제조방법
US8723226B2 (en) * 2011-11-22 2014-05-13 Texas Instruments Incorporated Manufacturable enhancement-mode group III-N HEMT with a reverse polarization cap
US8633094B2 (en) 2011-12-01 2014-01-21 Power Integrations, Inc. GaN high voltage HFET with passivation plus gate dielectric multilayer structure
KR20130066870A (ko) * 2011-12-13 2013-06-21 삼성전자주식회사 반도체 발광소자
US8940620B2 (en) 2011-12-15 2015-01-27 Power Integrations, Inc. Composite wafer for fabrication of semiconductor devices
CN104025271B (zh) * 2011-12-27 2017-03-01 夏普株式会社 常断型异质结场效应晶体管
US10134727B2 (en) * 2012-09-28 2018-11-20 Intel Corporation High breakdown voltage III-N depletion mode MOS capacitors
JP6426102B2 (ja) 2012-11-05 2018-11-21 ユニバーシティー オブ フロリダ リサーチ ファウンデーション，インコーポレイテッドＵｎｉｖｅｒｓｉｔｙ Ｏｆ Ｆｌｏｒｉｄａ Ｒｅｓｅａｒｃｈ Ｆｏｕｎｄａｔｉｏｎ，Ｉｎｃ． ディスプレイにおける輝度補償
JP6453542B2 (ja) * 2013-02-14 2019-01-16 ソウル セミコンダクター カンパニー リミテッド 半導体装置及びこれの製造方法
US8928037B2 (en) 2013-02-28 2015-01-06 Power Integrations, Inc. Heterostructure power transistor with AlSiN passivation layer
DE102013109611A1 (de) 2013-09-03 2015-03-05 Maschinenfabrik Reinhausen Gmbh Vorrichtung und Verfahren zur Steuerung der Stabilität eines Ortsnetzes mit einem regelbaren Ortsnetztransformator
JP6135487B2 (ja) 2013-12-09 2017-05-31 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2017509150A (ja) * 2014-03-25 2017-03-30 インテル・コーポレーション 急峻なサブスレッショルドスイングを提供するエピタキシャル層を有するｉｉｉ−ｎトランジスタ
WO2016017127A1 (ja) * 2014-07-29 2016-02-04 パナソニックＩｐマネジメント株式会社 窒化物半導体装置
JP6604036B2 (ja) 2015-06-03 2019-11-13 富士通株式会社 化合物半導体装置及びその製造方法
JP6701767B2 (ja) * 2015-09-22 2020-05-27 株式会社デンソー 半導体装置
ITUB20155536A1 (it) 2015-11-12 2017-05-12 St Microelectronics Srl Transistore hemt di tipo normalmente spento includente una trincea contenente una regione di gate e formante almeno un gradino, e relativo procedimento di fabbricazione
JP7231824B2 (ja) * 2019-03-29 2023-03-02 富士通株式会社 半導体装置、半導体装置の製造方法及び電子装置
JP2021118198A (ja) * 2020-01-22 2021-08-10 富士通株式会社 半導体装置
JP7439536B2 (ja) * 2020-01-28 2024-02-28 富士通株式会社 半導体装置
CN114217200B (zh) * 2021-12-10 2024-01-30 西安电子科技大学芜湖研究院 一种n极性iii族氮化物半导体器件的性能预测方法及装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06232170A (ja) * 1993-01-29 1994-08-19 Mitsubishi Electric Corp 電界効果トランジスタ及びその製造方法
JPH11261053A (ja) 1998-03-09 1999-09-24 Furukawa Electric Co Ltd:The 高移動度トランジスタ
JP3439111B2 (ja) 1998-03-09 2003-08-25 古河電気工業株式会社 高移動度トランジスタ
JP3369464B2 (ja) 1998-03-19 2003-01-20 日本電信電話株式会社 半導体装置
US6316793B1 (en) * 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates

Also Published As

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