CN1505155A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供半导体器件及其制造方法。本发明的目的是消除由多晶硅构成的浮栅电极的最终形成的形状的偏差以抑制非易失性半导体存储元件等的元件间的特性的偏差。其解决方案是在具有层叠了浮栅与控制栅的2层栅结构的非易失性存储元件的半导体器件的制造方法中，在硅衬底(101)上以层叠方式形成了隧道绝缘膜(102)和成为浮栅的多晶的硅层(103)后，对硅层(103)、隧道绝缘膜(102)和衬底(101)进行选择刻蚀以形成元件隔离用槽(106)，其次在元件隔离用槽(106)中露出的硅层(103)的侧壁面上形成氮化膜(108)，其次在元件隔离用槽(106)内填埋氧化膜(109)，然后在氧化膜(109)和硅层(103)上隔着电极间绝缘膜以层叠方式形成成为控制栅的导电膜，然后对导电膜、电极间绝缘膜和硅层(103)进行选择刻蚀以形成控制栅和浮栅。
Description
技术领域
本发明涉及具有非易失性半导体存储元件等的半导体器件，特别是涉及谋求了非易失性半导体存储元件中的浮栅电极结构的改良的半导体器件及其制造方法。
背景技术
在半导体衬底上层叠了浮栅电极和控制栅电极的2层栅结构的非易失性半导体存储元件中，将由多晶硅构成的浮栅电极用作电荷蓄积层。形成浮栅电极的多晶硅的最终形成的结晶粒形状，即使是在同一芯片上排列的存储元件，有时在每个存储元件中也不同。这样，如果多晶硅的最终形成的结晶粒形状在每个存储元件中不同，则在写入/擦除工作后的阈值等的存储器特性方面产生了元件间的偏差。
图11和图12是示出现有技术的非易失性半导体存储元件的制作工序的剖面图。再有，在图11和图12中示出了互相正交的剖面，图中的(a)～(e)的左侧是沿沟道长度方向的剖面，右侧是沿沟道宽度方向的剖面。
首先，如图11(a)中所示，在用热氧化法在硅衬底901的表面上形成了隧道绝缘膜902后，用减压CVD(化学汽相淀积)法依次淀积了成为浮栅电极的下层部的多晶硅层903、成为CMP(化学机械抛光)的中止层的氮化硅膜904和成为RIE(反应离子刻蚀)的掩模的氧化硅膜905。其后，利用采用了抗蚀剂掩模(未图示)的RIE法，依次对氧化硅膜905至隧道绝缘膜902进行刻蚀加工，进而刻蚀硅衬底901的露出区域的一部分以形成元件隔离用槽906。
其次，如图11(b)中所示，在整个面上用等离子体CVD法淀积氧化硅膜907，使其完全填埋元件隔离用槽906。其后，用CMP法除去表面部分的氧化硅膜907和掩模用的氧化硅膜905，使表面平坦化。此时，CMP中止层用的氮化硅膜904露出。
其次，如图11(c)中所示，在利用刻蚀除去了已露出的氮化硅膜904后，用减压CVD法淀积了成为浮栅电极的上层部的多晶硅层908。其后，利用采用了抗蚀剂掩模(未图示)的RIE法，对多晶硅层908进行刻蚀加工，形成了分割邻接的浮栅电极的狭缝部909。
其次，如图12(d)中所示，在整个面上用减压CVD法依次淀积了由氧化硅膜/氮化硅膜/氧化硅膜构成的3层结构的电极间绝缘膜910后，用减压CVD法依次淀积了成为控制栅电极的由多晶硅层/硅化钨层构成的2层结构的导电层911，进而用减压CVD法淀积了成为RIE的掩模的氮化硅膜912。其后，利用采用了抗蚀剂掩模(未图示)的RIE法，依次对氮化硅膜912至隧道绝缘膜902进行刻蚀加工，形成了字线方向的狭缝部913。由此，确定控制栅电极914和浮栅电极915的形状。
其次，如图12(e)中所示，在衬底901和栅部的露出面上将热氧化法和减压CVD法组合起来形成了被称为电极侧壁氧化膜的氧化硅膜916。其后，使用离子注入法形成源/漏扩散层917，进而，用减压CVD法以覆盖整个面的方式形成了成为层间绝缘膜的BPSG(硼磷硅酸盐玻璃)膜918。在此之后，用众所周知的方法形成布线层等以完成非易失性半导体存储元件。
在图1(b)中示出由上述的方法形成的存储元件的用包含浮栅电极的下层部的平面切割的剖面结构(图12(e)的A-A’剖面)。图中的11是元件隔离区，12是浮栅电极，14是源区，15是漏区。
浮栅电极的材料是多晶硅，在图中示出了其结晶粒的最终形成的形状。由于硅结晶因形成电极侧壁氧化膜916时的热氧化工序等的高温工序的缘故而生长，故浮栅电极的形状成为与刚加工之后的矩形形状不同的最终形成的形状。而且，由于该最终形成的形状在每个元件中是不同的，故浮栅电极与硅衬底之间的电容或浮栅电极与控制栅电极之间的电容在每个元件中呈偏差，写入/擦除工作后的阈值等的存储器特性在元件间呈偏差。因此，必须有多余的工作时间容限，这成为高速工作的妨碍。再者，宽的阈值分布也成为实现多值存储器的妨碍。此外，在形状偏差大的情况下，也会引起存储装置的误工作。
再有，即使不以多晶状态来形成成为浮栅电极的硅层而是以非晶质状态来形成成为浮栅电极的硅层，要避免上述的问题也是困难的。这是因为，在后续的高温工序中硅层必定会多晶化。
此外，作为与本发明有关的现有技术，提出了使用包含添加了氮的层的浮栅电极的半导体器件(专利文献1)。再者，提出了使用游离基氧在浮栅电极的侧壁上形成氧化硅膜的方法(专利文献2)。此外，也提出了使用了硅氮烷聚合物的沟槽隔离技术(专利文献3)(专利文献4)。但是，即使在上述的任一种现有技术中，都难以消除由多晶硅构成的浮栅电极的最终形成的形状的偏差。
【专利文献1】
特开平9-64209号公报
【专利文献1】
特开2001-15753号公报
【专利文献3】
专利第3178412
【专利文献4】
特开2001-319927号公报
发明内容
这样，以往在将由多晶硅构成的浮栅电极作为电荷蓄积层使用的非易失性半导体存储元件中，起因于多晶硅的最终形成的结晶粒形状在每个存储元件中不同这一点，存在写入/擦除工作后的阈值等的存储器特性中产生了元件间的偏差的问题。
本发明是考虑了上述情况而完成的，其目的在于提供可消除由多晶硅构成的浮栅电极的最终形成的形状的偏差、可抑制非易失性半导体存储元件等的元件间的特性的偏差的半导体器件及其制造方法。
(构成)
为了解决上述课题，采用了以下那样的构成。
即，本发明是具有在半导体衬底上，隔着隧道绝缘膜形成有浮栅电极并在其上隔着电极间绝缘膜形成了控制栅电极的2层栅结构的非易失性半导体存储元件的半导体器件，其特征在于：上述浮栅电极由多晶硅构成，在上述浮栅电极的侧壁面的至少一部分上形成有氮化膜。
此外，本发明是具有2层栅结构的非易失性半导体存储元件的半导体器件，其特征在于，具备下述部分而构成：元件隔离区，在半导体衬底的一个主面一侧以包围形成2层栅结构的非易失性半导体存储元件用的元件形成区的方式被形成；浮栅电极，在上述元件形成区上的一部分上隔着隧道绝缘膜被形成，由多晶硅构成；控制栅电极，在上述浮栅电极上隔着电极间绝缘膜被形成；氮化膜，沿上述浮栅电极的沟道长度方向的2个侧壁和沿沟道宽度方向的2个侧壁中至少沿浮栅电极的沟道长度方向的侧壁被形成；以及元件隔离用绝缘膜，被填埋在上述元件隔离区中而形成。
此外，本发明是一种具有2层栅结构的非易失性半导体存储元件的半导体器件的制造方法，其特征在于，包含下述工序：在半导体衬底的一个主面上形成由多晶或非晶质的硅构成的浮栅电极的工序；以及在上述浮栅电极的侧壁面的至少一部分上形成氮化膜的工序。
此外，本发明是一种具有2层栅结构的非易失性半导体存储元件的半导体器件的制造方法，其特征在于，包含下述工序：在半导体衬底的一个主面一侧的元件形成区上隔着隧道绝缘膜形成由多晶或非晶质的硅构成的浮栅电极的工序；在沿上述浮栅电极的沟道长度方向的2个侧壁和沿沟道宽度方向的2个侧壁中的至少沿浮栅电极的沟道长度方向的侧壁上形成氮化膜的工序；以及在上述浮栅电极上隔着电极间绝缘膜形成控制栅电极的工序。
此外，本发明是一种具有2层栅结构的非易失性半导体存储元件的半导体器件的制造方法，其特征在于，包含下述工序：在半导体衬底的一个主面上以层叠方式形成隧道绝缘膜和成为浮栅电极的多晶或非晶质的硅层的工序；使用与元件隔离用槽对应的图形的掩模有选择地刻蚀上述硅层、隧道绝缘膜和半导体衬底以形成元件隔离用槽的工序；在上述元件隔离用槽中露出的上述硅层的侧壁面上形成氮化膜且在上述元件隔离用槽内填埋并形成元件隔离用绝缘膜的工序；在上述元件隔离用绝缘膜和硅层上以层叠方式形成电极间绝缘膜和成为控制栅电极的导电膜的工序；以及使用与控制栅电极对应的图形的掩模有选择地刻蚀上述导电膜、电极间绝缘膜和硅层以形成控制栅电极和浮栅电极的工序。
此外，本发明是一种具有2层栅结构的非易失性半导体存储元件的半导体器件的制造方法，其特征在于，包含下述工序：在半导体衬底的一个主面上形成隧道绝缘膜和成为浮栅电极的多晶或非晶质的硅层的工序；使用与元件隔离用槽对应的图形的掩模有选择地刻蚀上述硅层、隧道绝缘膜和半导体衬底以形成元件隔离用槽的工序；在上述元件隔离用槽中露出的上述硅层的侧壁面上形成氮化膜且在上述元件隔离用槽内填埋并形成元件隔离用绝缘膜的工序；在上述元件隔离用绝缘膜和硅层上以层叠方式形成电极间绝缘膜和成为控制栅电极的导电膜的工序；使用与控制栅电极对应的图形的掩模有选择地刻蚀上述导电膜、电极间绝缘膜和硅层以形成控制栅电极和浮栅电极的工序；以及在用上述栅加工新形成的浮栅电极的侧壁面上在包含游离基氧的气氛中形成氧化硅膜的工序。
此外，本发明是一种半导体器件的制造方法，其特征在于，包含下述工序：在半导体衬底的一个主面一侧以包围元件形成区的方式形成元件隔离用槽的工序；在上述元件隔离用槽内填埋并形成包含氮的涂敷膜的工序；将上述涂敷膜变换为第1氧化硅膜以形成元件隔离用绝缘膜、同时对上述元件隔离用槽的侧壁面的衬底硅进行氮化的工序；以及在包含游离基氧的气氛中在元件形成区的衬底表面上形成第2氧化硅膜的工序。
(作用)
按照本发明，通过在由多晶硅或非晶质硅构成的浮栅电极的侧壁、特别是沿沟道长度方向的侧壁上形成氮化膜，可防止硅的结晶粒因浮栅电极加工后的热处理而在元件隔离区一侧扩展。由此，在与元件隔离区的边界上浮栅电极就维持栅刚加工之后的形状，可抑制在不同的元件间的浮栅电极的形状(特别是面积)的偏差。因而，可抑制非易失性半导体存储元件等的元件间的特性的偏差。
如以上叙述的那样，按照本发明，通过在由多晶或非晶质硅构成的浮栅电极的侧壁、特别是沿沟道长度方向的侧壁上形成氮化膜，可消除浮栅电极的最终形成的形状的偏差、可抑制非易失性半导体存储元件等的元件间的特性的偏差。
附图说明
图1是说明用包含浮栅电极的平面切割了的剖面结构用的图，是用实施例与以往的情况进行比较的示意图。
图2是示出与第1实施例有关的非易失性半导体存储元件的制造工序的剖面图。
图3是示出第1实施例的变形例的工序剖面图。
图4是示出与第2实施例有关的非易失性半导体存储元件的制造工序的剖面图。
图5是示出与第3实施例有关的非易失性半导体存储元件的制造工序的前半部分的剖面图。
图6是示出与第3实施例有关的非易失性半导体存储元件的制造工序的后半部分的剖面图。
图7是说明用包含浮栅电极的平面切割了的剖面结构用的图，是比较了游离基氧化和通常氧化的情况而示出的示意图。
图8是示出与第4实施例有关的晶体管元件的制造工序的剖面图。
图9是放大第4实施例中的晶体管元件的元件形成区的角部而示出的剖面图。
图10是说明在第4实施例中用通常的热氧化进行了栅氧化的情况的问题用的图。
图11是示出现有技术的非易失性半导体存储元件的制造工序的前半部分的剖面图。
图12是示出现有技术的非易失性半导体存储元件的制造工序的后半部分的剖面图。
符号说明
11...元件隔离区
12...浮栅电极
13...侧壁氮化膜
14...源区
15...漏区
101，201，301...硅衬底
102，202，302...隧道绝缘膜
103，203，303...多晶硅层(浮栅电极)
104，204，304...氮化硅层(中止层)
105，205，305...氧化硅膜
106，206，306...元件隔离用沟
107，207，307...氧化硅膜(电极侧壁氧化膜)
108，209，309...氮化硅膜(电极侧壁氮化膜)
109，210，310...氧化硅膜(元件隔离用绝缘膜)
208，308...过氢化硅氮烷聚合物
311...多晶硅层
312...狭缝部
314...导电层
315...氮化硅膜
316...狭缝部
317...控制栅电极
318...浮栅电极
319...氧化硅膜(侧壁氧化膜)
320...源/漏扩散层
321...BPSG膜
具体实施方式
以下根据图示的实施例说明本发明的细节。
(第1实施例)
在本发明的笫1实施例中，如图1(a)中所示，在构成浮栅电极12的硅结晶进行晶粒成长的工序之前，在浮栅电极的侧壁面的至少一部分上形成侧壁氮化层13。由此，抑制了硅结晶粒成长，大幅度地减少了最终形成的形状的元件间的偏差。
由于通常必须在源/漏扩散层一侧的侧壁面上形成电极侧壁氧化膜，故希望在元件隔离一侧的侧壁面上形成侧壁氮化层。此外，侧壁氮化层是其自身难以变形的膜，此外，只要是难以通过氧化剂的膜，可以是任一种氮化物，但从能容易地形成且对隧道绝缘膜的不良影响小的方面来看，优选是硅的氮化物。
以下，参照图2(a)～(c)，说明与本实施例有关的非易失性半导体存储元件的制造方法。再有，图2示出了沟道宽度方向的剖面。此外，在图2中虽然只示出1个存储元件，但实际上同时形成多个存储单元来构成半导体存储器。
首先，如图2(a)中所示，用热氧化法在掺杂了所希望的杂质的硅衬底101的表面上形成厚度为10nm的隧道绝缘膜102后，依次用减压CVD法淀积了成为浮栅电极的下层部的厚度为30nm的多晶硅层103、成为CMP的中止层的厚度为50nm的氮化硅膜104和成为RIE的掩模的厚度为200nm的氧化硅膜105。
其后，利用采用了与元件隔离用槽对应的图形的抗蚀剂掩模(未图示)的RIE法，依次对氧化硅膜105、氮化硅膜104、多晶硅层103和隧道绝缘膜102进行刻蚀加工，进而刻蚀硅衬底101的露出区域以形成深度为200nm的元件隔离用槽106。
其次，如图2(b1)中所示，用热氧化法在硅衬底101和多晶硅层103的露出面上形成厚度为5nm的氧化硅膜107。接着，在一氧化氮气氛中进行900℃的热氮化，在硅衬底/氧化硅膜界面和多晶硅层/氧化硅膜界面上形成了氮化硅膜108。该氮化硅膜108的氮量约为1×1015cm-2。
再有，该氮化硅膜108的形成不一定需要通过氧化膜来进行。具体地说，如图2(b2)中所示，也可省略氧化硅膜107的形成，在元件隔离用槽106内露出的硅表面上直接进行热氮化。
其次，如图2(c)中所示，在整个面上用等离子体CVD法淀积厚度为400nm的元件隔离用氧化硅膜109，使其完全填埋元件隔离用槽106。其后，用CMP法除去表面部分的氧化硅膜109和掩模用的氧化硅膜105，使表面平坦化。其后，用与现有例同样的方法完成存储元件。
这样，按照本实施例，通过在成为浮栅电极的多晶硅层103的元件隔离用绝缘膜一侧的侧壁面上预先形成氮化膜108，可防止硅的结晶粒因浮栅电极加工后的热处理而在元件隔离区一侧扩展。由此，在与元件隔离区的边界上浮栅电极就维持栅刚加工之后的形状，可抑制在不同的元件间的浮栅电极的形状(面积)的偏差。因而，可防止起因于存储器装置制造工序途中的硅结晶粒的成长的存储器特性的元件间偏差，可谋求提高制造成品率。
再有，在本实施例中，利用采用了一氧化氮气体的热氮化形成了氮化硅膜108，但也可使用其它的氮化性气体，再者也可用等离子体氮化等的其它的方法形成氮化硅膜108。
此外，在本实施例中，在浮栅电极的侧壁面以外，在元件隔离用槽106内露出的硅衬底101的表面上也形成有氮化硅膜108。这就导致结漏泄增加等的不良情况的可能性，是不优选的。在打算避免这样的不良情况时，如图3(a)～(c)中所示，可只在硅层103的侧面上形成氮化膜108。
具体地说，如图3(a)中所示，到形成元件隔离用槽106之前，与前面的说明相同，其后，如图3(b)中所示，用元件隔离用的氧化硅膜109填埋元件隔离用槽106，用CMP法使表面平坦化。然后，如图3(c)中所示，用稀氢氟酸溶液刻蚀并除去元件隔离用的氧化硅膜109的一部分，使浮栅电极的侧壁面露出，其后，利用热氮化等的方法形成氮化硅膜108。
(第2实施例)
图4是示出与第2实施例有关的非易失性半导体存储元件的制造工序的剖面图，与上述图2同样，示出了沟道宽度方向的剖面。本实施例是用比第1实施例简化的制造工序来实现上述图1(a)中示出的状态的方法。
首先，如图4(a)中所示，用热氧化法在掺杂了所希望的杂质的硅衬底201的表面上形成厚度为10nm的隧道绝缘膜202后，依次用减压CVD法淀积了成为浮栅电极的下层部的厚度为30nm的多晶硅层203、成为CMP的中止层的厚度为50nm的氮化硅膜204和成为RIE的掩模的厚度为200nm的氧化硅膜205。其后，利用采用了与元件隔离用槽对应的图形的抗蚀剂掩模(未图示)的RIE法，依次对氧化硅膜205、氮化硅膜204、多晶硅层203和隧道绝缘膜202进行刻蚀加工，进而刻蚀硅衬底201的露出区域以形成深度为200nm的元件隔离用槽206。
其次，如图4(b)中所示，在用热氧化法在元件隔离用槽206内露出的硅表面上形成厚度为5nm的氧化硅膜207后，在整个面上涂敷了成为元件隔离用的绝缘膜的过氢化硅氮烷聚合物((SiH2NH)n)208，使其完全填埋元件隔离用槽206。
其次，如图4(c)中所示，通过在水蒸气气氛中进行800℃的热处理，将过氢化硅氮烷聚合物208变换为氧化硅膜210。由于在该变换反应时生成氨，故在硅衬底201和多晶硅层203与氧化硅膜207的各自的界面上形成有氮化硅膜209。该氮化硅膜209的氮量约为3×1014cm-2。
其后，如图4(d)中所示，用CMP法除去表面部分的氧化硅膜210和掩模用的氧化硅膜205，使表面平坦化。其后，用与现有例同样的方法完成存储元件。
这样，按照本实施例，当然能得到与前面已说明的第1实施例同样的效果，除此以外，通过使用硅氮烷聚合物208作为元件隔离用绝缘膜，可不增加形成氮化硅膜209用的制造工序的数目。
再有，在本实施例中，通过涂敷过氢化硅氮烷聚合物208来填埋元件隔离用槽206，但也可代之以使用其它的硅氮烷聚合物，进而，只要是包含氮的涂敷膜，都可得到同样的效果。此外，在本实施例中，在形成氧化硅膜207后涂敷了过氢化硅氮烷聚合物208，但也可不形成氧化硅膜207而直接在元件隔离用槽206内涂敷过氢化硅氮烷聚合物208。
此外，在本实施例中，在浮栅电极的侧壁面以外，在元件隔离用槽206内露出的硅衬底201的表面上也形成有氮化硅膜209。这也如前面已说明的那样，恐怕会导致结漏泄增加等的不良情况，是不优选的。因此，优选浮栅电极的侧壁面的氮浓度比硅衬底表面的氮浓度大。
为了实现这一点，可以预先在成为浮栅电极的多晶硅层203中添加使氮化反应增速的氟等。除此以外，进行改变硅衬底201和多晶硅层203的氮化速度的那样的改进即可。此外，由于已知在穿过厚的氧化膜的氨氮化中导入的氮浓度下降了，故也可进行将使氧化反应增速的硼或磷等的杂质导入到硅衬底201中以改变硅衬底201和多晶硅层203的氧化速度的那样的改进。
(第3实施例)
图5和6是示出与第3实施例有关的非易失性半导体存储元件的制造工序的剖面图。另外，图5和图6示出了互相正交的剖面，图中的(a)～(e)的左侧是沿沟道长度方向的剖面，右侧是沿沟道宽度方向的剖面。
本实施例是提高用第1实施例或第2实施例中示出的方法制造的非易失性半导体存储元件的绝缘耐压以便进一步提高存储装置的成品率的方法。
首先，如图5(a)中所示，在用热氧氮化法在掺杂了所希望的杂质的硅衬底301的表面上形成厚度为10nm的隧道氮氧化膜302后，依次用减压CVD法淀积了成为浮栅电极的下层部的厚度为30nm的多晶硅层303、成为CMP的中止层的厚度为50nm的氮化硅膜304和成为RIE的掩模的厚度为200nm的氧化硅膜305。
其后，利用采用了与元件隔离用槽对应的图形的抗蚀剂掩模(未图示)的RIE法，依次对氧化硅膜305、氮化硅膜304、多晶硅层303和隧道氮氧化膜302进行刻蚀加工，进而刻蚀硅衬底301的露出区域以形成深度为200nm的元件隔离用槽306。其次，用热氧化法在已露出的硅表面上形成了厚度为5nm的氧化硅膜307。
其次，如图5(b)中所示，在整个面上涂敷了成为元件隔离用的绝缘膜的过氢化硅氮烷聚合物308，使其完全填埋元件隔离用槽306。其后，通过在含水蒸气的气氛中进行800℃的热处理，将过氢化硅氮烷聚合物308变换为氧化硅膜310。由于在该变换反应时生成氨，故在硅衬底301和多晶硅层303与氧化硅膜307的各自的界面上形成有氮化硅膜309。该氮化硅膜309的氮量约为3×1014cm-2。
其次，如图5(c)中所示，用CMP法除去表面部分的氧化硅膜310和掩模用的氧化硅膜305，使表面平坦化。此时，CMP的中止层用的氮化硅膜304露出。
其次，如图6(d)中所示，使用磷酸溶液刻蚀并除去了已露出的氮化硅膜304后，用减压CVD法淀积了成为浮栅电极的上层部的厚度为50nm的多晶硅层311。其后，利用采用了抗蚀剂掩模(未图示)的RIE法，对多晶硅层311进行刻蚀加工，形成了分割邻接的浮栅电极的狭缝部312。
其次，如图6(e)中所示，在整个面上用减压CVD法依次淀积了由氧化硅膜/氮化硅膜/氧化硅膜构成的3层结构的厚度为15nm的电极间绝缘膜313后，用减压CVD法依次淀积了成为控制栅电极的由多晶硅层/硅化钨层构成的2层结构的厚度为100nm的导电层314，进而用减压CVD法淀积了成为RIE的掩模的厚度为100nm的氮化硅膜315。
其后，利用采用了与控制栅图形对应的抗蚀剂掩模(未图示)的RIE法，依次对氮化硅膜315、导电层314、电极间绝缘膜313、多晶硅层311、多晶硅层303、隧道氮氧化膜302进行刻蚀加工，形成了字线方向的狭缝部316。由此，确定控制栅电极317和浮栅电极318的形状。
其次，如图6(f)中所示，用减压CVD法在露出面上形成了厚度为10nm的氧化硅膜后，使用遥控等离子体法在800℃、30分、1kPa的条件下进行氧游离基氧化，形成了被称为电极侧壁氧化膜的氧化硅膜319。该电极侧壁氧化膜319的厚度在浮栅电极的侧壁上为12nm。其后，利用离子注入法形成源/漏扩散层320。再者，用减压CVD法形成了成为层间绝缘膜的BPSG膜321，使其覆盖整个面。其后，用众所周知的方法形成布线层等以完成非易失性半导体存储元件。
在图7(a)中示出由上述的方法形成的存储元件的用包含浮栅电极的下层部的平面切割的剖面结构(图6(f)的B-B’剖面)。图中的11是元件隔离区(308)，12是浮栅电极(303)，13是侧壁氮化层(309)，14是源区(320)，15是漏区(320)，16是电极侧壁氧化膜(319)。
在浮栅电极12的元件隔离一侧的侧壁上形成有氮化层13，在源/漏扩散层一侧的侧壁上形成了电极侧壁氧化膜16。在本实施例中，由于浮栅电极12的角部的电极侧壁氧化膜16的厚度没有减薄，故提高了浮栅电极12与源/漏扩散层14、15间的绝缘耐压，提高了存储装置的成品率。该效果是由于用氧游离基氧化形成了电极侧壁氧化膜16而得到的。即，在氧游离基氧化中，由于硅和氮化硅膜的氧化速度大致相等，故被氮化了的角部的厚度不减薄。
另一方面，在图7(b)中示出现有技术的用氧气或水蒸气作为氧化剂的热氧化形成了电极侧壁氧化膜16的情况的剖面结构。由于被氮化了的浮栅电极角部的氧化速度较慢，故角部的厚度减薄。因此，浮栅电极12与源/漏扩散层14、15间的绝缘耐压下降了，存储装置的成品率下降了。
这样，按照本实施例，通过在成为浮栅电极的多晶硅层303的元件隔离用绝缘膜一侧的侧壁面上预先形成氮化膜309，与第1实施例同样，当然能得到可抑制在不同的元件间的浮栅电极的形状(面积)的偏差以防止存储器特性的元件间偏差的效果，除此以外，可得到以下那样的效果。即，通过为了形成电极侧壁氧化膜而进行氧游离基的氧化，可使浮栅电极的元件隔离绝缘膜一侧的膜厚足够厚，可防止浮栅电极与源/漏扩散层间的绝缘耐压的下降。因而，提高了非易失性半导体存储元件的绝缘耐压，可进一步提高存储装置的成品率。
再有，在本实施例中，用遥控等离子体法的氧游离基氧化形成了电极侧壁氧化膜，但只要是包含氧游离基作为氧化原料的气氛的氧化即可。例如，也可使用臭氧氧化。再者，也可以是导入并加热氧气和氢气并由此产生氧游离基的方法。此外，在本实施例中，以超过用减压CVD法形成的氧化硅膜的方式进行了氧游离基氧化，但可直接进行氧游离基氧化，也可以是其它的组合。
(第4实施例)
图8是示出与第4实施例有关的晶体管元件的制造工序的剖面图。本实施例是使用硅氮烷聚合物的填埋形成了元件隔离的晶体管元件的提高绝缘耐压以提高半导体器件的成品率的方法。
首先，如图8(a)中所示，用热氧化法在硅衬底401的表面上形成被称为焊盘氧化膜的厚度为10nm的氧化硅膜402后，用减压CVD法淀积了成为CMP的中止层的厚度为50nm的氮化硅膜403。其后，利用采用了抗蚀剂掩模(未图示)的RIE法，依次对氮化硅膜403、氧化硅膜402进行刻蚀加工，进而刻蚀硅衬底401的露出区域以形成深度为200nm的元件隔离用槽404。
其次，如图8(b)中所示，在用热氧化法在已露出的硅表面上形成厚度为5nm的氧化硅膜405后，在整个面上涂敷了成为元件隔离用的绝缘膜的过氢化硅氮烷聚合物406，使其完全填埋元件隔离用槽404。接着，通过在水蒸气气氛中进行800℃的热处理，将过氢化硅氮烷聚合物406变换为氧化硅膜407。
其次，如图8(c)中所示，用CMP法除去表面部分的氧化硅膜407，使表面平坦化。此时，CMP的中止层用的氮化硅膜403露出。
其次，如图8(d)中所示，使用磷酸溶液刻蚀并除去了已露出的氮化硅膜403后，使用稀氢氟酸溶液刻蚀并除去焊盘氧化膜402，使硅衬底表面408露出。此时，元件隔离氧化膜407的表面也被刻蚀而倒退20nm。
其次，如图8(e)中所示，在包含10％的臭氧的氧气氛中，在800℃、30分、100Pa的条件下氧化已露出的硅衬底表面，形成了栅氧化膜409。
其后，用与现有例同样的方法形成栅电极、源/漏扩散层、布线层等以完成晶体管元件。
在本实施例中形成的晶体管的栅氧化膜409与现有的用氧气或水蒸气作为氧化剂的热氧化形成的情况相比，可知具有良好的绝缘破坏耐压并大幅度地提高了半导体器件的成品率。
在调查现有的氧化法中绝缘破坏耐压低的原因时，如10(c)中所示，可知栅氧化膜419在元件隔离端部415处膜厚减薄。已判明了该膜厚减薄是由于下述的机理引起的。在将填埋在元件隔离用槽中的过氢化硅氮烷聚合物406变换为氧化硅膜407时，如10(a)中所示，产生氨气(NH3)，在硅衬底表面形成氮化层410。因此，在栅氧化膜形成之前的稀氢氟酸刻蚀时，如10(b)中所示，硅衬底上部的焊盘氧化膜402或硅衬底侧部的热氧化膜403被除去，氮化层410的一部分露出。因而，在现有的栅氧化法中，如10(c)中所示，氮化层410的露出部的膜厚减薄，形成了薄膜化区域415。
另一方面，确认了如图9中所示那样抑制了在本实施例中已形成的栅氧化膜409的在元件隔离端部的薄膜化。其原因可解释为，由于用氧游离基进行了氧化，故氮化层410的露出部也充分地被氧化。
这样，按照本发明，即使在使用了过氢化硅氮烷聚合物406作为填埋在元件隔离用槽中的绝缘膜的情况下，也可防止栅氧化膜的局部的薄膜化，可提高器件的成品率。此外，因为绝缘耐压因防止了栅氧化膜409的局部的薄膜化的缘故而提高，故可实现充分的元件隔离能力。
再有，在本实施例中，在元件隔离用槽404的填埋中使用了过氢化硅氮烷聚合物406，但也可以是其它的硅氮烷聚合物，此外，即使在使用包含氮的其它的涂敷膜的情况下，也能得到同样的效果。此外，在本实施例中，用臭氧氧化形成了栅氧化膜409，但只要是包含氧游离基作为氧化原料的气氛的氧化，任一种都可以。可以是遥控等离子体法或其它的方法的氧游离基氧化。也可以是导入并加热氧气和氢气并由此产生氧游离基的方法。
此外，在本实施例中，将用氧游离基氧化形成的氧化硅膜409按原样用作栅氧化膜，但也可利用使用了一氧化氮气体等的热氮化或使用了氮游离基的游离基氮化等导入氮以变换为氧氮化膜。也可在氧化硅膜409中导入氮以外的元素。再者，也可在这些膜上形成高介电常数膜等其它的绝缘膜来作成层叠膜。
此外，本发明不限定于上述的各实施例，在不脱离其要旨的范围内可作各种变形来实施。
Claims (17)
1.一种半导体器件，具有在半导体衬底上隔着隧道绝缘膜形成了浮栅电极并在其上隔着电极间绝缘膜形成了控制栅电极的2层栅结构的非易失性半导体存储元件，其特征在于：
上述浮栅电极由多晶硅构成，在上述浮栅电极的侧壁面的至少一部分上形成有氮化膜。
2.一种半导体器件，其特征在于，具备下述部分而构成：
元件隔离区，在半导体衬底的一个主面一侧以包围形成2层栅结构的非易失性半导体存储元件用的元件形成区的方式被形成；
浮栅电极，在上述元件形成区上的一部分上隔着隧道绝缘膜被形成，由多晶硅构成；
控制栅电极，在上述浮栅电极上隔着电极间绝缘膜被形成；
氮化膜，沿上述浮栅电极的沟道长度方向的2个侧壁和沿沟道宽度方向的2个侧壁中至少沿浮栅电极的沟道长度方向的侧壁被形成；以及
元件隔离用绝缘膜，被填埋并形成在上述元件隔离区中。
3.如权利要求1或2中所述的半导体器件，其特征在于：
将上述浮栅电极形成为中央部的沟道长度方向的长度比周边部的沟道长度方向的长度长。
4.一种半导体器件的制造方法，其特征在于，包含下述工序：
在半导体衬底的一个主面上形成由多晶或非晶质的硅构成的浮栅电极的工序；以及
在上述浮栅电极的侧壁面的至少一部分上形成氮化膜的工序。
5.一种半导体器件的制造方法，其特征在于，包含下述工序：
在半导体衬底的一个主面一侧的元件形成区上的一部分隔着隧道绝缘膜形成由多晶或非晶质的硅构成的浮栅电极的工序；
在沿上述浮栅电极的沟道长度方向的2个侧壁和沿沟道宽度方向的2个侧壁中至少沿浮栅电极的沟道长度方向的侧壁上形成氮化膜的工序；以及
在上述浮栅电极上隔着电极间绝缘膜形成控制栅电极的工序。
6.一种半导体器件的制造方法，其特征在于，包含下述工序：
在半导体衬底的一个主面上以层叠方式形成隧道绝缘膜和成为浮栅电极的多晶或非晶质的硅层的工序；
使用与元件隔离用槽对应的图形的掩模有选择地刻蚀上述硅层、隧道绝缘膜和半导体衬底以形成元件隔离用槽的工序；
在上述元件隔离用槽中露出的上述硅层的侧壁面上形成氮化膜且在上述元件隔离用槽内填埋并形成元件隔离用绝缘膜的工序；
在上述元件隔离用绝缘膜和硅层上以层叠方式形成电极间绝缘膜和成为控制栅电极的导电膜的工序；以及
使用与控制栅电极对应的图形的掩模有选择地刻蚀上述导电膜、电极间绝缘膜和硅层以形成控制栅电极和浮栅电极的工序。
7.一种半导体器件的制造方法，其特征在于，包含下述工序：
在半导体衬底的一个主面上形成隧道绝缘膜和成为浮栅电极的多晶或非晶质的硅层的工序；
使用与元件隔离用槽对应的图形的掩模有选择地刻蚀上述硅层、隧道绝缘膜和半导体衬底以形成元件隔离用槽的工序；
在上述元件隔离用槽中露出的上述硅层的侧壁面上形成氮化膜且在上述元件隔离用槽内填埋并形成元件隔离用绝缘膜的工序；
在上述元件隔离用绝缘膜和硅层上以层叠方式形成电极间绝缘膜和成为控制栅电极的导电膜的工序；
使用与控制栅电极对应的图形的掩模有选择地刻蚀上述导电膜、电极间绝缘膜和硅层以形成控制栅电极和浮栅电极的工序；以及
在用上述栅加工新形成的浮栅电极的侧壁面上在包含游离基氧的气氛中形成氧化硅膜的工序。
8.如权利要求6或7中所述的半导体器件的制造方法，其特征在于：
作为在上述硅层的侧壁面上形成氮化膜且在上述元件隔离用槽内填埋并形成元件隔离用绝缘膜的工序，在对上述硅层的侧壁面进行了氮化后，在上述元件隔离用槽内填埋元件隔离用绝缘膜。
9.如权利要求6或7中所述的半导体器件的制造方法，其特征在于：
作为在上述硅层的侧壁面上形成氮化膜且在上述元件隔离用槽内填埋并形成元件隔离用绝缘膜的工序，在上述元件隔离用槽内填埋包含氮的涂敷膜后，通过对上述涂敷膜进行热处理，使其变换为上述氧化硅膜，同时对上述硅层的侧壁面进行氮化。
10.如权利要求8中所述的半导体器件的制造方法，其特征在于：
在对上述硅层的侧面进行氮化之前，预先在上述硅层的侧面上形成氧化膜。
11.如权利要求9中所述的半导体器件的制造方法，其特征在于：
作为上述涂敷膜，使用了硅氮烷聚合物。
12.如权利要求6或7中所述的半导体器件的制造方法，其特征在于：
上述硅层的侧壁的氮浓度比上述半导体衬底的侧壁的氮浓度高。
13.如权利要求6或7中所述的半导体器件的制造方法，其特征在于：
为了将成为上述浮栅电极的硅层形成为2层，将在上述隧道绝缘膜上形成的硅层作为第1层，在填埋了上述元件隔离用绝缘膜后在第1层的硅层和元件隔离用绝缘膜上形成第2层的硅层。
14.一种半导体器件的制造方法，其特征在于，包含下述工序：
在半导体衬底的一个主面一侧以包围元件形成区的方式形成元件隔离用槽的工序；
在上述元件隔离用槽内填埋并形成包含氮的涂敷膜的工序；
将上述涂敷膜变换为第1氧化硅膜以形成元件隔离用绝缘膜、同时对上述元件隔离用槽的侧壁面的衬底硅进行氮化的工序；以及
在包含游离基氧的气氛中在元件形成区的衬底表面上形成第2氧化硅膜的工序。
15.如权利要求14中所述的半导体器件的制造方法，其特征在于：
将第2氧化硅膜用作栅绝缘膜或栅绝缘膜的一部分。
16.如权利要求14中所述的半导体器件的制造方法，其特征在于：
上述涂敷膜是硅氮烷聚合物。
17.如权利要求14中所述的半导体器件的制造方法，其特征在于：
在上述元件隔离用槽的侧壁面上形成了热氧化膜后进行上述元件隔离用槽的涂敷膜填埋。
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