CN1925161A - 半导体产品及其制作方法 - Google Patents
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Abstract
一种半导体产品，包含：具有衬底表面的衬底；彼此间以一定距离排列且沿第一方向延伸的多个字线；提供在字线之间的多个导电的接触结构，以及多个填充结构，每个填充结构将排列在两个相应字线之间的两个相应接触结构彼此分隔开，此两个相应接触结构以彼此相离一定距离沿第一方向排列，其中，每个接触结构具有提供在离衬底表面一定距离处的顶侧，并延伸到衬底表面，且其中，衬底表面处的接触结构沿第一方向的宽度大于接触结构的顶侧沿第一方向的宽度。由于接触结构在衬底表面处的宽度增大，即使在接触结构相对于有源区横向不对准的情况下，也得到了对有源区的改进了的电接触。
Description
技术领域
本发明涉及根据权利要求1和28的半导体产品以及根据权利要求30的半导体产品的制作方法。
例如，这种半导体产品可以是包含多个如NROM(氮化物只读存储器)的存储单元或各种非易失性存储单元(如浮栅单元)的闪存产品。在闪存产品中，存储单元对相应的其它存储单元可选择性地单独编程。当信息被删除时，同一特定扇区的所有存储单元同时被共同删除。相应扇区的存储单元稍后可以被独立再编程。
背景技术
闪存的存储单元被排列在虚拟接地阵列中或其它阵列结构中。存储单元被连接到彼此平行延伸的两个相应的位线。在虚拟接地阵列中，相应的位线被连接到排列在位线相反侧上的存储单元。位线与存储单元之间的连接由包含称为“本地互连”的第一接触的接触结构来提供。本地互连被排列在垂直于位线方向延伸的行中。沿平行于位线的方向，位线被连接到每个其它本地互连行的一个相应的本地互连。而且，在每个其它行中，本地互连相对于其它本地互连行的本地互连的横向位置具有横向偏移。每个位线被连接到每隔一行(例如第一、第三、第五等行)的本地互连，而位线跨越本地互连的第二、第四、第六等行而不被连接到第二、第四、第六行的本地互连。
在虚拟接地阵列中，位线经由每个接触结构被连接到存储单元，根据现有技术，此接触结构包含称为“本地互连”的第一接触。这些本地互连是一些提供在衬底上的介电层中的接触孔填料。这些本地互连是一些宽的通孔接触，沿垂直于位线方向的第一横向方向具有主延伸区。用它们来将两个线形有源区连接到一个位线。这些有源区是提供源/漏区以及沟道区的一些掺杂区，并在一种虚拟接地阵列中被形成在由如浅沟槽隔离(STI)的沟槽隔离填料彼此分隔开的各线条或带中。从顶视图看，这些沟槽隔离填料以及有源区被线形形成在半导体衬底上。当形成位线时，它们被定位成平行于有源区延伸但例如位于与浅沟槽隔离填料相同的横向位置处，亦即在两个相应相邻的线形有源区之间的中心横向位置处。
本地互连接触沿垂直于有源区的方向延伸超过相应的位线相反侧上的位线。确切地说，本地互连延伸到位于紧邻此位线相反侧上的位线的下一个有源区。由于每个有源区的宽度与每个有源区之间沟槽隔离填料的宽度彼此对应，故本地互连典型地具有大约3倍于位线宽度的宽度。
为了将位线连接到比位线宽得多的本地互连，根据现有技术形成了位线接触(“到互连的接触”)。为此，淀积了介电层，并在在介电层中蚀刻出通孔接触孔，以便暴露本地互连的上表面部分。然后用导电材料填充第二介电层中的接触孔。借助于整平导电材料，来形成到互连的接触。随后形成位线。
在制造半导体产品的工艺中，衬底被提供，并在衬底中形成多个线形有源区以及排列在相应两个有源区之间的多个线形沟槽隔离填料。随后淀积一个叠层，此叠层包含底部氧化物层、例如氮化硅层的电荷俘获层、以及顶部氧化物层。然后，借助于淀积用来形成栅叠层的一个或多个导电层和氮化物盖帽层，来形成字线。然后对这些层进行图形化，从而形成多个字线。然后，以常规的方式，在字线的侧壁上形成侧壁间隔物。
因此提供了以彼此一定距离排列且至少在衬底表面区内沿第一方向延伸的多个字线。在留在相应两个字线之间的空间内，随后要形成接触结构(本地互连)。介电层被常规地淀积并蚀刻，以便形成多个填充结构，来填充两个相应的字线之间的一个相应的纵向空间。而且，在常规工艺中，这些纵向填充结构沿第一方向被图形化，从而在其中要形成接触结构(本地互连)的位置处蚀刻出多个沟槽。每个沟槽延伸通过相应的填充结构的整个厚度，一直到达衬底表面。然后淀积导电材料并蚀刻其上部位置，从而在填充结构内的沟槽中形成多个接触结构。
因此提供了半导体产品，此半导体产品包含填充在通孔中的接触结构，这些通孔被相应的两部分填充结构(已经在沟槽蚀刻过程中被彼此分隔开的部分)的侧壁沿第一方向限制在相反侧上。这些接触结构被相应的两个字线(亦即被它们的间隔物)沿第二方向限制。
以这种方式形成的每个接触结构接触沿第一方向彼此以一定距离安置的两个有源区。有源区的宽度典型地对应于提供在其间的沟道隔离填料的宽度。接触结构沿第一方向的宽度因而大致为有源区或沟道隔离填料沿第一方向的宽度的3倍。
但接触结构沿第一方向，亦即沿平行于其间提供接触结构的字线主延伸区的方向的宽度的准确数值，随接触结构内的垂直位置而变化。确切地说，在接触结构顶侧测得的接触结构沿第一方向的宽度，通常大于在接触结构底侧测得的接触结构沿第一方向的宽度。接触结构的宽度(亦即其沿第一方向的延伸)通常随离衬底表面的距离而增大。在剖面图中，接触结构的形状相当于一个在接触结构顶侧具有长的底边而在衬底表面上具有短的底边的不规则的四边形。
接触结构的这种形状来自接触结构被蚀刻进入到填充字线之间的空间的介质填充结构中的环境。用干法蚀刻，例如用反应离子刻蚀方法，来执行要用接触结构来填充的沟槽的蚀刻。由于这种各向异性蚀刻技术的典型蚀刻分布，故在绝缘填充结构的顶侧处，沟槽稍微宽于在绝缘填充结构的底部处(亦即在衬底表面上)。其原因是蚀刻组分与绝缘填充结构留下部分被蚀刻的侧壁之间的接触持续时间随沟槽深度增加而缩短。
由于常规的光刻图形化，微电子结构具有相当于临界尺寸的横向尺寸。此临界尺寸的幅度依赖于用于具体光刻技术的波长。但微电子结构的横向延伸由预定的临界尺寸确定。
在半导体制造中，存在着横向不对准的危险。由于用来在介质填充结构中蚀刻沟槽的掩模可能相对于有源区沿第一方向不对准，故待要由接触结构填充的沟槽可能相对于待要接触的有源区沿第一方向偏离。依赖于这一横向偏离的程度，待要接触的两个有源区之一与接触结构之间的接触界面沿第一方向小于临界尺寸，而接触结构沿第一方向延伸超过另一有源区。因此，沿第一方向的任何横向偏离都有接触结构(本地互连)与要接触的两个有源区之一之间的接触电阻增大的危险。
而且，由于在平行于字线的剖面图中看到的接触结构的倾斜侧壁，故沿第一方向在衬底表面处测得的接触结构的宽度实际上小于临界尺寸3倍(在顶侧处，接触结构的宽度的幅度超过临界尺寸3倍)。因此，即使沿第一方向不存在任何横向偏离，接触结构与每个有源区之间的接触界面沿第一方向也小于临界尺寸。从而进一步增大了有源区与接触结构(本地互连)之间的接触电阻。
发明内容
本发明的目的是提供一种即使在接触结构相对于有源区不对准或横向偏离的情况下也在接触结构与有源区之间具有减小了的接触电阻的半导体产品。本发明的另一目的是提供一种制作这种半导体产品的方法。
根据本发明，利用一种半导体产品达到了此目的，此半导体产品包含：
-具有衬底表面的衬底，
-彼此以一定距离排列且沿第一方向延伸的多个字线，
-提供在字线之间的多个导电的接触结构，以及
-多个填充结构，每个填充结构将排列在两个相应的字线之间的两个相应的接触结构彼此分隔开，此两个相应的接触结构以一定距离沿第一方向排列，
其中，每个接触结构具有提供在离衬底表面一定距离处的顶侧，并被延伸到衬底表面，且
其中，衬底表面处的接触结构沿第一方向的宽度大于接触结构的顶侧沿第一方向的宽度。
根据本发明，提供了一种半导体产品，此半导体产品对于离衬底表面的距离包含沿第一方向反剖面形状的接触结构。根据本发明，接触结构的宽度沿第一方向亦即平行于字线在衬底表面处比较大，而在接触结构的顶侧处比较小。而在常规半导体产品中，接触结构侧壁的斜率要使得在接触结构的顶侧处达到接触结构沿第一方向的最大宽度，根据本发明，在衬底表面处亦即在接触结构的底部处达到沿第一方向的最大宽度。因此，与现有技术相比，在由平行于字线的第一方向和垂直于衬底表面的垂直方向所横跨的平面内，接触结构的剖面形状被镜像反转。尽管如此，在由垂直于字线的第二横向方向和垂直方向所横跨的平面内，由于字线侧壁的斜率不改变，故接触结构的剖面形状不改变。但沿平行于字线的方向，接触结构的宽度从接触结构的顶侧沿到衬底表面(亦即在接触结构的底侧处)的方向增大。
虽然常规的接触结构不接触相应的两个要接触的有源区的整个表面，从而在沿第一方向横向偏离的情况下具有额外增大接触电阻的危险，但根据本发明，接触结构在其底侧处优选比临界尺寸宽3倍。结果，它们沿第一方向的负方向以及第一方向的正方向延伸超过相应两个有源区相反二端的外面。有源区的整个顶部表面从而即使在接触结构沿第一方向横向偏离的情况下也被接触结构接触。
这些接触结构被排列在填充结构之间，并彼此分隔开，且填充结构具有底侧和顶侧，填充结构顶侧与衬底表面之间的距离大于填充结构底侧与衬底表面之间的距离。填充结构顶侧沿第一方向的宽度大于填充结构底侧沿第一方向的宽度。填充结构沿第一方向被两个面对的接触结构限制。因此，在彼此相邻的两个字线之间的空间内，此空间沿(平行于字线延伸的)第一方向以交替的方式由填充结构、接触结构、另一填充结构、另一接触结构、再一填充结构、再一接触结构、等等来填充。因此，每个接触结构被两个字线(沿第二横向方向)以及被两个填充结构(沿第一横向方向)限制，且每个填充结构被两个字线(沿第二横向方向)以及被两个接触结构(沿第一横向方向)限制。
这些接触结构优选由半导体材料例如掺杂的硅或掺杂的多晶硅形成。此半导体材料可以是已经外延生长在衬底表面上的外延单晶材料。确切地说，此半导体材料可以是掺杂的单晶硅。
这些接触结构优选包含延伸进入到提供在衬底内的沟槽中的接触结构部分。衬底优选包含有源区，这些有源区被形成为线形，并沿不同于第一方向的第二方向延伸。第二方向优选为正交于第一方向的第二横向方向。
衬底优选包含排列在每个有源区之间且填充有沟槽隔离填料的沟槽，沟槽隔离填料被形成为线形，且将两个相应的有源区彼此隔离。这些沟槽隔离填料可以是浅沟槽隔离(STI)或深沟槽隔离(DTI)。例如用例如氧化物的介电材料来填充它们。在衬底主表面的平面内，以交替的方式安置条形的有源区和条形的沟槽隔离填料。
每个接触结构优选接触两个相应的有源区，并横穿一个相应的沟槽隔离填料。根据一个优选实施方案，排列在由相应的接触结构所接触的两个有源区之间的沟槽隔离填料相对于衬底表面被凹陷，接触结构的接触结构部分被安置在沟槽的上部内，并延伸到凹陷的沟槽隔离填料。因此，在两个被接触的有源区之间，接触结构延伸进入到沟槽隔离填料的沟槽中，并接触到有源区的侧壁。因而由于每个有源区的顶部表面和一个相应的侧壁都被接触结构接触而得到接触电阻的明显减小。依赖于接触结构部分的深度，到有源区的界面可以被一直提高到例如2-3倍于有源区的顶部表面。
每个接触结构优选覆盖另外两个沟槽隔离填料的一部分，邻近此接触结构的填充结构覆盖另外两个沟槽隔离填料的另外部分。因此，接触结构在衬底表面处沿正和负第一方向延伸都超过有源区，以致邻接另外两个沟槽隔离填料的表面部分。但这些另外沟槽隔离填料的大部分顶部表面被提供在接触结构相反侧上的介质填充结构覆盖。因而不出现短路到另外有源区的危险。
半导体产品优选包含电接触此接触结构的位线接触。这些位线接触(到互连的接触)用来彼此电连接接触结构(本地互连)和位线。
位线接触优选各沿第一方向被安排在两个相应填充结构之间的中心位置内的相应接触结构上。接触结构沿第一方向的横向延伸区被两个相邻的隔离填充结构限制。但由于接触结构待要被连接到位线，跨越第一方向的中心位置中的接触结构，故位线接触沿第一方向小于接触结构。位线接触的宽度对应于位线的宽度，约为接触结构宽度的1/3。从而防止了到相邻位线的短路。
接触结构的顶侧优选由金属硅化物层覆盖，每个硅化物层延伸在邻近相应的接触结构而排列的两个填充结构之间。此硅化物层可以是例如硅化钴层。硅化物层用来减小位线与经由接触结构和位线接触连接到位线的有源区之间的电阻。确切地说，在接触结构由半导体材料形成的情况下，接触结构顶部表面上的硅化物层提供了大的金属-半导体界面。由于接触结构的硅化了的顶部表面从第一相邻填充结构延伸到相反的第二相邻填充结构，故电阻低于接触结构由金属形成且金属-半导体界面被形成在顶部表面小于接触结构顶部表面的有源区的顶部上的情况。接触结构的半导体材料可以例如是单晶硅或多晶硅。
硅化物层的另一好处在于能够被选择性地生长在中间半导体产品的硅表面上。因此，硅化物层可以被选择性地形成在包含硅的接触结构的顶部表面上，且为了从集成电路的其它结构元件中移除此硅化物层，仅仅要求对未被反应的纯金属进行选择性湿法蚀刻(不要求回蚀刻或化学机械抛光)。而且，由于产品仅仅需要在例如800℃下于惰性气氛中热处理，故硅化物层的形成可以容易地结合到半导体产品的制作工艺中。在热处理过程中，在界面处发生硅化物的形成。
由于接触结构优选由单晶硅或多晶硅形成，故由于利用化学气相淀积在非常低压力的气氛中发生单晶硅或多晶硅的淀积而得到了到有源区的降低了的接触电阻。在这种高真空中，有源区上的任何薄的天然氧化物层或其它薄的氧化物层都由于氧在高真空中的分压而被移除。
位线接触优选被设置在相应的硅化物层的上部环境上。这些位线接触可以由金属形成，并可以接触例如硅化钴的金属硅化物层。
接触结构的顶侧优选被安排在离衬底表面的距离小于填充结构顶侧与衬底表面之间的距离处。因此，接触结构的垂直延伸区小于相邻绝缘填充结构的垂直延伸区，且位线接触在填充结构之间一直垂直延伸到接触结构。
或者，硅化物层的上表面和填充结构的顶侧被安排在离衬底表面相同的距离处。
位线接触优选被提供在覆盖字线、接触结构、以及填充结构的介电层的通孔内。因此，镶嵌技术被用来形成位线接触。半导体产品优选包含位线，此位线跨越位线接触并沿第二方向延伸。第二方向优选是垂直于第一(横向)方向的横向方向。
根据一个优选实施方案，半导体产品包含排列在有源区与字线之间的电荷俘获层部分。电荷俘获层的每个部分优选被夹在底部氧化物层与顶部氧化物层之间。此电荷俘获层优选是氮化硅层。电荷俘获层还可以被夹在包含氧化物之外的其它材料的介电层之间。
底部氧化物层、电荷俘获层、以及顶部氧化物层构成一个叠层。排列在字线下方的每个有源区部分，被一个叠层覆盖，底部氧化物层被提供在有源区上，而字线接触顶部氧化物层的顶部表面。由于电荷俘获层，多个存储单元，优选为双闪存单元，被提供在半导体产品中。此叠层沿垂直于字线的横向方向延伸在两个相应接触结构之间。
半导体产品包含具有多个非易失性存储单元的存储器阵列。存储单元可以是例如NROM(氮化物只读存储器)或浮栅晶体管单元。
填充结构优选是电绝缘的。可以由绝缘介电材料形成。也可以包含介电材料。此介电材料可以是例如由氮化硅形成的介电衬垫。填充结构的内部可以是导电的或绝缘的。氮化硅层将填充结构的内部电绝缘于接触结构。
氮化硅层的其它好处在于能够被用作化学机械抛光的蚀刻停止层，还用作扩散势垒。
在衬底表面处接触两个相应有源区的接触结构优选沿平行于字线的第一方向延伸超过此两个被接触的有源区。
利用半导体产品的制作方法，进一步实现了本发明的目的，此方法包含下列步骤：
a)提供衬底，此衬底具有衬底表面，
b)形成字线，这些字线以彼此一定距离而排列，并沿平行于衬底表面的第一方向延伸，
c)在字线之间形成辅助结构，此辅助结构填充衬底表面上方字线之间的空间，并具有顶侧和底侧，顶侧与衬底表面之间的距离大于底侧与衬底表面之间的距离，
d)对辅助结构进行图形化，从而形成从顶侧延伸通过辅助结构到底侧的沟槽，多个沟槽被形成在每个辅助结构中，这些沟槽沿第一方向彼此以一定距离排列，在辅助结构的顶侧处，这些沟槽沿第一方向的宽度大于在辅助结构的底侧处，
e)用填充结构填充形成在辅助结构中的沟槽，
f)用蚀刻方法移除辅助结构，从而暴露填充结构的侧壁，以及
g)在填充结构之间形成用来接触衬底表面的导电接触结构，此接触结构具有提供在离衬底表面一定距离的顶侧，此接触结构延伸到衬底表面，并在衬底表面处具有宽度，此宽度沿第一方向大于接触结构顶侧沿第一方向的宽度。
根据此方法，在步骤c)中形成在字线之间的辅助结构，在步骤d)中被图形化，以便形成延伸到衬底表面的沟槽。这些沟槽是在步骤e)中由填充结构填充的通孔。随后，根据本发明，在步骤d)中未被移除的辅助结构的剩余部分，在步骤f)中被移除，优选采用蚀刻方法，以便形成待要用步骤d)中生长的接触结构填充的其它沟槽。在现有技术方法中，用来形成接触结构的导电材料首先被淀积在字线之间，随后被图形化，以便形成由填充结构填充的沟槽。但根据本发明，在稍后形成导电结构(借助于在步骤f)中移除填充结构之间的辅助结构的剩余部分以及借助于随后在步骤g)中形成接触结构)之前，首先形成填充相应两个相邻字线之间的整个空间的辅助结构，并在其中形成填充结构(借助于对辅助结构进行图形化以便在其中形成沟槽，并借助于用填充结构填充沟槽)。因此，与现有技术相比，根据本发明形成填充结构和接触结构的时间顺序被倒转了。而且，填充结构不是借助于对填充结构材料进行图形化来形成。而是用来形成填充结构的材料被淀积在辅助结构的沟槽中，亦即在形成填充结构之前所淀积的材料中。由于在步骤d)中蚀刻的沟槽的剖面形状随离衬底表面的距离增大而变宽，故填充结构在衬底表面上窄，而在其顶部表面上宽。由于填充结构之间的辅助结构的剩余部分被移除，且形成接触结构的材料被淀积，故在衬底表面处，接触结构沿平行于字线的横向方向比较宽，而在其顶部表面处，沿此方向比较小。因此，与现有技术相比，邻近填充结构的接触结构的侧壁斜率被倒转了。接触结构在衬底表面处的宽度典型地稍许大于临界尺寸3倍，而在其顶部表面处稍许小于例如临界尺寸3倍。而且，接触结构沿第一横向方向(平行于字线)的宽度超过要接触的两个有源区。接触结构与有源区之间的电阻从而被减小。
步骤g)优选包括在字线与填充结构之间暴露的衬底表面上选择性地生长接触结构。更优选的是步骤g)包括在暴露在衬底表面上选择性地外延生长接触结构。借助于在衬底表面的暴露部分上(确切地说是在有源区上)选择性地外延生长半导体材料，就不需要回蚀刻或抛光步骤来移除不希望有的半导体材料部分。
优选在步骤g)中将硅生长在暴露的衬底表面上。特别是生长多晶硅或掺杂的单晶硅。或者可以在衬底表面上生长碳或锗来代替。
步骤d)优选包括在辅助结构上形成掩模，此掩模具有垂直于第一方向延伸的掩模开口，并通过此掩模对辅助结构进行各向异性蚀刻。此掩模用来将沟槽蚀刻进入辅助结构中，从而形成相应的多个沿第一方向被蚀刻的沟槽彼此分隔开的辅助结构部分。相应的多个沿第一方向彼此分隔开的结构部分从而被形成在相应两个相邻字线之间。因此，掩模包含沿垂直于字线主方向的第二方向跨越辅助结构(或在辅助结构和字线上方)的掩模开口。然后用填充结构的材料填充这些沟槽。
步骤e)优选包括将介电材料淀积在沟槽中。或者，步骤e)可以包括在填充沟槽之前于沟槽中形成氮化硅衬垫(或其它材料的衬垫)。氮化硅衬垫用来彼此电隔离每个接触结构，还用作扩散势垒以及回蚀刻填充结构材料的蚀刻停止层。
优选在步骤e)中形成电隔离的填充结构。
步骤f)优选包括对保留在填充结构之间的辅助结构部分进行选择性蚀刻。辅助结构部分的选择性蚀刻可以对填充结构的材料和字线的材料(包括氮化物间隔物和氮化物顶层)选择性地执行。
步骤a)优选包括提供衬底，此衬底包含形成为线形并沿不同于第一方向的第二方向延伸的有源区，此衬底还包含排列在每个有源区之间并被沟槽隔离填料填充的沟槽，沟槽隔离填料被形成为线形，并彼此隔离两个相应的有源区。因此，每个有源区和沟槽隔离填料沿平行于字线的方向以交替的顺序排列。有源区和沟槽隔离填料的主延伸区垂直于字线。
在步骤f)中，蚀刻过程优选被延续到衬底表面在辅助结构部分底侧处被暴露之后，从而使排列于两个相应的有源区之间的沟槽中的沟槽隔离填料凹陷。暴露有源区顶部表面之后继续的蚀刻，用来暴露每个有源区的侧壁，以便额外增大有源区与接触结构之间的接触表面。
优选借助于在步骤f)中持续蚀刻，使排列在要由接触结构接触的相应两个区域之间的沟道隔离填料凹陷，从而使沟槽隔离填料凹陷并暴露有源区的侧壁。形成的凹陷的深度从而优选大于临界尺寸的0.2倍，例如临界尺寸的0.2-2.5倍，更优选是在衬底表面下方0.5-1.25倍于临界尺寸。
优选在步骤g)中形成均接触两个相应区域并跨越一个相应的沟道隔离填料的接触结构。
此方法优选还包含下列步骤：
h)形成位线接触，此位线接触对接触结构进行电接触，以及
i)在位线接触上形成位线。
优选在步骤g)与h)之间淀积一个介电层，并在介电层的通孔中形成位线接触。此介电层覆盖位线、接触结构、以及填充结构。
优选在步骤g)与h)之间(在淀积介电层之前)，在接触结构的顶侧上形成金属硅化物层，在每个接触结构上，相应的硅化物层延伸在邻近均接触结构排列的相应两个填充结构的侧壁之间。位线接触优选被形成在相应的硅化物层上表面的中心位置处。因此，位线接触被排列在两个填充结构之间的中心位置，且沿第一横向方向的宽度约为接触结构宽度的1/3。例如，位线接触的宽度为临界尺寸的0.85-1.2。
在步骤a)中，优选提供还包含夹在顶部氧化物层与底部氧化物层之间的电荷俘获层，底部氧化物层被排列在衬底表面上。
步骤c)优选包括淀积多晶硅以及蚀刻此淀积的多晶硅，以便形成多个分隔开的辅助结构，辅助结构填充两个相邻字线之间的空间，并沿平行于字线的方向具有其主延伸区。
这些字线优选是提供在存储器阵列中的字线，且此方法还包括在***区中形成高电压晶体管的导电线，其中，在步骤c)中，间隔物被形成在导电线的侧壁上。根据本实施方案，在辅助结构被形成于存储器阵列中的同时，间隔物被形成在***区中晶体管的栅叠层侧壁上。确切地说，存储器阵列中的辅助结构以及***区中的间隔物由步骤c)中淀积的同一种材料形成。如在常规间隔物形成中那样，间隔物材料的淀积和随后的各向异性回蚀刻被执行。与在***区中形成间隔物同时，容易地执行了辅助结构的形成，而无需包括任何额外的工艺步骤。因此，例如像多晶硅的材料被淀积在存储器阵列上以及***区上，并随后被各向异性地蚀刻，从而形成存储器阵列中的多个辅助结构以及***区中的多个间隔物。
优选利用掺杂剂注入，在***区中形成源/漏区，间隔物被用作掺杂剂注入过程中的注入掩模。
根据一个实施方案，在步骤d)中，间隔物被移除。或者可以保留间隔物。若间隔物被移除，则在步骤d)中，亦即在填充结构的沟槽被蚀刻到辅助结构中的同时，来执行移除。
附图说明
以下参照附图来描述本发明。
图1是根据本发明的半导体产品的示意顶视图，
图2-14B是根据本发明的方法的步骤中的半导体产品的剖面图，而
图15是包含存储器阵列和***区的半导体产品的示意顶视图。
具体实施方式
图1示出了半导体产品1的顶视图，具体说是闪存产品的顶视图，此闪存产品包含排列在虚拟接地阵列中的多个存储单元。借助于在衬底2中注入掺杂剂，在衬底2中形成了多个线形有源区3。此衬底还包含线形沟槽隔离填料。在图1中，由于沟槽隔离填料被提供在与位线28相同的横向位置处，故看不到沟槽隔离填料。线形有源区3被排列在两个相应的线形沟槽隔离填料之间。
为说明的清晰起见，在图1中，有源区3被设计成窄于位线。但在实际的半导体产品中，有源区3沿第一方向x的宽度大致相同于位线28或相同于提供在有源区3之间的沟槽隔离填料。
图1还示出了沿第二方向y彼此间以一定距离排列且沿第一方向x延伸的字线10。图1还示出了均排列在两个相应的字线10之间且均接触两个相应的线形有源区3的接触结构24。位线接触26被提供在接触结构24上，而位线28被提供在位线接触26上。利用位线接触26，每个位线28被连接到多个接触结构24。
为说明的清晰起见，在图1中，位线接触26被设计成宽于位线28。但在实际的半导体产品中，位线接触26的宽度对应于位线28沿第一方向x的宽度。
电荷俘获层被提供在衬底2的表面上。电荷俘获层可以是包含在ONO叠层(氧化物-氮化物-氧化物)内的氮化硅层。ONO叠层可以存在于例如除了其中提供接触结构24的衬底表面的那些区之外的整个衬底表面上。在此情况下，接触孔填料11的形成包括穿过ONO叠层蚀刻。或者，在形成接触结构24之前，ONO叠层可以例如排他性地存在于有源区上，并可以不存在于沟槽隔离填料上。在任何情况下，接触结构24都与衬底表面相接触，且每个接触结构24接触两个线形有源区3。由于ONO叠层的氮化物层用作电荷俘获层，用来将电荷储存在局部受约束的位置内，故提供了一种NROM存储器产品，线形有源区3的这些部分被接触结构24覆盖，形成源/漏电极。接触结构24沿第一横向方向x被排列成行。当比较两个相邻行的接触结构24时，接触结构沿方向x具有相对于彼此的横向偏离。接触结构24被提供在字线10之间的间隔内。在形成接触结构24之前，已经形成了字线10。
图2-14B示出了在根据本发明的方法的方法步骤中的半导体产品。
根据图2，提供了半导体衬底2，衬底2具有衬底表面22。衬底还包含由掺杂剂注入到衬底2中而形成的有源区3。此衬底还包含形成为线形的沟槽8；具有沿垂直于画面的方向的其主延伸部分。优选在注入用来形成有源区3的掺杂剂之后，沟槽8已经被蚀刻到衬底中。从而形成线形有源区3，每个线形有源区3沿第一方向x被两个相邻的线形沟槽8限制。
然后用沟槽隔离填料4填充沟槽8(图3)。沟槽隔离填料4包含介电材料。借助于将介电材料淀积到沟槽8中以及衬底表面22的顶部上，并随后从衬底表面22移除(例如用抛光)此介电材料，可以执行用沟槽隔离填料4填充沟槽8。
如图3所示，借助于依次淀积底部氧化物层5、电荷俘获层6、以及顶部氧化物层7，在衬底表面22上形成叠层。底部氧化物层5被淀积在衬底表面22上，并覆盖有源区3和沟槽隔离填料4。电荷俘获层6优选由氮化硅形成，并用来将电荷储存在局部受约束的位置内。
图4A和4B示出了半导体产品在形成字线之后的两个剖面图。图4A示出了平行于字线的剖面图，而图4B示出了垂直于字线的剖面图。根据图4A，沿第一方向x延伸的字线10形成在底部氧化物层5、电荷俘获层6、以及顶部氧化物层7组成的叠层上。在图4B中，示出了字线10的剖面形状以及字线的垂直结构。例如，字线10可以包含第一层31、第二层32、以及第三层33。第一层31可以是多晶硅层，而第二层32可以是导电率高于多晶硅层的导电率的导电层。第二层32可以包含钨。例如，第二层32可以是硅化钨层。第三层33可以是氮化物盖帽层，用来在字线的图形化过程中保护第一层31和第二层32。例如，借助于依次淀积第一、第二、以及第三层31、32、33，并随后对其进行图形化，来形成字线，图形化结束于底部氧化物层5。为了得到字线侧壁的斜率，可以执行一个可选的额外步骤，来对字线的轮廓进行成形。从而形成锥形的字线，其沿第二(横向)方向y的宽度随着距衬底表面的距离增大而减小。因此，字线10的第一层31宽于其第三层33。字线侧壁相对于衬底表面法线的斜率可以在2-8°之间，例如5°。在对字线10的第一、第二、以及第三层31、32、33进行图形化之后，n掺杂的LDD注入剂(轻掺杂漏)、环形注入剂(pocket implants)、和/或它们的变型，通过层5、6、7的叠层被注入到设置在两个相应相邻字线10之间的衬底表面区域内。
图4A和4B均示出了存储器产品1的存储器阵列40部分的剖面图。存储器阵列40在图1中以顶视图示出。存储器产品1优选还包含***区50，用来存取和控制存储器阵列40(如稍后参照图15要描述的那样)。
图4C示出了***区50的剖面图，其中将要形成其它晶体管(例如高电压或中等电压晶体管)。排列在***区内的晶体管被连接到宽于形成在存储器阵列40中的字线的导电线。而且，这种晶体管包含导电线下方的例如栅氧化物的栅介质(而不是ONO叠层)。因此，图4C示出了导电线15，此导电线15虽然包含与存储器阵列40的字线10相同的第一层31、第二层32、以及第三层33，但沿横向方向更宽。因此，用导电线15作为栅电极所形成的晶体管具有更大的栅长度，并可工作于比形成在存储器阵列40中的NROM单元的晶体管更高的工作电压。图4A、4B、以及4C示出了根据本发明的方法的同一个步骤中的半导体产品1。因此，利用相同的相应淀积和蚀刻步骤，存储器阵列40的字线10以及***区50的导电线15被同时形成。
根据图5，薄的间隔物34形成在字线10的侧壁上。虽然仅仅示出了存储器阵列的字线10，但第一间隔物可以可选地同时被形成在排列于***区50内的导电线15的侧壁上(图4C)。薄的间隔物34可以是氧化物间隔物。在间隔物的蚀刻过程中，顶部氧化物层7、电荷俘获层6、以及底部氧化物层5的ONO叠层可以被图形化，在图形化步骤中，蚀刻停止于衬底表面上。
如图6A和6B所示，可以可选地淀积氧化物衬垫35。可选的氧化物衬垫35优选还被淀积在***区50内的(第二)字线15上(图6C)。氧化物衬垫35覆盖着字线10和15的侧壁和顶侧以及排列在字线之间的衬底表面部分。氧化物衬垫35在第一薄间隔物34上的提供，由于降低了因薄间隔物34厚度小而出现局部短路的危险，故改善了字线10和15的电隔离。在淀积氧化物衬垫35之后，可以注入p掺杂剂，用来形成p掺杂的LDD区(轻掺杂区)。确切地说，可以用热退火过程中更容易在衬底2中扩散的硼，来对p掺杂的LDD区进行掺杂。
尽管以上参照图2-6C所述的方法步骤对应于常规的半导体制作，但根据本发明，此方法如图7A和7B所示随之以在字线10之间形成辅助结构20。借助于淀积包封字线的辅助层20c，能够形成多个辅助结构20；排列在两个相应字线之间的辅助层20c的部分，构成相应的辅助结构20。或者，在方法的这一阶段或稍后的阶段，辅助结构20的形成可以包括对辅助层20c的材料进行回蚀刻，从而留下被相应的字线彼此分隔开的多个辅助结构20。
辅助结构20包含顶侧20a和底侧20b，底侧20b被排列成比较靠近衬底表面22，而顶侧20a被排列成比较远离衬底表面22。在辅助层回蚀刻的情况下，辅助结构顶侧离衬底表面的距离被减小。如从图7B可见，辅助结构20填充字线10之间的空间。图7A示出了沿其平行于字线的主方向通过辅助结构20的区域的剖面图。
根据本发明的方法然后进行到对辅助结构执行图形化，从而形成通过辅助结构的沟槽，该沟槽一直延伸到半导体表面，图7A和7B示出了掩模19已经被淀积在辅助结构20上以及掩模19已经被图形化。掩模19优选是硬掩模，用来对辅助结构20进行从其顶部表面20a一直到其底部表面20b的图形化。
如图8A和8B所示，借助于将沟槽21蚀刻到辅助结构20中，辅助结构20已经被图形化，从而暴露沿第一方向x排列在与沟槽隔离填料4的位置相同的字线10部分。在图8A和8B中，硬掩模19(图7A和7B)已经被移除。如从图8A可见，沟槽21的蚀刻分布沿辅助结构20的高度是不均匀的。确切地说，在辅助结构20的顶侧20a处，沟槽21沿第一方向x的宽度V大于沟槽21在辅助结构20底侧20b处的宽度v。因此，沿平行于字线的第一方向x测得的沟槽21宽度，随离衬底表面22的距离增大而增大。根据本发明，沟槽21将被绝缘的填充结构填充，且辅助结构20稍后将被移除并代之以导电材料，以便形成将有源区连接到位线的接触结构。因此，蚀刻到辅助结构20中的沟槽21的锥形剖面形状确定了稍后要形成的接触结构的剖面形状。在图8A中，辅助结构20的底侧20b显然沿第一方向x横向延伸超过了两个有源区3，并与两个其它沟槽隔离填料4部分局部地重叠。
图8B示出了沿垂直于字线的方向的剖面形状。图8B的剖面图是通过图8A的中心沟槽隔离填料4而取得的。
根据图7A、7B以及8A、8B，如以上所述，借助于淀积一种材料并利用掩模19进行图形化，已经形成了辅助结构20。例如，辅助结构20的材料可以是多晶硅。
用来形成辅助结构20的材料也可以被可选地淀积在半导体产品的***区50上，并可以在***区50内被蚀刻，同时在其中蚀刻沟槽21(图8A)。间隔物38从而被形成在***区50中导电线15的侧壁上(图8C)。若有衬垫35，则间隔物38可以被淀积在氧化物衬垫35上。间隔物38可以被用来在离导电线15一定横向距离处注入源/漏区37(图8C)，而无需提供额外的掩模来达到源/漏区37相对于导电线15的横向偏离。但LDD区36(轻掺杂漏)在形成多晶硅间隔物38之前被注入成靠近导电线15。但源/漏区37仅仅在形成多晶硅间隔物38之后被注入。间隔物38可以在完成***区50中的晶体管之后被保留，或可以在移除辅助结构20时(图8A和8B)被移除。
尽管图8C示出了与淀积辅助结构同时淀积的间隔物38，但也可以用分别的工艺步骤在***区中淀积间隔物。例如，可以分别地淀积间隔物，并稍后相对于氧化物衬垫选择性地移除间隔物。而且，额外的氮化物衬垫(未示出)可以可选地被淀积在***区中的氧化物衬垫34上，并可以在其上形成间隔物(例如由氧化物形成)。在形成源/漏区之后，可以相对于***区中的氮化物衬垫选择性地移除氧化物间隔物。在此情况下，在辅助结构20被形成在存储器阵列中时，无需在***区内形成多晶硅间隔物38。
图9A和9B示出了在半导体产品上淀积一个例如氮化硅衬垫的介电衬垫23的一个可选的额外步骤。此氮化硅衬垫23可以被淀积在半导体产品的存储器阵列40上，使之覆盖辅助结构20的侧壁和顶部表面以及沟槽21的底部和侧壁。淀积在沟槽21中的介电层23使得能够形成待要淀积在介电衬垫23上的导电材料(如掺杂的材料)的填充结构30，此介电衬垫23防止了填充结构30的导电材料与接触结构(稍后要形成在图9A和9B中存在的接触结构24的位置处)的材料之间的电接触。在填充结构由电绝缘材料形成的情况下也可以淀积介电衬垫23。介电衬垫23还可以用作扩散势垒。
可选的介电衬垫23可以同时被淀积在半导体产品(未示出)的***区上以覆盖导电线15的侧壁和顶部表面(图8C)以及导电线15之间的衬底表面区域。可选介电衬垫23的淀积于是使得能够相继地在导电线15的侧壁上形成介质氧化物间隔物(如上面对形成辅助结构20时未曾形成多晶硅间隔物38的情况所述)。淀积在***区中的介电衬垫23使得能够相对于介电衬垫23选择性地移除氧化硅间隔物。
根据图10A和10B，例如用化学机械抛光方法，半导体产品1的顶部表面被整平。辅助结构20的上部从而被移除。辅助结构20剩余部分沿垂直于字线10的方向x的横向延伸区现在被字线10限制。沟槽21沿横向方向被辅助结构20(沿第一方向x)以及被字线(沿第二方向y)限制。
根据图11A和11B，例如借助于在整个存储器阵列上淀积介电材料或导电材料并整平或回蚀刻其上部，在沟槽21中形成了填充结构30。由于介电材料用来彼此电隔离相应的两个接触结构(待要形成在图11A中存在的辅助结构20的位置处)，故此填充结构30可以由介电材料形成。填充结构30可以包含可选的介电衬垫23。但填充结构30也可以被形成为不包含任何介电衬垫。在此情况下，填充结构30应该由电绝缘材料形成。在图11A-14A中，存在介电衬垫23。但要指出的是，介质23是可选的，因而不必存在于本发明的半导体产品中。
如图12A和12B所示，例如用湿法蚀刻或干法蚀刻方法，辅助结构20(图11A)被移除。填充结构30的侧壁30c从而被暴露。借助于移除辅助结构20，蚀刻出了待要由用来接触有源区3的接触结构填充的凹陷。为此，辅助结构被完全移除，从而暴露有源区3在衬底表面22处的顶部表面。
图12A还示出了据以在暴露衬底表面22之后继续蚀刻的一个优选实施方案。由于继续蚀刻，故排列在衬底2的沟槽中的沟槽隔离填料4a的上部被回蚀刻。有源区3的侧壁从而被暴露。因此，继续蚀刻用来暴露有源区3的顶部表面以及侧壁，以便改善有源区3到待要形成在其上的接触结构的电接触。利用图12A中的继续蚀刻，可以使特别是排列在每个有源区3之间的沟槽隔离填料4a明显地凹陷。
根据图13A和13B，形成了接触结构24。接触结构24被形成在横向受字线10(沿第二方向y)限制且受填充结构30(沿第一方向x)限制的凹陷中。接触结构24因而覆盖先前被辅助结构20覆盖的那些衬底表面22的区域。由于在辅助结构20中蚀刻的沟槽中已经形成了填充结构30，故填充结构30在其底侧30b处沿横向方向稍许小于临界尺寸，亦即小于有源区3的宽度(或沟槽隔离填料4沿平行于字线的方向x的宽度)。填充结构的顶侧30a沿平行于字线10的方向x稍许宽于临界尺寸。因此，在法线方向面对正和负的第一横向方向x的那些侧面处，填充结构30包含倾斜的侧壁30c。填充结构30的侧壁30c的斜率可以是2-8度，例如5度。
由于填充结构30的倾斜的侧壁30c，故接触结构24也包含倾斜的侧壁(除了邻近倾斜的字线侧壁的两个其它的倾斜侧壁之外)，且接触结构24在其顶侧24a处沿方向x(平行于字线10)稍许小于在其衬底表面22处。确切地说，接触结构24沿第一方向x延伸超过被接触的有源区3。因此，接触结构24与其上提供相应的两个相邻填充结构30的沟槽隔离填料4b的部分相接触。结果，即使在掩模19(图7A)沿第一方向x横向不对准的情况下，被接触的两个有源区3的整个顶侧也与接触结构24相接触。从而即使在接触结构24由于光刻掩模不对准而沿第一方向x横向偏离的情况下，也得到了有源区3与接触结构24之间的安全且低阻的连接。
虽然根据现有技术接触结构24的宽度对应于支持相邻填充结构30的两个相应沟槽4b之间的距离，但根据本发明，提供了其底侧处宽于其顶侧处的接触结构24。在接触结构24的底侧处，根据本发明的接触结构24沿第一方向x的宽度W大于接触结构24的顶侧24a沿第一方向的宽度w。这补偿了接触结构24相对于被接触的有源区3的横向不对准，从而不再出现减小接触结构24与有源区3之间接触表面的危险。
在蚀刻过程中衬底表面22暴露之后继续辅助结构的蚀刻的情况下，沟槽隔离填料被凹陷，且有源区3的侧壁与延伸在衬底表面22下方的接触结构部分24b相接触。从而达到有源区3与接触结构24之间接触表面的明显额外增大。
根据本发明的优选实施方案，接触结构24由半导体材料形成。虽然根据现有技术，金属或金属合金被用来形成接触结构24，但根据此优选实施方案，采用了半导体材料，从而在衬底表面22上避免了金属-半导体界面。于是改善了接触结构24到有源区3的电接触。
优选利用字线10与填充结构30之间暴露的衬底表面22上的选择性生长，来形成接触结构24。接触结构24优选被外延生长在衬底表面22上。由半导体材料形成的接触结构24的选择性外延生长的好处在于可以利用气相淀积(例如化学气相淀积)来执行接触结构24的形成。气相淀积开始时在低压气氛中的初始加热步骤，移除了存在于有源区3上的任何薄的氧化物(例如天然氧化物)。当接触结构24的半导体材料随后被淀积在有源区3上时，就得到了电阻非常低的电接触。
为了降低待要形成的位线与接触结构24之间的电阻，如图13A和13B进一步所示，金属硅化物层25优选被形成在每个接触结构24上。硅化物层25优选覆盖接触结构4的整个顶侧24a，硅化物层25因而从填充结构30的侧壁30c延伸到另一填充结构30的相应的侧壁30c。由于硅化物层25(如硅化钴层)是导电的，故金属-半导体界面存在于接触结构24的顶侧24a处。但由于接触结构24的顶侧24a沿平行于字线10的方向x的宽度大，故得到了电阻比较低的接触。
根据图14A和14B，位线接触26被形成在相应的硅化物层25上。在不存在硅化物层25的情况下，位线接触26被直接形成在接触结构24的顶侧24a上。位线接触26用来将接触结构24连接到位线。可以用镶嵌工艺在介电层内的沟槽中形成位线接触26，这些沟槽延伸到硅化物层25的顶侧，或者，在不存在硅化物层的情况下延伸到接触结构24的顶侧。最后，位线28被形成在位线接触上，位线28如图1所示在顶视图中接触到多个位线接触26。
即使在由于光刻沿平行于字线主延伸区的方向x不对准而造成每个接触结构24横向不对准的情况下，本发明也在有源区3与位线28之间提供了电阻低的电连接。利用相应的实施方案，采用部分地延伸在衬底表面下方的接触结构24来接触有源区3的侧壁，或利用由半导体材料(例如单晶硅或多晶硅)形成的接触结构24，或借助于提供金属硅化物层25来覆盖接触结构24的整个顶侧，得到了有源区3与位线28之间电阻的进一步降低。
最后，图15示意地示出了包含存储器阵列40以及***区50的半导体产品1，存储器阵列40包含示意地示于图15的多个存储单元。存储单元的一种示例性实际安排及其到字线和位线的连接，被示于图1中。
附图标记
1 半导体产品
2 衬底
3 有源区
4，4a，4b 沟槽隔离填料
5 底部氧化物层
6 电荷俘获层
7 顶部氧化物层
8 沟槽
10 字线
15 导电线
19 掩模
20 辅助结构
20a 辅助结构的顶侧
20b 辅助结构的底侧
20c 辅助层
21 沟槽
22 衬底表面
23 介电衬垫
24 接触结构
24a 接触结构的顶侧
24b 接触结构部分
25 硅化物层
26 位线接触
28 位线
30 填充结构
30a 填充结构的顶侧
30b 填充结构的底侧
30c 填充结构的侧壁
31 第一层
32 第二层
33 第三层
34 薄间隔物
35 氧化物衬垫
36 LDD区
37 源/漏区
38 间隔物
40 存储器阵列
50 ***区
V；v 填充结构的宽度
W；w 接触结构的宽度
x 第一方向
y 第二方向
z 垂直方向
Claims (51)
1.一种半导体产品(1)，包含：
-具有衬底表面(22)的衬底(2)，
-彼此间以一定距离排列且沿第一方向(x)延伸的多个字线(10)，
-提供在字线(10)之间的多个导电接触结构(24)，以及
-多个填充结构(30)，每个填充结构(30)将排列在两个相应字线(10)之间的两个相应接触结构(24)彼此分隔开，此两个相应接触结构(24)彼此间以一定距离沿第一方向(x)排列，
其中，接触结构(24)具有提供在距衬底表面(22)一定距离处的顶侧(24a)，并延伸到衬底表面(22)，且
其中，衬底表面(22)处的接触结构(24)沿第一方向(x)的宽度(W)大于接触结构(24)的顶侧(24a)沿第一方向(x)的宽度(w)。
2.权利要求1的半导体产品，其中，填充结构(30)具有底侧(30b)和顶侧(30a)，填充结构(30)的顶侧(30a)与衬底表面(22)之间的距离大于填充结构(30)的底侧(30b)与衬底表面(22)之间的距离，其中，填充结构(30)的顶侧(30a)沿第一方向(x)的宽度(V)大于填充结构(30)的底侧(30b)沿第一方向(x)的宽度(v)。
3.权利要求1的半导体产品，其中，接触结构(24)由半导体材料制成。
4.权利要求3的半导体产品，其中，接触结构(24)的半导体材料是掺杂的硅或掺杂的多晶硅。
5.权利要求3的半导体产品，其中，接触结构(24)的半导体材料是外延的单晶半导体材料。
6.权利要求1的半导体产品，其中，接触结构(24)包含延伸到提供在衬底(2)内的沟槽(8)中的接触结构部分(24b)。
7.权利要求1的半导体产品，其中，衬底(2)包含有源区(3)，该有源区(3)被形成为线形，并沿不同于第一方向(x)的第二方向(y)延伸。
8.权利要求7的半导体产品，其中，衬底(2)包含排列在有源区(3)之间并用沟槽隔离填料(4)填充的沟槽(8)，每个沟槽隔离填料(4)被形成为线形，并使两个相应的有源区(3)彼此隔离。
9.权利要求8的半导体产品，其中，每个接触结构(24)接触两个相应的有源区(3)，并横穿一个相应的沟槽隔离填料(4)。
10.权利要求1-9之一的半导体产品，其中，设置在由相应的接触结构(24)接触的两个有源区(3)之间的沟槽隔离填料(4a)相比于衬底表面(22)是凹陷的，接触结构(24)的接触结构部分(24b)排列在沟槽(8)的上部中，且延伸到凹陷的沟槽隔离填料(4a)。
11.权利要求1-9之一的半导体产品，其中，每个接触结构(24)覆盖另两个沟槽隔离填料(4b)的部分，邻近接触结构(24)的填充结构(30)覆盖另两个沟槽隔离填料(4b)的另外部分。
12.权利要求1-9之一的半导体产品，其中，半导体产品(1)包含与接触结构(24)电接触的位线接触(26)。
13.权利要求12的半导体产品，其中，位线接触(26)均被排列在两个填充结构(30)之间沿第一方向(x)的中心部分内的相应接触结构(24)上。
14.权利要求12或13的半导体产品，其中，接触结构(24)的顶侧(24a)被金属硅化物层(25)覆盖，每个硅化物层(25)在邻近于相应的接触结构(24)设置的两个填充结构(30)之间延伸。
15.权利要求14的半导体产品，其中，位线接触(26)均排列在相应的硅化物层(25)的上表面上。
16.权利要求12的半导体产品，其中，接触结构(24)的顶侧(24a)排列在距衬底表面(22)的一定距离处，该距离小于填充结构(30)顶侧(30a)与衬底表面(22)之间的距离。
17.权利要求14的半导体产品，其中，硅化物层(25)的上表面和填充结构(30)的顶侧(30a)被排列在距衬底表面(22)相同的距离处。
18.权利要求12的半导体产品，其中，位线接触(26)被提供在覆盖字线(10)、接触结构(24)、以及填充结构(30)的介电层(27)的通孔中。
19.权利要求12的半导体产品，其中，半导体产品(1)包含位线(28)，这些位线(28)在位线接触(26)上穿过，并沿第二方向(y)延伸。
20.权利要求1-9之一的半导体产品，其中，半导体产品(1)包含排列在有源区(3)与字线(10)之间的电荷俘获层(6)的部分。
21.权利要求20的半导体产品，其中，电荷俘获层(6)的每个部分被夹在底部氧化物层(5)与顶部氧化物层(7)之间。
22.权利要求20或21的半导体产品，其中，电荷俘获层(6)是氮化硅层。
23.权利要求1-9之一的半导体产品，其中，半导体产品(1)包含存储器阵列(40)，此存储器阵列(40)包含多个非易失性存储单元。
24.权利要求1-9之一的半导体产品，其中，填充结构(30)是电绝缘的。
25.权利要求24的半导体产品，其中，绝缘填充结构(30)包含介电材料。
26.权利要求24或25的半导体产品，其中，绝缘填充结构(30)包括优选由氮化硅制成的介电衬垫(23)。
27.权利要求1-9之一的半导体产品，其中，在衬底表面(22)处，接触两个相应的有源区(3)的接触结构(24)沿平行于字线(10)的方向(x)延伸超过此两个被接触的有源区(3)。
28.一种半导体产品(1)，包含：
-具有衬底表面(22)的衬底(2)，
-彼此间以一定距离排列且沿第一方向(x)延伸的多个字线(10)，
-提供在字线(10)之间的多个导电的接触结构(24)，以及
-多个填充结构(30)，每个填充结构(30)将排列在两个相应的字线(10)之间的两个相应的接触结构(24)彼此分隔开，该两个相应的接触结构(24)彼此相距一定距离沿第一方向(x)排列，
其中，接触结构(24)具有提供在距衬底表面(22)一定距离处的顶侧(24a)，并延伸到衬底表面(22)，且
其中，接触结构(24)沿第一方向(x)受到倾斜侧壁的限制，衬底表面(22)处的接触结构(24)沿第一方向(x)比在其顶侧(24a)处更宽。
29.权利要求28的半导体产品，其中，每个填充结构(30)具有底侧(30b)和顶侧(30a)，顶侧(30a)与衬底表面(22)之间的距离大于底侧(30b)与衬底表面(22)之间的距离，其中，每个填充结构(30)还包含邻接于接触结构(24)的两个侧壁(30c)，且其中，邻接于接触结构(24)的两个侧壁(30c)之间的距离从填充结构(30)的底侧(30b)增加到填充结构(30)的顶侧(30a)。
30.一种用于形成半导体产品的方法，此方法包含下列步骤：
a)提供衬底(2)，此衬底(2)具有衬底表面(22)，
b)形成字线(10)，这些字线(10)彼此间以一定距离而排列，并沿平行于衬底表面(22)的第一方向(x)延伸，
c)在字线(10)之间形成辅助结构(20)，此辅助结构(20)填充衬底表面(22)上方的字线(10)之间的空间，并具有顶侧(20a)和底侧(20b)，顶侧(20a)与衬底表面(22)之间的距离大于底侧(20b)与衬底表面之间的距离，
d)对辅助结构(20)进行图形化，从而形成从顶侧(20a)延伸通过辅助结构(20)到底侧(20b)的沟槽(21)，在每个辅助结构(20)中多个沟槽被形成，这些沟槽(21)沿第一方向(x)彼此以一定距离排列，沟槽(21)沿第一方向(x)的宽度(V)在辅助结构(20)的顶侧(20a)处大于在辅助结构(20)的底侧(20b)处，
e)用填充结构(30)填充形成在辅助结构(20)中的沟槽(21)，
f)通过蚀刻移除辅助结构(20)，从而暴露填充结构(30)的侧壁(30c)，以及
g)在填充结构(30)之间中形成用来接触衬底表面(22)的导电接触结构(24)，此接触结构(24)具有提供在距衬底表面(22)一定距离处的顶侧(24a)，此接触结构(24)延伸到衬底表面(22)，并在衬底表面(22)处具有宽度(W)，此宽度沿第一方向(x)大于接触结构(24)的顶侧(24a)沿第一方向(x)的宽度(w)。
31.权利要求30的方法，其中，步骤g)包括在字线(10)与填充结构(30)之间暴露的衬底表面(22)上选择性地生长接触结构(24)。
32.权利要求31的方法，其中，步骤g)包括在暴露的衬底表面(22)上选择性地外延生长接触结构(24)。
33.权利要求30的方法，其中，在步骤g)中，硅生长在暴露的衬底表面(22)上。
34.权利要求33的方法，其中，在步骤g)中，掺杂的多晶硅或掺杂的单晶硅生长在暴露的衬底表面(22)上。
35.权利要求30的方法，其中，在步骤g)中，碳或锗生长在暴露的衬底表面(22)上。
36.权利要求30的方法，其中，步骤d)包括在辅助结构(20)上形成掩模(19)，此掩模具有垂直于第一方向(x)延伸的掩模开口，并通过掩模(19)而各向异性地蚀刻辅助结构(20)。
37.权利要求30的方法，其中，步骤e)包括将介电材料淀积到沟槽(21)中。
38.权利要求37的方法，其中，步骤e)包括在填充沟槽(21)之前，在沟槽(21)中形成氮化硅衬垫(23)。
39.权利要求30的方法，其中，在步骤e)中，形成电绝缘的填充结构(30)。
40.权利要求30的方法，其中，步骤f)包括选择性蚀刻保留在填充沟槽(30)之间的辅助结构的部分。
41.权利要求30的方法，其中，步骤a)包括提供衬底(2)，此衬底(2)包含形成为线形且沿不同于第一方向(x)的第二方向(y)延伸的有源区(3)，此衬底(2)还包含排列在有源区(3)之间并被沟槽隔离填料(4)填充的沟槽(8)，每个沟槽隔离填料(4)被形成为线形，并将两个相应的有源区(3)彼此隔离。
42.权利要求41的方法，其中，在步骤f)中，在部分辅助结构(20)底侧处的衬底表面(22)被暴露之后，蚀刻被继续，从而使排列在两个相应的有源区(3)之间的沟槽(8)中的沟槽隔离填料(4a)凹陷。
43.权利要求30的方法，其中，在步骤g)中，形成接触结构(24)，这些接触结构(24)均接触两个相应的有源区(3)，并横穿一个相应的沟槽隔离填料(4；4a)。
44.权利要求30的方法，其中，此方法还包含下列步骤：
h)形成与接触结构(24)电接触的位线接触(26)，以及
i)在位线接触(26)上形成位线(28)。
45.权利要求44的方法，其中，在步骤h)之前，介电层(27)被淀积，且位线接触(25)形成在介电层(27)的通孔中。
46.权利要求44或45的方法，其中，在步骤g)和h)之间，金属硅化物层(25)形成在接触结构(24)的顶侧上，每个硅化物层(25)在邻近相应的接触结构(24)设置的相应两个填充结构(30)的侧壁(30c)之间延伸，且其中，位线接触(26)形成在相应的硅化物层(25)的上表面的中心位置处。
47.权利要求30-45之一的方法，其中，在步骤a)中提供了衬底(2)，此衬底(2)还包含夹在顶部氧化物层(7)与底部氧化物层(5)之间的电荷俘获层(6)，底部氧化物层(5)设置在衬底表面(22)上。
48.权利要求30-44之一的方法，其中，步骤c)包括淀积多晶硅以及对淀积的多晶硅进行蚀刻。
49.权利要求30-45之一的方法，其中，字线(10)是提供在存储器阵列(40)中的字线，且其中此方法还包括在***区(50)中形成用于晶体管的导电线(15)，其中在步骤c)中，间隔物(38)形成在导电线(15)的侧壁上。
50.权利要求49的方法，其中，利用掺杂剂的注入将源/漏区(37)形成在***区(50)中，间隔物(38)被用作掺杂剂注入过程中的注入掩模。
51.权利要求50的方法，其中，在步骤d)中移除间隔物(38)。
Applications Claiming Priority (2)
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|---|---|---|---|
| US11/217,122 US7416976B2 (en) | 2005-08-31 | 2005-08-31 | Method of forming contacts using auxiliary structures |
| US11/217122 | 2005-08-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1925161A true CN1925161A (zh) | 2007-03-07 |
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|---|---|---|---|
| CNB2006101266328A Expired - Fee Related CN100547797C (zh) | 2005-08-31 | 2006-08-30 | 半导体产品的制作方法 |
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| Country | Link |
|---|---|
| US (1) | US7416976B2 (zh) |
| CN (1) | CN100547797C (zh) |
| DE (1) | DE102006040584B4 (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101771020B (zh) * | 2009-01-05 | 2012-05-23 | 台湾积体电路制造股份有限公司 | 具有圆齿状侧壁的穿透硅通孔 |
| CN111492483A (zh) * | 2018-08-21 | 2020-08-04 | 桑迪士克科技有限责任公司 | 具有连接到位线的接合结构的三维存储器装置及其制造方法 |
| CN112349722A (zh) * | 2020-10-15 | 2021-02-09 | 长江存储科技有限责任公司 | 半导体器件结构及其制备方法 |
| CN113035775A (zh) * | 2021-02-25 | 2021-06-25 | 长鑫存储技术有限公司 | 存储器件及其制备方法 |
| WO2021208654A1 (zh) * | 2020-04-17 | 2021-10-21 | 长鑫存储技术有限公司 | 半导体结构引线的制备方法及半导体结构 |
| US11854880B2 (en) | 2021-02-25 | 2023-12-26 | Changxin Memory Technologies, Inc. | Memory device and method for manufacturing the same |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070077748A1 (en) * | 2005-09-30 | 2007-04-05 | Dominik Olligs | Method for forming a semiconductor product and semiconductor product |
| KR100660285B1 (ko) * | 2005-12-28 | 2006-12-20 | 동부일렉트로닉스 주식회사 | 스플리트 게이트형 비휘발성 기억 장치의 제조방법 |
| US20080151592A1 (en) * | 2006-12-21 | 2008-06-26 | Peter Baars | Semiconductor device and method of fabricating a semiconductor device |
| KR100824630B1 (ko) * | 2006-12-29 | 2008-04-24 | 동부일렉트로닉스 주식회사 | 게이트 패턴 측벽에 스페이서 패턴을 갖는 반도체 장치 및그 제조 방법 |
| JP2009049230A (ja) * | 2007-08-21 | 2009-03-05 | Panasonic Corp | 半導体記憶装置及びその製造方法 |
| US9012282B2 (en) * | 2013-03-13 | 2015-04-21 | Macronix International Co., Inc. | Self-aligned liner method of avoiding PL gate damage |
| TWI555179B (zh) * | 2015-02-02 | 2016-10-21 | 力晶科技股份有限公司 | 隔離結構及具有其之非揮發性記憶體的製造方法 |
| US11864377B2 (en) | 2020-08-20 | 2024-01-02 | Changxin Memory Technologies, Inc. | Semiconductor structure and method for manufacturing same |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1225623B (it) * | 1988-10-20 | 1990-11-22 | Sgs Thomson Microelectronics | Formazione di contatti autoallineati senza l'impiego di una relativa maschera |
| US6200860B1 (en) * | 1999-05-03 | 2001-03-13 | Taiwan Semiconductor Manufacturing Company | Process for preventing the reverse tunneling during programming in split gate flash |
| DE10038877A1 (de) * | 2000-08-09 | 2002-02-28 | Infineon Technologies Ag | Speicherzelle und Herstellungsverfahren |
| KR100396470B1 (ko) * | 2001-02-19 | 2003-09-03 | 삼성전자주식회사 | 비트라인 콘택패드를 갖는 불휘발성 메모리 장치 및 그제조방법 |
| DE10133873B4 (de) * | 2001-07-12 | 2005-04-28 | Infineon Technologies Ag | Verfahren zur Herstellung von Kontakten für integrierte Schaltungen |
| US6900098B1 (en) * | 2002-10-15 | 2005-05-31 | Halo Lsi, Inc. | Twin insulator charge storage device operation and its fabrication method |
| DE10258194B4 (de) | 2002-12-12 | 2005-11-03 | Infineon Technologies Ag | Halbleiterspeicher mit Charge-trapping-Speicherzellen und Herstellungsverfahren |
| US7183600B2 (en) * | 2003-06-03 | 2007-02-27 | Samsung Electronics Co., Ltd. | Semiconductor device with trench gate type transistor and method of manufacturing the same |
| US6972226B2 (en) * | 2004-03-31 | 2005-12-06 | Infineon Technologies Ag | Charge-trapping memory cell array and method for production |
| KR100599050B1 (ko) * | 2004-04-02 | 2006-07-12 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US20070077748A1 (en) * | 2005-09-30 | 2007-04-05 | Dominik Olligs | Method for forming a semiconductor product and semiconductor product |
-
2005
- 2005-08-31 US US11/217,122 patent/US7416976B2/en active Active
-
2006
- 2006-08-30 DE DE102006040584A patent/DE102006040584B4/de not_active Expired - Fee Related
- 2006-08-30 CN CNB2006101266328A patent/CN100547797C/zh not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101771020B (zh) * | 2009-01-05 | 2012-05-23 | 台湾积体电路制造股份有限公司 | 具有圆齿状侧壁的穿透硅通孔 |
| CN111492483A (zh) * | 2018-08-21 | 2020-08-04 | 桑迪士克科技有限责任公司 | 具有连接到位线的接合结构的三维存储器装置及其制造方法 |
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