KR100667649B1 - 비휘발성 메모리 장치의 제조 방법 - Google Patents
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Abstract
비휘발성 메모리 장치의 제조 방법이 개시되어 있다. 제1 폴리실리콘막, 식각저지막, 실리콘 질화막이 순차적으로 형성된 기판 상에 마스크 패턴을 형성하고, 상기 마스크 패턴에 노출된 실리콘 질화막을 식각하여 제1 실리콘 질화막 패턴을 형성한다. 제1 실리콘 질화막 패턴의 측부를 산화시킴으로서, 측면에 실리콘 산질화막이 형성된 제2 실리콘 질화막 패턴을 형성한다. 마스크 패턴에 노출된 실리콘 산질화막을 식각하여 제2 실리콘 질화막 패턴에 구비되는 실리콘 산질화막 패턴을 형성한다. 식각저지막 패턴들, 제1 폴리실리콘막 패턴들 및 상기 기판에 트렌치를 형성하고, 상기 트렌치를 매립하여 예비 소자분리막을 형성한다. 제2 실리콘 질화막 패턴 및 노출되는 식각저지막 패턴을 제거하여 상기 제1 폴리실리콘막 패턴의 표면을 노출시키는 개구를 형성한다. 상기 개구에 제2 폴리실리콘막 패턴을 형성함으로써 플로팅 게이트를 형성한다. 이와 같이, 종래의 스페이서 대신에 실리콘 산질화막 패턴을 형성하여 리버스 T 형상(reverse T-shape)을 갖는 플로팅 게이트를 완성함으로써, 스페이서의 과식각으로 인한 플로팅 게이트의 피팅 현상을 억제할 수 있다.
Description
도 1 내지 도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 기판 102 : 게이트 절연막
104 : 제1 폴리실리콘막 106 : 식각저지막
108 : 제1 실리콘 질화막 패턴 110 : 마스크 패턴
112 : 실리콘 산질화막 114 : 제2 실리콘 질화막 패턴
116 : 실리콘 산질화막 패턴 118 : 트렌치
120 : 소자 분리용 절연막 122 : 게이트 절연막 패턴
124 : 제1 폴리실리콘막 패턴 126 : 식각저지막 패턴
130 : 개구 134 : 제2 폴리실리콘막 패턴
140 : 플로팅 게이트
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 보다 상세하게는 플로팅 게이트를 갖는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(Read Only Memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 비휘발성(non-volatile) 메모리 장치로 구분될 수 있다.
상기 비휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 또는 플래쉬 메모리(flash memory)에 대한 수요가 늘고 있다. 상기 플래쉬 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(Channel hot electron injection)을 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.
상기 플래쉬 메모리 장치를 제조하기 위해서는 우선, 반도체 기판 상에 게이트 산화막, 플로팅 게이트용 제1 폴리실리콘막 및 마스크 패턴 구조물을 형성한다. 상기 마스크 패턴 구조물을 이용하여 상기 기판 상에 활성영역을 정의하는 소자 분리막을 형성한다. 상기 마스크 패턴 구조물을 스트립하고 노출된 소자 분리막의 측면 상에 스페이서를 형성한다. 상기 제1 폴리실리콘막 및 상기 스페이서를 매립하는 제2 폴리실리콘막을 형성하여 플로팅 게이트를 형성한다. 상기 소자 분리막을 일부 식각한 후 연속적으로 유전막을 형성하고, 상기 유전막 상에 컨트롤 게이트를 형성한다. 이후에, 상기 플로팅 게이트의 양측부의 노출된 반도체 기판에 불순물 이온을 주입하여 접합 영역을 형성함으로서 상기 플래쉬 메모리 장치를 완성한다.
그러나, 상기 방법은 마스크 패턴 구조물을 제거하기 위한 세정 공정과 소자 분리막의 측벽에 스페이서를 형성하기 위한 식각 공정을 수행할 경우 형성되는 플로팅 게이트의 손상이 초래되는 문제점을 갖는다. 특히, 스페이서를 형성하기 위해 스페이서막에 전면식각 공정을 수행할 경우 과식각(over etching)으로 인해 상기 스페이서막 하부의 상기 제1 폴리실리콘막에 피팅(pitting) 현상이 유발되고, 상기 제1 폴리실리콘막이 얇아 하부의 게이트 산화막에서 열화가 발생된다.
또한, 상기 스페이서막의 과식각으로 인해 소자 분리막의 측벽 상에 생성된 스페이서들의 높이가 낮아져 상기 스페이서들 사이에 매립되는 상기 제2 폴리실리콘막은 평탄화 공정을 진행한 이후 완성된 플로팅 게이트의 높이가 낮아지는 문제점이 발생된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 원하는 폭과 높이를 가지면서 리버스 T 형상을 갖는 플로팅 게이트를 포함하는 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법으로, 제1 폴리실리콘막, 식각저지막, 실리콘 질화막이 순차적으로 형성된 기판 상에 마스크 패턴을 형성한다. 상기 마스크 패턴에 노출된 상기 실리콘 질화막을 식각하여 제1 폭을 갖는 제1 실리콘 질화막 패턴을 형성한 다. 상기 제1 실리콘 질화막 패턴의 측부를 산화시킴으로서, 상기 제1 폭보다 작은 제2 폭을 갖고, 측면에 실리콘 산질화막이 형성된 제2 실리콘 질화막 패턴을 형성한다. 상기 마스크 패턴에 노출된 상기 실리콘 산질화막을 식각하여 상기 제2 실리콘 질화막 패턴에 구비되는 실리콘 산질화막 패턴을 형성한다. 상기 마스크 패턴에 노출된 식각저지막, 제1 폴리실리콘막 및 기판을 순차적으로 식각하여 식각저지막 패턴들, 제1 폴리실리콘막 패턴들 및 상기 기판에 트렌치를 형성한다. 상기 트렌치를 매립하면서, 상기 제2 실리콘 질화막 패턴 및 실리콘 산질화막 패턴의 상면과 실질적으로 동일한 높이의 상면을 갖는 예비 소자분리막을 형성한다. 상기 제2 실리콘 질화막 패턴 및 노출되는 식각저지막 패턴을 제거하여 상기 제1 폴리실리콘막 패턴의 표면을 노출시키는 개구를 형성한다. 상기 개구에 제2 폴리실리콘막 패턴을 형성함으로써 상기 제1 폴리실리콘막 패턴과 제2 폴리실리콘막 패턴이 적층된 구조를 갖는 플로팅 게이트를 형성한다.
바람직하게는, 상기 제1 폴리실리콘막이 형성하기 전에 상기 기판 상에 게이트 산화막을 형성하는 단계를 수행한다.
일 예로, 상기 실리콘 산질화막은 라디칼 산화 공정을 진행하여 노출된 상기 제1 실리콘 질화막 패턴의 측면을 실리콘 산질화물로 개질시켜 형성한다.
상술한 바와 같은 본 발명에 따른 비휘발성 메모리 장치의 제조 방법은 플로팅 게이트의 형성에 있어서 실리콘 질화막의 라디칼 산화로 실리콘 질산화막을 형성시켜 기존의 스페이서의 형성을 대신할 수 있다. 따라서, 스페이서의 과식각으로 인하여 하부의 제1 폴리실리콘막이 피팅되거나 게이트 산화막이 열화되는 것을 방 지할 수 있으며, 제2 폴리실리콘막 패턴의 높이가 낮아지는 문제도 해결될 수 있다. 또한, 상기 실리콘 질산화막의 형성 두께를 조절할 수 있어 플로팅 게이트의 폭을 조정할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 대상물의 "상에", "상부에" 또는 "하에", "하부에"에 형성되는 것으로 언급되는 경우에는 상기 대상물의 상부면 또는 하부면과 직접적으로 접하면서 형성될 수도 있고, 상기 대상물 상에 추가적으로 다른 구조물들이 형성된 상태에서 상기 대상물 상부 또는 하부에 형성될 수도 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 1을 참조하면, 실리콘과 같은 반도체 물질로 이루어지는 기판(100) 상에 게이트 산화막(102)을 형성한다. 게이트 산화막(102)은 열 산화(thermal oxidation) 공정이나 화학 기상 증착(CVD) 공정에 의해 형성될 수 있다. 게이트 산화막(102)은 10 내지 100Å의 두께로 형성한다.
상기 게이트 산화막(102) 상에 제1 폴리실리콘막(104)을 형성한다. 상기 제1 폴리실리콘막(104)은 후속 공정을 통해 리버스 T 형상의 플로팅 게이트 전극으로 제공된다. 제1 폴리실리콘막(104)은 저압 화학 기상 증착(Low Pressure-Chemical Vapor Deposition : LP-CVD) 공정을 통해 불순물이 도핑된 폴리실리콘 물질을 증착시켜 형성할 수 있다. 상기 불순물 도핑은 POCl3 확산, 이온 주입 또는 인-시튜(in-situ) 도핑 방법으로 수행할 수 있다.
이어서, 제1 폴리실리콘막(104) 상에 식각저지막(106) 및 실리콘 질화막(미도시)을 형성한다. 상기 식각저지막(106)은 화학 기상 증착(CVD) 공정에 의해 실리콘 산화물을 증착시켜 형성한다. 상기 실리콘 질화막은 실리콘 질화물로 이루어질 수 있으며, SiH2Cl2가스, SiH4가스, NH3가스 등을 이용하는 저압 화학 기상 증착(LP-CVD) 공정 또는 플라즈마강화 화학 기상 증착(plasma enhanced-chemical vapor deposition; PE-CVD)공정을 통해 형성될 수 있다.
이어서, 상기 실리콘 질화막 상에 하드 마스크막(미도시)을 형성한다. 상기 하드 마스크막은 실리콘 산화물을 화학 기상 증착(CVD) 공정에 의해 증착시켜 형성한다. 이때, 상기 하드 마스크막은 목표한 플로팅 게이트 전극의 두께보다 더 두껍게 형성하여야 한다. 이는 후속의 세정 및 연마 공정 등을 진행하면서 상기 하드 마스크막이 일부 소모되기 때문이다. 보다 구체적으로, 상기 하드 마스크막을 상기 목표한 플로팅 게이트 전극의 두께보다 100 내지 3000Å 더 두껍게 형성한다.
다음에, 상기 하드 마스크막 상에 사진 공정을 통해 소자 분리 영역을 선택적으로 노출하는 포토레지스트 패턴(미도시)을 형성하고, 이를 식각 마스크로 사용하여 상기 하드 마스크막을 식각함으로서 마스크 패턴(110)을 형성한다. 상기 마스크 패턴(110)은 기판을 가로지르는 제1 방향으로 연장되는 라인 형태를 갖는다. 상 기 마스크 패턴(110)은 후속 공정을 통해 소자분리막 형성을 위한 트렌치(도 4, 118)를 형성하기 위하여 제공될 뿐 아니라, 본 발명의 플로팅 게이트 전극 형성을 위한 개구(도 5, 130)를 정의하는 실리콘 산질화막 패턴(116, 도 3) 위치를 설정한다. 상기 마스크 패턴(110)을 형성한 후 상기 포토레지스트 패턴을 애싱(ashing) 공정 또는 스트립(strip) 공정을 통해 제거된다.
이어서, 마스크 패턴(110)에 노출된 상기 실리콘 질화막을 건식 식각하여 제1 폭을 갖는 제1 실리콘 질화막 패턴(108)을 형성한다.
도 2를 참조하면, 상기 제1 실리콘 질화막 패턴(108)이 형성된 기판(100)에 라디칼 산화 공정을 수행함으로써, 측부가 실리콘 산질화물로 개질되어 실리콘 산질화막(SiON, 112)이 형성된 제2 실리콘 질화막 패턴(114)을 형성한다. 상기 제2 실리콘 질화막 패턴(114)은 상기 제1 폭보다 작은 제2 폭을 갖게 된다.
도 3을 참조하면, 마스크 패턴(110)에 노출된 실리콘 산질화막(112)을 식각하여 제2 실리콘 질화막 패턴(114)에 구비되는 실리콘 산질화막 패턴(116)을 형성한다. 상기 실리콘 산질화막 패턴(116)을 형성하기 위한 식각 공정은 구체적으로, 불산(HF)을 포함하는 식각액을 이용하여 수행할 수 있다.
도 4를 참조하면, 마스크 패턴(110)에 노출된 식각저지막(106), 제1 폴리실리콘막(104), 게이트 산화막(102) 및 기판(100)을 순차적으로 식각한다. 그 결과, 식각저지막 패턴들(126), 제1 폴리실리콘막 패턴들(124), 게이트 산화막 패턴들(122)이 형성된다. 또한, 상기 기판(100)에 소자분리막을 형성하기 위한 트렌치(118)가 형성된다. 추가적으로, 상기 트렌치(4) 내에 식각 데미지를 큐어링하기 위 한 트렌치 내벽 산화막(도시안됨)을 형성할 수 있다.
다음에, 상기 트렌치(118)에 실리콘 산화물을 매립하여 소자 분리용 절연막(미도시)을 형성한다. 상기 실리콘 산화물의 예로서는 PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), SOG(Spin On Glass) 등을 들 수 있다.
이어서, 상기 소자 분리용 절연막을 형성한 후 제2 실리콘 질화막 패턴(114) 및 실리콘 산질화막 패턴(116)의 상면이 노출되도록 화학 기계적 연마(Chemical mechanical polishing : CMP) 공정을 수행한다. 그 결과, 제2 실리콘 질화막 패턴(114) 및 실리콘 산질화막 패턴(116)과 실질적으로 동일한 높이의 상면(128)을 갖는 예비 소자분리막(120)이 형성된다.
도 5를 참조하면, 상기 제2 실리콘 질화막 패턴(114)을 습식 식각 공정에 의해 제거하여 양 측면의 실리콘 산질화막 패턴(116) 및 저면의 식각저지막 패턴(126)을 노출시키는 개구(130)를 형성한다. 상기 제2 실리콘 질화막 패턴(114)은 인산(H3PO4)을 포함하는 식각액을 사용하여 제거할 수 있다.
이후, 상기 제2 실리콘 질화막 패턴(114)의 제거에 의해 노출되는 식각저지막 패턴(126)을 제거하여 상기 제1 폴리실리콘막 패턴(124)의 표면을 노출시킨다.
도 6을 참조하면, 상기 개구(130)를 메우도록 제2 폴리실리콘막(미도시)을 형성한다. 상기 제2 폴리실리콘막은 저압 화학 기상 증착(Low Pressure-Chemical Vapor Deposition : LP-CVD) 공정을 통해 불순물이 도핑된 폴리실리콘 물질을 증착 시켜 형성할 수 있다. 상기 제2 폴리실리콘막을 형성한 후 실리콘 산질화막 패턴(116)의 상면이 노출되도록 화학 기계적 연마(CMP) 공정을 수행하여 제2 폴리실리콘막 패턴(134)을 형성한다. 그 결과, 제1 폴리실리콘막 패턴(124)과 제2 폴리실리콘막 패턴(134)이 적층된 구조를 갖는 플로팅 게이트(140)가 형성된다. 상기 플로팅 게이트(140)는 리버스 T 형상을 갖는다.
본 발명의 제2 폴리실리콘 패턴(134)은 상기 예비 소자분리막(120)의 측면에 실리콘 산질화막 패턴(116)에 의해 정의되는 개구(132)의 폭에 의해 한정된다. 여기서, 상기 개구(132)의 폭은 상기 제1 실리콘 질화막 패턴(108)의 측벽을 실리콘 산질화막(112)으로 개질시켜 주는 상기 라디칼 산화 반응으로 형성되는 실리콘 산질화막 패턴(116)의 형성 두께에 따라 조절될 수 있다. 따라서, 상기 제2 폴리실리콘막 패턴(134)의 폭을 원하는 대로 형성할 수 있다.
또한, 상기 제2 폴리실리콘막 패턴(134)의 높이는 상기 제2 실리콘 질화막 패턴(114)의 높이에 따라 조절된다. 즉, 상기 제2 실리콘 질화막 패턴(114)을 형성하기 위한 실리콘 질화막의 형성 두께에 따라 쉽게 조절될 수 있다. 따라서, 상기 제2 폴리실리콘막 패턴(134)의 높이를 원하는 대로 형성할 수 있다.
상술한 제2 폴리실리콘막 패턴(134)의 형성 방법은 기존의 스페이서를 형성시켜 이용한 대신 실리콘 산질화막 패턴(116)을 형성하여 이용함으로써 상기 스페이서를 형성할 때 스페이서막의 과식각으로 인해 유발되던 제2 폴리실리콘막 패턴(134)의 피팅 및 게이트 산화막(102)의 열화 등의 문제점이 초래되지 않는다.
도시되지는 않았지만, 상기 플로팅 게이트를 형성한 후 실리콘 산질화막 패 턴(116), 식각저지막 패턴(126) 및 예비 소자분리막(120)의 일부를 습식 식각에 의해 제거하여 제2 폴리실리콘막 패턴(116)의 측벽을 노출시키고, 상기 제2 폴리실리콘막 패턴(116)보다 낮은 상면을 가지는 소자분리막(미도시)을 형성한다. 이때, 상기 습식 식각 공정에 이용되는 식각액은 실리콘 산화물 및 실리콘 산질화물의 식각이 쉽고 폴리실리콘의 식각이 어려운 특성을 갖는다. 상기 식각액은 불산(HF)을 포함하여 형성된다.
이어서, 상기 플로팅 게이트(140)를 이루는 제2 폴리실리콘막 패턴(134) 및 상기 소자분리막 상에 유전막(미도시)을 균일한 두께로 형성한다. 상기 유전막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이 적층된 형상을 갖도록 형성할 수 있다.
이어서, 상기 유전막 상에 제3 폴리실리콘막(미도시)을 형성한다. 상기 제3 폴리실리콘막은 불순물이 도핑된 폴리실리콘 또는 금속 물질을 증착하여 형성할 수 있다.
이어서, 상기 제3 폴리실리콘막 상에 제2 마스크 패턴(미도시)을 형성한다. 상기 제2 마스크 패턴은 상기 제1 마스크 패턴의 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 제2 마스크 패턴에 의해 노출된 제3 폴리실리콘막, 유전막 및 플로팅 게이트(140)를 순차적으로 식각함으로서 플로팅 게이트 전극(미도시), 유전막 패턴(미도시) 및 콘트롤 게이트 전극(미도시)이 적층된 형태의 게이트 구조물을 형성한 비휘발성 메모리 장치를 완성할 수 있다.
상술한 바와 같은 비휘발성 메모리 장치의 제조 방법은 플로팅 게이트의 형성에 있어서 실리콘 질화막의 라디칼 산화로 실리콘 질산화막을 형성하기 때문에 기존의 스페이서를 대신할 수 있다. 따라서, 스페이서의 과식각으로 인하여 하부의 제1 폴리실리콘막이 피팅되거나 게이트 산화막이 열화되는 것을 방지할 수 있으며, 상기 제1 폴리실리콘의 형성 높이가 낮아지는 문제도 해결될 수 있다. 또한, 상기 산화 반응에 의한 상기 실리콘 질산화막의 두께를 조절할 수 있어 플로팅 게이트의 폭을 조정하여 형성할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (5)
- 제1 폴리실리콘막, 식각저지막, 실리콘 질화막이 순차적으로 형성된 기판 상에 마스크 패턴을 형성하는 단계;상기 마스크 패턴에 노출된 상기 실리콘 질화막을 식각하여 제1 폭을 갖는 제1 실리콘 질화막 패턴을 형성하는 단계;상기 제1 실리콘 질화막 패턴의 측부를 산화시킴으로서, 상기 제1 폭보다 작은 제2 폭을 갖고, 측면에 실리콘 산질화막이 형성된 제2 실리콘 질화막 패턴을 형성하는 단계;상기 마스크 패턴에 노출된 상기 실리콘 산질화막을 식각하여 상기 제2 실리콘 질화막 패턴에 구비되는 실리콘 산질화막 패턴을 형성하는 단계;상기 마스크 패턴에 노출된 식각저지막, 제1 폴리실리콘막 및 기판을 순차적으로 식각하여 식각저지막 패턴들, 제1 폴리실리콘막 패턴들 및 상기 기판에 트렌치를 형성하는 단계;상기 트렌치를 매립하면서, 상기 제2 실리콘 질화막 패턴 및 실리콘 산질화막 패턴의 상면과 실질적으로 동일한 높이의 상면을 갖는 예비 소자분리막을 형성하는 단계;상기 제2 실리콘 질화막 패턴 및 노출되는 식각저지막 패턴을 제거하여 상기 제1 폴리실리콘막 패턴의 표면을 노출시키는 개구를 형성하는 단계;상기 개구에 제2 폴리실리콘막 패턴을 형성함으로써 상기 제1 폴리실리콘막 패턴과 제2 폴리실리콘막 패턴이 적층된 구조를 갖는 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 제1 폴리실리콘막이 형성하기 전에 상기 기판 상에 게이트 산화막을 형성하는 단계를 수행하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 식각저지막은 실리콘 산화물을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 마스크 패턴을 형성하는 단계는,상기 기판의 상기 실리콘 질화막 상에 실리콘 산화물을 증착하여 하드 마스크막을 형성하는 단계;상기 하드 마스크막 상부에 상기 기판의 소자분리막의 형성 영역을 정의하는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각 마스크로 상기 하드 마스크막을 식각하여 상기 마스크 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 실리콘 산질화막은 라디칼 산화 공정을 진행하여 노출된 상기 제1 실리콘 질화막 패턴의 측면을 실리콘 산질화물로 개질시켜 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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Citations (2)
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| KR970054231A (ko) * | 1995-12-26 | 1997-07-31 | 문정환 | 비휘발성 메모리 셀 및 그 제조방법 |
| JP2004186185A (ja) | 2002-11-29 | 2004-07-02 | Toshiba Corp | 半導体装置及びその製造方法 |
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2005
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Patent Citations (2)
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