CN1461056A - 非易失性半导体存储器件及其制造方法 - Google Patents

非易失性半导体存储器件及其制造方法 Download PDF

Info

Publication number
CN1461056A
CN1461056A CN03136844A CN03136844A CN1461056A CN 1461056 A CN1461056 A CN 1461056A CN 03136844 A CN03136844 A CN 03136844A CN 03136844 A CN03136844 A CN 03136844A CN 1461056 A CN1461056 A CN 1461056A
Authority
CN
China
Prior art keywords
dielectric film
film
groove
semiconductor substrate
volatile memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN03136844A
Other languages
English (en)
Other versions
CN1274026C (zh
Inventor
橋本広司
高橋浩司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1461056A publication Critical patent/CN1461056A/zh
Application granted granted Critical
Publication of CN1274026C publication Critical patent/CN1274026C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本申请公开了一种非易失性半导体存储器件及其制造方法。其中，在半导体衬底上依次生长掺杂磷的非晶硅膜和氮化硅膜。构图所得到的叠层，从而得到字线。在整个表面上生长CVD氧化物膜，然后各向异性蚀刻，从而在字线的侧面上形成侧壁。通过蚀刻还去掉先前在CVD氧化物膜下面形成的ONO膜。用氮化硅膜、二氧化硅膜以及侧壁作为掩模，蚀刻半导体衬底，从而形成凹槽。通过相同的掩模用离子注入将硼离子掺杂到凹槽的底部，从而形成沟道终止杂质扩散层。然后，在整个表面上形成层间绝缘膜。

Description

非易失性半导体存储器件及其制造方法
相关申请的引用
本申请基于并要求在先的申请日为2002年5月21日的日本专利申请No.2002-146184的优先权，其全部内容在这里引入作为参考。
技术领域
本发明涉及优选应用于快闪存储器的非易失性半导体存储器件及其制造方法。
背景技术
快闪存储器是一种已知类型的非易失性半导体存储器件。图30和31分别示出了NOR型快闪存储器的构成的电路图和布局图。图32A示出了沿图31中I-I线的示意剖面图，图32B是沿图31中II-II线的示意剖面图，图32C是沿图31中III-III线的示意剖面图。
在NOR型快闪存储器(第一传统例子)中，如图30和31所示，多个位线和多个字线相互空间交叉排列。构成一个快闪存储单元的晶体管的源极和漏极分别连接到两个相邻位线中的一个。每个位线通常被放在其两侧的两个相邻的晶体管所共用。这些晶体管的栅极连接到字线。这里，一个晶体管可以用图30中的虚线环绕的两个点存储数据，即，可以存储两位。
如图31和图32A到32C所示，位线由在半导体衬底1的表面部分中形成的位线杂质扩散层4组成。另一方面，字线6由在半导体衬底1上形成的半导体膜组成，同时在它们之间放置绝缘膜。更具体的，在沟道区(半导体衬底1的一部分)和字线6之间提供ONO膜2。ONO膜2由按二氧化硅膜、氮化硅膜和另一个二氧化硅膜的顺序叠置形成。在位线杂质扩散层4和字线6之间，提供厚度大于ONO膜2的二氧化硅膜5。在每个字线6的侧面上，形成侧壁8(未在图31中示出)。在整个表面上形成层间绝缘膜9(未在图31中示出)。在既没有形成位线杂质扩散层4又没有形成字线6的区域形成沟道终止杂质扩散层7。即，沟道终止杂质扩散层用作元件隔离。在位线杂质扩散层4和层间绝缘膜9上的绝缘膜例如二氧化硅膜5中形成位线接触10，在字线6上的绝缘膜例如层间绝缘膜9中形成字线接触11。注意，在图31中省略了除在位线杂质扩散层4上的二氧化硅膜5和在字线6上的氮化硅膜22以外的绝缘膜(ONO膜2、侧壁8和层间绝缘膜9)的图示。
下面将介绍这样构成的快闪存储器(第一传统例子)的常规制造方法。图33A、33B和33C到图37A、37B和37C是用于连续说明快闪存储器的常规制造方法的示意剖面图。注意，图号后缀为“A”的图是沿图31中I-I线的剖面图，图号后缀为“B”的图是沿图31中II-II线的剖面图，图号后缀为“C”的图是沿图31中III-III线的剖面图。
首先，如图33A到33C所示，在半导体衬底1的表面上形成ONO膜2。在ONO膜2的形成工艺中，所生长的二氧化硅膜2a的厚度为3到10nm，其上通过CVD(化学汽相淀积)工艺形成厚度为12到16nm的氮化硅膜2b，通过湿氧化在氮化硅膜2b上再生长厚度为5到10nm的二氧化硅膜2c。
接着，通过涂覆在ONO膜2上形成抗蚀剂膜3，然后如图34A到34C所示构图抗蚀剂膜3，从而具有与位线杂质扩散层4相同的图形。蚀刻掉作为ONO膜2组成部分的二氧化硅膜2c和氮化硅膜2b的暴露部分。然后用抗蚀剂膜3作为掩模，通过离子注入将砷离子掺杂到半导体衬底1中，从而形成位线杂质扩散层4。这里，剂量一般设为大约1×1015到3×1015cm-2。
然后，如图35A到35C所示，通过湿氧化在位线杂质扩散层4的表面上生长厚度为400到600nm的二氧化硅膜5。ONO膜2的两边有一定程度的上升。
然后，通过CVD工艺在整个表面上生长掺杂磷的非晶硅(DASi)膜，并通过CVD工艺在其上进一步生长硅化钨(WSi)膜。DASi膜的厚度为100到150nm，WSi膜的厚度为100到180nm。接着，通过涂覆在WSi膜上形成抗蚀剂膜，然后构图以形成与字线和在***电路区中的晶体管的栅电极相同的图形。然后，如图36A到36C所示，依次蚀刻掉WSi膜和DASi膜，从而形成字线6和在***电路区中的晶体管(未示出)的栅极。然后去掉抗蚀剂膜，并通过在整个表面涂覆而形成新的抗蚀剂膜，并构图形成与沟道终止杂质扩散层相同的图形。然后，用抗蚀剂膜作掩模通过离子注入将硼离子掺杂到半导体衬底1中，从而形成沟道终止杂质扩散层7。这里，剂量一般设为大约5×1012到1×1013cm-2。沟道终止杂质扩散层7作为每个相邻位线杂质扩散层4之间的元件隔离。注意，在***电路区中，在形成DASi膜之前用在***电路区中具有开口的抗蚀剂膜作掩模蚀刻掉ONO膜2，然后去掉抗蚀剂膜，并形成栅极氧化物膜(未示出)。
接着，在整个表面上生长厚度为100到200nm的CVD氧化物膜，然后进行各向异性蚀刻，从而在***电路区中的晶体管的栅电极(未示出)和字线6的侧面产生侧壁8，如图37A到37C所示。然后在整个表面上形成层间绝缘膜9，随后形成布线(未示出)等。由此，制造出NOR型快闪存储器。
图38和39分别是示出构成AND型快闪存储器的构成的电路图和布局图。图40A示出了在图39中沿I-I线的示意剖面图，图40B是沿图39中II-II线的示意剖面图，图40C是沿图39中III-III线的示意剖面图。
在AND型快闪存储器(第二传统例子)中，如图38和39所示，多个位线和多个字线空间交叉排列。构成一个快闪存储单元的双栅极结构晶体管的源极和漏极分别连接到两个相邻位线中的一个。与NOR型快闪存储器不同，在每个相邻的晶体管之间有两条位线，并且这些晶体管分别连接在这些位线上。即，每个位线只被沿该位线的延伸方向排列的晶体管所共用。这些晶体管的栅极连接到字线。
如图39和图40A到40C所示，位线由在半导体衬底1的表面部分中形成的位线杂质扩散层4组成。在分别连接到不同的晶体管的每个相邻的位线(位线杂质扩散层)之间形成元件隔离氧化物膜12。另一方面，字线6由在半导体衬底1上形成的半导体膜组成，同时在它们之间放置绝缘膜。更具体的，在沟道区(半导体衬底1的一部分)和字线6之间提供隧道氧化物膜13、浮动栅14和ONO膜2。在位线杂质扩散层4和字线6之间提供厚度大于隧道氧化物膜13、浮动栅14和ONO膜2的二氧化硅膜5。浮动栅14分割用于每个晶体管。在整个表面上形成层间绝缘膜9。在既没有形成位线杂质扩散层4又没有形成字线6的区域形成沟道终止杂质扩散层7。注意，在图39中省略了除位线杂质扩散层4上的二氧化硅膜5以外的绝缘膜(ONO膜2、层间绝缘膜9和隧道氧化物膜13)的图示。
接下来，说明剖面结构不同于第二传统例子的第三传统例子。第三传统例子引自日本特许专利公开No.8-172174。图41A到41C示出了第三传统例子的构造，其中图41A示出了在图39中沿I-I线的示意剖面图，图41B是沿图39中II-II线的示意剖面图，图41C是沿图39中III-III线的示意剖面图。
虽然在第二传统例子中沟道终止杂质扩散层7直接形成在半导体衬底1的表面部分中，在第三传统例子中的半导体衬底1的相应部分中形成凹槽15，并且通过向凹槽15的底部和侧面进行斜角离子注入形成沟道终止杂质扩散层7。还提供覆盖沟道终止杂质扩散层7和快闪存储单元的热氧化物膜17。在其上进一步形成CVD氧化物膜作为层间绝缘膜9。
下面将介绍根据第三传统例子的AND型快闪存储器的制造方法。图42A、42B和42C和图43A、43B和43C连续示出了第三传统例子的这种AND型快闪存储器的制造方法中的工艺步骤的示意剖面图，其中图42A和43A示出了图41A所示的区域，图42B和43B示出了图41B所示的区域，图42C和43C示出了图41C所示的区域。
在根据第三传统例子制造AND型快闪存储器的过程中，蚀刻隧道氧化物膜13和半导体衬底1，其中，抗蚀剂膜16用作掩膜，构图字线6、ONO膜2和浮动栅14来得到图40所示的构造，位线杂质扩散层4上的二氧化硅层5也作为掩模，从而形成如图42A到图42C所示的凹槽15。然后，通过向凹槽15的底部和侧面进行斜角离子注入形成沟道终止杂质扩散层7。随后去掉抗蚀剂膜16。
然后，如图43A到图43C所示，生长热氧化物膜17，以覆盖沟道终止杂质扩散层7和快闪存储单元16，在其上进一步形成CVD氧化物膜作为层间绝缘膜9，随后形成布线等。
在日本特许专利公开No.5-275716中可以找到第四传统例子，公开了在字线的侧面上形成侧壁，用侧壁作为掩模蚀刻半导体衬底，从而形成凹槽，在凹槽的底部形成沟道终止杂质扩散层以及在其侧面形成位线的方法。
但是，上述的传统例子具有如下缺点。
在第一和第二传统例子中，只有沟道终止杂质扩散层7作为元件隔离，难以保证在为了更高的集成度和节省空间而减小位线之间的间距的情况下位线之间足够的耐压等级。
在第三传统例子中，用于构图字线6、ONO膜2和浮动栅14的抗蚀剂膜16也直接用作蚀刻隧道氧化物膜13和半导体衬底1的掩模，以形成凹槽15。抗蚀剂膜16较小的厚度使它作为抗蚀剂膜无法承受随后的工序，可能在蚀刻过程中变形。相反，抗蚀剂膜16较大的厚度使它难以使字线的宽度变窄。另一个问题在于沟道终止杂质扩散层7在形成凹槽15之后一直形成到其侧面上，使得快闪存储器的有效沟道宽度变窄，并由此减小了流过晶体管的电流。
在第四传统例子中，各存储单元的栅电极在形成栅电极的层中彼此独立。如上所述，在凹槽的侧面提供位线。这种结构及其制造方法不能直接应用于字线和栅电极或控制栅极由同一层组成的快闪存储器中。
发明内容
鉴于上述问题完成了本发明，本发明提供一种非易失性半导体存储器件及其制造方法，能够缩小字线的宽度同时保持位线之间所需的耐压等级。
在广泛的研究之后，本发明达到了下面所述的本发明的各个方面。
本发明的第一方面涉及一种非易失性半导体存储器件，包括半导体衬底；由形成在半导体衬底表面部分中的杂质扩散层构成的多个位线；以及由形成在半导体衬底上的导电层构成的在俯视图中与所述多个位线交叉的多个字线。该半导体器件还包括形成在字线上的第一绝缘膜；以及沿字线形成的第二绝缘膜。在每个相邻的字线之间，在半导体衬底的表面部分中，在形成在相邻字线上的第一绝缘膜和由相邻位线在俯视图中限定的各区中形成凹槽，从而与第二绝缘膜对准；在凹槽的底部形成沟道终止杂质扩散层；以及在凹槽中填充绝缘膜。
此外，本发明的第二方面涉及一种非易失性半导体存储器件，包括：半导体衬底；由形成在半导体衬底表面部分中的杂质扩散层构成的多个位线；以及由形成在半导体衬底上的导电层构成的在俯视图中与所述多个位线交叉的多个字线。在本发明的第二方面中的每个相邻字线之间，在半导体衬底的表面部分中，在相邻字线和相邻位线在俯视图中限定的各区中形成凹槽；在凹槽的底部形成沟道终止杂质扩散层(channel stop impurity-diffused layer)；在每个字线的侧面上形成侧壁，向凹槽的底部延伸；凹槽中填充了绝缘膜。
本发明的第三方面涉及一种非易失性半导体存储器件的制造方法，包括以下步骤：在半导体衬底上按第一氧化物膜、氮化物膜和第二氧化物膜的顺序叠置形成叠层；在半导体衬底的表面部分中形成由杂质扩散层构成的多个位线；以及在所述多个位线上形成第一绝缘膜。根据本发明第三方面的方法还包括以下步骤：在整个表面上依次形成导电层和第二绝缘膜；构图导电层和第二绝缘膜以得到在俯视图中与所述多个位线交叉的多个字线；在字线的侧面形成由第三绝缘膜构成的侧壁；用第一绝缘膜、第二绝缘膜和侧壁作为掩模，通过蚀刻半导体衬底的表面形成凹槽；通过离子注入在凹槽的底部形成沟道终止杂质扩散层；以及用第四绝缘膜填充凹槽。
此外，本发明的第四方面涉及一种非易失性半导体存储器件的制造方法，包括以下步骤：在半导体衬底上按第一氧化物膜、氮化物膜和第二氧化物膜的顺序叠置形成叠层；在半导体衬底的表面部分中形成由杂质扩散层构成的多个位线；以及在所述多个位线上形成第一绝缘膜。根据本发明第四方面的方法还包括以下步骤：在整个表面上依次形成导电层和第二绝缘膜；构图导电层和第二绝缘膜以得到在俯视图中与所述多个位线交叉的多个字线；用第一绝缘膜和第二绝缘膜作为掩模，通过蚀刻半导体衬底的表面形成凹槽；通过离子注入在凹槽的底部形成沟道终止杂质扩散层；在字线的侧面上形成由第三绝缘膜构成的并向凹槽的底部延伸的侧壁；以及用第四绝缘膜填充凹槽。
此外，本发明的第五方面涉及一种非易失性半导体存储器件的制造方法，包括以下步骤：在半导体衬底上按第一氧化物膜、氮化物膜和第二氧化物膜的顺序叠置形成叠层；在半导体衬底的表面部分中形成由杂质扩散层构成的多个位线；以及在所述多个位线上形成第一绝缘膜。根据本发明第五方面的方法还包括以下步骤：在整个表面上依次形成导电层和第二绝缘膜；构图导电层和第二绝缘膜以得到在俯视图中与所述多个位线交叉的多个字线；形成覆盖导电层和第二绝缘膜的抗蚀剂膜，抗蚀剂膜在俯视图中在每个相邻字线之间并除字线之外的区域中具有开口；用第一绝缘膜和抗蚀剂膜作为掩模，通过蚀刻半导体衬底的表面形成凹槽；通过离子注入在凹槽的底部形成沟道终止杂质扩散层；以及用第四绝缘膜填充凹槽。
本发明的第六方面涉及一种非易失性半导体存储器件的制造方法，包括以下步骤：在半导体衬底上形成隧道绝缘膜；在半导体衬底的表面部分中形成由杂质扩散层构成的多个位线；在所述多个位线上形成第一绝缘膜；在隧道绝缘膜和第一绝缘膜上形成浮动栅；以及在浮动栅上按第一氧化物膜、氮化物膜和第二氧化物膜的顺序叠置形成叠层。根据本发明第六方面的方法还包括以下步骤：在整个表面上依次形成导电层和第二绝缘膜；构图导电层和第二绝缘膜以得到在俯视图中与所述多个位线交叉的多个字线；在字线的侧面形成由第三绝缘膜构成的侧壁；用第一绝缘膜、第二绝缘膜和侧壁作为掩模，通过蚀刻半导体衬底的表面形成凹槽；通过离子注入在凹槽的底部形成沟道终止杂质扩散层；以及用第四绝缘膜填充凹槽。
本发明的第七方面涉及一种非易失性半导体存储器件的制造方法，包括以下步骤：在半导体衬底上形成隧道绝缘膜；在半导体衬底的表面部分中形成由杂质扩散层构成的多个位线；在所述多个位线上形成第一绝缘膜；在隧道绝缘膜和第一绝缘膜上形成浮动栅；以及在浮动栅上按第一氧化物膜、氮化物膜和第二氧化物膜的顺序叠置形成叠层。根据本发明第七方面的方法还包括以下步骤：在整个表面上依次形成导电层和第二绝缘膜；构图导电层和第二绝缘膜以得到在俯视图中与所述多个位线交叉的多个字线；用第一绝缘膜和第二绝缘膜作为掩模，通过蚀刻半导体衬底的表面形成凹槽；通过离子注入在凹槽的底部形成沟道终止杂质扩散层；在字线的侧面上形成由第三绝缘膜构成的并向凹槽的底部延伸的侧壁；以及用第四绝缘膜填充凹槽。
此外，本发明的第八方面涉及一种非易失性半导体存储器件的制造方法，包括以下步骤：在半导体衬底上形成隧道绝缘膜；在半导体衬底的表面部分中形成由杂质扩散层构成的多个位线；在所述多个位线上形成第一绝缘膜；在隧道绝缘膜和第一绝缘膜上形成浮动栅；以及在浮动栅上按第一氧化物膜、氮化物膜和第二氧化物膜的顺序叠置形成叠层。根据本发明第八方面的方法还包括以下步骤：在整个表面上依次形成导电层和第二绝缘膜；构图导电层和第二绝缘膜以得到在俯视图中与所述多个位线交叉的多个字线；形成覆盖导电层和第二绝缘膜的抗蚀剂膜，该抗蚀剂膜在俯视图中在每个相邻字线之间并除字线之外的区域中具有开口；用第一绝缘膜和抗蚀剂膜作为掩模，通过蚀刻半导体衬底的表面形成凹槽；通过离子注入在凹槽的底部形成沟道终止杂质扩散层；以及用第四绝缘膜填充凹槽。
本发明的第九方面涉及一种非易失性半导体存储器件的制造方法，该器件包括半导体衬底，由形成在半导体衬底表面部分中的杂质扩散层构成的多个位线，以及由形成在半导体衬底上的导电层构成的在俯视图中与所述多个位线交叉的多个字线。根据本发明第九方面的方法包括以下步骤：用预先形成在所述多个位线和所述多个字线上的绝缘膜作为掩模，通过蚀刻半导体衬底形成凹槽；通过离子注入在凹槽的底部形成沟道终止杂质扩散层；以及用第四绝缘膜填充凹槽。
此外，本发明的第十方面涉及一种非易失性半导体存储器件的制造方法，包括半导体衬底，由形成在半导体衬底表面部分中的杂质扩散层构成的多个位线，以及由形成在半导体衬底上的导电层构成的在俯视图中与所述多个位线交叉的多个字线。根据本发明第十方面的方法包括以下步骤：用预先形成在所述多个位线上的绝缘膜和预先形成在所述字线上的抗蚀剂膜作为掩模，通过蚀刻半导体衬底形成凹槽；通过离子注入在凹槽的底部形成沟道终止杂质扩散层；以及用第四绝缘膜填充凹槽。
在本发明的所有方面中，只用绝缘膜作为掩模通过蚀刻半导体衬底形成凹槽。在凹槽的底部形成沟道终止杂质扩散层并用绝缘膜填充能够保证位线之间的高耐压性。只用绝缘膜作为掩模还有利于保证字线的精细处理。
如果在通过离子注入在凹槽的底部形成沟道终止杂质扩散层的工艺步骤中在凹槽的侧面上也形成沟道终止杂质扩散层，还能够降低晶体管的窄沟效应(narrow channel effect)。
附图简要介绍
图1是根据本发明的第一实施例的非易失性半导体存储器件(NOR型快闪存储器)的构造的布局图；
图2A到2C是根据本发明的第一实施例的NOR型快闪存储器的结构的示意剖面图；
图3A到3C是根据本发明的第一实施例在制造NOR型快闪存储器的方法中的工艺步骤的示意剖面图；
图4A到4C是接着图3A到3C的下一个工艺步骤的示意剖面图；
图5A到5C是接着图4A到4C的下一个工艺步骤的示意剖面图；
图6A到6C是接着图5A到5C的下一个工艺步骤的示意剖面图；
图7A到7C是接着图6A到6C的下一个工艺步骤的示意剖面图；
图8A到8C是接着图7A到7C的下一个工艺步骤的示意剖面图；
图9A和9B是NOR型快闪存储器操作的示意图；
图10A和10B也是NOR型快闪存储器操作的示意图；
图11是根据本发明的第二实施例的非易失性半导体存储器件(NOR型快闪存储器)的构造的布局图；
图12A到12C是根据本发明的第二实施例的NOR型快闪存储器的结构的示意剖面图；
图13A到13C是根据本发明的第二实施例在制造NOR型快闪存储器的方法中的工艺步骤的示意剖面图；
图14A到14C是接着图13A到13C的下一个工艺步骤的示意剖面图；
图15A到15C是接着图14A到14C的下一个工艺步骤的示意剖面图；
图16是根据本发明的第三实施例的非易失性半导体存储器件(NOR型快闪存储器)的构造的布局图；
图17A到17C是根据本发明的第三实施例的NOR型快闪存储器的结构的示意剖面图；
图18A到18C是根据本发明的第三实施例在制造NOR型快闪存储器的方法中的工艺步骤的示意剖面图；
图19A到19C是接着图18A到18C的下一个工艺步骤的示意剖面图；
图20A到20C是接着图19A到19C的下一个工艺步骤的示意剖面图；
图21是根据本发明的第四实施例的非易失性半导体存储器件(AND型快闪存储器)的构造的布局图；
图22A到22C是根据本发明的第四实施例的AND型快闪存储器的结构的示意剖面图；
图23A和23B是AND型快闪存储器操作的示意图；
图24A和24B也是AND型快闪存储器操作的示意图；
图25A到25C示出了第四实施例的改进例子的示意剖面图；
图26是根据本发明的第五实施例的非易失性半导体存储器件(AND型快闪存储器)的构造的布局图；
图27A到27C是根据本发明的第五实施例的AND型快闪存储器的结构的示意剖面图；
图28是根据本发明的第六实施例的非易失性半导体存储器件(AND型快闪存储器)的构造的布局图；
图29A到29C是根据本发明的第六实施例的AND型快闪存储器的结构的示意剖面图；
图30示出了NOR型快闪存储器的一般构造的电路图；
图31示出了NOR型快闪存储器的一般构造的布局图；
图32A、32B和32C分别是沿图31中的I-I线、II-II线和III-III线的示意剖面图；
图33A到33C是在制造快闪存储器的常规方法中的工艺步骤的示意剖面图；
图34A到34C是接着图33A到33C的下一个工艺步骤的示意剖面图；
图35A到35C是接着图34A到34C的下一个工艺步骤的示意剖面图；
图36A到36C是接着图35A到35C的下一个工艺步骤的示意剖面图；
图37A到37C是接着图36A到36C的下一个工艺步骤的示意剖面图；
图38示出了一般AND型快闪存储器的构造的电路图；
图39示出了AND型快闪存储器的一般构造的布局图；
图40A、40B和40C是分别沿图39中的I-I线、II-II线和III-III线的示意剖面图；
图41A到41C示出了根据第三传统例子的快闪存储器的示意剖面图；
图42A到42C示出了根据第三传统例子制造快闪存储器的传统方法中的工艺步骤的示意剖面图；以及
图43A到43C是接着图42A到42C的下一个工艺步骤的示意剖面图。
具体实施方式
下面结合附图详细介绍根据本发明的非易失性半导体存储器件及其制造方法。
(第一实施例)
首先说明根据本发明的第一实施例的非易失性半导体存储器件(NOR型快闪存储器)。第一实施例的电路结构与图30中所示的相同，但布局和剖面结构与图31和图32A到32C中所示的第一传统例子不同。图1是根据本发明的第一实施例的非易失性半导体存储器件(NOR型快闪存储器)的构造的布局图。图2A、2B和2C是分别沿图1中的I-I线、II-II线和III-III线的示意剖面图。
同样，在第一实施例中，如图2A到2C所示，由形成在半导体衬底1的表面部分中的位线杂质扩散层4构成位线，由形成在半导体衬底1的表面上的半导体膜构成字线6，同时在它们之间放置绝缘膜。在字线6的侧面上形成侧壁8，并在字线6上形成氮化硅膜22。在侧壁8和半导体衬底1之间也提供ONO膜2。层间绝缘膜9覆盖整个表面。在半导体衬底1中或上没有形成位线杂质扩散层4、字线6和侧壁8的区域中形成凹槽21。在本实施例中，在凹槽21的底部形成沟道终止杂质扩散层7。层间绝缘膜9也填充在凹槽21中。通过例如CVD工艺形成层间绝缘膜9。注意，在图1中省略了除位线杂质扩散层4上的二氧化硅膜5和字线6上的氮化硅膜22以外的绝缘膜(ONO膜2、侧壁8和层间绝缘膜9)的图示。
在第一实施例中的沟道终止杂质扩散层7的图形与图31所示的稍有不同。更具体的，如图1所示，字线6和沟道终止杂质扩散层7在俯视图中从不直接互相接触，在它们之间具有与侧壁8的宽度相等的间隙。
在第一实施例的这样构成的器件中，不仅通过沟道终止杂质扩散层7而且通过填充在凹槽21中的层间绝缘膜9实现元件隔离，以保证更高的耐压性。在凹槽21的形成中，如图2C所示，因为在字线6之间的凹槽21和每个字线6之间存在侧壁8，并且在字线6上存在氮化硅膜22，所有的侧壁8、氮化硅膜22和二氧化硅膜5都可以用作蚀刻掩模，所以不需要用任何抗蚀剂作为掩模。这使得能够更容易地精细加工字线6，并且在下述问题上比较有利：抑制通过蚀刻形成凹槽21时可能出现的损坏导致的晶体管特性的变化。绝不需要将侧壁8的形成作为在存储单元阵列的区域中制造它们的专门工艺，而可以与形成在***电路例如译码器区中的MOS(金属氧化物半导体)晶体管的侧壁一起制造。由此，不增加工艺步骤的数量。
下面的段落将介绍根据第一实施例制造这种结构的NOR型快闪存储器的方法。图3A、3B和3C到图8A、8B和8C连续示出了在根据本发明的第一实施例制造NOR型快闪存储器的方法中的工艺步骤的示意剖面图。注意，在图3A到图8C中，图号后缀为“A”的图是沿图1中I-I线的剖面图，图号后缀为“B”的图是沿图1中II-II线的剖面图，图号后缀为“C”的图是沿图1中III-III线的剖面图。
首先，在图3A、3B和3C中，在半导体衬底1的表面上形成ONO膜2。在ONO膜2的形成中，首先在大约800到1100℃下通过热氧化形成厚度为3到10nm的二氧化硅膜2a。接着，在二氧化硅膜2a上，在大约600到800℃下通过CVD工艺形成厚度为12到16nm的氮化硅膜2b。随后在氮化硅膜2b上，在大约1000到1100℃下通过湿氧化形成厚度为5到10nm的二氧化硅膜2c。这里，还允许将氮化硅膜2b的厚度减小为5到10nm，并通过CVD工艺形成二氧化硅膜2c。
接着，通过涂覆在ONO膜2上形成抗蚀剂膜3，然后如图4A到4C所示构图抗蚀剂膜3，使之在要形成位线杂质扩散层的目标区具有开口。蚀刻掉作为ONO膜2组成部分的二氧化硅膜2c和氮化硅膜2b的暴露部分。然后用抗蚀剂膜3作为掩模，通过离子注入将砷离子掺杂到半导体衬底1的表面部分中，从而形成位线杂质扩散层4。离子注入的条件为，例如，大约1×1015到3×1015cm-2的剂量，60到80keV的离子加速电压，以及0°倾角(入射角)。
然后，如图5A到5C所示，在大约800到1100℃下通过湿氧化在位线杂质扩散层4的表面上生长厚度为400到600nm的二氧化硅膜5。由于氧化的结果，ONO膜2的两边有一定程度的上升。
然后，通过CVD工艺在整个表面上生长掺杂磷的非晶硅(DASi)膜，并通过CVD工艺在其上进一步生长硅化钨(WSi)膜。磷的剂量例如在大约2×1020到3×1021cm-3的范围内。DASi膜的厚度为100到150nm，WSi膜的厚度为100到180nm。在本实施例中，通过CVD工艺在WSi膜上形成氮化硅膜。氮化硅膜的厚度可设为，例如，50到150nm。这里也允许用能够保证对半导体衬底1具有所需的蚀刻选择性的其它膜，例如，二氧化硅膜或氮氧化硅膜(silicon oxinitridefilm)，代替氮化硅膜。接着，通过涂覆在氮化硅膜上形成抗蚀剂膜，然后对抗蚀剂膜构图以形成与字线和在***电路区中的晶体管的栅电极相同的图形，即，使抗蚀剂膜在要形成字线和在***电路区中的晶体管的栅电极的目标区具有开口。然后，如图6A到6C所示，依次蚀刻掉氮化硅膜、WSi膜和DASi膜，从而形成字线6和在***电路区中的晶体管(未示出)的栅极。注意，在***电路区中，在形成DASi膜之前用在***电路区中具有开口的抗蚀剂膜作掩模蚀刻掉ONO膜2，然后去掉抗蚀剂膜，从而形成栅极氧化物膜(未示出)。
接着，在整个表面上生长厚度为100到200nm的CVD氧化物膜，然后进行各向异性蚀刻，从而在***电路区中的晶体管的栅电极(未示出)和字线6的侧面产生侧壁8，如图7A到7C所示。ONO膜2在CVD氧化物膜下面的部分也被各向异性蚀刻蚀刻掉。这里也允许用能够保证对半导体衬底1具有所需的蚀刻选择性的其它膜，例如，二氧化硅膜或氮氧化硅膜，代替CVD氧化物膜。
然后，形成抗蚀剂膜(未示出)，以覆盖***电路区，并且只允许暴露出快闪存储单元区，然后用该抗蚀剂膜作为掩模蚀刻半导体衬底1。因为在快闪存储单元区中氮化硅膜22、二氧化硅膜5和侧壁8都可以作为蚀刻掩模，所以只有半导体衬底1未被他们覆盖的部分被蚀刻。从而如图8A到8C所示形成凹槽21。然后，用抗蚀剂膜、氮化硅膜22、二氧化硅膜5和侧壁8作掩模通过离子注入将硼离子掺杂到凹槽21的底部，从而形成沟道终止杂质扩散层7。离子注入的条件为，例如，大约5×1012到1×1013cm-2的剂量，20到40keV的离子加速电压，以及0°倾角(入射角)。然后去掉抗蚀剂膜，在整个表面上通过例如CVD工艺形成层间绝缘膜9，随后形成布线(未示出)等。由此，制造出根据第一实施例的NOR型快闪存储器。还允许通过斜角离子注入在凹槽21的侧面掺杂硼离子而形成沟道终止杂质扩散层7。这能有效地减小晶体管的窄沟效应(narrow channel effect)。
图9A到10B是NOR型快闪存储器操作的示意图。图9A示出了数据“0”的写入操作，图9B示出了数据“0”的擦除操作。图10A和10B示出了数据的读出操作，其中图10A示出了预先存储数据“1”的情况，图10B示出了预先存储数据“0”的情况。
对于通过热电子注入来进行数据写入操作的情况(CHE)，如图9A所示，栅极电压、漏极电压和源极电压分别设置为例如10V、5V和0V。衬底的电压为0V。从沟道20注入的电子被捕获到作为ONO膜2的组成部分的氮化硅膜2b中，或在二氧化硅膜2a和氮化硅膜2b之间的边界上。虽然图9A示出了电子注入到漏极附近的示例性的情况，但是，通过交换源极电压和漏极电压也能够在源极附近注入电子，从而写入数据。即，如虚线圈所示，一个存储单元可以存储两位。
另一方面，对于基于能带之间的隧道效应进行数据的擦除操作的情况，如图9B所示，栅极电压、漏极电压和源极电压分别设置为例如-5V、5V和浮动电平(floating level)。这时，衬底的电压为0V。空穴从等效于漏极的位线杂质扩散层4注入到作为ONO膜2的组成部分的氮化硅膜2b中，或注入到二氧化硅膜2a和氮化硅膜2b之间的边界上。如果在氮化硅膜2b中或在上述边界上有预先捕获的电子，则这些电子被注入的空穴抵消掉，从而完成数据的擦除。相反，如果在氮化硅膜2b中或在上述边界上没有捕获的电子，则注入的空穴保留在那里。虽然图9B示出了空穴只注入到漏极附近的示例性的情况，但是，也可以通过在擦除期间使源极电压与漏极电压相等，例如为5V，也将注入到源极附近的电子连同注入到漏极附近的电子抵销，从而整个擦除数据。
当读出数据时，如图10A和10B所示，栅极电压、漏极电压和源极电压分别设置为例如3.3V、1V和0V。衬底的电压为0V。对于在氮化硅膜2b中或在二氧化硅膜2a和氮化硅膜2b之间的边界上不存在捕获的电子的情况，如图10A所示，通过沟道20连接相当于源极的位线杂质扩散层4和相当于漏极的另一个位线杂质扩散层4，并在这些位线杂质扩散层4之间流过源极漏极间电流(inter-source-draincurrent)，产生数据“0”的读出。另一方面，对于在氮化硅膜2b中或上述边界上捕获有电子的情况，如图10B所示，沟道20不能到达相当于漏极的位线杂质扩散层4，在两个位线杂质扩散层4之间没有源极漏极间电流流过，从而产生数据“1”的读出。
(第二实施例)
下面，说明根据本发明第二实施例的非易失性半导体存储器件(NOR型快闪存储器)。第二实施例的电路结构与图30中所示的相同，但布局和剖面结构与第一传统例子和第一实施例不同。图11是根据本发明第二实施例的非易失性半导体存储器件(NOR型快闪存储器)的构造的布局图。图12A、12B和12C是分别沿图11中的I-I线、II-II线和III-III线的示意剖面图。
在第二实施例中，在字线6上形成硅化钴膜24。在半导体衬底1中没有形成位线杂质扩散层4和字线6的区域中或上形成凹槽23。在本实施例中，在凹槽23的底部形成沟道终止杂质扩散层7。如图12B所示，在位线杂质扩散层4之间的凹槽23中形成侧壁8，并且在从字线6和叠置在其上的硅化钴膜24的侧面到字线6之间的凹槽23的底部之间的区域上延伸，如图12C所示。由此，与第一实施例中的情况不同，在侧壁8的下面没有形成ONO膜2。层间绝缘膜9也填充在凹槽23中。通过例如CVD工艺形成层间绝缘膜9，类似于第一实施例中的情况。注意，在图11中省略了除了位线杂质扩散层4上的二氧化硅膜5以外的绝缘膜(ONO膜2、侧壁8和层间绝缘膜9)的图示。
在第二实施例的这样构成的器件中，不仅通过沟道终止杂质扩散层7而且通过填充在凹槽23中的层间绝缘膜9实现元件隔离。在凹槽23的形成中，如图12C所示，因为在要处理的材料层和用于对字线6进行光刻构图工艺(photolithographic pattering process)的抗蚀剂膜之间形成的减反射层(anti-reflective layer)(未示出)以及二氧化硅膜5都可以用作蚀刻掩模，所以不需要用任何抗蚀剂作为掩模。这保证了高耐压性，并能够更容易地精细加工字线6。
下面的段落将介绍根据第二实施例制造这样形成的NOR型快闪存储器的方法。图13A、13B和13C到图15A、15B和15C连续示出了在根据本发明的第二实施例制造NOR型快闪存储器的方法中的工艺步骤的示意剖面图。注意，在图13A到图15C中，图号后缀为“A”的图是沿图11中I-I线的剖面图，图号后缀为“B”的图是沿图11中II-II线的剖面图，图号后缀为“C”的图是沿图11中III-III线的剖面图。
首先，类似于第一实施例中的情况，进行在图3A、3B和3C到图6A、6B和6C中所示的工艺步骤。
然后，形成抗蚀剂膜(未示出)，以覆盖***电路区，并且只允许暴露出快闪存储单元区，然后用该抗蚀剂膜作为掩模蚀刻半导体衬底1。因为在快闪存储单元区中氮化硅膜22和二氧化硅膜5也可以作为蚀刻掩模，所以ONO膜2和半导体衬底1只有未被它们覆盖的部分被蚀刻。从而如图13A到13C所示形成凹槽23。然后，用抗蚀剂膜、氮化硅膜22和二氧化硅膜5作掩模通过离子注入将硼离子掺杂到凹槽23的底部，从而形成沟道终止杂质扩散层7。离子注入的条件为，例如，大约5×1012到1×1013cm-2的剂量，20到40keV的离子加速电压，以及0°倾角(入射角)。然后去掉抗蚀剂膜。还允许通过斜角离子注入在凹槽23的侧面掺杂硼离子而形成沟道终止杂质扩散层7。另外还允许构图抗蚀剂膜，使之在相邻的字线之间具有与字线间隔开的开口。对于这样构图抗蚀剂膜的情况，因为抗蚀剂膜和二氧化硅膜5都可以作为蚀刻掩模，所以可以与字线6的边缘间隔开形成凹槽23。因为与第三传统例子不同，没有用抗蚀剂膜作为形成字线6的蚀刻掩模，所以不用担心抗蚀剂层对字线6的精细加工有不利影响。即使抗蚀剂膜较厚，这也能保证字线6的精细加工，并且即使抗蚀剂膜较薄，也能避免在凹槽形成之前的损坏。
接着，在整个表面上生长厚度为100到200nm的CVD氧化物膜，然后进行各向异性蚀刻，从而如图14B所示在***电路区中的晶体管的栅电极(未示出)的侧面、位线杂质扩散层4之间的凹槽23的侧面产生侧壁8，使之如图14C所示在从字线6和叠置在其上的氮化钴膜24的侧面到字线6之间的凹槽23的底部的区域上延伸。这里也允许形成能够保证对半导体衬底1具有合适蚀刻选择性的其它膜，例如，二氧化硅膜或氮氧化硅膜，来代替CVD氧化物膜。
然后，用例如磷酸通过沸腾处理(boiling treatment)去掉在字线6和***电路区中的晶体管的栅电极上的氮化硅膜22。随后用氢氟酸处理，去掉***电路区中的晶体管的源极和漏极区(未示出)上的氧化物膜。通过溅射在整个表面上依次形成Co膜和TiN膜，然后在450到550℃下经过灯退火(lamp annealing)(快速加温退火：RTA)，从而允许这些膜与字线6和栅电极的表面以及***电路区中的晶体管的源极和漏极区进行反应。这样如图15A到15C所示形成氮化钴膜24。然后通过例如CVD工艺在整个表面上形成层间绝缘膜9，随后形成布线(未示出)等。由此，制造出根据第二实施例的NOR型快闪存储器。
(第三实施例)
下面，说明根据本发明第三实施例的非易失性半导体存储器件(NOR型快闪存储器)。第三实施例的电路结构与图30中所示的相同，但布局和剖面结构与第一传统例子以及第一和第二实施例不同。图16是根据本发明第三实施例的非易失性半导体存储器件(NOR型快闪存储器)的构造的布局图。图17A、17B和17C是分别沿图16中的I-I线、II-II线和III-III线的示意剖面图。
在第三实施例中，不仅在字线6上而且在位线杂质扩散层4上形成硅化钴膜24。没有在位线杂质扩散层4上形成二氧化硅膜5。类似于第二实施例的情况，在半导体衬底1的没有形成位线杂质扩散层4和字线6的区域中形成凹槽23。在本实施例中，在凹槽23的底部形成沟道终止杂质扩散层7。在图17B所示的位线杂质扩散层4之间，在凹槽23中低于形成在位线杂质扩散层4上的硅化钴膜24的最下端的位置形成侧壁8，并且在图17C所示的字线6之间，在从硅化钴膜24的最下端的位置到凹槽23的底部的区域上形成侧壁8。还在沟道终止杂质扩散层7上由侧壁8围绕的区域中形成硅化钴膜24。注意，在图16中省略了除位线杂质扩散层4上的二氧化硅膜5以外的绝缘膜(ONO膜2、侧壁8和层间绝缘膜9)的图示。
对于根据第三实施例这样构造的快闪存储器，所得到的操作和效果与第二实施例所获得的相同，并且由于在位线杂质扩散层4上形成的硅化钴膜24，还可以降低位线的电阻率。虽然在沟道终止杂质扩散层7上还残留有硅化钴膜24，但是硅化钴膜24通过侧壁8与字线6和位线杂质扩散层4隔离，所以防止了两者之间的短路。
下面的段落将介绍根据第三实施例制造这种构造的NOR型快闪存储器的方法。图18A、18B和18C到图20A、20B和20C连续示出了在根据本发明第三实施例制造NOR型快闪存储器的方法中的工艺步骤的示意剖面图。注意，在图18A到图20C中，图号后缀为“A”的图是沿图16中I-I线的剖面图，图号后缀为“B”的图是沿图16中II-II线的剖面图，图号后缀为“C”的图是沿图16中III-III线的剖面图。
首先，类似于第一实施例中的情况，进行在图3A、3B和3C到图6A、6B和6C中所示的工艺步骤。
然后，形成抗蚀剂膜(未示出)，以覆盖***电路区，并且只允许暴露出快闪存储单元区，然后用该抗蚀剂膜作为掩模蚀刻半导体衬底1。因为在快闪存储单元区中氮化硅膜22和二氧化硅膜5也可以作为蚀刻掩模，所以ONO膜2和半导体衬底1只有未被它们覆盖的部分被蚀刻。从而如图18A到18C所示形成凹槽23。然后，用抗蚀剂膜、氮化硅膜22和二氧化硅膜5作掩模通过离子注入将硼离子掺杂到凹槽23的底部，从而形成沟道终止杂质扩散层7。离子注入的条件为，例如，大约5×1012到1×1013cm-2的剂量，20到40keV的离子加速电压，以及0°倾角(入射角)。然后去掉抗蚀剂膜。还允许通过斜角离子注入在凹槽23的侧面掺杂硼离子形成沟道终止杂质扩散层7。另外还允许构图抗蚀剂膜，使之在相邻的字线之间具有与字线间隔开的开口。对于这样构图抗蚀剂膜的情况，因为抗蚀剂膜和二氧化硅膜5都可以作为蚀刻掩模，所以可以与字线6的边缘间隔开形成凹槽23。
接着，在整个表面上生长厚度为100到200nm的CVD氧化物膜，然后进行各向异性蚀刻。在本实施例中进行过蚀刻(over-etching)。结果，侧壁8形成在***电路区中的晶体管的栅电极(未示出)的侧面上，在如图19B所示的位线杂质扩散层4之间的凹槽23中，并且如图19C所示在从字线6和叠置在其上的氮化钴膜24的侧面到字线6之间的凹槽23的底部的区域上延伸，如图19B所示还去掉二氧化硅膜5。侧壁8的高度低于第二实施例中的高度。这里也允许形成能够保证对半导体衬底1具有合适的蚀刻选择性的其它膜，例如，氮化硅膜或氮氧化硅膜，来代替CVD氧化物膜。
然后，用例如磷酸通过沸腾处理去掉在字线6和***电路区中的晶体管的栅电极上的氮化硅膜22。随后用氢氟酸处理，去掉***电路区中的晶体管的源极和漏极区(未示出)上的氧化物膜。通过该处理可以完全去掉过蚀刻之后仍可能残留的任何二氧化硅膜5。通过溅射在整个表面上依次形成Co膜和TiN膜，然后在450到550℃下经过灯退火(快速加温退火：RTA)，从而允许这些膜与字线6、位线杂质扩散层4、沟道终止杂质扩散层7的暴露部分以及***电路区中的晶体管的栅电极和源极和漏极区(source-and-drain regions)进行反应。这样如图20A到20C所示形成氮化钴膜24。然后通过例如CVD工艺在整个表面上形成层间绝缘膜9，随后形成布线(未示出)等。由此，制造出根据第二实施例的NOR型快闪存储器。
(第四实施例)
下面，说明根据本发明第四实施例的非易失性半导体存储器件(AND型快闪存储器)。第四实施例的电路结构与图38中所示的相同，但布局和剖面结构与图39和图40A到40C中所示的第二传统例子不同。图21是根据本发明第四实施例的非易失性半导体存储器件(AND型快闪存储器)的构造的布局图。图22A、22B和22C是分别沿图21中的I-I线、II-II线和III-III线的示意剖面图。
同样，在第四实施例中，如图22A到22C所示，由形成在半导体衬底1的表面部分中的位线杂质扩散层4构成位线，由形成在半导体衬底1上的半导体膜构成字线6，同时在它们之间设置绝缘膜。在字线6、其下面的ONO膜2以及在其下面的浮动栅14的侧面上形成侧壁8，并在字线6上形成氮化硅膜22。用层间绝缘膜9覆盖整个表面。在半导体衬底1的没有形成位线杂质扩散层4、字线6、侧壁8和元件隔离氧化物膜12的区域中形成凹槽25。在本实施例中，在凹槽25的底部形成沟道终止杂质扩散层7。层间绝缘膜9也填充在凹槽25中。通过例如CVD工艺形成层间绝缘膜9。注意，在图21中省略了除位线杂质扩散层4上的二氧化硅膜5和字线6上的氮化硅膜22以外的绝缘膜(ONO膜2、侧壁8、层间绝缘膜9和隧道氧化物膜13)的图示。
第四实施例中的沟道终止杂质扩散层7的图形与图39所示的稍有不同。更具体的，如图21所示，字线6和沟道终止杂质扩散层7在俯视图中从不直接互相接触，相反，在它们之间具有与侧壁8的宽度相等的间隙。
在第四实施例的这样构成的器件中，不仅通过沟道终止杂质扩散层7而且通过填充在凹槽25中的层间绝缘膜9实现元件隔离，以保证更高的耐压性。在凹槽25的形成中，如图22C所示，因为在字线6之间的凹槽25和每个字线6之间存在侧壁8，并且在字线6上存在氮化硅膜22，所有的侧壁8、氮化硅膜22、元件隔离氧化物膜12和二氧化硅膜5都可以用作蚀刻掩模，所以不需要用任何抗蚀剂作为掩模。这使得能够更容易地精细加工字线6，还有一个好处是抑制晶体管特性因为在蚀刻形成凹槽25时可能出现的损坏而产生变化。
图23A到24B是NOR型快闪存储器操作的示意图。图23A示出了数据“0”的写入操作，图23B示出了数据“0”的擦除操作。图24A和24B示出了数据的读出操作，其中图24A示出了预先存储数据“1”的情况，图24B示出了预先存储数据“0”的情况。
当写入数据时，如图23A所示，栅极电压、漏极电压和源极电压分别设为例如-8V、6V和浮动电平。衬底的电压为0V。被捕获在浮动栅14中的电子被Fowler-Nordheim(FN)隧道电流收回。
另一方面，当擦除数据时，如图23B所示，栅极电压、漏极电压和源极电压分别设为例如10V、-8V和-8V。衬底的电压为例如-8V。电子在Fowler-Nordheim(FN)隧道电流的帮助下被浮动栅14捕获。
当读出数据时，如图24A和24B所示，栅极电压、漏极电压和源极电压通常分别设为例如3.3V、1.2V和0V。衬底的电压为0V。对于在浮动栅14中不存在被捕获的电子的情况，如图24A所示，在半导体衬底1中形成反转层(inversion layer)，如图24A所示，通过沟道20连接相当于源极的位线杂质扩散层4和相当于漏极的另一个位线杂质扩散层4，沟道20允许在这些位线杂质扩散层4之间流过源极漏极间电流。这产生数据“0”的读出。另一方面，对于在浮动栅14中捕获有电子的情况，如图24B所示，反转层和沟道20都没有形成，从而在两个位线杂质扩散层4之间没有源极漏极间电流流过，从而产生数据“1”的读出。
根据第四实施例的AND型快闪存储器的凹槽25可以通过基于制造AND型快闪存储器的常规方法的第一实施例中所述的方法形成，其中在***电路区中的晶体管的栅电极(未示出)和字线6的侧面上形成侧壁8，形成只暴露出快闪存储单元区的抗蚀剂膜，然后用抗蚀剂膜、侧壁8、氮化硅膜22、元件隔离氧化物膜12和二氧化硅膜5作为掩模蚀刻半导体衬底1。通过已知的普通工艺可以形成其它结构元件。一种工艺为，例如，在半导体衬底1的表面上形成元件隔离氧化物膜12，在半导体衬底1上形成隧道绝缘膜13，在半导体衬底1的表面部分中形成位线杂质扩散层4，在位线杂质扩散层4上形成硅绝缘膜5，在隧道绝缘膜13和硅绝缘膜5上形成浮动栅14，在浮动栅14上形成ONO膜2，并在整个表面上连续形成在随后的处理中形成字线6的导电层和氮化硅膜22(构图之前)。随后的工艺可以与第一实施例中的相同。还允许通过斜角离子注入在凹槽25的侧面掺杂硼离子而形成沟道终止杂质扩散层7，如图25A到25C所示。图25A、25B和25C示出了根据本发明第四实施例的非易失性半导体存储器件(AND型快闪存储器)的改进例子的示意剖面图，分别是沿图21中的I-I线、II-II线和III-III线的剖面图。
(第五实施例)
下面，说明根据本发明第五实施例的非易失性半导体存储器件(AND型快闪存储器)。第五实施例的电路结构与图38中所示的相同，但布局和剖面结构与第二传统例子和第四实施例不同。图26是根据本发明第五实施例的非易失性半导体存储器件(AND型快闪存储器)的构造的布局图。图27A、27B和27C是分别沿图26中的I-I线、II-II线和III-III线的示意剖面图。
在第五实施例中，在字线6上形成硅化钴膜24。在半导体衬底1的没有形成位线杂质扩散层4、字线6和元件隔离氧化物膜12的区域中形成凹槽26。在本实施例中，在凹槽26的底部形成沟道终止杂质扩散层7。侧壁8如图27B所示形成在位线杂质扩散层4之间的凹槽26，并如图27C所示在从字线6和叠置在其上的硅化钴膜24的侧面到字线6之间的凹槽26的底部的区域上延伸。层间绝缘膜9也填充在凹槽26中。通过例如CVD工艺形成层间绝缘膜9，类似于第四实施例中的情况。注意，在图26中省略了除位线杂质扩散层4上的二氧化硅膜5以外的绝缘膜(ONO膜2、侧壁8、层间绝缘膜9和隧道氧化物膜13)的图示。
在第五实施例的这样构成的器件中，不仅通过沟道终止杂质扩散层7而且通过填充在凹槽26中的层间绝缘膜9实现元件隔离。在凹槽的形成26中，如图27C所示，因为在要处理的材料层和用于对字线6进行光刻构图工艺的抗蚀剂层之间形成的减反射层(未示出)、元件隔离氧化物膜12以及二氧化硅膜5可以用作蚀刻掩模，所以不需要用任何抗蚀剂作为掩模。这保证了类似于第四实施例所得到的结果。
根据第五实施例的AND型快闪存储器的凹槽26可以通过基于制造AND型快闪存储器的常规方法的第二实施例中所述的方法形成，其中形成字线6和叠置其上的氮化硅膜22，形成只暴露出快闪存储单元区的抗蚀剂膜，然后用该抗蚀剂膜、氮化硅膜22、元件隔离氧化物膜12和二氧化硅膜5作为掩模蚀刻半导体衬底1。通过已知的普通工艺可以形成其它结构元件。随后的工艺可以与第二实施例中的相同。
(第六实施例)
下面，说明根据本发明第六实施例的非易失性半导体存储器件(AND型快闪存储器)。第六实施例的电路结构与图38中所示的相同，但布局和剖面结构与第二传统例子以及第四和第五实施例不同。图28是根据本发明第六实施例的非易失性半导体存储器件(AND型快闪存储器)的构造的布局图。图29A、29B和29C是分别沿图28中的I-I线、II-II线和III-III线的示意剖面图。
在第六实施例中，不仅在字线6上而且在位线杂质扩散层4上形成硅化钴膜24。没有在位线杂质扩散层4上形成二氧化硅膜5。类似于第四实施例的情况，在半导体衬底1的没有形成位线杂质扩散层4、元件隔离氧化物膜12和字线6的区域中形成凹槽26。在本实施例中，在凹槽26的底部形成沟道终止杂质扩散层7。侧壁8在如图29B所示的位线杂质扩散层4之间，在凹槽26中低于形成在位线杂质扩散层4上的硅化钴膜24的下端的位置形成，并且如图29C所示形成在字线6之间，在从硅化钴膜24的下端位置到凹槽26的底部的区域上。还在沟道终止杂质扩散层7上由侧壁8围绕的区域中形成硅化钴膜24。注意，在图28中省略了除位线杂质扩散层4上的二氧化硅膜5以外的绝缘膜(ONO膜2、侧壁8、层间绝缘膜9和隧道氧化物膜13)的图示。
对于根据第六实施例这样构成的快闪存储器，所得到的操作和效果与第五实施例所获得的相同，并且由于在位线杂质扩散层4上形成的硅化钴膜24，还可以降低位线的电阻率。虽然在沟道终止杂质扩散层7上还留有硅化钴膜24，但是硅化钴膜24通过侧壁8与字线6和位线杂质扩散层4隔离，所以防止了两者之间的短路。
根据第六实施例的AND型快闪存储器的凹槽26可以通过基于制造AND型快闪存储器的常规方法的第三实施例中所述的方法形成，其中形成字线6和叠置其上的氮化硅膜22，形成只暴露出快闪存储单元区的抗蚀剂膜，然后用抗蚀剂膜、氮化硅膜22、元件隔离氧化物膜12和二氧化硅膜5作为掩模蚀刻半导体衬底1。通过已知的普通工艺可以形成其它结构元件。随后的工艺可以与第三实施例中的相同。例如，可以通过采用过蚀刻和氢氟酸处理去掉二氧化硅膜5，并通过相继的硅化物(salicide)工艺，得到第六实施例的结构。

Claims (38)

1.一种非易失性半导体存储器件，包括：
半导体衬底；
由形成在所述半导体衬底表面部分中的杂质扩散层构成的多个位线；以及
由形成在所述半导体衬底上的导电层构成的在俯视图中与所述多个位线交叉的多个字线；
形成在所述字线上的第一绝缘膜；以及
沿所述字线形成的第二绝缘膜；
其中在每个相邻的字线之间，
在半导体衬底的表面部分中，在俯视图中由形成在所述相邻字线上的第一绝缘膜和相邻位线限定的各区中形成凹槽，使之与所述第二绝缘膜对准；
在所述所述凹槽的底部形成沟道终止杂质扩散层；以及
在所述凹槽中填充绝缘膜。
2.根据权利要求1的非易失性半导体存储器件，其中所述第二绝缘膜为侧壁。
3.一种非易失性半导体存储器件，包括：
半导体衬底；
由形成在所述半导体衬底表面部分中的杂质扩散层构成的多个位线；以及
由形成在所述半导体衬底上的导电层构成的在俯视图中与所述多个位线交叉的多个字线；
其中每个相邻字线之间，
在所述半导体衬底的表面部分中，在俯视图中由相邻字线和相邻位线限定的各区中形成凹槽；
在所述凹槽的底部形成沟道终止杂质扩散层；
在各字线的侧面上形成侧壁，使之向所述凹槽的底部延伸；以及
在所述凹槽中填充绝缘膜。
4.根据权利要求3的非易失性半导体存储器件，其中在俯视图中，形成所述凹槽，使之与所述字线对准。
5.根据权利要求3的非易失性半导体存储器件，其中在俯视图中，形成所述凹槽，使之与所述字线间隔开。
6.根据权利要求3的非易失性半导体存储器件，还包括形成在所述位线和所述沟道终止杂质扩散层从所述侧壁暴露出来的部分上的硅化物膜。
7.根据权利要求1的非易失性半导体存储器件，其中所述沟道终止杂质扩散层还形成在所述凹槽的侧面上。
8.根据权利要求3的非易失性半导体存储器件，其中所述沟道终止杂质扩散层还形成在所述凹槽的侧面上。
9.根据权利要求1的非易失性半导体存储器件，其中所述器件为NOR型快闪存储器。
10.根据权利要求3的非易失性半导体存储器件，其中所述器件为NOR型快闪存储器。
11.根据权利要求1的非易失性半导体存储器件，其中所述器件为AND型快闪存储器。
12.根据权利要求3的非易失性半导体存储器件，其中所述器件为AND型快闪存储器。
13.一种非易失性半导体存储器件的制造方法，包括以下步骤：
在半导体衬底上按第一氧化物膜、氮化物膜和第二氧化物膜的顺序叠置形成叠层；
在所述半导体衬底的表面部分中形成由杂质扩散层构成的多个位线；
在所述多个位线上形成第一绝缘膜；
在整个表面上依次形成导电层和第二绝缘膜；
构图所述导电层和所述第二绝缘膜以得到在俯视图中与所述多个位线交叉的多个字线；
在所述字线的侧面形成由第三绝缘膜构成的侧壁；
用所述第一绝缘膜、第二绝缘膜和侧壁作为掩模，通过蚀刻所述半导体衬底的表面形成凹槽；
通过离子注入在所述凹槽的底部形成沟道终止杂质扩散层；以及
用第四绝缘膜填充所述凹槽。
14.一种非易失性半导体存储器件的制造方法，包括以下步骤：
在半导体衬底上按第一氧化物膜、氮化物膜和第二氧化物膜的顺序叠置形成叠层；
在所述半导体衬底的表面部分中形成由杂质扩散层构成的多个位线；
在所述多个位线上形成第一绝缘膜；
在整个表面上依次形成导电层和第二绝缘膜；
构图所述导电层和所述第二绝缘膜以得到在俯视图中与所述多个位线交叉的多个字线；
用所述第一绝缘膜和第二绝缘膜作为掩模，通过蚀刻所述半导体衬底的表面形成凹槽；
通过离子注入在所述凹槽的底部形成沟道终止杂质扩散层；
在所述字线的侧面上形成由第三绝缘膜构成的并向所述凹槽的底部延伸的侧壁；以及
用第四绝缘膜填充所述凹槽。
15.一种非易失性半导体存储器件的制造方法，包括以下步骤：
在半导体衬底上按第一氧化物膜、氮化物膜和第二氧化物膜的顺序叠置形成叠层；
在所述半导体衬底的表面部分中形成由杂质扩散层构成的多个位线；
在所述多个位线上形成第一绝缘膜；
在整个表面上依次形成导电层和第二绝缘膜；
构图所述导电层和所述第二绝缘膜以得到在俯视图中与所述多个位线交叉的多个字线；
形成覆盖所述导电层和所述第二绝缘膜的抗蚀剂层，该抗蚀剂层在俯视图中在每个相邻字线之间并与所述字线间隔开的区域中具有开口；
用所述第一绝缘膜和所述抗蚀剂膜作为掩模，通过蚀刻所述半导体衬底的表面形成凹槽；
通过离子注入在所述凹槽的底部形成沟道终止杂质扩散层；以及
用第四绝缘膜填充所述凹槽。
16.一种非易失性半导体存储器件的制造方法，包括以下步骤：
在半导体衬底上形成隧道绝缘膜；
在所述半导体衬底的表面部分中形成由杂质扩散层构成的多个位线；
在所述多个位线上形成第一绝缘膜；
在所述隧道绝缘膜和所述第一绝缘膜上形成浮动栅；
在所述浮动栅上按第一氧化物膜、氮化物膜和第二氧化物膜的顺序叠置形成叠层；
在整个表面上依次形成导电层和第二绝缘膜；
构图所述导电层和所述第二绝缘膜以得到在俯视图中与所述多个位线交叉的多个字线；
在所述字线的侧面形成由所述第三绝缘膜构成的侧壁；
用所述第一绝缘膜、第二绝缘膜和侧壁作为掩模，通过蚀刻半导体衬底的表面形成凹槽；
通过离子注入在所述凹槽的底部形成沟道终止杂质扩散层；以及
用第四绝缘膜填充所述凹槽。
17.一种非易失性半导体存储器件的制造方法，包括以下步骤：
在半导体衬底上形成隧道绝缘膜；
在所述半导体衬底的表面部分中形成由杂质扩散层构成的多个位线；
在所述多个位线上形成第一绝缘膜；
在所述隧道绝缘膜和所述第一绝缘膜上形成浮动栅；
在所述浮动栅上按第一氧化物膜、氮化物膜和第二氧化物膜的顺序叠置形成叠层；
在整个表面上依次形成导电层和第二绝缘膜；
构图所述导电层和所述第二绝缘膜以得到在俯视图中与所述多个位线交叉的多个字线；
用所述第一绝缘膜和第二绝缘膜作为掩模，通过蚀刻所述半导体衬底的表面形成凹槽；
通过离子注入在所述凹槽的底部形成沟道终止杂质扩散层；
在所述字线的侧面上形成由第三绝缘膜构成的并向所述凹槽的底部延伸的侧壁；以及
用第四绝缘膜填充所述凹槽。
18.根据权利要求14的非易失性半导体存储器件的制造方法，在形成所述侧壁的步骤和填充第四绝缘膜的步骤之间还包括以下步骤：
去掉所述第二绝缘膜；以及
在所述字线上形成硅化物膜。
19.根据权利要求17的非易失性半导体存储器件的制造方法，在形成所述侧壁的步骤和填充第四绝缘膜的步骤之间还包括以下步骤：
去掉所述第二绝缘膜；以及
在所述字线上形成硅化物膜。
20.根据权利要求14的非易失性半导体存储器件的制造方法，其中形成所述侧壁的步骤包括以下步骤：
在整个表面形成第三绝缘膜；以及
各向异性蚀刻所述第三绝缘膜，伴随着去掉所述第一绝缘膜。
21.根据权利要求17的非易失性半导体存储器件的制造方法，其中形成所述侧壁的步骤包括以下步骤：
在整个表面形成第三绝缘膜；以及
各向异性蚀刻所述第三绝缘膜，伴随着去掉所述第一绝缘膜。
22.根据权利要求20的非易失性半导体存储器件的制造方法，在各向异性蚀刻所述第三绝缘膜、伴随着去掉第一绝缘膜的步骤和用第四绝缘膜填充凹槽的步骤之间还包括以下步骤：
去掉所述第二绝缘膜；以及
在所述字线、所述位线和所述侧壁中露出的部分所述沟道终止杂质扩散层上形成硅化物膜。
23.根据权利要求21的非易失性半导体存储器件的制造方法，在各向异性蚀刻第三绝缘膜、伴随着去掉第一绝缘膜的步骤和用第四绝缘膜填充凹槽的步骤之间还包括以下步骤：
去掉所述第二绝缘膜；以及
在所述字线、所述位线和所述侧壁中露出的部分所述沟道终止杂质扩散层上形成硅化物膜。
24.一种非易失性半导体存储器件的制造方法，包括以下步骤：
在半导体衬底上形成隧道绝缘膜；
在所述半导体衬底的表面部分中形成由杂质扩散层构成的多个位线；
在所述多个位线上形成第一绝缘膜；
在所述隧道绝缘膜和所述第一绝缘膜上形成浮动栅；
在所述浮动栅上按第一氧化物膜、氮化物膜和第二氧化物膜的顺序叠置形成叠层；
在整个表面上依次形成导电层和第二绝缘膜；
构图所述导电层和所述第二绝缘膜以得到在俯视图中与所述多个位线交叉的多个字线；
形成覆盖所述导电层和所述第二绝缘膜的抗蚀剂层，该抗蚀剂层在俯视图中在每个相邻字线之间并与所述字线间隔开的区域中具有开口；
用所述第一绝缘膜和所述抗蚀剂膜作为掩模，通过蚀刻所述半导体衬底的表面形成凹槽；
通过离子注入在所述凹槽的底部形成沟道终止杂质扩散层；以及
用第四绝缘膜填充所述凹槽。
25.根据权利要求15的非易失性半导体存储器件的制造方法，在形成所述沟道终止杂质扩散层的步骤和用所述第四绝缘膜填充凹槽的步骤之间还包括以下步骤：
去掉所述第二绝缘膜；以及
在所述字线上形成硅化物膜。
26.根据权利要求24的非易失性半导体存储器件的制造方法，在形成所述沟道终止杂质扩散层的步骤和用所述第四绝缘膜填充凹槽的步骤之间还包括以下步骤：
去掉所述第二绝缘膜；以及
在所述字线上形成硅化物膜。
27.根据权利要求15的非易失性半导体存储器件的制造方法，在形成所述沟道终止杂质扩散层的步骤和用所述第四绝缘膜填充凹槽的步骤之间还包括以下步骤：
去掉所述第一绝缘膜；
去掉所述第二绝缘膜；以及
在所述字线、所述位线和所述侧壁中露出的部分所述沟道终止杂质扩散层上形成硅化物膜。
28.根据权利要求24的非易失性半导体存储器件的制造方法，在形成所述沟道终止杂质扩散层的步骤和用所述第四绝缘膜填充凹槽的步骤之间还包括以下步骤：
去掉所述第一绝缘膜；
去掉所述第二绝缘膜；以及
在所述字线、所述位线和所述侧壁中露出的部分所述沟道终止杂质扩散层上形成硅化物膜。
29.一种非易失性半导体存储器件的制造方法，该器件包括半导体衬底，由形成在所述半导体衬底表面部分中的杂质扩散层构成的多个位线，以及由形成在所述半导体衬底上的导电层构成的在俯视图中与所述多个位线交叉的多个字线，该方法包括以下步骤：
用预先形成在所述多个位线和所述多个字线上的绝缘膜作为掩模，通过蚀刻所述半导体衬底形成凹槽；
通过离子注入在所述凹槽的底部形成沟道终止杂质扩散层；以及
用第四绝缘膜填充所述凹槽。
30.一种非易失性半导体存储器件的制造方法，该器件包括半导体衬底，由形成在所述半导体衬底表面部分中的杂质扩散层构成的多个位线，以及由形成在所述半导体衬底上的导电层构成的在俯视图中与所述多个位线交叉的多个字线，该方法包括以下步骤：
用预先形成在所述多个位线上的绝缘膜和预先形成在所述字线上的抗蚀剂膜作为掩模，通过蚀刻所述半导体衬底形成凹槽；
通过离子注入在所述凹槽的底部形成沟道终止杂质扩散层；以及
用第四绝缘膜填充所述凹槽。
31.根据权利要求13的非易失性半导体存储器件的制造方法，在通过离子注入在所述凹槽的底部形成沟道终止杂质扩散层的步骤中，通过离子注入所述沟道终止杂质扩散层也形成在所述凹槽的侧面上。
32.根据权利要求14的非易失性半导体存储器件的制造方法，在所述通过离子注入在凹槽的底部形成沟道终止杂质扩散层的步骤中，通过离子注入所述沟道终止杂质扩散层也形成在所述凹槽的侧面上。
33.根据权利要求15的非易失性半导体存储器件的制造方法，在所述通过离子注入在凹槽的底部形成沟道终止杂质扩散层的步骤中，通过离子注入所述沟道终止杂质扩散层也形成在所述凹槽的侧面上。
34.根据权利要求16的非易失性半导体存储器件的制造方法，在所述通过离子注入在凹槽的底部形成沟道终止杂质扩散层的步骤中，通过离子注入所述沟道终止杂质扩散层也形成在所述凹槽的侧面上。
35.根据权利要求17的非易失性半导体存储器件的制造方法，在所述通过离子注入在凹槽的底部形成沟道终止杂质扩散层的步骤中，通过离子注入所述沟道终止杂质扩散层也形成在所述凹槽的侧面上。
36.根据权利要求24的非易失性半导体存储器件的制造方法，在所述通过离子注入在凹槽的底部形成沟道终止杂质扩散层的步骤中，通过离子注入所述沟道终止杂质扩散层也形成在所述凹槽的侧面上。
37.根据权利要求29的非易失性半导体存储器件的制造方法，在所述通过离子注入在凹槽的底部形成沟道终止杂质扩散层的步骤中，通过离子注入所述沟道终止杂质扩散层也形成在所述凹槽的侧面上。
38.根据权利要求30的非易失性半导体存储器件的制造方法，在所述通过离子注入在凹槽的底部形成沟道终止杂质扩散层的步骤中，通过离子注入所述沟道终止杂质扩散层也形成在所述凹槽的侧面上。
CNB031368441A 2002-05-21 2003-05-21 非易失性半导体存储器件及其制造方法 Expired - Fee Related CN1274026C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP146184/2002 2002-05-21
JP2002146184A JP3967193B2 (ja) 2002-05-21 2002-05-21 不揮発性半導体記憶装置及びその製造方法

Publications (2)

Publication Number Publication Date
CN1461056A true CN1461056A (zh) 2003-12-10
CN1274026C CN1274026C (zh) 2006-09-06

Family

ID=29397788

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031368441A Expired - Fee Related CN1274026C (zh) 2002-05-21 2003-05-21 非易失性半导体存储器件及其制造方法

Country Status (6)

Country Link
US (2) US6940120B2 (zh)
EP (1) EP1365452A3 (zh)
JP (1) JP3967193B2 (zh)
KR (1) KR100829034B1 (zh)
CN (1) CN1274026C (zh)
TW (1) TWI269435B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100418227C (zh) * 2004-08-09 2008-09-10 恩益禧电子股份有限公司 半导体存储装置及其制造方法
CN113322071A (zh) * 2021-05-28 2021-08-31 长江存储科技有限责任公司 刻蚀用组合物及其使用方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US6734063B2 (en) 2002-07-22 2004-05-11 Infineon Technologies Ag Non-volatile memory cell and fabrication method
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US6794764B1 (en) * 2003-03-05 2004-09-21 Advanced Micro Devices, Inc. Charge-trapping memory arrays resistant to damage from contact hole information
EP2383916A1 (en) * 2003-10-31 2011-11-02 Warner Bros. Entertainment Inc. Method and saystem for limiting content diffusion to local receivers
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
DE112005003421T5 (de) 2005-01-24 2008-01-17 Spansion Llc, Sunnyvale Halbleiterbauelement und Verfahren zu dessen Herstellung
WO2006092824A1 (ja) * 2005-02-28 2006-09-08 Spansion Llc 半導体装置及びその製造方法
JP4515293B2 (ja) * 2005-03-08 2010-07-28 パナソニック株式会社 半導体集積回路装置およびその製造方法
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US7303964B2 (en) * 2005-04-25 2007-12-04 Spansion Llc Self-aligned STI SONOS
KR100952718B1 (ko) * 2005-06-28 2010-04-13 스펜션 엘엘씨 반도체 장치 및 그의 제조 방법
US7786512B2 (en) 2005-07-18 2010-08-31 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
JP2007042988A (ja) * 2005-08-05 2007-02-15 Sony Corp トランジスタ、及び、同トランジスタの製造方法、及び、不揮発性記憶素子、及び、同記不揮発性記憶素子を備えた半導体装置
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US20070054463A1 (en) * 2005-09-15 2007-03-08 Spansion Llc Method for forming spacers between bitlines in virtual ground memory array and related structure
TWI311796B (en) * 2005-11-17 2009-07-01 Ememory Technology Inc Semiconductor device and manufacturing method thereof
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7838923B2 (en) * 2007-08-09 2010-11-23 Macronix International Co., Ltd. Lateral pocket implant charge trapping devices
CN101587863B (zh) * 2008-05-23 2011-03-23 中芯国际集成电路制造(上海)有限公司 用于基于sonos的快闪存储的多晶硅栅极蚀刻方法和器件
KR101001304B1 (ko) * 2008-07-08 2010-12-14 서울대학교산학협력단 저항변화기록소자, 상전이기록소자, 저항변화 랜덤 액세스메모리와 그 정보판독방법 및 상전이 랜덤 액세스 메모리와그 정보판독방법
KR101097433B1 (ko) 2009-06-02 2011-12-23 주식회사 하이닉스반도체 상변화 메모리 장치 및 그 제조 방법
US8551858B2 (en) * 2010-02-03 2013-10-08 Spansion Llc Self-aligned SI rich nitride charge trap layer isolation for charge trap flash memory
US8441063B2 (en) * 2010-12-30 2013-05-14 Spansion Llc Memory with extended charge trapping layer
US8603868B2 (en) * 2011-12-19 2013-12-10 International Business Machines Corporation V-groove source/drain MOSFET and process for fabricating same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4549927A (en) * 1984-06-29 1985-10-29 International Business Machines Corporation Method of selectively exposing the sidewalls of a trench and its use to the forming of a metal silicide substrate contact for dielectric filled deep trench isolated devices
US4597060A (en) * 1985-05-01 1986-06-24 Texas Instruments Incorporated EPROM array and method for fabricating
US4719185A (en) * 1986-04-28 1988-01-12 International Business Machines Corporation Method of making shallow junction complementary vertical bipolar transistor pair
US5095345A (en) * 1988-11-10 1992-03-10 Texas Instruments Incorporated Floating-gate memory array with silicided buried bitlines
US5278438A (en) * 1991-12-19 1994-01-11 North American Philips Corporation Electrically erasable and programmable read-only memory with source and drain regions along sidewalls of a trench structure
JPH08172174A (ja) * 1994-12-20 1996-07-02 Sony Corp 不揮発性半導体記憶装置とその製造方法
JPH09275196A (ja) * 1996-04-03 1997-10-21 Sony Corp 半導体装置及びその製造方法
JP2964993B2 (ja) * 1997-05-28 1999-10-18 日本電気株式会社 半導体記憶装置
WO1999049516A1 (de) * 1998-03-24 1999-09-30 Infineon Technologies Ag Speicherzellenanordnung und verfahren zu ihrer herstellung
JP2000357754A (ja) * 1999-06-03 2000-12-26 Texas Instr Inc <Ti> Ｓｔｉを有するフラッシュメモリ内にソースラインをサリサイド化する方法
JP4354596B2 (ja) 1999-12-10 2009-10-28 シャープ株式会社 半導体記憶装置の製造方法及び半導体記憶装置
JP2002124584A (ja) 2000-10-13 2002-04-26 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
JP2002134634A (ja) 2000-10-25 2002-05-10 Nec Corp 半導体装置及びその製造方法
TW546778B (en) * 2001-04-20 2003-08-11 Koninkl Philips Electronics Nv Two-transistor flash cell
US6528843B1 (en) * 2002-05-03 2003-03-04 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell having a single-side tip-shaped floating-gate structure and its contactless flash memory arrays

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100418227C (zh) * 2004-08-09 2008-09-10 恩益禧电子股份有限公司 半导体存储装置及其制造方法
CN113322071A (zh) * 2021-05-28 2021-08-31 长江存储科技有限责任公司 刻蚀用组合物及其使用方法

Also Published As

Publication number Publication date
JP2003338566A (ja) 2003-11-28
EP1365452A2 (en) 2003-11-26
KR100829034B1 (ko) 2008-05-16
KR20030091689A (ko) 2003-12-03
TWI269435B (en) 2006-12-21
US20030218207A1 (en) 2003-11-27
EP1365452A3 (en) 2009-08-19
US6940120B2 (en) 2005-09-06
CN1274026C (zh) 2006-09-06
US20050265093A1 (en) 2005-12-01
TW200401438A (en) 2004-01-16
JP3967193B2 (ja) 2007-08-29

Similar Documents

Publication Publication Date Title
CN1274026C (zh) 非易失性半导体存储器件及其制造方法
CN1324687C (zh) 半导体装置的制造方法
CN1181554C (zh) 半导体器件及其制造方法
CN1135624C (zh) 半导体器件及其制造方法
CN1155095C (zh) 非易失性半导体存储装置及其制造方法
CN1252813C (zh) 包含非易失性半导体存储器的半导体集成电路装置的制造方法
CN101051652A (zh) 半导体器件及其制造方法
CN1240131C (zh) 半导体装置及其制造方法
CN1716572A (zh) 非易失性半导体存储器件的制造方法及半导体存储器件
CN1505156A (zh) 非易失性半导体存储器件及其制造方法
CN1402352A (zh) 具有浮置栅的半导体器件及其制造方法
CN1505158A (zh) 积体内存电路及形成积体内存电路的方法
CN1689160A (zh) 半导体存储器件及其制造方法
CN1505155A (zh) 半导体器件及其制造方法
CN101051641A (zh) 半导体器件及其制造方法
CN1574298A (zh) 半导体器件的制造方法和半导体器件
CN101038874A (zh) 形成硅氧化物膜的方法和制造电容器与半导体装置的方法
CN1976041A (zh) 非易失性半导体存储器件及其制造方法
CN1601650A (zh) 非易失性半导体存储器件及其制造方法
CN1252825C (zh) 半导体装置及其制造方法
CN1149655C (zh) 制造半导体器件的方法
CN1210813C (zh) 半导体器件和其制造方法
CN1262014C (zh) 半导体器件和半导体器件的制造方法
CN1245754C (zh) 非易失性半导体存储器的制造方法和非易失性半导体存储器
CN1192045A (zh) 半导体装置的制造方法和半导体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060906

Termination date: 20160521