CN1493087A - 消去光刻胶与osg之间的反应的方法 - Google Patents
消去光刻胶与osg之间的反应的方法 Download PDFInfo
- Publication number
- CN1493087A CN1493087A CNA018228682A CN01822868A CN1493087A CN 1493087 A CN1493087 A CN 1493087A CN A018228682 A CNA018228682 A CN A018228682A CN 01822868 A CN01822868 A CN 01822868A CN 1493087 A CN1493087 A CN 1493087A
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- layer
- photoresist
- hole
- remove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229920002120 photoresistant polymer Polymers 0.000 title claims abstract description 313
- 238000000034 method Methods 0.000 title claims abstract description 54
- 239000011521 glass Substances 0.000 title claims description 4
- 238000006243 chemical reaction Methods 0.000 title abstract description 7
- 239000000463 material Substances 0.000 claims abstract description 181
- 229910052751 metal Inorganic materials 0.000 claims abstract description 145
- 239000002184 metal Substances 0.000 claims abstract description 145
- 238000000151 deposition Methods 0.000 claims abstract description 69
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 239000003989 dielectric material Substances 0.000 claims abstract description 40
- 238000004377 microelectronic Methods 0.000 claims abstract description 31
- 239000000126 substance Substances 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 153
- 230000004888 barrier function Effects 0.000 claims description 145
- 230000001681 protective effect Effects 0.000 claims description 81
- 238000003384 imaging method Methods 0.000 claims description 71
- 230000008021 deposition Effects 0.000 claims description 65
- 238000011049 filling Methods 0.000 claims description 36
- 229920000642 polymer Polymers 0.000 claims description 22
- 238000012986 modification Methods 0.000 claims description 20
- 230000004048 modification Effects 0.000 claims description 20
- 238000010894 electron beam technology Methods 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims description 12
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 11
- 230000005328 spin glass Effects 0.000 claims description 11
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 claims description 9
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 7
- 238000000576 coating method Methods 0.000 claims description 7
- 229910003465 moissanite Inorganic materials 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 238000004528 spin coating Methods 0.000 claims description 7
- 238000009987 spinning Methods 0.000 claims description 7
- 229920000620 organic polymer Polymers 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 229910004541 SiN Inorganic materials 0.000 claims description 5
- 239000010949 copper Substances 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- 239000004411 aluminium Substances 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 229910000838 Al alloy Inorganic materials 0.000 claims description 3
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 238000000137 annealing Methods 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 555
- 231100000572 poisoning Toxicity 0.000 abstract description 8
- 230000000607 poisoning effect Effects 0.000 abstract description 8
- 150000002739 metals Chemical class 0.000 abstract 1
- 238000000059 patterning Methods 0.000 abstract 1
- 239000002344 surface layer Substances 0.000 abstract 1
- 239000001257 hydrogen Substances 0.000 description 21
- 229910052739 hydrogen Inorganic materials 0.000 description 21
- -1 poly (arylene ether Chemical compound 0.000 description 20
- 238000005229 chemical vapour deposition Methods 0.000 description 19
- 238000005516 engineering process Methods 0.000 description 16
- 239000000203 mixture Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 8
- RTZKZFJDLAIYFH-UHFFFAOYSA-N ether Substances CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 8
- 239000002904 solvent Substances 0.000 description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 6
- 229910052799 carbon Inorganic materials 0.000 description 6
- 125000001424 substituent group Chemical group 0.000 description 6
- 238000005137 deposition process Methods 0.000 description 5
- 150000002431 hydrogen Chemical class 0.000 description 5
- 230000005855 radiation Effects 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- JHIVVAPYMSGYDF-UHFFFAOYSA-N cyclohexanone Chemical compound O=C1CCCCC1 JHIVVAPYMSGYDF-UHFFFAOYSA-N 0.000 description 4
- 238000001704 evaporation Methods 0.000 description 4
- 230000008020 evaporation Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 125000000217 alkyl group Chemical group 0.000 description 3
- 239000002585 base Substances 0.000 description 3
- 150000004054 benzoquinones Chemical group 0.000 description 3
- FHIVAFMUCKRCQO-UHFFFAOYSA-N diazinon Chemical compound CCOP(=S)(OCC)OC1=CC(C)=NC(C(C)C)=N1 FHIVAFMUCKRCQO-UHFFFAOYSA-N 0.000 description 3
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 238000003877 atomic layer epitaxy Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- BGTOWKSIORTVQH-UHFFFAOYSA-N cyclopentanone Chemical compound O=C1CCCC1 BGTOWKSIORTVQH-UHFFFAOYSA-N 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000005499 meniscus Effects 0.000 description 2
- 239000000178 monomer Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 125000001997 phenyl group Chemical group [H]C1=C([H])C([H])=C(*)C([H])=C1[H] 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 239000002574 poison Substances 0.000 description 2
- 231100000614 poison Toxicity 0.000 description 2
- 229920001296 polysiloxane Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 229920005573 silicon-containing polymer Polymers 0.000 description 2
- 229910052724 xenon Inorganic materials 0.000 description 2
- CVOFKRWYWCSDMA-UHFFFAOYSA-N 2-chloro-n-(2,6-diethylphenyl)-n-(methoxymethyl)acetamide;2,6-dinitro-n,n-dipropyl-4-(trifluoromethyl)aniline Chemical compound CCC1=CC=CC(CC)=C1N(COC)C(=O)CCl.CCCN(CCC)C1=C([N+]([O-])=O)C=C(C(F)(F)F)C=C1[N+]([O-])=O CVOFKRWYWCSDMA-UHFFFAOYSA-N 0.000 description 1
- 229910000497 Amalgam Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000000010 aprotic solvent Substances 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 125000003118 aryl group Chemical group 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 150000003950 cyclic amides Chemical class 0.000 description 1
- 150000003997 cyclic ketones Chemical class 0.000 description 1
- 125000000753 cycloalkyl group Chemical group 0.000 description 1
- IIRFCWANHMSDCG-UHFFFAOYSA-N cyclooctanone Chemical compound O=C1CCCCCCC1 IIRFCWANHMSDCG-UHFFFAOYSA-N 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000003618 dip coating Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- NOKUWSXLHXMAOM-UHFFFAOYSA-N hydroxy(phenyl)silicon Chemical compound O[Si]C1=CC=CC=C1 NOKUWSXLHXMAOM-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- GQYHUHYESMUTHG-UHFFFAOYSA-N lithium niobate Chemical compound [Li+].[O-][Nb](=O)=O GQYHUHYESMUTHG-UHFFFAOYSA-N 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- PZYDAVFRVJXFHS-UHFFFAOYSA-N n-cyclohexyl-2-pyrrolidone Chemical class O=C1CCCN1C1CCCCC1 PZYDAVFRVJXFHS-UHFFFAOYSA-N 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- KBXJHRABGYYAFC-UHFFFAOYSA-N octaphenylsilsesquioxane Chemical compound O1[Si](O2)(C=3C=CC=CC=3)O[Si](O3)(C=4C=CC=CC=4)O[Si](O4)(C=5C=CC=CC=5)O[Si]1(C=1C=CC=CC=1)O[Si](O1)(C=5C=CC=CC=5)O[Si]2(C=2C=CC=CC=2)O[Si]3(C=2C=CC=CC=2)O[Si]41C1=CC=CC=C1 KBXJHRABGYYAFC-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 239000002534 radiation-sensitizing agent Substances 0.000 description 1
- 238000012958 reprocessing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000001291 vacuum drying Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
- H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
- H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/4763—Deposition of non-insulating, e.g. conductive -, resistive -, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1005—Formation and after-treatment of dielectrics
- H01L2221/1052—Formation of thin functional dielectric layers
- H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
- H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Plasma & Fusion (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
一种形成微电子器件并防止光刻胶中毒的方法。把各种导电金属和介电材料层按照选择的顺序沉积到基板上,以形成集成电路。通过曝光并使光刻胶材料图案化在该结构中形成通孔和沟槽。绝缘层的介电材料被防护,防止光刻胶产生导致光刻胶中毒的化学反应。通过沉积覆盖介电材料的附加层或者通过改性介电材料对等离子体或化学处理暴露的表面,在介电材料上形成改性的表面层,可以做到这一点。
Description
发明背景
发明领域
本发明涉及微电子器件例如集成电路器件中结构的形成。更特别地,本发明涉及在微电子器件形成过程中光刻胶中毒的防止。
相关技术描述
在微电子器件的制造中,在基板上以选择的顺序沉积各种金属层和绝缘层形成集成电路(IC)在本领域中是已知的。本文所用的术语“微电子器件”包括集成电路、金属间电介质等等。一般地,第一级金属层沉积在基板上,并且第一级金属层通过一个或多个绝缘层与第二级金属层分开。后续的金属层依次由一层或多层另外的绝缘层分开。
绝缘层用做金属间介电层之间的电绝缘层,其一般包括介电材料例如二氧化硅、氧氮化硅、氟化硅酸盐玻璃(FSG)、旋压玻璃(spin-onglass)(SOG)等等。这些绝缘层一般通过传统的技术例如化学气相沉积(CVD)等沉积并用做保护层或填缝剂以获得基板的平面化。所述金属层一般包括导电金属例如铝、铜、钛、钨等等。
在形成这些微电子器件过程中,使用标准的光刻技术和蚀刻技术除去电介质的一些部分是必须的。沟槽、通孔等在电介质内部形成并用导电金属填充以便形成与集成电路中的金属接点的电连接。在这样的加工过程中,所述电介质可以和其它材料接触,包括但不限于光刻胶和抗反射涂层(ARC’s)。
材料之间的这种接触产生的一个问题是光刻胶和某种电介质之间可能发生反应。这对于称为有机硅玻璃(OSGs)的一类介电材料是特别重要的,其包括商品名为HIOSPTM、Black DiamondTM和CoralTM的材料。这些材料既可以是多孔的也可以是非孔的。这些材料在工业界极具吸引力,因为它们的介电常数远大于二氧化硅。发生在OSG和光刻胶/ARC之间的反应在通孔中产生一种反应产物,其难于通过蚀刻、灰化、和/或化学剥离去除。结果,后续的互联结构的图案形成不再由光刻胶确定并且光刻胶再加工可能变得困难或不可能。这种现象称为“光刻胶中毒”、“抗蚀剂中毒”和/或“轮磨圆(mushrooming)”。显影时,光刻胶中毒引起光刻胶层的曝光图案区具有带非均匀侧壁的光刻胶轮廓或结构。在使用正性光刻胶时,光刻胶中毒常常导致形成光刻胶底座(footing),或恰好在基板上的光刻胶线宽化。在使用负性光刻胶时,可能导致光刻胶收聚(pinching),这是由于在光刻曝光并显影后在下面的基板上形成光刻胶轮廓的非均匀侧壁。蚀刻之后,这种光刻胶底座或光刻胶收聚问题将导致光刻胶图案向下面的层的不完整转移。对于互连制造的一些优选的方法,特别是双Damadcene方法,这种OSG/光刻胶反应可以使得互连形成困难或不可能。
设计在抗蚀剂形成过程中形成避免光刻胶层中毒的集成电路的方法是希望的。本发明的目的是沉积或产生在介电材料和光刻胶之间的中间层抑制光刻胶中毒引起的反应。
根据本发明,绝缘层的介电材料被保护,防止光刻胶材料发生导致光刻胶中毒的化学反应。这通过在介电材料上形成改性的表面层来完成,其可以通过沉积覆盖介电材料的附加层或通过使介电材料的曝光表面进行等离子体或化学处理改性。
发明概述
本发明提供一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层或任选的蚀刻停止层形成一个第二介电层;
(d)在第二介电层的上表面上沉积一层光刻胶并以成像方式除去与第一介电层的至少一个通孔相对应的一部分光刻胶;
(e)除去每一层在去除的光刻胶部分下面的部分,由此形成向下通过第一介电层的至少一个通孔,并除去光刻胶的其余部分;
(f)在第二介电层的上表面和在所述通孔的内壁和底面上沉积保护材料;
(g)在保护材料上沉积一个附加层的光刻胶层并以成像方式除去与第二介电层的至少一个沟槽相对应的一部分光刻胶;
(h)除去每一层在去除的附加光刻胶层下面的部分,由此形成向下通过第二介电层的至少一个沟槽;
(i)除去附加光刻胶层的其余部分和保护材料的其余部分;
(j)在沟槽的内壁和底上加阻挡层金属衬里,并在通孔的内壁和底面上加阻挡层金属衬里;和
(k)用与阻挡层金属衬里接触的填充金属填充所述沟槽和通孔。
本发明还提供一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层上或在任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层的上表面沉积一层光刻胶并以成像方式除去对应于第二介电层的至少一个通孔的一部分光刻胶;
(e)除去第二介电层和任选的蚀刻停止层在除去光刻胶部分之下的部分,由此形成通过第二介电层和任选的蚀刻停止层向下的至少一个通孔,除去光刻胶层的其余部分;
(f)在第二介电层上表面和在所述通孔的底部和内壁上沉积保护材料;
(g)在保护材料上沉积一个附加层的光刻胶并且以成像方式除去对应于第二介电层的至少一个沟槽的一部分光刻胶;
(h)除去在去除的附加光刻胶层部分之下的保护材料和第二介电层的部分,由此形成向下通过第二介电层的至少一个沟槽;并除去第一介电层在第二介电层中的通孔之下的部分,由此形成向下通过第一介电层的通孔;
(i)除去附加光刻胶层的其余部分和保护材料的其余部分;
(j)在沟槽的内壁和底面上加阻挡层金属衬里,并在通孔的内壁和底面上加阻挡层金属衬里;和
(k)用与阻挡层金属衬里接触的填充金属填充所述沟和通孔。
本发明另外提供一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层上或在任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层的上表面上沉积一层光刻胶并以成像方式除去对应于第二介电层的至少一个沟槽的一部分光刻胶;
(e)除去第二介电层在除去的光刻胶部分之下的部分,由此形成向下通过第二介电层的至少一个沟槽,除去光刻胶层的其余部分;
(f)在第二介电层上表面和在所述沟的内壁和底面上沉积一种保护材料;
(g)在保护材料上沉积一个光刻胶附加层并且以成像方式除去对应于第一介电层的至少一个通孔的一部分光刻胶;
(h)除去每一层在附加光刻胶层的除去部分之下的部分,由此形成向下通过保护材料、任选的蚀刻停止层和第一介电层的至少一个沟槽;
(i)除去附加光刻胶层的其余部分和保护材料的其余部分;
(j)在沟的内壁和底面上加阻挡层金属衬里,并在通孔的内壁和底面上加阻挡层金属衬里;和
(k)用与阻挡层金属衬里接触的填充金属填充所述沟和通孔。
本发明还另外提供一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层上或在任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层的上表面上沉积一层光刻胶并以成像方式除去对应于第一介电层的至少一个通孔的一部分光刻胶;
(e)除去每一层在除去的光刻胶部分之下的部分,由此形成向下通过第二介电层、任选的蚀刻停止层和第一介电层的至少一个通孔,并除去光刻胶层的其余部分;
(f)改性第二介电层的上表面、通过第二介电层的通孔的内壁、任选的蚀刻停止层和第一介电层,因此在其上形成保护材料;
(g)在第二介电层上表面上的保护材料上和在通过第二介电层、任选的蚀刻停止层和第一介电层的通孔的壁和底面上的保护材料上沉积一个光刻胶附加层;以成像方式除去与第二介电层的至少一个沟槽相对应的一部分光刻胶;
(h)除去在附加光刻胶层的除去部分之下的在第二介电层的上表面上的保护材料、第二介电层和第二介电层内的通孔壁的部分,由此形成向下通过第二介电层的至少一个的沟槽,并除去附加光刻胶层的其余部分;
(i)在沟槽的内壁和底上加阻挡层金属衬里,并在通孔的内壁和底上加阻挡层金属衬里;和
(j)用与阻挡层金属衬里接触的填充金属填充所述沟和通孔。
本发明还另外提供一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层上或在任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层的上表面上沉积一层光刻胶并以成像方式除去对应于第二介电层和任选的蚀刻停止层的至少一个通孔的一部分光刻胶;
(e)除去在除去的光刻胶部分之下的第二介电层和任选的蚀刻停止层的部分,由此形成至少一个向下通过第二介电层和任选的蚀刻停止层的通孔,并除去光刻胶层的其余部分;
(f)改性第二介电层的上表面、通过第二介电层的通孔的内壁表面和底面和任选的停止蚀刻层的表面,由此形成保护材料;
(g)在第二介电层上表面上的保护材料上和在通过第二介电层和任选的蚀刻停层上的通孔的壁上和底面上的保护材料上沉积一个光刻胶附加层;并以成像方式除去对应于第二介电层的至少一个沟槽的一部分光刻胶;
(h)除去在第二介电层的上表面上的保护材料、第二介电层和第二介电层内的通孔壁上的保护材料在附加光刻胶层的除去部分之下的部分,由此形成至少一个向下通过第二介电层的沟槽,并除去在第二介电层中的通孔的底面上的保护材料部分、在第二介电层中的通孔之下的第一介电层的部分,由此形成至少一个向下通过第一介电层的通孔;
(i)除去附加光刻胶层的其余部分;
(j)在沟的内壁和底面上加阻挡层金属衬里,并在通孔的内壁和底面上加阻挡层金属衬里;和
(k)用与阻挡层金属衬里接触的填充金属填充所述沟和通孔。
本发明还另外提供一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层上或在任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层的上表面上沉积一层光刻胶并以成像方式除去对应于第一介电层的至少一个通孔的一部分光刻胶;
(e)除去每一层在除去的部分光刻胶之下的部分,由此形成至少一个通过第二介电层、任选的蚀刻停止层和第一介电层的通孔,并除去光刻胶层的其余部分;
(f)在第二介电层的上表面和通过第二介电层的所述通孔的内壁和底面、任选的蚀刻停止层和第一介电层上沉积阻挡材料,由此形成阻挡材料层;
(g)在第二介电层的上表面上和通过第二介电层、任选蚀刻停止层和第一介电层的通孔的底和壁上的阻挡金属层上沉积一个光刻胶附加层,以成像方式除去对应于至少第二介电层的一个沟槽的一部分光刻胶;
(h)除去在附加光刻胶层的除去部分之下的在第二介电层上表面上的阻挡材料层、第二介电层和第二介电层内的通孔的壁上的阻挡材料层,由此形成至少一个向下通过第二介电层的沟槽,并除去附加光刻胶层的其余部分;
(i)在沟槽的内壁和底上加阻挡层金属衬里,并在通孔的内壁和底上加阻挡层金属衬里;和
(j)用与阻挡层金属衬里接触的填充金属填充所述沟和通孔。
本发明还另外提供一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层上或在任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层的上表面上沉积一层光刻胶并以成像方式除去对应于第二介电层和任选的蚀刻停止层的至少一个通孔的一部分光刻胶;
(e)除去第二介电层和任选的蚀刻停止层在除去的部分光刻胶之下的部分,由此形成至少一个通过第二介电层和任选的蚀刻停止层的通孔,并除去光刻胶层的其余部分;
(f)在第二介电层的上表面、所述通孔的内壁表面和底上沉积阻挡材料,由此在其上形成阻挡材料层;
(g)在第二介电层的上表面上的阻挡材料层上和通过第二介电层和任选的蚀刻停止层的通孔的壁和底面上沉积一层附加光刻胶,以成像方式除去对应于至少第二介电层的至少一个沟槽的一部分光刻胶;
(h)除去在第二介电层的上表面上的阻挡材料层、第二介电层和第二介电层内的通孔的壁上的阻挡材料层在附加光刻胶层的除去部分之下的部分,由此形成至少一个向下通过第二介电层的沟槽,并从第二介电层中的通孔的底面除去阻挡材料层的部分,并除去第二介电层中的通孔之下的第一介电层的部分,由此形成至少一个向下通过第一介电层的通孔;
(i)除去附加光刻胶层的其余部分;
(j)在沟的内壁和底上加阻挡层金属衬里,并在通孔的内壁和底上加阻挡层金属衬里;和
(k)用与阻挡层金属衬里接触的填充金属填充所述沟和通孔。
本发明还另外提供一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层上或在任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层的上表面上沉积一层光刻胶并以成像方式除去对应于第二介电层的至少一个沟槽的一部分光刻胶;
(e)除去第二介电层在除去的部分光刻胶之下的部分,由此形成至少一个向下通过第二介电层的沟槽,并除去光刻胶层的其余部分;
(f)改性第二介电层的上表面和所述沟槽的内壁表面和底面,由此在其上形成保护材料;
(g)在第二介电层的上表面上的保护材料上和所述沟的内壁和底上的保护材料上沉积一个光刻胶附加层,以成像方式除去对应于至少第一介电层的至少一个通孔的一部分光刻胶;
(h)除去每一层在附加光刻胶层的除去部分之下的部分,由此形成至少一个向下通过第一介电层的通孔,并且除去附加光刻胶层的其余部分;
(i)在沟的内壁和底上加阻挡层金属衬里,并在通孔的内壁和底上加阻挡层金属衬里;和
(j)用与阻挡层金属衬里接触的填充金属填充所述沟和通孔。
本发明还另外提供一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层上或在任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层的上表面上沉积一层光刻胶并以成像方式除去对应于第二介电层的至少一个沟槽的一部分光刻胶;
(e)除去第二介电层和任选的蚀刻停止层(如果存在)在除去的部分光刻胶之下的部分,由此形成至少一个通过第二介电层并任选地通过蚀刻停止层的沟槽,并除去光刻胶层的其余部分;
(f)在第二介电层的上表面上和所述沟的内壁和底的表面上沉积阻挡层材料,由此在其上形成阻挡材料层;
(g)在第二介电层的上表面上和所述沟的内壁和底上的阻挡材料上沉积一个光刻胶附加层,以成像方式除去对应于第一介电层的至少一个通孔的一部分光刻胶;
(h)除去所述沟槽底面上的阻挡材料层、蚀刻停止层的任何残留部分和第一介电层的部分的每一种在附加光刻胶层的除去部分之下的部分,由此形成至少一个向下通过所述沟槽底面上的阻挡材料层、任选的蚀刻停止层和第一介电层的通孔,并且除去附加光刻胶层的其余部分;
(i)在沟槽的内壁和底面上的阻挡材料层上加阻挡层金属衬里,并在通孔的内壁和底上加阻挡层金属衬里;和
(j)用与阻挡层金属衬里接触的填充金属填充所述沟和通孔。
本发明还另外提供一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层上或在任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层上形成一个第一硬掩模(hardmask)层;
(e)在第一硬掩模层上形成一个第二硬掩模层;
(f)在第二硬掩模层的上表面上沉积一层光刻胶并且以成像方式除去对应于第二硬掩模层的至少一个通孔的一部分光刻胶;
(g)除去第二硬掩模层在除去的部分光刻胶之下的部分,由此形成至少一个通过第二硬掩模层的沟槽,并除去光刻胶层的其余部分;
(h)在第二硬掩模层的上表面上和在第二硬掩模中的通孔的内壁和底上沉积附加光刻胶层,以成像方式除去对应于第二硬掩模层的至少一个沟槽的一部分光刻胶;
(i)除去第一硬掩模层和第二介电层在第二硬掩模层中的通孔之下的部分,由此形成至少一个向下通过第一硬掩模层和第二介电层的通孔;
(j)除去第二硬掩模层在除去的部分附加光刻胶之下的部分,由此形成至少一个向下通过第二硬掩模层的沟槽,除去任选的蚀刻停止层在第二介电层中的通孔之下的部分,由此延长通孔向下通过任选的蚀刻层;
(k)除去第一硬掩模层和第二介电层在第二硬掩模层中的沟槽之下的部分,由此形成至少一个向下通过第一硬掩模层和第二介电层的沟槽;除去第一介电层在第二介电层中的通孔之下的部分,由此形成通过第一介电层的通孔,除去附加光刻胶的其余部分;
(l)在沟槽的内壁和底上加阻挡层金属衬里,并在通孔的内壁和底上加阻挡层金属衬里;和
(m)用与阻挡层金属衬里接触的填充金属填充所述沟和通孔。
本发明还另外提供一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层上或在任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层上形成一个第一硬掩模层;
(e)在第一硬掩模层上形成一个第二硬掩模层;
(f)在第二硬掩模层的上表面上沉积一层光刻胶并且以成像方式除去对应于第二硬掩模层的至少一个沟槽的一部分光刻胶;
(g)除去第二硬掩模层在除去的部分光刻胶之下的部分,由此形成至少一个通过第二硬掩模层的沟槽,并除去光刻胶层的其余部分;
(h)在第二硬掩模层的上表面上和在所述沟槽的内壁和底上沉积一个附加光刻胶层,以成像方式除去对应于第二介电层和任选的蚀刻停止层的至少一个通孔的一部分光刻胶;
(i)除去第一硬掩模层、第二介电层和任选的蚀刻层在除去的部分附加光刻胶之下的部分,由此形成至少一个向下通过第二介电层和任选的蚀刻层的通孔,除去附加光刻胶层的其余部分;
(j)除去第一硬掩模层和第二介电层在第二硬掩模层中的沟槽之下的部分,由此形成至少一个向下通过第二介电层的沟槽,除去对应于第二介电层或任选蚀刻停止层中的通孔的第一介电层部分,由此形成至少一个向下通过第一介电层的通孔;
(k)在沟槽的内壁和底上加阻挡层金属衬里,并在通孔的内壁和底面上加阻挡层金属衬里;和
(l)用与阻挡层金属衬里接触的填充金属填充所述沟槽和通孔。
附图简述
图1(a)-(h)表示本发明的第一个实施方案,表示一个深通孔第一种技术和沉积的保护材料。
图2(a)-(h)表示本发明的第二个实施方案,表示一个浅通孔第一种技术和沉积的保护材料。
图3(a)-(h)表示本发明的第三个实施方案,表示沟槽第一种技术和沉积的保护材料。
图4(a)-(h)表示本发明的第四个实施方案,表示深通孔第一种技术和表面改性的保护材料的形成。
图5(a)-(h)表示本发明的第五个实施方案,表示浅通孔第一种技术和表面改性的保护材料的形成。
图6(a)-(h)表示本发明的第六个实施方案,表示深通孔第一种技术和阻挡材料层。
图7(a)-(h)表示本发明的第七个实施方案,表示浅通孔第一种技术和阻挡材料层。
图8(a)-(h)表示本发明的第八个实施方案,表示沟槽第一种技术和表面改性保护材料的形成。
图9(a)-(h)表示本发明的第九个实施方案,表示沟槽第一种技术和阻挡材料层。
图10(a)-(h)表示本发明的第十个实施方案,表示通孔第一种技术以及第一和第二硬掩模层。
图11(a)-(h)表示本发明的第十一个实施方案,表示沟槽第一种技术以及第一和第二硬掩模层。
优选的实施方案详述
在本发明的第一个实施方案中,如图1(a)中所示,第一种介电材料沉积在基板表面上,形成基板上的第一介电层。然后可以把一种任选的蚀刻停止材料沉积在第一介电层上,形成一个任选的蚀刻停止层。然后把第二种介电材料沉积在第一介电层或任选的蚀刻停止层上,从而形成第二介电层。然后把一层光刻胶材料沉积在第二介电层的上表面上,通过标准光刻技术以成像方式除去一部分光刻胶,显示出第一介电层的通孔轮廓。然后除去每一层在光刻胶除去部分之下的部分,从而形成向下通过第一介电层的至少一个通孔,如图1(b)所示。然后除去光刻胶层的其余部分,如图1(c)所示。把保护材料,在该情况下为牺牲薄膜(SAC),沉积在第二介电层的上表面上和通孔的内壁和底面上,如图1(d)所示。然后把一个光刻胶附加层沉积在保护材料上,然后以成像方式除去一部分附加的光刻胶,显示出第二介电层的至少一个沟槽的轮廓,如图1(e)所示。从保护层和第二种介电材料中除去在除去的附加光刻胶部分之下的部分,形成向下通过第二介电层的至少一个沟槽,如图1(f)所示。然后除去附加光刻胶层的其余部分,如图1(g)所示。通孔和沟槽的内壁和底面然后加阻挡金属衬里,然后用与阻挡金属衬里接触的填充金属填充沟槽和通孔,如图1(h)所示。
用于上述技术的合适的基板包括适合于加工成集成电路或其它微电子器件合适的基板。基板非排除性地包括半导体材料如砷化镓(GaAs)、锗、硅锗、铌酸锂和含有硅的组合物如结晶硅、多晶硅、无定形硅、外延生长硅和二氧化硅(SiO2)及其混合物并且可以包括通常由熟知的印刷技术形成的金属触点线。金属触点的合适材料包括铝、铝合金、铜、铜合金、钛、钽和钨。这些导线形成集成电路的导体。它们通常彼此相互紧密地分开一定距离,该距离优选约20微米或更小,更优选约1微米或更小,最优选约0.05-约1微米。
第一介电层和第二介电层可以包含在微电子器件生产中常用的任何有机或无机介电材料。在本发明的实施中,最优选的是使用低介电常数k值的电介质。电介质可以非排除性地包括OSG’s、含硅的旋压玻璃,即含硅聚合物,例如烷氧基硅烷聚合物、倍半硅氧烷聚合物、硅氧烷聚合物、聚亚芳基醚、氟化的聚亚芳基醚、其它聚合物介电材料、纳孔二氧化硅或它们的混合物。用于本发明的一种有用的聚合物介电材料包括由具有下式的烷氧基硅烷单体形成的纳孔二氧化硅烷氧基硅烷聚合物:
其中,R基团的至少两个独立地是C1-C4烷氧基,其余的如果有的话,独立地选自氢、烷基、苯基、卤素、取代的苯基。优选地,每个R是甲氧基、乙氧基或丙氧基。它们以NanoglassTM形式购自HoneywellInternational Inc.。最优选的烷氧基硅烷单体是四乙氧基硅烷(TEOS)。还可以使用具有式[(HSiO1.5)xOy]n的氢硅氧烷、具有式(HSiO1.5)n的氢倍半硅氧烷和具有式[(HSiO1.5)xOy(RSiO1.5)z]n、[(HSiO1.5)x(RSiO1.5)y]n和[(HSi1.5)xOy(RSiO1.5)z]n的氢有机硅氧烷。在这些聚合物分子式的每一个中,x=约6-约20,y=1-约3,z=约6-约20,n=1-约4,000,每个R独立地是氢、C1-C8烷基或C6-C12芳基。重均分子量范围可以为约1,000-约220,000。在优选的实施方案中,n的范围为约100-约800,产生约5,000-约45,000的分子量。更优选地,n的范围为约250-约650,产生约14,000-约36,000的分子量。在本发明范围内有用的聚合物非排除性地包括氢硅氧烷、氢倍半硅氧烷、氢甲基硅氧烷、氢乙基硅氧烷、氢丙基硅氧烷、氢丁基硅氧烷、氢叔丁基硅氧烷、氢苯基硅氧烷、氢甲基倍半硅氧烷、氢乙基倍半硅氧烷、氢丙基倍半硅氧烷、氢丁基倍半硅氧烷、氢叔丁基倍半硅氧烷和氢苯基倍半硅氧烷及其混合物。氢有机硅氧烷、聚亚芳基醚、氟化的聚亚芳基醚及其混合物是优选的。合适的聚亚芳基醚或氟化的聚亚芳基醚从美国专利5,155,175、5,114,780和5,115,082中的技术得知。优选的聚亚芳基醚和氟化的聚亚芳基醚公开在1997年12月12日提交的美国专利申请系列号08/990,157中,该申请引入本文作为参考。适合于用在本发明中的优选硅氧烷材料以商标AccuglassT-11、T-12和T-14购自Honeywell InternationalInc.。还可以使用以商标PurespinTM和AccuspinT18、T23和T24购自Honeywell International Inc.的甲基化的硅氧烷聚合物。优选的含硅介电聚合物具有选自[(HSiO1.5)xOy]n、(HSiO1.5)n、[(HSiO1.5)xOy(RSiO1.5)z]n、[(HSiO1.5)x(RSiO1.5)y]n和[(HSiO1.5)xOy(RSiO1.5)z]n的分子式,其中,x=约6-约20,y=1-约3,z=约6-约20,n=1-约4,000,每个R独立地是H、C1-C8烷基或C6-C12芳基,它们公开在1997年10月22日提交的美国专利申请系列号08/955,802中并且该申请并入本文作为参考。还优选的是一些低有机含量的含硅聚合物,例如具有式I的那些:
[H-SiO1.5]n[R-SiO1.5]m
[H0.4-1.0SiO1.5-1.8]n[R0.4-1.0-SiO1.5-1.8]m
[H0-1.0SiO1.5-2.0]n[R-SiO1.5]m
[H-SiO1.5]x[R-SiO1.5]y[SiO2]z
其中,n和m的和或者x、y和z的和为约8-约5000,m和y的选择使得含碳取代基的量小于约40摩尔%。具有结构I的聚合物具有低有机含量,其中含碳取代基的量小于约40摩尔%。这些聚合物更充分地描述在1998年3月20日提交的美国专利申请系列号09/044,831中,该申请并入本文作为参考。还优选的是某些含高含量硅的聚合物,如具有式II的那些:
[HSiO1.5]n[RSiO1.5]m
[H0.4-1.0SiO1.5-1.8]n[R0.4-1.0SiO1.5-1.8]m
[H0-1.0SiO1.5-2.0]n[RSiO1.5]m
其中,n和m的和为约8-约5000,并选择m使得含碳取代基的量为约40摩尔%或更大;和
[HSiO1.5]x[RSi1.5]y[SiO2]2;
其中,x、y和z的和为约8-约5000,并选择y使得含碳取代基的量为约40摩尔%或更大;并且其中R选自取代或未取代的直链或支链烷基、环烷基、取代和未取代的芳基及其混合物。含碳取代基的具体摩尔百分数是起始材料量的比例的函数。具有结构II的聚合物具有高有机含量,其含碳取代基的量为约40摩尔%或更多。这些聚合物更充分地描述在1998年3月20日提交的美国专利申请系列号09/044,798中,该申请并入本文作为参考。聚合物可以以纯态或无杂质状态(未与任何溶剂混合)存在于介电组合物中,或者它可以存在于与溶剂混合的溶液中。在存在溶剂时,聚合物优选的量为约1-约50重量%的聚合物,更优选为约3-20%。溶剂组分优选的量为介电组合物的约50-99重量%,更优选约80-97%。合适的溶剂非排除性地包括质子惰性溶剂,例如环酮,包括环戊酮、环己酮、环己酮和环辛酮;环酰胺如N-烷基吡咯烷酮,其中烷基含有1-约4个碳原子,和N-环己基-吡咯烷酮及其混合物。
介电材料到基板上的沉积可以通过传统的方法如本领域熟知的旋涂、浸涂、辊涂、喷涂、化学气相沉积、弯液面涂敷(meniscus coating)等进行。介电层的厚度可以根据沉积过程和参数设置而变化,但是通常厚度范围为约500埃-约50,000埃,优选约2000埃-约12000埃。在最优选的实施方案中,根据已知的旋涂技术把液体介电组合物旋涂到合适的表面上,例如通过把液体介电组合物施加到表面上,然后在旋转轮上旋转约5-约60秒,旋转速度为约500-约6000rpm。
介电材料可以任选加热以驱除残余的溶剂或者增大其分子量。加热可以通过传统方法进行,例如在空气或惰性气氛中在电炉上进行,或者可以在空气或惰性气氛中在炉子或烘箱内进行,或者在真空炉或真空烘箱中进行。加热优选在约80℃-约500℃,更优选约150℃-425℃的温度进行。该加热优选进行约1分钟-约360分钟,更优选约2-约60分钟。介电材料还可以任选暴露于光化性光,如紫外光,以提高其分子量。曝光量范围可以为约100mJ/cm2-约300mJ/cm2。介电材料可以任选通过整体对电子束辐射曝光而固化。电子束曝光可以通过设定电子束加速来控制。电子束辐射可以在任何具有向其中放置的基板提供电子束辐射的装置的腔内进行。优选的是,电子束曝光步骤用来自大面积电子束源的宽的大束电子束进行。优选地,使用提供大面积电子源的电子束腔。合适的电子束腔以商品名“ElectronCureTM”购自Electron Vision Corporation of San Diego,California。这样的装置的操作原理和性能特征描述在美国专利5,003,178中,其公开内容并入本文作为参考。电子束曝光的温度优选为约20℃-约450℃,更优选为约50℃-约400℃,最优选约200℃-约400℃。电子束能量优选为约0.5KeV-约30KeV,更优选为约3-约10KeV。电子剂量优选为约1-约50,000μC/cm2,更优选约50-20,000μC/cm2。电子束工具中的气体环境可以是下列气体的任一种:氮气、氧气、氢气、氩气、氢气和氮气的混合物、氨气、氙气或这些气体的任意组合。电子束电流优选为约1-约40mA,更优选约5-约20mA。优选地,电子束曝光步骤用来自均匀大弧度电子束源的宽的大束电子束辐射进行,其覆盖约4英寸-约256平方英寸的面积。
在本发明的实施中,优选的是第一介电层具有与任选的蚀刻停止层明显不同的抗蚀刻性能,并且任选的蚀刻停止层具有与第二介电层明显不同的抗蚀刻性能。第一介电层可以与第二介电层相同或不同。如果不存在任选的蚀刻停止层,则第一介电层应当具有第二介电层基本相同或明显不同的抗蚀刻性能。当第一和第二介电层基本具有相同的抗蚀刻性能并且不存在蚀刻停止层时,通过控制每层蚀刻的时间可以进行蚀刻。有用的蚀刻停止层非排除性地包括氮化硅、氮氧化硅、二氧化硅、碳化硅、碳氧化硅、旋压溶液(spin on solutions)如旋压玻璃、有机聚合物、氢倍半硅氧烷和甲基倍半硅氧烷及其组合。
光刻胶组分可以是正性工作的或负性工作的,并且通常是市售的。正性工作光刻胶在本发明的实施中是更优选的。合适的正性工作光刻胶材料在本领与中是熟知的并且可以包含邻苯醌二嗪农辐射敏感剂。邻苯醌二嗪农敏感剂包括邻苯醌-4或-5-磺酰-二嗪农,其公开在美国专利2,797,213、3,106,465、3,148,983、3,130,047、3,201,329、3,785,825和3,802,885中。当使用邻苯醌二嗪农时,优选的结合树脂包括水不溶性的、水基碱溶性的或溶胀性的结合树脂,其优选的是酚醛清漆树脂。合适的正性光介电树脂可以例如以商品名AZ-P4620从Clariant Corporation(Somerville,New Jefsey)购得。光刻胶材料可以通过传统的措施例如旋涂沉积。光刻胶层的厚度根据沉积过程和参数设定而变化。该厚度优选约1,000埃-约30,000埃,更优选约2,000埃-约10,000埃,最优选约3,000埃-约7,500埃。
光刻胶的成像去除用本领域熟知的方法进行,例如通过合适的掩模对光化辐射成像曝光,并显影该光刻胶。光刻胶可以通过掩模对光化辐射成像曝光,例如在光谱的可见、紫外或红外区域的光,或者通过电子束、离子或中子束或x-射线辐射。光化辐射可以是非相干光或相干光形式的,例如来自激光器的光。光刻胶然后使用合适的溶剂显影,例如碱的水溶液。任选地,把光刻胶加热以固化其成像部分,然后显影以去除非成像部分并限定通孔掩模。
通孔是本领域已知的术语,包括孔洞和小孔。通孔可以用金属或其它导电金属填充,以形成与其它金属或导电接触的电连接。尽管本发明提及至少一个通孔,但是优选的是在本发明的实施中形成许多通孔。这些通孔优选向下延伸到底下的金属触点。
沟槽是本领域已知的金属,其包括在通孔之间的隧道状连接。与通孔类似,沟槽也可以用金属或其它导电材料填充,以形成与其它金属或导电触点的电连接。尽管本发明提及至少一个沟槽,但是优选的是在本发明的实施中形成多个沟槽。这些沟槽优选连接两个或多个通孔。
保护材料用来防止在光刻胶和电介质之间的接触,从而防止光刻胶中毒。保护材料可以沉积到介电材料表面上,如上所述,或者其可以通过表面改性在介电材料表面上形成,如下所述。
所沉积的保护材料可以通过传统方法沉积,例如CVD、PVD、旋涂等。合适的沉积保护材料非排除性地包括CVD氧化物、CVD氮化物、CVD氮氧化物、CVD SiC、旋压溶液如有机聚合物、SOG、带有发色团的SOG,如在1999年6月10日提交的美国专利申请系列号09/330,248中所公开的那些,该申请并入本文作为参考、防反射涂层(ARC)材料如在美国专利6,033,830中所公开的、以及底层防反射涂层材料(BARC)如氧氮化硅和在美国专利6,121,123中所公开的材料、氢倍半硅氧烷和甲基倍半硅氧烷以及诸如Ta的金属和TaN。优选地,所沉积的保护材料可以包括SOG和带发色团的SOG。在本发明的实施中最优选的沉积保护材料是带发色团的SOG。
在通孔和沟槽的侧壁上的阻挡层金属用来防止随后沉积的导电金属到介电层中的扩散。合适的阻挡层金属非排除性地包括Ti、Ta或诸如TaN或TiN的氮化物。阻挡层金属可以通过传统技术施加,例如气相沉积、溅射、蒸发等。阻挡层金属的厚度可以根据沉积过程和希望的参数设定而变化。该厚度优选为约25埃-约1000埃,更优选约50埃-约500埃。最优选约100埃-约300埃。
合适的填充金属包括铝、铝合金、铜、铜合金、钽、钨、钛或其它金属或其组合,如在微电子器件的形成中所用的那样。铜是最优选的。填充金属也可以通过气相沉积、溅射、蒸发、电镀、化学镀等技术施加。本文所用的“金属”包括金属的汞齐。
在本发明的第二个实施方案中,如图2(a)所示,与在本发明的第一个实施方案中一样,把第一种介电材料、任选的蚀刻停止材料和第二种介电材料沉积到基板上。如图2(b)所示,一层光刻胶材料然后沉积在第二介电层上,并且把一部分光刻胶以成像方式去除,以便形成第二介电层的通孔的轮廓。图2(b)还表示从第二介电层和任选的蚀刻停止层中除去在光刻胶的去除部分之下的部分,以形成向下通过第二介电层和任选的蚀刻停止层的通孔。然后去除光刻胶的其余部分,如图2(c)所示,并且把保护材料沉积在第二介电层的上表面上以及在通孔的内壁和底面上,如图2(d)所示。把一个附加层的光刻胶沉积在保护材料上,然后以成像方式去除一部分附加的光刻胶,以便形成第二介电层的沟槽的轮廓,如图2(e)所示。从保护材料和第二介电层的每一层中除去在附加光刻胶层的去除部分之下的部分,以形成向下通过第二介电层的至少一个沟槽,如图2(f)所示。在图2(f)中还表示了除去第一介电层在第二介电层中的通孔之下的部分,以形成向下通过第一介电层的通孔。如图2(g)所示,然后去除附加光刻胶层的其余部分,并去除保护材料的其余部分。在通孔和沟槽的内壁和底面上用阻挡层金属加衬里,然后用与阻挡层金属衬里接触的填充金属填充沟槽和通孔,如图2(h)所示。
在本发明的第三个实施方案中,如图3(a)所示,与在本发明的第一个实施方案中一样,把第一种介电材料、任选的蚀刻停止材料和第二种介电材料沉积到基板上。然后把一层光刻胶材料沉积在第二介电层上,并且把一部分光刻胶以成像方式去除,以便形成第二介电层的沟槽的轮廓,如图3(b)所示。图3(b)还表示除去第二介电层在光刻胶的去除部分之下的部分,以形成向下通过第二介电层的至少一个沟槽。然后去除光刻胶的其余部分,如图3(c)所示,并且把保护材料沉积在第二介电层的上表面上以及在通孔的内壁和底面上,如图3(d)所示。把一个附加层的光刻胶沉积在保护材料上,然后以成像方式去除一部分附加的光刻胶,以便形成第二介电层的通孔的轮廓,如图3(e)所示。从每一层中除去在附加光刻胶层的去除部分之下的部分,以形成向下通过保护材料、任选的蚀刻停止层和第一介电层的至少一个通孔,如图3(f)所示。然后去除附加光刻胶层的其余部分,并去除保护材料的其余部分,如图3(g)所示。在通孔和沟槽的内壁和底面上用阻挡层金属加衬里,然后用与阻挡层金属衬里接触的填充金属填充沟槽和通孔,如图3(h)所示。
在本发明的第四个实施方案中,如图4(a)所示,与在本发明的第一个实施方案中一样,把第一种介电材料、任选的蚀刻停止材料和第二种介电材料沉积到基板上。然后把一层光刻胶材料沉积在第二介电层的上表面上,并且把一部分光刻胶以成像方式去除,以便形成第一种介电层的通孔的轮廓,如图4(b)所示。图4(b)还表示从每一层中除去在光刻胶的去除部分之下的部分,以形成向下通过第二介电层、任选的蚀刻停止层和第一介电层的至少一个通孔。然后去除光刻胶的其余部分,如图4(c)所示。如图4(d)所示,改性第二介电层的上表面和通孔内壁表面和底面,因此在其上形成保护材料。改性区域的深度可以为约5埃-约1000埃。把一个附加层的光刻胶沉积在这些改性表面的保护材料上,然后以成像方式去除一部分附加的光刻胶,以便形成第二介电层的沟槽的轮廓,如图4(e)所示。从第二介电层的上表面、第二介电层和第二介电层内的通孔壁上除去在附加光刻胶层的去除部分之下的部分,以形成向下通过第二介电层的至少一个沟槽,如图4(f)所示。然后去除附加光刻胶层的其余部分,如图4(g)所示。在通孔和沟槽的内壁和底面上用阻挡层金属加衬里,然后用与阻挡层金属衬里接触的填充金属填充沟槽和通孔,如图4(h)所示。保护材料可以通过通孔、沟槽和介电层的壁和底的表面改性形成,例如通过暴露于CVD等离子体、湿化学接触、在控制环境中退火、紫外曝光和电子束曝光。合适的表面改性CVD等离子体包括N2/H2、H2、NH3、N2O、N2、O2、Ar、Xe。
在本发明的第五个实施方案中,如图5(a)所示,与在本发明的第一个实施方案中一样,把第一种介电材料、任选的蚀刻停止材料和第二种介电材料沉积到基板上。然后把一层光刻胶材料沉积在第二介电层上,并且把一部分光刻胶以成像方式去除,以便形成第二介电层和任选的蚀刻停止层的通孔的轮廓,如图5(b)所示。图5(b)还表示除去第二介电层和任选的蚀刻停止层在光刻胶的去除部分之下的部分,以形成向下通过第二介电层和任选的蚀刻停止层的至少一个通孔。然后去除光刻胶的其余部分,如图5(c)所示。改性第二介电层的上表面和沟槽的内壁表面和底面,因此在其上形成保护材料,如图5(d)所示。把一个附加层的光刻胶沉积在保护材料上,然后以成像方式去除一部分附加的光刻胶,以便形成第二介电层的沟槽的轮廓,如图5(e)所示。除去在第二介电层上表面上的保护材料、第二介电层和在第二介电层内的通孔壁上在附加光刻胶层的去除部分之下的部分,以形成向下通过第二介电层的至少一个沟槽,如图5(f)所示。图5(f)还表示在第二介电层中的通孔底面上的保护材料部分和第一介电层在第二介电层中的通孔之下的部分被去除,以形成向下通过第一介电层的通孔。然后除去附加的光刻胶层的其余部分,如图5(g)所示。在通孔和沟槽的内壁和底面上用阻挡层金属加衬里,然后用与阻挡层金属衬里接触的填充金属填充沟槽和通孔,如图5(h)所示。
在本发明的第六个实施方案中,如图6(a)所示,与在本发明的第一个实施方案中一样,把第一种介电材料、任选的蚀刻停止材料和第二种介电材料沉积到基板上。然后把一层光刻胶材料沉积在第二介电层的上表面上,并且把一部分光刻胶以成像方式去除,以便形成第一介电层的通孔的轮廓,如图6(b)所示。图6(b)还表示除去每个层在光刻胶的去除部分之下的部分,以形成向下通过第二介电层、蚀刻停止层和第一介电层的至少一个通孔。然后去除光刻胶的其余部分,如图6(c)所示,并且把阻挡材料沉积在第二介电层的上表面上以及在通孔的内壁和底面上,以便在这些表面上形成的阻挡材料层,如图6(d)所示。把一个附加层的光刻胶沉积在第二介电层上表面以及通过第二介电层、任选的蚀刻停止层和第一介电层的通孔的壁和底面上的阻挡材料层上,然后以成像方式去除一部分附加的光刻胶,以便形成第二介电层的沟槽的轮廓,如图6(e)所示。除去在第二介电层上表面上的阻挡材料层、第二介电层和在第二介电层内的通孔的壁在附加光刻胶层的去除部分之下的部分,以形成向下通过第二介电层的至少一个沟槽,如图6(f)所示。然后去除附加光刻胶层的其余部分,如图6(g)所示。在通孔和沟槽的内壁和底面上用阻挡层金属加衬里,然后用与阻挡层金属衬里接触的填充金属填充沟槽和通孔,如图6(h)所示。
阻挡材料用来形成在光刻胶和电介质之间的阻挡层,因此防止光刻胶中毒。合适的阻挡层材料非排除性地包括CVD氧化物、CVD氮化物、CVD氮氧化物、CVD SiC、旋压溶液如有机聚合物、SOG、如1999年6月10日提交的美国专利申请系列号09/330,248中所描述的带发色团的SOG,氢倍半硅氧烷、甲基倍半硅氧烷和诸如Ta的金属和TaN。优选地,阻挡层材料是CVD SiO2、SiN或SiC。在本发明的实施中最优选的阻挡层材料是SiO2。
阻挡层材料可以通过传统方法沉积,例如CVD、蒸发、旋涂、溅射和原子层外延法。保护材料的厚度可以根据沉积过程而变化。
在本发明的第七个实施方案中,如图7(a)所示,与在本发明的第一个实施方案中一样,把第一种介电材料、任选的蚀刻停止材料和第二种介电材料沉积到基板上。如图7(b)所示,然后把一层光刻胶材料沉积在第二介电层的上表面上,并且把一部分光刻胶以成像方式去除,以便形成第二介电层和任选的蚀刻停止层的通孔的轮廓。图7(b)还表示除去第二介电层和任选的蚀刻停止层在光刻胶的去除部分之下的部分,以形成向下通过第二介电层和任选的蚀刻停止层的至少一个通孔。然后去除光刻胶的其余部分,如图7(c)所示,并且把阻挡材料沉积在第二介电层的上表面以及在通过第二介电层和任选的蚀刻停止层的通孔的内壁和底面上,以便在这些表面上形成阻挡材料层,如图7(d)所示。把一个附加层的光刻胶沉积在第二介电层上表面以及通过第二介电层和任选的蚀刻停止层的通孔的壁和底面上的阻挡材料上,然后以成像方式去除一部分附加的光刻胶,以便形成第二介电层的沟槽的轮廓,如图7(e)所示。去除在附加光刻胶层的去除部分之下的第二介电层上表面上的阻挡材料层、第二介电层和在第二介电层内的通孔壁的部分,以形成向下通过第二介电层的至少一个沟槽,如图7(f)所示。图7(f)还表示除去在第二介电层中的通孔的底面上的阻挡材料层的部分,并除去在第二介电层中的通孔之下的第一介电层的部分,以形成向下通过第一介电层的通孔。然后去除附加光刻胶层的其余部分,如图7(g)所示。在通孔和沟槽的内壁和底面上用阻挡层金属加衬里,然后用与阻挡层金属衬里接触的填充金属填充沟槽和通孔,如图7(h)所示。
在本发明的第八个实施方案中,如图8(a)所示,与在本发明的第一个实施方案中一样,把第一种介电材料、任选的蚀刻停止材料和第二种介电材料沉积到基板上。如图8(b)所示,然后把一层光刻胶材料沉积在第二介电层的上表面上,并且把一部分光刻胶以成像方式去除,以便形成第二介电层的沟槽的轮廓。图8(b)还表示除去第二介电层在光刻胶的去除部分之下的部分,以形成向下通过第二介电层的至少一个沟槽。然后去除光刻胶的其余部分,如图8(c)所示,并改性第二介电层的上表面和沟槽的内壁表面和底面,以便在其上形成保护材料,如图8(d)所示。把一个附加层的光刻胶沉积在第二介电层上表面以及沟槽的壁和底面上的保护材料上,然后以成像方式去除一部分附加的光刻胶,以便形成第一介电层的通孔的轮廓,如图8(e)所示。去除每个层在附加光刻胶层的去除部分之下的部分,以形成向下通过第一介电层的至少一个通孔,如图8(f)所示。然后去除附加光刻胶层的其余部分,如图8(g)所示。在通孔和沟槽的内壁和底面上用阻挡层金属加衬里,然后用与阻挡层金属衬里接触的填充金属填充沟槽和通孔,如图8(h)所示。
在本发明的第九个实施方案中,如图9(a)所示,与在本发明的第一个实施方案中一样,把第一种介电材料、任选的蚀刻停止材料和第二种介电材料沉积到基板上。如图9(b)所示,然后把一层光刻胶材料沉积在第二介电层的上表面上,并且把一部分光刻胶以成像方式去除,以便形成第二介电层的沟槽的轮廓。图9(b)还表示除去在光刻胶的去除部分之下的第二介电层和任选的蚀刻停止层(如果存在)的部分,以形成向下通过第二介电层并任选通过蚀刻停止层的至少一个沟槽。然后去除光刻胶的其余部分,如图9(c)所示,并且把阻挡材料沉积在第二介电层的上表面以及在沟槽的内壁和底面上,以便在这些表面上形成阻挡材料层,如图9(d)所示。把一个附加层的光刻胶沉积在第二介电层上表面以及沟槽的壁和底面上的阻挡材料上,然后以成像方式去除一部分附加的光刻胶,以便形成第一介电层的通孔的轮廓,如图9(e)所示。去除在附加光刻胶层的去除部分之下的沟槽底面上的阻挡材料层、任何残余部分的蚀刻停止层、和第一介电层的部分,以形成向下通过沟槽底面上的阻挡材料层、任选的蚀刻停止层和第一介电层的至少一个通孔,如图9(f)所示。然后去除附加光刻胶层的其余部分,如图9(g)所示。在通孔和沟槽的内壁和底面上用阻挡层金属加衬里,然后用与阻挡层金属衬里接触的填充金属填充沟槽和通孔,如图9(h)所示。
在本发明的第十个实施方案中,如图10(a)所示,与在本发明的第一个实施方案中一样,把第一种介电材料、任选的蚀刻停止材料和第二种介电材料沉积到基板上。如图10(b)所示,然后把一层第一种硬掩模材料沉积在第二介电层上,并把一层第二种硬掩模材料沉积在第一硬掩模层上。然后把一层光刻胶材料沉积在第二硬掩模层的上表面上,并且把一部分光刻胶以成像方式去除,以便形成第二硬掩模层的通孔的轮廓,如图10(b)所示。从第二硬掩模层中除去在光刻胶的去除部分之下的部分,形成向下通过第二硬掩模层的至少一个通孔,也如图10(b)所示。然后去除光刻胶的其余部分,如图10(c)所示。把一个附加层的光刻胶沉积在第二硬掩模层上以及在第二硬掩模层内的通孔的内壁和底面上,如图10(d)所示。图10(d)还表示以成像曝光方式除去一部分附加的光刻胶,以形成第二硬掩模层的至少一个沟槽的轮廓。从第一硬掩模层和第二介电层中去除在第二硬掩模层中的通孔之下的部分,以形成向下通过第一硬掩模层和第二介电层的通孔,如图10(e)所示。然后从第二硬掩模层中去除在附加的光刻胶的去除部分之下的部分,以形成向下通过第二硬掩模层的沟槽,如图10(f)所示。图10(f)还表示除去在第二介电层中的通孔之下的任选的蚀刻停止层的部分,以便把通孔延伸向下通过任选的蚀刻停止层。然后除去第一硬掩模层和第二介电层在第二硬掩模层中的沟槽之下的部分,以形成向下通过第一硬掩模层和第二介电层的沟槽,如图10(g)所示。该图还表示,然后除去第一介电层在第二介电层中的通孔之下的部分,以形成通过第一介电层的通孔。图10(g)还表示然后除去附加光刻胶层的其余部分。该图还表示然后通过在以前通过第二介电层形成的通孔下通过第一介电层形成一个通孔。然后去除在第二硬掩模层中的沟槽之下的第一硬掩模层和第二介电层的部分,以形成通过第二介电层的沟槽,如图10(g)所示。在通孔和沟槽的内壁和底面上用阻挡层金属加衬里,然后用与阻挡层金属衬里接触的填充金属填充沟槽和通孔,如图10(h)所示。
在本发明的第十一个实施方案中,如图11(a)所示,与在本发明的第一个实施方案中一样,把第一种介电材料、任选的蚀刻停止材料和第二种介电材料沉积到基板上。图11(a)还表示然后把一层第一硬掩模材料沉积在第二介电层上,并把一层第二硬掩模材料沉积在第一硬掩模层上。然后把一层光刻胶材料沉积在第二硬掩模层的上表面上,并且把一部分光刻胶以成像方式去除,以形成第二硬掩模层的沟槽,如图11(b)所示。图11(b)还表示从第二硬掩模层中除去在光刻胶的去除部分之下的部分,以形成向下通过第二硬掩模层的至少一个沟槽。然后去除光刻胶的其余部分,如图11(c)所示。把一个附加层的光刻胶沉积在第二硬掩模层上以及在第二硬掩模层中的沟槽的内壁和底面上,如图11(d)所示。图11(d)还表示以成像方式除去一部分附加的光刻胶以形成第二介电层和任选的蚀刻停止层的至少一个通孔的轮廓。如图11(e)所示,从第一硬掩模层、第二介电层和任选的蚀刻停止层中去除在附加光刻胶层的去除部分之下的部分,以形成向下通过第二介电层和任选的蚀刻停止层的通孔。然后去除附加光刻胶层的其余部分,如图11(f)所示。去除第一硬掩模层和第二介电层在第二硬掩模层中的沟槽之下的部分,以形成向下通过第二介电层的沟槽,如图11(g)所示。图11(g)还表示,然后去除第一介电层中与在第二介电层或任选的蚀刻停止层中的通孔相对应的部分,因此形成向下通过第一介电层的至少一个通孔。在通孔和沟槽的内壁和底面上用阻挡层金属加衬里,然后用与阻挡层金属衬里接触的填充金属填充沟槽和通孔,如图11(h)所示。
第一和第二硬掩模层用来形成防止光刻胶与电介质反应的掩模,因此防止光刻胶中毒。
合适的硬掩模层材料非排除性地包括CVD薄膜,如SiO2、SiN、SiON、SiOC、SiC、旋压聚合物如旋压玻璃、带发色团的SOG,有机旋压聚合物、氢倍半硅氧烷、甲基倍半硅氧烷和诸如Ta的金属、TaN。优选地,硬掩模层材料是SiO2、SiON、SiN或SiC。最优选地,第一硬掩模层包含SiO2,并且第二硬掩模层包含Si3N4。尽管本申请仅提及第一和第二硬掩模层,但是在本发明的实施中可以使用多个硬掩模层。硬掩模层可以通过传统方法如CVD、旋涂、蒸发、溅射、原子层外延来沉积。硬掩模层的厚度可以相同或不同,并且可以根据沉积过程和参数设定而变化。该厚度优选为约100埃-约5000埃,更优选约200埃-约3000埃,最优选约400埃-约1500埃。
本发明的图表示了一种形成一个互连层的方法,但是,相同的工艺步骤可以再次重复用于上面多个层的互连。
虽然参考优选的实施方案说明并描述了本发明,但是本领域技术人员容易理解,可以进行各种变化和改进而不脱离本发明的实质和范围。权利要求应当解释为覆盖所公开的实施方案、以上讨论的那些替代方案及其所有等同物。
Claims (25)
1.一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层或任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层的上表面上沉积一层光刻胶并且以成像方式除去与第一介电层的至少一个通孔相对应的一部分光刻胶;
(e)除去每个层在光刻胶的去除部分之下的部分,因此形成向下通过第一介电层的至少一个通孔,并去除光刻胶层的其余部分;
(f)在第二介电层的上表面上以及通孔的内壁和底面上沉积保护材料;
(g)在保护材料上沉积一个附加层的光刻胶并以成像方式除去与第二介电层的至少一个沟槽相对应的一部分光刻胶;
(h)除去每个层在附加光刻胶层的去除部分之下的部分,因此形成向下通过第二介电层的至少一个沟槽;
(i)除去附加光刻胶层的其余部分和保护材料的其余部分;
(j)在沟槽的内壁和底面上以及在通孔的内壁和底面上加阻挡金属衬里;和
(k)用与阻挡金属衬里接触的填充金属填充沟槽和通孔。
2.权利要求1的方法,其中,第一介电层包含一种有机介电材料且第二介电层包含一种无机介电材料。
3.权利要求1的方法,其中,第一介电层包含无机介电材料且第二介电层包含有机介电材料。
4.权利要求1的方法,其中,第一介电层包含无机介电材料且第二介电层包含无机介电材料。
5.权利要求1的方法,其中,第一介电层包含有机介电材料且第二介电层包含有机介电材料。
6.权利要求1的方法,其中存在蚀刻停止层。
7.权利要求6的方法,其中,蚀刻停止层包含氮化硅、氮氧化硅、二氧化硅、碳化硅、碳氧化硅、旋压玻璃、有机聚合物、氢倍半硅氧烷、甲基倍半硅氧烷或其组合。
8.权利要求1的方法,其中,不存在任选的蚀刻停止层并且其中第一介电层和第二介电层具有明显不同的抗蚀刻性能。
9.权利要求1的方法,其中不存在任选的蚀刻停止层并且其中第一介电层和第二介电层具有基本相同的抗蚀刻性能。
10.权利要求1的方法,其中保护材料包括CVD氧化物、CVD氮化物、CVD氮氧化物、CVD SiC、旋压玻璃、有机聚合物、带发射团的旋压玻璃、防反射涂层材料、底层防反射涂层材料、氮氧化硅、氢倍半硅氧烷、甲基倍半硅氧烷、金属及其组合。
11.权利要求1的方法,其中阻挡金属包括Ti、Ta或一种氮化物。
12.权利要求1的方法,其中填充金属包括铝、铝合金、铜、铜合金、钽、钨、钛、其氮化物或其组合。
13.一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层或任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层的上表面上沉积一层光刻胶并且以成像方式除去与第二介电层的至少一个通孔相对应的一部分光刻胶;
(e)除去第二介电层和任选的蚀刻停止层在光刻胶的去除部分之下的部分,因此形成向下通过第二介电层和任选的蚀刻停止层的至少一个通孔,并去除光刻胶层的其余部分;
(f)在第二介电层的上表面上以及通孔的内壁和底面上沉积保护材料;
(g)在保护材料上沉积一个附加层的光刻胶并以成像方式除去与第二介电层的至少一个沟槽相对应的一部分光刻胶;
(h)除去保护材料和第二介电层在附加光刻胶层的去除部分之下的部分,因此形成向下通过第二介电层的至少一个沟槽,除去第一介电层在第二介电层中的通孔之下的部分,因此形成通过第一介电层向下的通孔;
(i)除去附加光刻胶层的其余部分和保护材料的其余部分;
(j)在沟槽的内壁和底面上以及在通孔的内壁和底面上加阻挡金属衬里;和
(k)用与阻挡金属衬里接触的填充金属填充沟槽和通孔。
14.一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层或任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层的上表面上沉积一层光刻胶并且以成像方式除去与第二介电层的至少一个沟槽相对应的一部分光刻胶;
(e)除去第二介电层在光刻胶的去除部分之下的部分,因此形成向下通过第二介电层的至少一个沟槽,并去除光刻胶层的其余部分;
(f)在第二介电层的上表面上以及沟槽的内壁和底面上沉积保护材料;
(g)在保护材料上沉积一个附加层的光刻胶并以成像方式除去与第一介电层的至少一个通孔相对应的一部分光刻胶;
(h)除去每个层在附加光刻胶层的去除部分之下的的部分,因此形成向下通过保护材料、任选的蚀刻停止层和第一介电层的至少一个通孔;
(i)除去附加光刻胶层的其余部分和保护材料的其余部分;
(j)在沟槽的内壁和底面上以及在通孔的内壁和底面上加阻挡金属衬里;和
(k)用与阻挡金属衬里接触的填充金属填充沟槽和通孔。
15.一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层或任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层的上表面上沉积一层光刻胶并且以成像方式除去与第一介电层的至少一个通孔相对应的一部分光刻胶;
(e)除去每个层在光刻胶的去除部分之下的部分,因此形成向下通过第二介电层、任选的蚀刻停止层和第一介电层的至少一个通孔,并去除光刻胶层的其余部分;
(f)改性第二介电层的上表面以及通过第二介电层、任选的蚀刻停止层和第一介电层的通孔的内壁表面,因此在其上形成保护材料;
(g)在第二介电层的上表面的保护材料、在通过第二介电层、任选的蚀刻停止层和第一介电层的通孔的壁和底面上的保护材料上沉积一个附加层的光刻胶,并以成像方式除去与第二介电层的至少一个沟槽相对应的一部分光刻胶;
(h)除去在附加光刻胶层的去除部分之下的第二介电层的上表面上的保护材料、第二介电层和在第二介电层内的通孔壁的部分,因此形成向下通过第二介电层的至少一个沟槽,并除去附加的光刻胶层的其余部分;
(i)在沟槽的内壁和底面上以及在通孔的内壁和底面上加阻挡金属衬里;和
(j)用与阻挡金属衬里接触的填充金属填充沟槽和通孔。
16.权利要求15的方法,其中,通过暴露于CVD等离子体、湿化学接触、退火、紫外线曝光、电子束曝光及其组合来改性第二介电层的上表面和通孔的内壁表面。
17.一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层或任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层的上表面上沉积一层光刻胶并且以成像方式除去与第二介电层和任选的蚀刻停止层的至少一个通孔相对应的一部分光刻胶;
(e)除去在光刻胶的去除部分之下的第二介电层和任选的蚀刻停止层的部分,因此形成向下通过第二介电层和任选的蚀刻停止层的至少一个通孔,并去除光刻胶层的其余部分;
(f)改性第二介电层的上表面和通过第二介电层和任选的蚀刻停止层的通孔的内壁表面和底面,因此在其上形成保护材料;
(g)在第二介电层的上表面上的保护材料上和在通过第二介电层和任选的蚀刻停止层的通孔的壁和底面上的保护材料上沉积一个附加层的光刻胶并以成像方式除去与第二介电层的至少一个沟槽相对应的一部分光刻胶;
(h)除去在附加光刻胶层的去除部分之下的第二介电层上表面上的保护材料、第二介电层和在第二介电层内的通孔壁上的保护材料的部分,因此形成向下通过第二介电层的至少一个沟槽,并除去在第二介电层中的通孔的底面上的保护材料的部分和在第二介电层中的通孔之下的第一介电层的部分,因此形成向下通过第一介电层的至少一个通孔;
(i)除去附加光刻胶层的其余部分;
(j)在沟槽的内壁和底面上以及在通孔的内壁和底面上加阻挡金属衬里;和
(k)用与阻挡金属衬里接触的填充金属填充沟槽和通孔。
18.一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层或任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层的上表面上沉积一层光刻胶并且以成像方式除去与第一介电层的至少一个通孔相对应的一部分光刻胶;
(e)除去每个层在光刻胶的去除部分之下的部分,因此形成向下通过第二介电层、任选的蚀刻停止层和第一介电层的至少一个通孔,并去除光刻胶层的其余部分;
(f)在第二介电层的上表面上以及通过第二介电层、任选的蚀刻停止层和第一介电层的通孔的内壁表面和底面上沉积阻挡材料,因此在其上形成一个阻挡材料层;
(g)在第二介电层的上表面上和在通过第二介电层、任选的蚀刻停止层和第一介电层的通孔的壁和底面上的阻挡材料层上沉积一个附加层的光刻胶并以成像方式除去与第二介电层的至少一个沟槽相对应的一部分光刻胶;
(h)除去在附加光刻胶层的去除部分之下的第二介电层上表面上的阻挡材料、第二介电层和在第二介电层内的通孔壁上的阻挡材料的部分,因此形成向下通过第二介电层的至少一个沟槽,并除去附加光刻胶层的其余部分;
(i)在沟槽的内壁和底面上以及在通孔的内壁和底面上加阻挡金属衬里;和
(j)用与阻挡金属衬里接触的填充金属填充沟槽和通孔。
19.权利要求18的方法,其中阻挡层材料包括CVD氧化物、CVD氮化物、CVD氮氧化物、CVD SiC、旋涂玻璃、有机聚合物、带发色团的旋涂玻璃、氢倍半硅氧烷、甲基倍半硅氧烷及其组合。
20.一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层或任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层的上表面上沉积一层光刻胶并且以成像方式除去与第二介电层和任选的蚀刻停止层的至少一个通孔相对应的一部分光刻胶;
(e)除去在光刻胶的去除部分之下的第二介电层和任选的蚀刻停止层的部分,因此形成向下通过第二介电层和任选的蚀刻停止层的至少一个通孔,并去除光刻胶层的其余部分;
(f)在第二介电层的上表面上以及通过第二介电层和任选的蚀刻停止层的通孔的内壁表面和底面上沉积阻挡材料,因此在其上形成一个阻挡材料层;
(g)在第二介电层的上表面以及在通过第二介电层和任选的蚀刻停止层的通孔的壁和底面上的阻挡材料层上沉积一个附加层的光刻胶并以成像方式除去与第二介电层的至少一个沟槽相对应的一部分光刻胶;
(h)除去在附加光刻胶层的去除部分之下的第二介电层上表面上的阻挡材料层、第二介电层和在第二介电层内的通孔壁上的阻挡材料层的部分,因此形成向下通过第二介电层的至少一个沟槽,并从第二介电层内的通孔的底面上去除阻挡材料层的部分和第二介电层内的通孔之下的第一介电层的部分,从而形成向下通过第一介电层的至少一个通孔;
(i)除去附加光刻胶层的其余部分;
(j)在沟槽的内壁和底面上以及在通孔的内壁和底面上加阻挡金属衬里;和
(k)用与阻挡金属衬里接触的填充金属填充沟槽和通孔。
21.一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层或任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层的上表面上沉积一层光刻胶并且以成像方式除去与第二介电层的至少一个沟槽相对应的一部分光刻胶;
(e)除去第二介电层在光刻胶的去除部分之下的部分,因此形成向下通过第二介电层的至少一个沟槽,并去除光刻胶层的其余部分;
(f)改性第二介电层的上表面以及沟槽的内壁表面和底面,因此在其上形成保护材料;
(g)在第二介电层的上表面上的保护材料、在沟槽的壁和底面上的保护材料上沉积一个附加层的光刻胶,并以成像方式除去与第一介电层的至少一个通孔相对应的一部分光刻胶;
(h)除去每个层在附加光刻胶层的去除部分之下的部分,因此形成向下通过第一介电层的至少一个通孔,并除去附加的光刻胶层的其余部分;
(i)在沟槽的内壁和底面上以及在通孔的内壁和底面上加阻挡金属衬里;和
(j)用与阻挡金属衬里接触的填充金属填充沟槽和通孔。
22.一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层或任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层的上表面上沉积一层光刻胶并且以成像方式除去与第二介电层的至少一个沟槽相对应的一部分光刻胶;
(e)除去在光刻胶的去除部分之下的第二介电层的部分和任选除去在光刻胶的去除部分之下的如果存在的蚀刻停止层的部分,因此形成向下通过第二介电层并任选通过蚀刻停止层的至少一个沟槽,并去除光刻胶层的其余部分;
(f)在第二介电层的上表面以及沟槽的内壁表面和底面上沉积阻挡材料,因此在其上形成一个阻挡材料层;
(g)在第二介电层的上表面以及在沟槽的壁和底面上的阻挡材料层上沉积一个附加层的光刻胶并以成像方式除去与第一介电层的至少一个通孔相对应的一部分光刻胶;
(h)除去在附加光刻胶层的去除部分之下的在沟槽底面上的每个阻挡层的部分、任何残留的蚀刻停止层部分和第一介电层的部分,因此形成向下通过沟槽底面上的阻挡材料层、任选的蚀刻停止层和第一介电层的至少一个通孔,并除去附加光刻胶层的其余部分;
(i)在沟槽的内壁和底面上以及在通孔的内壁和底面上加阻挡金属衬里;和
(j)用与阻挡金属衬里接触的填充金属填充沟槽和通孔。
23.一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层或任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层上形成一个第一硬掩模层;
(e)在第一硬掩模层上形成一个第二硬掩模层;
(f)在第二硬掩模层的上表面上沉积一层光刻胶,并以成像方式除去与第二硬掩模层的至少一个通孔相对应的一部分光刻胶;
(g)除去在光刻胶的去除部分之下的第二硬掩模层的部分,因此形成向下通过第二硬掩模层的至少一个通孔,并去除光刻胶层的其余部分;
(h)在第二硬掩模层的上表面上以及第二硬掩模层中的通孔的内壁和底面上沉积一个附加层的光刻胶,并以成像方式除去与第二硬掩模层的至少一个沟槽相对应的一部分光刻胶;
(i)除去在第二硬掩模层中的通孔之下的第一硬掩模层和第二介电层的部分,因此形成向下通过第一硬掩模层和第二介电层的至少一个通孔;
(j)除去在附加的光刻胶的去除部分之下的第二硬掩模层的部分,因此形成通过第二硬掩模层的至少一个沟槽,并且除去在第二介电层中的通孔之下的任选的蚀刻停止层的部分,因此扩展该通孔向下通过任选的蚀刻停止层;
(k)除去在第二硬掩模层中的沟槽之下的第一硬掩模层和第二介电层的部分,因此形成向下通过第一硬掩模层和第二介电层的至少一个沟槽;除去在第二介电层中的通孔之下的第一介电层的部分,因此形成通过第一介电层的通孔,并除去附加光刻胶层的其余部分;
(l)在沟槽的内壁和底面上以及在通孔的内壁和底面上加阻挡金属衬里;和
(m)用与阻挡金属衬里接触的填充金属填充沟槽和通孔。
24.权利要求23的方法,其中第一硬掩模层和第二硬掩模层包含选自SiO2、Si3N4、SiOC、SiC、SiN、SiON、旋压玻璃、带发色团的旋压玻璃、有机旋压聚合物、氢倍半硅氧烷、甲基倍半硅氧烷、金属及其组合的不同材料。
25.一种生产微电子器件的方法,其包括:
(a)在基板上形成一个第一介电层;
(b)在第一介电层上形成一个任选的蚀刻停止层;
(c)在第一介电层或任选的蚀刻停止层上形成一个第二介电层;
(d)在第二介电层上形成一个第一硬掩模层;
(e)在第一硬掩模层上形成一个第二硬掩模层;
(f)在第二硬掩模层的上表面上沉积一层光刻胶,并以成像方式除去与第二硬掩模层的至少一个沟槽相对应的一部分光刻胶;
(g)除去在光刻胶的去除部分之下的第二硬掩模层的部分,因此形成向下通过第二硬掩模层的至少一个沟槽,并去除光刻胶层的其余部分;
(h)在第二硬掩模层的上表面上以及沟槽的内壁和底面上沉积一个附加层的光刻胶,并以成像方式除去与第二介电层和任选的蚀刻停止层的至少一个通孔相对应的一部分光刻胶;
(i)除去在附加光刻胶层的去除部分之下的第一硬掩模层、第二介电层和任选的蚀刻停止层的部分,因此形成向下通过第二介电层和任选的蚀刻停止层的至少一个通孔,并去除附加光刻胶层的区域部分;
(j)除去在第二硬掩模层中的沟槽之下的第一硬掩模层和第二介电层的部分,因此形成向下通过第二介电层的至少一个沟槽,并除去与第二介电层或任选的蚀刻停止层中的通孔相对应的第一介电层的部分,因此形成向下通过第一介电层的至少一个通孔;
(k)在沟槽的内壁和底面上以及在通孔的内壁和底面上加阻挡金属衬里;和
(l)用与阻挡金属衬里接触的填充金属填充沟槽和通孔。
26.权利要求25的方法,其中第一硬掩模层和第二硬掩模层包含选自SiO2、Si3N4、SiOC、SiC、SiN、SiON、旋压玻璃、带发色团的旋压玻璃、有机旋压聚合物、氢倍半硅氧烷、甲基倍半硅氧烷、金属及其组合的不同材料。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/748,692 | 2000-12-26 | ||
US09/748,692 US6583047B2 (en) | 2000-12-26 | 2000-12-26 | Method for eliminating reaction between photoresist and OSG |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1493087A true CN1493087A (zh) | 2004-04-28 |
Family
ID=25010517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA018228682A Pending CN1493087A (zh) | 2000-12-26 | 2001-12-20 | 消去光刻胶与osg之间的反应的方法 |
Country Status (7)
Country | Link |
---|---|
US (3) | US6583047B2 (zh) |
EP (1) | EP1346407A2 (zh) |
JP (1) | JP2004530287A (zh) |
KR (1) | KR20030063478A (zh) |
CN (1) | CN1493087A (zh) |
CA (1) | CA2433153A1 (zh) |
WO (1) | WO2002052642A2 (zh) |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102044471A (zh) * | 2009-10-09 | 2011-05-04 | 中芯国际集成电路制造(上海)有限公司 | 互连结构及其形成方法 |
CN101211754B (zh) * | 2006-12-27 | 2012-03-21 | 海力士半导体有限公司 | 制造半导体器件的方法 |
CN102420170A (zh) * | 2011-05-13 | 2012-04-18 | 上海华力微电子有限公司 | 用于超厚顶层金属的先沟槽金属硬掩模双大马士革工艺 |
CN102420169A (zh) * | 2011-05-13 | 2012-04-18 | 上海华力微电子有限公司 | 通孔填充牺牲材料的超厚顶层金属双大马士革工艺 |
CN102446822A (zh) * | 2011-09-08 | 2012-05-09 | 上海华力微电子有限公司 | 一种双大马士革的集成方法 |
CN102569176A (zh) * | 2012-01-18 | 2012-07-11 | 上海华力微电子有限公司 | 制备双大马士革结构的方法 |
CN101996934B (zh) * | 2009-08-20 | 2012-07-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
CN103186033A (zh) * | 2011-12-31 | 2013-07-03 | 中芯国际集成电路制造(上海)有限公司 | 光学邻近修正方法、连接孔的制作方法 |
CN103489822A (zh) * | 2012-06-11 | 2014-01-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
CN104183540A (zh) * | 2013-05-21 | 2014-12-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
CN110890315A (zh) * | 2018-09-07 | 2020-03-17 | 长鑫存储技术有限公司 | 具有大马士革结构的半导体结构及其制备方法 |
CN112201570A (zh) * | 2020-09-24 | 2021-01-08 | 上海华力集成电路制造有限公司 | 一种减少光刻胶中毒的工艺方法 |
CN112768342A (zh) * | 2019-11-02 | 2021-05-07 | 长鑫存储技术有限公司 | 一种半导体结构及其形成方法 |
CN113424306A (zh) * | 2018-12-17 | 2021-09-21 | 艾瑞科公司 | 三维电路的形成 |
CN115148689A (zh) * | 2021-03-30 | 2022-10-04 | 华邦电子股份有限公司 | 半导体装置及其形成方法 |
Families Citing this family (82)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6054379A (en) * | 1998-02-11 | 2000-04-25 | Applied Materials, Inc. | Method of depositing a low k dielectric with organo silane |
US6593247B1 (en) * | 1998-02-11 | 2003-07-15 | Applied Materials, Inc. | Method of depositing low k films using an oxidizing plasma |
US6274292B1 (en) * | 1998-02-25 | 2001-08-14 | Micron Technology, Inc. | Semiconductor processing methods |
US7804115B2 (en) * | 1998-02-25 | 2010-09-28 | Micron Technology, Inc. | Semiconductor constructions having antireflective portions |
US6268282B1 (en) | 1998-09-03 | 2001-07-31 | Micron Technology, Inc. | Semiconductor processing methods of forming and utilizing antireflective material layers, and methods of forming transistor gate stacks |
US6828683B2 (en) | 1998-12-23 | 2004-12-07 | Micron Technology, Inc. | Semiconductor devices, and semiconductor processing methods |
US6440860B1 (en) * | 2000-01-18 | 2002-08-27 | Micron Technology, Inc. | Semiconductor processing methods of transferring patterns from patterned photoresists to materials, and structures comprising silicon nitride |
US6916745B2 (en) * | 2003-05-20 | 2005-07-12 | Fairchild Semiconductor Corporation | Structure and method for forming a trench MOSFET having self-aligned features |
US6815331B2 (en) * | 2001-05-17 | 2004-11-09 | Samsung Electronics Co., Ltd. | Method for forming metal wiring layer of semiconductor device |
US6861347B2 (en) * | 2001-05-17 | 2005-03-01 | Samsung Electronics Co., Ltd. | Method for forming metal wiring layer of semiconductor device |
TW544855B (en) * | 2001-06-25 | 2003-08-01 | Nec Electronics Corp | Dual damascene circuit with upper wiring and interconnect line positioned in regions formed as two layers including organic polymer layer and low-permittivity layer |
US6798043B2 (en) | 2001-06-28 | 2004-09-28 | Agere Systems, Inc. | Structure and method for isolating porous low-k dielectric films |
JP4778660B2 (ja) * | 2001-11-27 | 2011-09-21 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP3648480B2 (ja) * | 2001-12-26 | 2005-05-18 | 株式会社東芝 | 半導体装置およびその製造方法 |
US7022619B2 (en) * | 2002-03-27 | 2006-04-04 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating electronic device |
US7157366B2 (en) * | 2002-04-02 | 2007-01-02 | Samsung Electronics Co., Ltd. | Method of forming metal interconnection layer of semiconductor device |
US7125645B2 (en) * | 2002-04-10 | 2006-10-24 | United Microelectronics Corp. | Composite photoresist for pattern transferring |
US7265431B2 (en) * | 2002-05-17 | 2007-09-04 | Intel Corporation | Imageable bottom anti-reflective coating for high resolution lithography |
JP4076131B2 (ja) * | 2002-06-07 | 2008-04-16 | 富士通株式会社 | 半導体装置の製造方法 |
JP2004014841A (ja) * | 2002-06-07 | 2004-01-15 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US20040079726A1 (en) * | 2002-07-03 | 2004-04-29 | Advanced Micro Devices, Inc. | Method of using an amorphous carbon layer for improved reticle fabrication |
EP1385201B1 (en) * | 2002-07-24 | 2012-09-05 | Samsung Electronics Co., Ltd. | Method of fabricating dual damascene interconnections of microelectronic device |
US20040038537A1 (en) * | 2002-08-20 | 2004-02-26 | Wei Liu | Method of preventing or suppressing sidewall buckling of mask structures used to etch feature sizes smaller than 50nm |
JP2004079901A (ja) | 2002-08-21 | 2004-03-11 | Nec Electronics Corp | 半導体装置及びその製造方法 |
US6878620B2 (en) * | 2002-11-12 | 2005-04-12 | Applied Materials, Inc. | Side wall passivation films for damascene cu/low k electronic devices |
US7119006B2 (en) * | 2002-11-26 | 2006-10-10 | Texas Instruments Incorporated | Via formation for damascene metal conductors in an integrated circuit |
US7153776B2 (en) * | 2002-11-27 | 2006-12-26 | International Business Machines Corporation | Method for reducing amine based contaminants |
DE10260615B4 (de) * | 2002-12-23 | 2009-01-29 | Advanced Micro Devices, Inc., Sunnyvale | Technik zum Verringern der Lackvergiftung bei der Herstellung einer Metallisierungsschicht mit einem Dielektrikum mit kleinem ε |
JP2004235548A (ja) * | 2003-01-31 | 2004-08-19 | Nec Electronics Corp | 半導体装置およびその製造方法 |
KR100487948B1 (ko) * | 2003-03-06 | 2005-05-06 | 삼성전자주식회사 | 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는방법 |
US6913992B2 (en) | 2003-03-07 | 2005-07-05 | Applied Materials, Inc. | Method of modifying interlayer adhesion |
TW200428586A (en) * | 2003-04-08 | 2004-12-16 | Matsushita Electric Ind Co Ltd | Electronic device and the manufacturing method thereof |
US20040253378A1 (en) * | 2003-06-12 | 2004-12-16 | Applied Materials, Inc. | Stress reduction of SIOC low k film by addition of alkylenes to OMCTS based processes |
US7030031B2 (en) * | 2003-06-24 | 2006-04-18 | International Business Machines Corporation | Method for forming damascene structure utilizing planarizing material coupled with diffusion barrier material |
US20050023631A1 (en) * | 2003-07-31 | 2005-02-03 | Varghese Ronnie P. | Controlled dry etch of a film |
US20050064629A1 (en) * | 2003-09-22 | 2005-03-24 | Chen-Hua Yu | Tungsten-copper interconnect and method for fabricating the same |
JP5348843B2 (ja) * | 2003-10-07 | 2013-11-20 | ハネウエル・インターナシヨナル・インコーポレーテツド | 集積回路用途の被覆およびハードマスク組成物、これらの製造方法および使用 |
GB0330010D0 (en) * | 2003-12-24 | 2004-01-28 | Cavendish Kinetics Ltd | Method for containing a device and a corresponding device |
US7030041B2 (en) * | 2004-03-15 | 2006-04-18 | Applied Materials Inc. | Adhesion improvement for low k dielectrics |
US7078350B2 (en) * | 2004-03-19 | 2006-07-18 | Lam Research Corporation | Methods for the optimization of substrate etching in a plasma processing system |
US7094661B2 (en) * | 2004-03-31 | 2006-08-22 | Dielectric Systems, Inc. | Single and dual damascene techniques utilizing composite polymer dielectric film |
US7309395B2 (en) * | 2004-03-31 | 2007-12-18 | Dielectric Systems, Inc. | System for forming composite polymer dielectric film |
US7547643B2 (en) | 2004-03-31 | 2009-06-16 | Applied Materials, Inc. | Techniques promoting adhesion of porous low K film to underlying barrier layer |
US7557035B1 (en) | 2004-04-06 | 2009-07-07 | Advanced Micro Devices, Inc. | Method of forming semiconductor devices by microwave curing of low-k dielectric films |
US20060024958A1 (en) * | 2004-07-29 | 2006-02-02 | Abbas Ali | HSQ/SOG dry strip process |
US7598176B2 (en) * | 2004-09-23 | 2009-10-06 | Taiwan Semiconductor Manufacturing Co. Ltd. | Method for photoresist stripping and treatment of low-k dielectric material |
JP4619747B2 (ja) * | 2004-11-01 | 2011-01-26 | 株式会社東芝 | 半導体装置の製造方法 |
US20060128163A1 (en) * | 2004-12-14 | 2006-06-15 | International Business Machines Corporation | Surface treatment of post-rie-damaged p-osg and other damaged materials |
US20060148243A1 (en) * | 2004-12-30 | 2006-07-06 | Jeng-Ho Wang | Method for fabricating a dual damascene and polymer removal |
DE102005024912A1 (de) * | 2005-05-31 | 2006-12-07 | Advanced Micro Devices, Inc., Sunnyvale | Technik zur Herstellung von kupferenthaltenden Leitungen, die in einem Dielektrikum mit kleinem ε eingebettet sind, durch Vorsehen einer Versteifungsschicht |
GB2440881A (en) * | 2005-05-31 | 2008-02-13 | Advanced Micro Devices Inc | Technique for forming copper-containing lines embedded in low-K dielectric by providing a stiffening layer |
US20060275547A1 (en) * | 2005-06-01 | 2006-12-07 | Lee Chung J | Vapor Phase Deposition System and Method |
US7435676B2 (en) * | 2006-01-10 | 2008-10-14 | International Business Machines Corporation | Dual damascene process flow enabling minimal ULK film modification and enhanced stack integrity |
KR100732773B1 (ko) * | 2006-06-29 | 2007-06-27 | 주식회사 하이닉스반도체 | 절연층들간의 들뜸을 방지한 반도체 소자 제조 방법 |
DE102006046381B4 (de) * | 2006-09-29 | 2009-08-27 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Verringerung der "Lackvergiftung" während der Strukturierung verspannter stickstoffenthaltender Schichten in einem Halbleiterbauelement |
US20080090402A1 (en) * | 2006-09-29 | 2008-04-17 | Griselda Bonilla | Densifying surface of porous dielectric layer using gas cluster ion beam |
KR100802226B1 (ko) * | 2006-12-21 | 2008-02-11 | 주식회사 하이닉스반도체 | 듀얼 다마신 패턴 형성 방법 |
JP4919871B2 (ja) | 2007-02-09 | 2012-04-18 | 東京エレクトロン株式会社 | エッチング方法、半導体装置の製造方法および記憶媒体 |
WO2008096752A1 (ja) * | 2007-02-09 | 2008-08-14 | Tokyo Electron Limited | エッチング方法および記憶媒体 |
US7833692B2 (en) * | 2007-03-12 | 2010-11-16 | Brewer Science Inc. | Amine-arresting additives for materials used in photolithographic processes |
DE102007025342B4 (de) * | 2007-05-31 | 2011-07-28 | Globalfoundries Inc. | Höheres Transistorleistungsvermögen von N-Kanaltransistoren und P-Kanaltransistoren durch Verwenden einer zusätzlichen Schicht über einer Doppelverspannungsschicht |
US8017517B2 (en) * | 2007-06-07 | 2011-09-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual damascene process |
US7833893B2 (en) * | 2007-07-10 | 2010-11-16 | International Business Machines Corporation | Method for forming conductive structures |
DE102007041220B3 (de) * | 2007-08-31 | 2009-01-08 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Herstellen von Halbleiterbauelementen mit Feldeffekttransistoren, die seitlich von einem dielektrischen Zwischenschichtmaterial mit einer erhöhten kompressiven Verspannung umschlossen sind |
KR100935196B1 (ko) * | 2008-01-18 | 2010-01-06 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
TW201001624A (en) * | 2008-01-24 | 2010-01-01 | Soligie Inc | Silicon thin film transistors, systems, and methods of making same |
JP2010103462A (ja) * | 2008-09-25 | 2010-05-06 | Sekisui Chem Co Ltd | シリコン含有膜のエッチング方法および装置 |
CN102122634B (zh) * | 2010-01-08 | 2013-04-24 | 中芯国际集成电路制造(上海)有限公司 | 通孔及金属线沟槽的刻蚀方法 |
JP2010153894A (ja) * | 2010-02-19 | 2010-07-08 | Tokyo Electron Ltd | 半導体装置の製造方法 |
US8222160B2 (en) | 2010-11-30 | 2012-07-17 | Kabushiki Kaisha Toshiba | Metal containing sacrifice material and method of damascene wiring formation |
CN102856248A (zh) * | 2011-07-01 | 2013-01-02 | 中芯国际集成电路制造(上海)有限公司 | 双镶嵌结构的形成方法 |
CN102800626A (zh) * | 2012-08-16 | 2012-11-28 | 上海华力微电子有限公司 | 双大马士革结构介电质膜刻蚀成型工艺的方法 |
CN102915959B (zh) * | 2012-10-08 | 2015-06-17 | 上海华力微电子有限公司 | 一种简化存储器中字线介电质膜刻蚀成型工艺的方法 |
CN102881649B (zh) * | 2012-10-22 | 2017-11-07 | 上海集成电路研发中心有限公司 | 一种大马士革结构的制作方法 |
CN104241114B (zh) * | 2013-06-09 | 2017-11-10 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
CN105593948B (zh) * | 2013-10-07 | 2019-07-19 | Abb瑞士股份有限公司 | 产生、分配和/或使用电能的装置及用于这种装置的构件 |
US10269622B2 (en) | 2014-12-24 | 2019-04-23 | Intel Corporation | Materials and deposition schemes using photoactive materials for interface chemical control and patterning of predefined structures |
US9859156B2 (en) * | 2015-12-30 | 2018-01-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnection structure with sidewall dielectric protection layer |
CN110970350A (zh) * | 2018-09-28 | 2020-04-07 | 长鑫存储技术有限公司 | 包含α-Ta层的扩散阻挡层的制备方法以及复合扩散阻挡层 |
KR102622412B1 (ko) | 2019-07-05 | 2024-01-09 | 삼성전자주식회사 | 관통 홀을 포함하는 반도체 패키지 및 이의 제조 방법 |
KR102593266B1 (ko) | 2019-07-17 | 2023-10-26 | 삼성전자주식회사 | 반도체 장치 및 반도체 패키지 |
TWI813965B (zh) * | 2021-03-17 | 2023-09-01 | 華邦電子股份有限公司 | 半導體裝置及其形成方法 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5021840A (en) * | 1987-08-18 | 1991-06-04 | Texas Instruments Incorporated | Schottky or PN diode with composite sidewall |
JP3431247B2 (ja) * | 1993-12-28 | 2003-07-28 | 株式会社日立製作所 | 薄膜製造方法および薄膜多層基板製造方法 |
US5494854A (en) * | 1994-08-17 | 1996-02-27 | Texas Instruments Incorporated | Enhancement in throughput and planarity during CMP using a dielectric stack containing HDP-SiO2 films |
JP3422580B2 (ja) | 1994-12-16 | 2003-06-30 | 三菱電機株式会社 | 半導体装置の製造方法 |
US5686761A (en) | 1995-06-06 | 1997-11-11 | Advanced Micro Devices, Inc. | Production worthy interconnect process for deep sub-half micrometer back-end-of-line technology |
US5801094A (en) | 1997-02-28 | 1998-09-01 | United Microelectronics Corporation | Dual damascene process |
US6066578A (en) | 1997-12-01 | 2000-05-23 | Advanced Micro Devices, Inc. | Method and system for providing inorganic vapor surface treatment for photoresist adhesion promotion |
US6057239A (en) | 1997-12-17 | 2000-05-02 | Advanced Micro Devices, Inc. | Dual damascene process using sacrificial spin-on materials |
US6140226A (en) * | 1998-01-16 | 2000-10-31 | International Business Machines Corporation | Dual damascene processing for semiconductor chip interconnects |
TW392324B (en) * | 1998-01-23 | 2000-06-01 | United Microelectronics Corp | Dual damascene process |
US6093966A (en) * | 1998-03-20 | 2000-07-25 | Motorola, Inc. | Semiconductor device with a copper barrier layer and formation thereof |
US6300672B1 (en) | 1998-07-22 | 2001-10-09 | Siemens Aktiengesellschaft | Silicon oxynitride cap for fluorinated silicate glass film in intermetal dielectric semiconductor fabrication |
US6171951B1 (en) * | 1998-10-30 | 2001-01-09 | United Microelectronic Corp. | Dual damascene method comprising ion implanting to densify dielectric layer and forming a hard mask layer with a tapered opening |
US6770975B2 (en) * | 1999-06-09 | 2004-08-03 | Alliedsignal Inc. | Integrated circuits with multiple low dielectric-constant inter-metal dielectrics |
JP2001060564A (ja) * | 1999-08-23 | 2001-03-06 | Nec Corp | 半導体装置の製造方法 |
US6211061B1 (en) * | 1999-10-29 | 2001-04-03 | Taiwan Semiconductor Manufactuirng Company | Dual damascene process for carbon-based low-K materials |
US6323121B1 (en) * | 2000-05-12 | 2001-11-27 | Taiwan Semiconductor Manufacturing Company | Fully dry post-via-etch cleaning method for a damascene process |
US6319809B1 (en) | 2000-07-12 | 2001-11-20 | Taiwan Semiconductor Manfacturing Company | Method to reduce via poison in low-k Cu dual damascene by UV-treatment |
TW451449B (en) * | 2000-08-17 | 2001-08-21 | United Microelectronics Corp | Manufacturing method of dual damascene structure |
-
2000
- 2000-12-26 US US09/748,692 patent/US6583047B2/en not_active Expired - Fee Related
-
2001
- 2001-12-20 WO PCT/US2001/050233 patent/WO2002052642A2/en not_active Application Discontinuation
- 2001-12-20 JP JP2002553242A patent/JP2004530287A/ja active Pending
- 2001-12-20 CN CNA018228682A patent/CN1493087A/zh active Pending
- 2001-12-20 KR KR10-2003-7008699A patent/KR20030063478A/ko not_active Application Discontinuation
- 2001-12-20 CA CA002433153A patent/CA2433153A1/en not_active Abandoned
- 2001-12-20 EP EP01992350A patent/EP1346407A2/en not_active Withdrawn
-
2002
- 2002-09-13 US US10/243,528 patent/US6818552B2/en not_active Expired - Fee Related
-
2004
- 2004-09-24 US US10/949,142 patent/US20050042860A1/en not_active Abandoned
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101211754B (zh) * | 2006-12-27 | 2012-03-21 | 海力士半导体有限公司 | 制造半导体器件的方法 |
CN101996934B (zh) * | 2009-08-20 | 2012-07-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
CN102044471B (zh) * | 2009-10-09 | 2015-04-29 | 中芯国际集成电路制造(上海)有限公司 | 互连结构及其形成方法 |
CN102044471A (zh) * | 2009-10-09 | 2011-05-04 | 中芯国际集成电路制造(上海)有限公司 | 互连结构及其形成方法 |
CN102420170A (zh) * | 2011-05-13 | 2012-04-18 | 上海华力微电子有限公司 | 用于超厚顶层金属的先沟槽金属硬掩模双大马士革工艺 |
CN102420169A (zh) * | 2011-05-13 | 2012-04-18 | 上海华力微电子有限公司 | 通孔填充牺牲材料的超厚顶层金属双大马士革工艺 |
CN102446822A (zh) * | 2011-09-08 | 2012-05-09 | 上海华力微电子有限公司 | 一种双大马士革的集成方法 |
CN103186033A (zh) * | 2011-12-31 | 2013-07-03 | 中芯国际集成电路制造(上海)有限公司 | 光学邻近修正方法、连接孔的制作方法 |
CN103186033B (zh) * | 2011-12-31 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 光学邻近修正方法、连接孔的制作方法 |
CN102569176A (zh) * | 2012-01-18 | 2012-07-11 | 上海华力微电子有限公司 | 制备双大马士革结构的方法 |
CN103489822A (zh) * | 2012-06-11 | 2014-01-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
CN103489822B (zh) * | 2012-06-11 | 2016-12-14 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
CN104183540A (zh) * | 2013-05-21 | 2014-12-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
CN104183540B (zh) * | 2013-05-21 | 2019-12-31 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
CN110890315A (zh) * | 2018-09-07 | 2020-03-17 | 长鑫存储技术有限公司 | 具有大马士革结构的半导体结构及其制备方法 |
CN113424306A (zh) * | 2018-12-17 | 2021-09-21 | 艾瑞科公司 | 三维电路的形成 |
CN112768342A (zh) * | 2019-11-02 | 2021-05-07 | 长鑫存储技术有限公司 | 一种半导体结构及其形成方法 |
CN112768342B (zh) * | 2019-11-02 | 2022-03-22 | 长鑫存储技术有限公司 | 一种半导体结构及其形成方法 |
CN112201570A (zh) * | 2020-09-24 | 2021-01-08 | 上海华力集成电路制造有限公司 | 一种减少光刻胶中毒的工艺方法 |
CN115148689A (zh) * | 2021-03-30 | 2022-10-04 | 华邦电子股份有限公司 | 半导体装置及其形成方法 |
Also Published As
Publication number | Publication date |
---|---|
KR20030063478A (ko) | 2003-07-28 |
US6583047B2 (en) | 2003-06-24 |
US20050042860A1 (en) | 2005-02-24 |
WO2002052642A2 (en) | 2002-07-04 |
US6818552B2 (en) | 2004-11-16 |
WO2002052642A3 (en) | 2003-02-06 |
EP1346407A2 (en) | 2003-09-24 |
US20030032274A1 (en) | 2003-02-13 |
CA2433153A1 (en) | 2002-07-04 |
JP2004530287A (ja) | 2004-09-30 |
US20020081834A1 (en) | 2002-06-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1493087A (zh) | 消去光刻胶与osg之间的反应的方法 | |
TWI345810B (en) | Plural treatment step process for treating dielectric films | |
TWI338923B (en) | Plasma-assisted vapor phase treatment of low dielectric constant films using a batch processing ststem | |
US7557043B2 (en) | Method of fabricating the stacked structure and damascene process | |
US6207583B1 (en) | Photoresist ashing process for organic and inorganic polymer dielectric materials | |
US8034638B1 (en) | Treatment of low K films with a silylating agent for damage repair | |
US20060246717A1 (en) | Method for fabricating a dual damascene and polymer removal | |
US7268071B2 (en) | Dual damascene interconnections having low K layer with reduced damage arising from photoresist stripping | |
CN1976003A (zh) | 半导体装置的制造方法及基板处理*** | |
US6913994B2 (en) | Method to form Cu/OSG dual damascene structure for high performance and reliable interconnects | |
CN1826687A (zh) | 布线结构及其制造方法 | |
CN1797216A (zh) | 蚀刻方法及使用该方法的接触孔的形成方法 | |
CN1536660A (zh) | 半导体器件及其制造方法 | |
CN1839468A (zh) | 使用甲硅烷基化剂修复低k介电材料的损伤 | |
CN100347854C (zh) | 半导体器件及其制造方法 | |
US7223704B2 (en) | Repair of carbon depletion in low-k dielectric films | |
CN1650417A (zh) | 半导体器件及其制造方法 | |
CN1118095C (zh) | 利用化学机械抛光工艺的半导体器件制造方法 | |
CN1203533C (zh) | 有机膜的腐蚀方法、半导体器件制造方法及图形形成方法 | |
JP4567587B2 (ja) | 半導体装置の製造方法 | |
CN1662620A (zh) | 在芯片制造过程中密封多孔材料的方法及该方法所使用的化合物 | |
CN1280890C (zh) | 半导体器件及其制造方法 | |
CN1154158C (zh) | 半导体器件的制备方法 | |
JP2004193544A (ja) | 半導体装置、および半導体装置の製造方法 | |
TWI249789B (en) | Two-step stripping method for removing via photoresist during the fabrication of partial-via dual damascene structures |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |