CN1488144A - 半导体记忆装置的选择装置 - Google Patents

Abstract

本案是为关于半导体记忆装置的选择装置的发明。本发明的目标在于避免由半导体记忆装置(1)的行复用器(10)中的读取电流所造成的电压下降。为了达到此目标，此选择装置(10)的切换装置(12)乃包含两个切换组件(T1、T2)。本发明的特征更在于联合的位线(4)可透过该第一与第二切换组件(T1、T2)而与个别联合的感测放大器(20)的一电位取样连接(22)或是一电流馈送连接(24)相连。

Description

半导体记忆装置的选择装置

技术领域

本发明是关于半导体记忆装置的选择装置。

背景技术

现代化的半导体记忆装置具有一个包含复数个储存组件或是记忆胞元的记忆区域。在此个案中的储存组件或是记忆胞元通常以似矩阵排列(matrix-like arrangement)方式生成且可藉使用存取线装置，例如位线以及字符线，而被寻址，以便于读取以及/或是修改每个储存组件或是记忆胞元的存取状态(storage state)或是信息状态(information state)。

在本文中，例如对字符线而言，寻址以及连带的存取常藉由以列选择(row selection)为基础而使用适当的选择装置来实现，而对位线而言，则是经由一行选择(column selection)。在此个案中，具有以矩阵形式排列的记忆胞元、被选择的存取线以及非选择线的***形成了一个不反应阻抗(nonreactive resistance)网络，其系具有需特别被列入考虑的个别储存组件或是记忆胞元的胞元阻抗(cell resistance)。

藉由选择一相对应的字符线以及一相对应的位线，本发明，特别是对读取而言，系被用以精确地寻址(address)一个已充分定义(well-defined)的记忆胞元或是一个已充分定义的储存组件。然而，因为在记忆区域中的该复数个记忆胞元或储存组件的似网络(network-like)相互连结(interconnection)，除了是代表着被寻址胞元的储存状态的信息的外，也可以是由非选择的储存组件或记忆位以及/或是对应的存取线所产生的”寄生信号”(parasitic signals)。此寄生信号系被重叠至真实信号上以便可由该被选择胞元检测与分析并可导致毁损。

为了抑制这些寄生信号或是减少其的影响，通常使用一感测放大(sense-amplifier)装置，其可维持通过非选择的记忆区域的电位差异(potential difference)并使相对应的电流尽可能地小，但是至少是一个常数，以致于被选择位检测的信号可与寄生信号区别，特别是在以”交错点排列(cross-point arrangement)”为基础的MRAM胞元的个案的中。

传统的选择装置的问题在于，在读取运作的真实情况下，特别是在MRAM胞元中，通过复数个断开切换组件(disconnected switchingelements)，特别是晶体管形式存在的装置或是这类的东西，的读取电流造成了一电压下降(voltage drop)，这也就是说在存取线(access line)装置或是位线(bit line)上被读取的电压或是电位(potential)并无法藉该感测放大器装置而被调成正确的数值。

发明内容

本发明以详细描述一半导体记忆装置的选择装置的目标为基础，其中由读取电流所致的电压下降的操作错误系将特别轻易却又确实地被免除。

本发明实现的一个目的是提供了一种一般型(generic-type)选择装置。

半导体记忆装置或是这类东西的一般型选择装置，对每个可供选择的存取线装置而言，特别是对每个位线装置或是这类的东西而言，在此半导体记忆装置的记忆区域中系具有可供存取的储存组件，其系与配备有切换装置或这类东西的个别可选择存取线装置相连。在此个案中，在运作期间中，切换装置系可依选择而控制性地将个别存取线装置与一感测放大器装置相连，特别是连至该感测放大器装置上的一电位感测连接(potential-sensing connection)以便检测个别存取装置上的电位，并连至该感测放大器装置上的一电流供应连接(current-supply connection)以便供应一辅助电流至个别存取线装置。

在本发明选择装置的案例中，每个切换装置各具有一第一与一第二切换组件。在运作期间中，该第一切换组件可将联合的存取线装置连至感测放大器装置上的电位感测连接。另外，在运作期间中，该第二切换组件可将联合的存取线装置连至感测放大器装置上的电流供应连接。

在传统的选择装置个案中，每个可选择的存取线装置，特别是一个位线或是这类的东西，皆需具备有一单一切换组件。此切换组件常把个别存取线装置视为一个整体而连至该电位感测连接，且同时亦连至联合的感测放大器装置上的电流供应连接。在传统的排列个案中，在应用范例的实际操作期间中，一特定的读取电流将导致通过整个选择装置的电压发生一个不可控制的电压下降，其无法藉由感测放大器装置来校正，将流经该断开切换组件(disconnected switching transistors)，例如流经切换晶体管。因此，在传统选择装置的个案中，被连接的感测放大器装置并无法在个别选择位装置末端维持任何限定的电压。

另一方面，藉由本发明程序，两个切换组件系被提供，该第一切换组件系可用以设定个别连接至该电位感测连接，而该第二切换组件随即系可平行的用以设定一连接至在该感测放大器装置上的该电流供应连接。如果存取线装置被选择，换言的即位线被选择，该第一切换组件系被连结，且被设定成与感测放大器装置上的电位感测连接相接触。因为电位感测连接系为举有相当高的阻抗(impedance)的设计，本质上将无读取电流通过被关闭的第一切换组件，其代表着该第一切换组件阻抗(resistance)的强度以及通过其所造成的电压下降变得不具意义。电位感测连接因而可精确地检测位于该存取线装置末端的电位，特别是对位线而言。

因为该第二切换组件系为平行地提供，其同样地依据选择而被连接或是关闭，该感测放大器装置使用适当的连接以便重新调整辅助电流直到经由该已关闭的第一切换组件所测知的电位差已达正确数值。该第二切换组件的阻抗因此同样地在实质上不具重要性，因为其的影响可经由该感测放大器装置而被校正。受该感测放大器装置影响的辅助电流系被评估且影响了读取自该被选择的内存胞元或是于该被选择的储存组件的个别程序设计状态。

因此本发明的基本概念系为在选择装置中提供两个相互平行连结的切换组件以便与电位感测连接相联系，另一方面亦与电流供应连接相联系，另一方面也使得通过切换组件的不反应阻抗(nonreactive resistance)的电压下降可以调控机制为基础而被校正，且不具任何意义。

为此目的，该第一与第二切换组件系以本质上地彼此平行的形式而被提供。

另外，如果切换组件可个别具有两个切换组件，特别是分别为一个连接或接触切换状态以及一个非连接或隔离状态，则本发明选择装置的特别简单的运作便发生。

切换组件的不反应阻抗(nonreactive resistance)的特别确实地调控或是特别小地影响可被获得，如果，在第一连接或是接触状态中，该第一切换组件可产生比较低的阻抗接触，特别是在与感测放大器装置上的电位连接间的接触。如果切换组件系以晶体管形式存在，特别是以MOSFET或类似形式存在时，本发明选择装置便具有一特别简单的形式。

在本文中，最佳地准备工作系在于将晶体管装置的汲极区域(drainregions)成为一个与联合的存取线装置相连接的形式。另外，准备工作亦在于将晶体管装置的各个源极区域(source regions)成为与各个电位感测连接(potential-sensing connection)或是与相关的感测放大器装置上的电流供应连接(current-supply connection)相接触的形式。

在实施上，每个存取线装置，特别是每个位线装置，可与个别隔离的感测放大器装置相组合，因此每个切换组件亦根据相对的联合存取线装置的选择而选择了一对应的感测放大器装置。

另一方面，如果在第一以及第二切换组件上的复数个输出连接，特别是源极区域，系个别连接至一共享的线装置且经由后者而连至一共享感测放大器装置，那么一个特别节省空间的设计即可获得。

总的来说，这代表着复数个可选择的存取线装置可藉单一、共享的感测放大器装置而被读取。此共享线装置随即很快地将第一切换组件的输出连接(output connection)连至共享感测放大器装置上的低一电位感测连接(potential-sensing connection)。接着，该第二共享线装置将整个第二切换组件的输出连接连至位于共享感测放大器上的共享电流供应连接(current-supply connection)上。总的来说，这代表被组织的记忆胞元群组或是可选择的存取线装置因而只需要一完整的单一感测放大器装置。

本发明可通过以附图为基础并参考下列较佳实施而被清楚地描述。

附图说明

图1使用了一概要图标以表现一个与本发明选择装置相接触的记忆装置的基本设计。

图2使用了一概要图标以表现本发明选择装置的一较佳实施例的连接细节。

具体实施方式

图1呈现了一个使用本发明选择装置10的一实施的半导体记忆装置1的基本设计线排列概要图。

此半导体记忆装置具有一记忆区域2。此包含记忆胞元3、3’的一似矩阵排列(matrix-like arrangement)，此记忆胞元或是储存组件3’并不是为了能在如图1所示的半导体记忆装置1的状态下进行读取而被选择。相较的下，在记忆区域2中的储存组件3已被了读取而被选择。为了此选择，与存取线装置6与4的位线BLk在一起的字符线WLi系藉图1中对应的列选择器(row selector)或是复用器8以及行选择器(column selector)或是复用器7而被了解。列选择器8与行选择器7两者皆可与本发明的设计一致。

被选择的字符线WLi系位在字符线电压或是读取电压上。存取线装置6、4的所有非选择的字符线或是位线系位在等电位电压(equipotentialvoltage)或是等化电压(equalization voltage)Veq的上。理想地，等电位电压Veq也出现在被选择位线BLk的末端，同样地位在节点7a上以及因而位在感测放大排列20的电位感测连接(potential-sensing connection)22的上。

图1特别地呈现了一个用以读取交错点MRAM记忆矩阵的相互连结。图1的排列也表现了对应的内存胞元3’上的不反应阻抗(nonreactiveresistance)RC1、RC2并不传导寄生电流，其系藉其自身的不反应阻抗(nonreactive resisatnce)RC而可干扰用以选择记忆胞元3的读取信号。通过RC3的电流也不会造成读取信号的任何基本干扰。

图1亦呈现了位线BJi的行复用器7或是选择装置10可分别将记忆装置1内特定的位线BLk连至感测放大器装置20的输入22。

在传统的排列中，针对位在MRAM数组的位线与感测放大器20输入的间的行复用器(column multiplexer)而简单地连结一特定数量的切换组件或是切换晶体管是不可能的，同样地，连结相对应的可选择存取线装置或是位线的数量亦是不可能的。这是因为读取电流可能接着需流经个别的切换晶体管并将导致一无法控制的电压下降，其将无法藉由感测放大器20来校正。因此，在传统的排列中，并无清楚的电压可被确立于被选择位线BLk的末端上或是并无清楚的电压可被该放大器20所维持。

图2使用一概要线图以便呈现一个被应用于一半导体记忆装置1中的本发明选择装置10的实施。

半导体记忆装置1的

记忆区域2系具有一个为了读取而被选择的记忆胞元3以及非选择的记忆胞元3’。存在于这些被选择记忆胞元3与非选择的记忆胞元3’间的连接内不反应阻抗(nonreactive resistance)系藉RC与Rpar’代表。流经该、背选择与非选择记忆胞元3及3’的电流系被视为胞元电流Ic与平行电流Ipar。

在此个案中，被连接的选择装置10系以行选择装置7支形式存在。在图2中，只有被用来选择第k个位线BLk的切换装置12被呈现。相对应的切换组件T1、T2系为MOSFET形式，且具有汲极区域(drain regions)D1、D2，源极区域(source regions)S1、S2以与门极区域(gate regions)G1与G2。

该第一与第二切换组件T1与T2系以彼此平行地方式相互连结于节点12a。汲极D1与D2在此排列中系直接连至该第k个位线BLk。切换组件T1、T2的源极S1、S2系分别连接至感测放大器装置20上的电位感测连接22与电流供应连接24。连接21系被用以提供等电位电压(equipotentialvoltage)或是等化电压(equalization voltage)Veq。感测放大器装置20的输出23系备用以提供被评估的读取信号Vout，其代表被选择的记忆胞元3的信息或是储存状态。

在记忆区域2中被读取的位线BLk系以包含有对应阻抗Rpar’以及RC的序列电路的形式而呈现于此。与图1相比，RC系被呈现以作为被选择的记忆胞元3的不反应阻抗(nonreactive resistance)。此阻抗系透过字符线电压或是经由被选择的位线BLk的读取电压而被接地。图2呈现了被选择的位线BLk系透过作为第一与第二切换组件的切换晶体管T1与T2而与感测放大器20相连。在比较复杂的内存排列中，切换晶体管T1与T2可能需藉由一个具有复数个晶体管装置的较复杂序列电路来形成。然而，被用以制作T1与T2的序列电路的晶体管数量对在本文中所述的本发明原理的操作并无实质的影响。

在具有本发明的线当中，切换组件T1与T2，特别是对相对的晶体管装置T1与T2而言，系具有以下效果：感测放大器装置20的输入，也就是该电位感测连接22，系透过晶体管装置T1而直接地被连至被选择的位线装置BLk的末端。此感测放大器装置20因此可取样并确定直接出现在被选择的位线BLk上的电压Vsense。切换组件或是晶体管装置1的不反应阻抗对于感测放大器装置20上的电位感测阻抗22的较高输入阻抗并无影响，因为并无明显电流会通过该切换组件T1即Isense几乎等于零。

透过第二切换组件或是第二晶体管装置T2，感测放大器装置20使用电流供应连接24以便重新调整提供至其的电压Vforce，供应电流或是辅助电流Icomp或Iforce系一直持续到正确的电压透过第一切换组件或是第一晶体管装置T1而在被选择的位线BLk上被测知并被设定时。

同样地，第二切换组件T2的不反应阻抗在本文中亦是没有关系的，因他的影响是受到感测放大器装置20的控制。辅助电流Icomp或是供应电流Iforce系藉感测放大器装置20而被评估，且本质上地代表着该被选择记忆胞元3的程序设计状态或是储存状态。

被叙述的本发明电路从而可提供一选择装置10，特别是一行复用器(column multiplexer)7，其中通过切换组件或是切换晶体管T1与T2的电压将下降，其可能导因于被读取电流Isense的流动不具效果。

附图中使用到的符号说明：

semiconductor memory device：半导体记忆装置。

memory area：.记忆区域。

2‘unselected memory area：非选择记忆区域

memory cell：记忆胞元

3’unselected memory cell：非选择记忆胞元

4 access line device/bit line：存取线装置/位线

6 access line device/word line：存取线装置/字符线

7 column multiplexer：行复用器

8 row multiplexer：列复用器

10 selection device选择装置

12 switching device切换装置

12a node节点

13 input connection输入连接

14 output connection输出连接

15 output connection输出连接

16 line device线装置

17 line device线装置

20 sense-amplifier device感测-放大器装置

21 input connection输入连接

22 potential-sensing connection电位感测连接

23 output connection输出连接

24 current-supply connection电流供应连接

BLj bit line device位线装置

D1，D2 drain region汲极区域

G1，G2 gate region闸极区域

Ipar parallel current平行电流

Ic cell current胞元电流

Icomp compensating current/supply current辅助电流/供应电流

Iforce compensating current/supply current辅助电流/供应电流

Isense measuring current/sampling current量测电量/取样电流

T1 first switching element/first transistor device第一切换组件/第一晶体管装置

T2 second switching element/second transistor device第二切换组件/第二晶体管装置

Veq equipotential voltage/equalization voltage等电位电压/等化电压

Vforce supply voltage/compensating voltage供应电压/辅助电压

Vout output voltage输出电压

Vsense sampling voltage取样电压

Vwl word line voltage/reading voltage字符线电压/读取电压

WLi word line device字符线装置

Claims (8)

1.一半导体记忆装置的选择装置，对每个可选择的存取线装置(4，6)而言，特别是对每个位线装置(4)而言，其具有一个别联合的切换装置(12)，系用以存取与个别可选择的存取线装置(4、6)相连接的半导体记忆装置(1)的记忆区域(2)中的储存组件(3)，

-其中该切换装置(12)可依据选择而控制性地把该个别联合的存取线装置(4、6)连至一感测放大器装置(20)，尤其是连至该感测放大器装置(20)上的一电位感测连接(22)，以便检测个别存取线装置(4、6)的电位并且连至该感测放大器装置(20)的一电流供应连接(24)，以便提供一辅助电流(Icomp、Isense)至该个别存取线装置(4、6)，

其特征在于，

每个切换装置(12)分别具有一第一与一第二切换组件(T1、T2)，

在运作期间中，该第一切换组件(T1)可把该联合的存取线装置(4、6)连至该感测放大器装置(20)上的该电位感测连接(22)，以及

在运作期间中，该第二切换组件可把该联合的存取线装置(4、6)连至该感测放大器装置(20)上的该电流供应连接(24)。

2.如权利要求1所述的选择装置，其特征系在于该等切换组件(T1、T2)系分别平行而彼此相连。

3.如权利要求1或2所述的选择装置，其特征系在于该等切换组件(T1、T2)可各自产生两个切换状态，特别是一个被连接或是产生接触的切换状态以及一个被断开(disconnected)或是隔离的切换状态。

4.如前述任一权利要求所述的选择装置，其特征系为在该第一、被连接或是产生接触的状态中，该第一切换组件(T1)可产生相对低的阻抗接触，特别是对位该感测放大器装置(20)上的该电位感测连接而言。

5.如前述任一权利要求所述的择装置，其特征系在于该等切换组件(T1、T2)系为晶体管装置的形式，特别是为MOSFETs的形式。

6.如权利要求5项所述选择装置，其特征系在于该晶体管装置(T1、T2)的个别汲极区域(D1、D2)系为与个别排列的存取线装置(4、6)相连的形式。

7.如权利要求5或6所述的选择装置，其特征系在于该晶体管装置(T1、T2)的源极区域(S1、S2)系为与该感测放大器装置20上的个别电位感测连接22或是个别电流供应连接24相连的形式。

8.如前述任一权利要求所述的选择装置，其特征系在于复数个输出连接(14)，特别是对于位在该第一与第二切换装置(T1、T2)上的该源极区域(S1、S2)而言，是分别被连接至一共享线装置(16、17)，并且透过后者，而被连至一单一共享感测放大器装置(20)。

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