CN1851823A - 磁性随机处理存储器装置 - Google Patents

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Abstract

本发明是提供一种磁性随机处理存储器装置，包括一存储单元，一参考结构，以及一感测装置。该存储单元包括一磁阻元件与一传递晶体管。该传递晶体管，参考电路，以及该感测装置是连接至一输入节点。该存储单元的逻辑态可通过一读取操作而侦测得到，其中该读取操作是利用该感测装置感测该输入节点的电压而达成。该输入节点的电压是依据该磁阻元件的状态而改变。该参考结构提供一电压压降，因此可允许该存储单元的读取电压增加，从而使读取时间减少。该磁阻元件可包括一介于两个电极层间的磁性穿隧结。该等电极层当中之一是连接至一位线，另一个则连接至该传递晶体管。该磁性随机处理存储器装置，具有较快速的读取时间。

Description

磁性随机处理存储器装置
技术领域
本发明是有关内含磁阻存储元件(magnetoresistive memoryelements)的随机存取存储器(Random Access Memory)。
背景技术
磁性随机处理存储器(Magnetic Random Access Memory；MRAM)是一种非易失性(Non-Volatile)存储器，其是运用磁性而非电能以储存数据。图1显示一MRAM内一部分存储单元阵列10的示意图，其包含多个存储单元12至19。每一存储单元12至19皆分别包含一磁阻(Magnetoresistive；MR)元件20至27以及一晶体管30至37。晶体管30至33是利用一字线(Word Line)(WL1)40彼此耦合，而晶体管34至37则利用字线(WL2)41彼此耦合，其中字线40和41形成晶体管30至37的栅极。晶体管30至33亦利用一程序线(Program Line)(PL1)42彼此偶合，以及晶体管34至37利用一程序线(PL2)43彼此耦合，其中程序线42与43是用作虚拟的接地线。类似地，MR元件20和24通过位线(Bit Line)(BL1)45彼此耦合，MR元件21和25通过位线(BL2)46彼此耦合，MR元件22和26通过位线(BL3)47彼此耦合，以及MR元件23和27通过(BL4)48彼此耦合。位线45至48典型上是稍微垂直于字线40、41以及程序线42、43。
MR元件20至27当中的每一元件皆为一种多层磁阻元件，比方是一种磁性穿隧结(Magnetic Tunneling Junction；MTJ)或是一种巨磁阻(Grant Magnetoresistive；GMR)元件。图2是显示一典型MTJ元件50的范例。MTJ元件50是包含四个基本层：一上电极层52，一铁磁性自由层(Ferromagnetic Free Layer)53，一用作穿隧障壁用的间隔层(Spacer)54，一铁磁性固定层(Ferromagnetic Pinned Layer)55，一反铁磁性钉扎层(Antiferromagnetic Pinning Layer)56，以及一下电极层57。铁磁性自由层53与铁磁性固定层55是利用铁磁(Ferromagnetic)材料建造而成，举例来说，可利用钴-铁或镍-钴-铁加以建造。铁磁性固定层55和反铁磁性钉扎层56间的静磁耦合(Magnetostatic Coupling)导致铁磁性固定层55具有固定的磁矩(Magnetic Moment)。另一方面，铁磁性自由层53的磁矩乃根据一外加磁场，变换于一第一方位与一第二方位之间，其中第一方位是平行于铁磁性固定层55的磁矩，而第二方位则反平行于铁磁性固定层55的磁矩。
间隔层54介于铁磁性固定层55与铁磁性自由层53之间。间隔层54由绝缘材料构成，比方是氧化铝、氧化镁或氧化钽。间隔层54必须够薄，才能当铁磁性自由层53和铁磁性固定层55的磁阻平行时，允许自旋取向(Spin-Aligned)的电子迁移(穿隧)。另一方面，当铁磁性自由层53和铁磁性固定层55磁阻反平行时，电子穿隧过间隔层54的机率下降。这种现象普遍称为自旋相依穿隧(Spin-Dependent Tunneling；SDT)。
如图3所示，穿越MTJ元件50(也就是穿越第52层至第57层)的电阻是于铁磁性固定层55和铁磁性自由层53变得较为反平行时增加，而若铁磁性固定层55和铁磁性自由层53变得较为平行时则会减少。在任何MRAM的存储单元中，MTJ元件50的电阻因此可于第一与第二电阻值之间变换，故而能用来表示第一与第二逻辑态。举例来说，高电阻值可用来代表逻辑态“1”，而低电阻值可用来代表逻辑态“0”。从而，通过传送一感测电流通过MR元件并感测其电阻，而可读取储存于存储单元内的数据。举例来说，参考回图1，存储单元12的逻辑态的读取方式可利用传送一感测电流通过位线(BL1)45，通过字线(WL1)40使晶体管30导通，并感测传导至程序线(PL1)42的电流。
在一写入操作中，电流是流通于程序线42，43当中与目标存储单元12至19互动的一程序线内，以及字线45至48当中与目标存储单元12至19互动的一字线内。举例来说，为了将存储单元13作写入动作，得经由程序线(PL1)42传送一电流，以及经由位线(BL2)46传送另一电流。这两个电流的大小必须加以选取，以令(理想上)两电流所造成的磁场不会分别强烈到对MR元件20至23以及25的存储状态造成影响，但这两个电流所造成磁场的组合(于MR元件21之处)必须强烈到可变换MR元件21的逻辑状态(亦即变换铁磁性自由层53的磁矩)。
发明内容
在一存储单元内，比方是如图1所示的存储单元，代表逻辑态“1”的电流以及代表逻辑态“0”的另一电流间的差异(读取容限(Read Margin))是直接依据MR元件的磁阻比率(Magnetoresistive Ratio；MR ratio)而定。所以，此类的存储单元必须具有高的MR比率，如此才能够辨识逻辑态之间的差异。一MR元件的MR比率是根据外加电压而定，举例来说，当外加电压增加时，MR比率是下降。由于通常需要高的MR比率以使MRAM能够操作，因此外加电压必须维持得相当低，否则MR比率会降至让存储器无法读取的地步。然而，这却限制了存取速率，原因在于若要获得较高的读取速率则必须使用到较高的电压。
此处所揭露的是一种改良的磁阻存储装置，包括一考量到读取操作而增加电压位准的参考电路。该磁阻存储装置亦包括一存储单元，该存储单元具有一MR元件与一传递晶体管。在一些实施例中，该MR元件可包括一个磁性穿隧结，该磁性穿隧结是夹于一上电极层与一下电磁层中间。其中该上电极层可以连接至一导电位线，而该下电极层可连接至该传递晶体管的漏极。该传递晶体管的源极是连接至一输入节点，该输入节点则连接至该参考电路以及一感测放大器。
该参考电路可包括一参考晶体管。该参考晶体管的漏极可以连接至该传递晶体管的源极。在一些实施例中，参考电路内的参考晶体管以及存储单元内的传递晶体管中间的连接，是利用一连接于该传递晶体管与该参考晶体管中间的行选取晶体管加以控制。本发明的存储器装置并非如现有存储单元般将流通于MR元件中的读取电流的一部分传送出去并且感测剩余的读取电流，而是利用一感测装置，读取一位于该存储单元和该参考电路间中间的输入节点的电压位准。
本发明是这样实现的：
本发明提供一种磁性随机处理存储器(MRAM)装置，包括：一存储单元，包括一磁阻元件与一传递晶体管，该传递晶体管具有一源极；一输入节点耦接至该传递晶体管的源极；一参考结构耦接至该输入节点；以及一感测装置，用以感测该输入节点的电压。
本发明所述的MRAM装置，其中该参考结构是包括一参考电阻。
本发明所述的MRAM装置，其中该参考结构是包括一参考晶体管。
本发明所述的MRAM装置，更包括一行选取器，其中该参考结构的电阻是由该行选取器予以控制。
本发明所述的MRAM装置，其中该参考结构包括一第一节点耦接至该传递晶体管的源极，以及一第二节点耦接至一预定电压。
本发明所述的MRAM装置，其中该预定电压是信号接地端。
本发明所述的MRAM装置，其中该存储单元包括：一第一导电层以一第一方向延伸，并连结至该磁阻元件；一第二导电层以一第二方向延伸；一介电质层，将该第二导电层与该磁阻元件分开；一第三导电层；其中该传递晶体管包括一栅极耦接至该第三导电层。
本发明所述的MRAM装置，其中该第一导电层是一位线。
本发明所述的MRAM装置，其中该第二导电层是一程序线。
本发明所述的MRAM装置，其中该第三导电层是一字线。
本发明所述的磁性随机处理存储器装置，具有较快速的读取时间。
附图说明
图1显示一MRAM装置中部分存储单元阵列的示意图；
图2显示一典型MTJ结构当中一部分的示意图；
图3显示图2内MTJ的电阻值以及MTJ内铁磁性自由层和铁磁性固定层彼此相对磁性方位的关系图；
图4显示本发明所提供MRAM的某部分存储器阵列的示意图；
图5显示一参考电路实施例的示意图；
图6显示一MRAM的部分存储单元阵列的布局平面图；
图7显示一MRAM装置的排列方式的简化方块图；
图8显示另一MRAM装置的排列方式的简化方块图。
具体实施方式
图4是显示一MRAM的某部分的存储器阵列100的示意图，包括一存储单元102。存储单元102是包括一磁阻(MR)元件104与一传递晶体管106。该MR元件104可包含一磁性穿隧结，举例来说，可如上述包括图2所示的层52至57。传递晶体管106可以是一MOS装置，举例来说，可为一NMOS晶体管。
MR元件104是耦合至一位线(BL)110，而其耦合方式，举例来说，可透过一上电极层(图2所示的52)来达成。MR元件104亦耦合至传递晶体管106的漏极，其耦合方式，举例来说，可透过一下电极层(图2所示57)来达成。传递晶体管106是具有一栅极耦合至一字线(WL)108，并且还具有一源极耦合至一感测放大器114与一参考电路116，其耦合方式是透过一感测线115以及一输入节点117来达成。
感测放大器114是一种感测装置，用以于读取操作时，侦测输入节点117的电压位准。感测放大器114包括能将节点117的电压与一参考电压进行比较的电路。在一些实施例内，参考电压可接收自一选择性的参考单元(未显示于图中)。该参考单元的结构可与存储单元102类似，但必须具有一固定于一电阻等级中点的MR元件或其他电阻类元件，用以确定该参考单元能够输出一可预测的电压位准，而该可预测的电压位准是介于该存储单元102预期会输出的两个电压位准之间。感测放大器114可以包含可决定存储单元102的逻辑态的电路，其决定方法乃依据输入节点117的电压高或低于参考电压而决定。注意到，替代的实施例可包括利用任何电压源来提供该参考电压。
一程序线(PL)112是延伸于MR元件104的邻近区域，其乃供写入操作时使用。举例来说，在一些实施例内，一介电质层(未显示)可***在程序线(PL)112与该MR元件104内下电极层(图2中的57)两者之间。而也可使用其他排列方式。
参考电路116是包括一参考电阻，是用于读取操作(于以下描述)时的一种参考结构。图5显示一参考电路116的实施例的示意图。该参考电路116是包括串联的行选取晶体管118以及参考晶体管120。再参考图6，其显示参考电路116与感测放大器114如何耦合至存储器阵列100的一范例方式。每一个行选取晶体管118的漏极是耦合至存储器阵列100内各自所属的行n1至n3。行选取晶体管118的栅极则耦合至与其所属的行n1至n3相联系的控制信号CSn1至CSn3。当一特定的行为了一读取操作而被选取之时，则令与该特定行相连的行选取晶体管118导通。如此，行选取晶体管118可至少部分程度上，对由参考电路116所加入的电阻加以控制。参考电路116亦可选择性地包括串联的参考晶体管120，其中每一参考晶体管120的漏极是耦合至其所属的行选取晶体管118的源极。因此，存储器阵列100内每一行的存储单元102都连接至其所属的行选取晶体管118以及参考晶体管120。参考晶体管120的栅极彼此连接并接受一电阻控制电压VRC，调整该电阻控制电压VRC可以控制由参考晶体管120而加入的电阻。依据对该存储单元102的读取方法而定，可连接该参考晶体管120的源极至一信号接地端VSS或一预定电压位准VDD。
有数种不同方法可利用来读取图4和图5内所显示的MRAM的部分存储器阵列100。
第一种读取存储单元102的方法是于参考晶体管120的源极与信号接地端VSS连接时使用。为了能读取储存于MR元件104内的数据位，字线(WL)108是设定位于一个能令传递晶体管106导通的适合电压。位线(BL)110则设定位于一预定电压，举例来说，介于0.3V至1.5V的范围内。而程序线(PL)112不用于读取操作。输入节点117的电压VIN将根据如下所示的MR元件104电阻值而定：
V IN = V BL R REF R REF + R MR - - - ( 1 )
其中RREF是跨越行选取晶体管118与参考晶体管120的电阻，而RMR是跨越MR元件104的电阻。因此，可利用感测放大器114侦测电压位准VIN以读取存储单元102所储存的逻辑态。举例来说，在包含一参考单元(未显示)的实施例内，感测放大器114将电压位准VIN与由该参考单元接收的参考电压进行比较以侦测存储单元102的逻辑态。
在一些实施例当中，上述的读取方法可包括在一读取操作期间，变动供应至位线(BL)110的电压位准。举例来说，一读取循环可包括供应一第一电压位准VCC至位线(BL)110一第一周期，然后供应一第二电压位准VDD至位线(BL)110一第二周期。在一些实施例中，第二电压位准可以大于第一电压位准VCC，举例来说，VDD可以是VCC的两倍。对这样的读取操作来说，感测放大器114所施行的电压感测可实行于所有供应至位线(BL)110的电压位准，或是实行于一选定数量的电压位准。举例来说，电压感测可仅于供应位线(BL)110最高电压位准时实行，或可于供应位线(BL)110所有电压位准时实行。
读取存储单元102的第二种方法可以将位线(BL)110设定为与信号接地点VSS相接，并将参考晶体管120的源极设定与一预定电压VDD相接，举例来说，VDD可介于0.3V至1.5V范围的电压。字线(WL)108仍设定位于一能令传递晶体管106导通的适合电压。程序线(PL)112未被用于此读取操作中。如同上述的第一种读取方案，输入节点117的电压VIN是依据(1)式中MR单元的电阻值而定。因此，可利用感测放大器114侦测电压位准VIN以读取存储单元102所储存的逻辑态。
在一些实施例当中，上述的读取方法可以包括于一读取操作时，变动供应至参考晶体管120的源极的电压位准。举例来说，一读取循环可包括供应一第一电压位准VCC至晶体管120的源极一第一周期，然后供应一第二电压位准VDD至晶体管120的源极一第二周期。在一些实施例中，第二电压位准VDD可以大于第一电压位准VCC，举例来说，VDD可以是VCC的两倍。对这样的读取操作来说，由感测放大器114所施行的电压感测可实行于所有供应至晶体管120的源极的电压位准，或是实行于一选定数量的电压位准。举例来说，电压感测可仅于供应晶体管120的源极最高电压位准时实行，或可于供应晶体管120的源极所有电压位准时实行。
加入参考电路116以读取存储单元102的结果是可增加第一种方法内供应至位线(BL)110的电压，或增加第二种方法内供应至参考晶体管120的源极的电压，亦即可使位线(BL)110与参考晶体管120源极的电压间的差异加大。举例来说，可是现有MRAM阵列内可比较存储单元所用电压的两倍。使用较高的读取电压可比图1所示的现有MRAM阵列具有较快速的读取时间。
一写入操作可通过传送程序线(PL)112和位线(BL)110足够高的电流而达成。这些电流大小可选取为，个别电流所导致的磁场不会强到影响MR元件104(或是其他未显示的MR单元)的存储状态(理想上)，但两电流所导致磁场的组合(于MR元件104之处)足够使MR元件104的存储状态变换(也就是能变换铁磁性自由层53的磁矩)。在一写入操作期间，字线(WL)108是设定为与接地端VSS相接。
图7与图8是显示内含一存储单元阵列100的MRAM装置可利用的排列方式的一简化方块图。在图7所示的范例中，参考电路116以及感测放大器114是皆安置于行选取器122的对面。在这范例中，位线(BL)110，字线(WL)108，程序线(PL)112，以及感测线115的排定方法可如图6所示。特别是可安排感测线115的延伸方向部分程度平行于位线(BL)110的延伸方向，而可安排程序线(PL)112和字线108的延伸方向部分程度上垂直于位线(BL)110。在图8所显示的范例中，位线(BL)110，字线(WL)108，以及程序线(PL)112的排定方法可如图6所示，但是感测线115的延伸方向是安排为部分程度上平行于程序线(PL)112和字线(WL)108的延伸方向。结果，感测放大器114与参考电路116可置放于MRAM阵列内列选取器124的相反侧。图7与图8仅为包含一MRAM阵列100的MRAM装置内元件众多排列方法的范例而已。额外的电路，与/或导线，与/或替代的排列方式都可予以使用。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
10：传统MRAM的存储单元阵列
12至19：存储单元
20至27：磁阻(MR)元件
30至37：晶体管
40至41：字线WL1至WL2
42至43：程序线PL1至PL2
45至48：位线BL1至BL4
50：磁性穿隧结(MTJ)元件
52：上电极层
53：铁磁性自由层
54：间隔层
55：铁磁性固定层
56：反铁磁性钉扎层
57：下电极层
100：MRAM的存储单元阵列
102：存储单元
104：磁阻(MR)元件
106：传递晶体管
108：字线(WL1至WL3)
110：位线
112：程序线(PL1至PL3)
114：感测放大器
115：感测线
116：参考电路
117：输入节点
118：行选取晶体管
120：参考晶体管
122：行选取器
124：列选取器
n1至n3：行
CSn1至CSn3：控制信号
VSS：信号接地端
VDD：预定电压
VRC：电阻控制电压

Claims (10)

1.一种磁性随机处理存储器装置，其特征在于，该磁性随机处理存储器装置包括：
一存储单元，包括一磁阻元件与一传递晶体管，该传递晶体管具有一源极；
一输入节点耦接至该传递晶体管的源极；
一参考结构耦接至该输入节点；以及
一感测装置，用以感测该输入节点的电压。
2.根据权利要求1所述的磁性随机处理存储器装置，其特征在于，该参考结构是包括一参考电阻。
3.根据权利要求1所述的磁性随机处理存储器装置，其特征在于，该参考结构是包括一参考晶体管。
4.根据权利要求1所述的磁性随机处理存储器装置，其特征在于，更包括一行选取器，其中该参考结构的电阻是由该行选取器予以控制。
5.根据权利要求1所述的磁性随机处理存储器装置，其特征在于，该参考结构包括一第一节点耦接至该传递晶体管的源极，以及一第二节点耦接至一预定电压。
6.根据权利要求5所述的磁性随机处理存储器装置，其特征在于，该预定电压是信号接地端。
7.根据权利要求1所述的磁性随机处理存储器装置，其特征在于，该存储单元包括：
一第一导电层以一第一方向延伸，并连结至该磁阻元件；
一第二导电层以一第二方向延伸；
一介电质层，将该第二导电层与该磁阻元件分开；
一第三导电层；
其中该传递晶体管包括一栅极耦接至该第三导电层。
8.根据权利要求7所述的磁性随机处理存储器装置，其特征在于，该第一导电层是一位线。
9.根据权利要求7所述的磁性随机处理存储器装置，其特征在于，该第二导电层是一程序线。
10.根据权利要求7所述的磁性随机处理存储器装置，其特征在于，该第三导电层是一字线。
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