JP4024975B2 - データ伝送回路 - Google Patents
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Description
【発明の属する技術分野】
本発明はデータ伝送回路に係り、特に、データ線に接続された非選択データ伝達デバイスのリーク電流に起因する誤動作を未然に防止することが可能な構成のデータ伝送回路に関するものであって、高集積かつ低電圧動作可能な半導体記憶装置のデータ線におけるリーク電流に起因する誤動作防止に好適なものである。
【0002】
【従来の技術】
半導体記憶装置は、記憶密度の高集積化及び動作速度の高速化の技術進歩が年々進展すると共に、携帯情報端末等の普及に従い、低電源電圧により動作を可能とする技術の開発も活発に行われている。
【0003】
このような趨勢の下では、半導体集積回路の構成要素である半導体デバイスは、低電圧で高速に動作することが要求されるようになっている。この要求に対応する手段として、半導体デバイスの閾値電圧(Vth)の低電圧化が最も広く行われている。即ち、電源電圧を低下させるのと同時に、半導体デバイスの動作開始電圧である閾値電圧を低下させることにより、動作の高速化を図っている。
【0004】
【発明が解決しようとする課題】
しかし、この閾値電圧の低下傾向は、半導体デバイスの非動作時に流れる電流、即ち、オフリーク電流を増大させる結果となっている。半導体デバイスの非動作時には、半導体デバイスのゲート電極に非動作たるべきレベルの電圧が印加されているが、半導体デバイスの閾値電圧を低下させることにより、デバイスを流れる電流がゼロであることが望ましい場合にも、ある程度の漏れ電流(オフリーク電流)が流れてしまう。このオフリーク電流は、半導体集積回路の誤動作や回路の非動作時(スタンバイ時)における消費電力の増大につながる原因となる可能性が高い。
【0005】
図9は、従来の半導体記憶装置のブロック図である。この図を参照して、オフリーク電流による半導体集積回路の誤動作の例について説明する。
【0006】
この半導体記憶装置はRAMであり、n+1行m+1列のメモリセル(RAMセル)CLが備えられている。横一行を行(Row)と称し、一行ごとにその行に信号を印加して選択するためのワード線WLが配設されている。また、縦一列を列(Column)と称し、一列ごとにデータの読出/書込を行うためのデータ線DLが配設されている。即ち、ワード線WLに印加される信号により、いずれの行のRAMセルの読出/書込を行うかが選択され、その行のRAMセルから読み出されるデータ、その行のRAMセルに書き込まれるデータは、信号としてデータ線DLを介して伝達される。RAMセルから読み出されるデータ、RAMセルに書き込まれるデータの入出力は、各データ線DLが接続された書込読出回路WRCにより制御される。
【0007】
データの読出/書込の際には、非選択の信号がワード線に印加されたメモリセルは、完全に非動作となることが期待され、データ線からは完全に遮断されることにより、データ線にデータ信号が伝達されることはない。
【0008】
しかし、近年、上述のような電源電圧の低電圧化、半導体デバイスの閾値電圧の低電圧化により、メモリセル内のデータ記憶部とデータ線とを接続する半導体デバイスに、非選択時であってもオフリーク電流が流れる事態が発生し得る。即ち、半導体デバイスの閾値電圧が低電圧化されているために、非選択信号の印加によっても、わずかながら電流が流れる現象が発生する。従って、非選択のメモリセルも、オフリーク電流によりデータ線にデータ信号を伝達することとなり、選択されたメモリセルからデータ線へのデータ信号の伝達を妨害する。
【0009】
通常、非選択のメモリセルは、選択されるメモリセルに比較して非常に個数が多く、多数の非選択のメモリセルに同時にオフリーク電流が流れた場合、半導体記憶装置の誤動作の原因となる。
【0010】
図9を参照して、この問題について説明する。
例えば、第0行のワード線WL0に選択信号が印加された場合に期待される動作は、第0列のデータ線DL0には第0行第0列のRAMセルCL00のデータが伝達されることである。ここで、第0行第0列のRAMセルCL00に記憶されているデータは“1”であるものとする。
【0011】
ところが、第0列のデータ線DL0に接続された他の行の非選択のメモリセルに記憶されたデータの総て又はほとんどが“0”であった場合、図9に示されるように、データ線DL0から多数の非選択のRAMセルにオフリーク電流が流れることになる。これらのオフリーク電流は、データ線DL0にデータ“0”を伝達しようとする電流であり、選択された第0行第0列のRAMセルCL00から本来伝達されるべきデータ“1”の伝達動作を妨害するものである。
【0012】
そして、各非選択のRAMセルのオフリーク電流が集合した結果、選択されたRAMセルの動作による電流と同等程度又はそれ以上の大きさになると、データ線DL0にデータ“0”が伝達されるという誤動作が発生する。
【0013】
図10は、メモリセルの閾値電圧Vthと、セル電流及びオフリーク電流との関係を示したグラフである。ここでは、各閾値電圧Vthに対して、通常動作によるセル電流がほぼ一定となるメモリセルを用いて、グラフを作成している。また、半導体記憶装置は、128行のビット線(ワード線)を備えたものとしている。
【0014】
この例においては、閾値電圧Vthが0.4V以上のときは、1行のセル電流の大きさと128行のビット線のオフリーク電流の大きさとは、少なくとも102倍以上の差があり、誤動作はほとんど発生し得ないといえる。
【0015】
ところが、上述のように、閾値電圧Vthが0.3V,0.2Vと低電圧化されるに従い、1行のセル電流の大きさと128行のビット線のオフリーク電流の大きさとは接近し、閾値電圧Vthが0.2V程度の場合、メモリセルのプロセスばらつきによっては両電流は極めて近い値となっている。また、将来、さらに閾値電圧Vthの低電圧化が進むと、1行のセル電流の大きさと128行のビット線のオフリーク電流の大きさとは同程度となり、さらには、128行のビット線のオフリーク電流の大きさの方が大きくなることもあり得る。
【0016】
そのような状態では、選択されたメモリセルのセル電流によるデータ伝達がオフリーク電流によって妨害され、非選択のメモリセルから誤ったデータが伝達され、その結果、半導体記憶装置が誤動作することとなる。
【0017】
本発明は上記問題点に鑑みてなされたもので、その目的は、データ線に接続された非選択データ伝達デバイス等のインタフェース入出力ブロックのリーク電流に起因する誤動作を未然に防止することが可能な構成のデータ伝送回路を提供することである。
【0018】
【課題を解決するための手段】
本発明に係るデータ伝送回路によれば、データを伝送するデータ線と、上記データ線に接続され、かつ、データ入出力を制御する信号が与えられ、上記データ線を介したデータ入出力が行われるインタフェース入出力ブロックと、上記データ線に接続され、上記データ入出力前に上記データ線におけるリーク電流の大きさを上記データ線の電位検出を通じて検出して記憶し、上記データ入出力の際に上記リーク電流を相殺する補償電流を発生して上記データ線に流す漏れ電流検出/補償電流発生回路とを備えたことを特徴とし、この構成により、データ線に接続されたインタフェース入出力ブロックのリーク電流に起因する誤動作を未然に防止することが可能となる。
【0019】
本発明に係るデータ伝送回路のより具体的な構成の一例によれば、データを伝送するデータ線と、上記データ線に接続され、上記データ線を介したデータ入出力が行われるインタフェース入出力ブロックと、上記データ線に接続され、上記データ入出力前に上記データ線におけるリーク電流の大きさに応じて発生する上記データ線の電位を検出する漏れ電流検出回路と、検出された上記データ線の電位に応じた電荷を蓄積し、上記データ線の電位と同等の電位を発生するキャパシタと、上記キャパシタが発生する電位に基づき、上記データ入出力の際に上記リーク電流を相殺する補償電流を発生して上記データ線に流す補償電流発生回路とを備えたことを特徴とする。
【0020】
本発明に係るデータ伝送回路の構成は、特に、インタフェース入出力ブロックとしてメモリセルを備えた半導体記憶装置に適用すると、データ線に接続されたメモリセルのオフリーク電流に起因する誤動作を未然に防止することが可能となる。
【0021】
【発明の実施の形態】
本発明に係るデータ伝送回路は、データ線に接続された非選択データ伝達デバイスによるデータ線におけるリーク電流の大きさを予め検出する漏れ電流(リーク電流)検出回路と、検出したリーク電流の大きさに応じた補償電流を、データ線を介したデータ伝送動作の際に流すことによりリーク電流を相殺する補償電流発生回路とを備えたものである。上記構成により、データ線に接続された非選択データ伝達デバイスのリーク電流に起因する誤動作を未然に防止することが可能となる。
【0022】
例えば、半導体記憶装置において、非選択のメモリセルのオフリーク電流がデータ線に流れている場合、予めそのオフリーク電流の大きさを検出し記憶しておく。そして、選択されたメモリセルからデータを読み出し、又は、選択されたメモリセルにデータを書き込む際に、検出し記憶したオフリーク電流を相殺する補償電流を発生させ、データ線に流すものである。これにより、データ線に接続された非選択のメモリセルのオフリーク電流に起因する半導体記憶装置の誤動作を未然に防止することができる。
【0023】
以下、本発明に係るデータ伝送回路の実施の形態について、図面を参照しながら説明する。
【0024】
図1は、本発明の第1の実施の形態に係るデータ伝送回路の構成を示すブロック図である。
【0025】
本発明の第1の実施の形態に係るデータ伝送回路は、本発明に係るデータ伝送回路を半導体記憶装置に適用した場合における最も基本的な構成である。本発明に係るデータ伝送回路の最も特徴的な構成部分である漏れ電流検出回路及び補償電流発生回路は、漏れ電流検出/補償電流発生回路LCMCCとしてブロックで示されている。また、説明及び図面の簡略化のため、第0列の構成部分のみが示されている。
【0026】
本発明の第1の実施の形態に係るデータ伝送回路は、第0行から第n行までにそれぞれ配設されたワード線WL0,WL1,...,WLnと、第0行から第n行までにそれぞれ配設され、各行のワード線にそれぞれ接続されたメモリセルであるRAMセルCL0,CL1,...,CLnと、第0列に配設され、第0列の総てのRAMセルに接続されたデータ線DL0と、データ線DL0に接続され、データ線DL0におけるリーク電流の大きさを予め検出して記憶し、データ線DL0を介した後続のデータ入出力の際に、検出して記憶したリーク電流を相殺する補償電流を発生してデータ線DL0に流す漏れ電流検出/補償電流発生回路LCMCCとを備えている。
【0027】
漏れ電流検出/補償電流発生回路LCMCCは、各RAMセルへのデータ記憶後、データ線DL0を介した後続のデータ入出力前に、データ線DL0におけるリーク電流の大きさを検出し記憶する。データ線DL0におけるリーク電流の大きさは、データ線DL0に接続された各RAMセルに記憶されているデータに依存する。
【0028】
例えば、図1(a)の例においては、第0行のRAMセルCL0及び第n行のRAMセルCLnにのみデータ“1”が記憶されており、他のRAMセルにはデータ“0”が記憶されているものとし、図1(b)の例においては、第0行のRAMセルCL0及び第n行のRAMセルCLnの他、複数のRAMセルにもデータ“0”が記憶されており、残余のRAMセルにはデータ“0”が記憶されているものとする。この例では、図1(a)及び(b)を比較すると分かるように、データ“0”が記憶されているRAMセルの個数が多い方が、リーク電流の総量は大きくなる。
【0029】
上述のようなリーク電流のデータ依存性により、リーク電流の検出及び記憶は、各RAMセルへのデータ記憶後、データ線DL0を介した後続のデータ入出力前に行う必要がある。
【0030】
また、データ線DL0におけるリーク電流の大きさは、各RAMセルへのデータ記憶後は、データ線の電位に依存する。従って、データ線DL0におけるリーク電流の大きさは、データ線の電位の関数として検出し、データ線DL0を介した後続のデータ入出力の際には、データ線の電位の関数に基づく補正を行った上で、検出し記憶したオフリーク電流を相殺する補償電流を発生させ、データ線に流すようにするとよい。
【0031】
図2は、本発明の第2の実施の形態に係るデータ伝送回路の構成を示すブロック図である。本発明の第2の実施の形態に係るデータ伝送回路は、本発明の第1の実施の形態に係るデータ伝送回路の構成をより具体的に示したものである。具体的には、図1における漏れ電流検出/補償電流発生回路LCMCCを漏れ電流検出回路LCMCと補償電流発生回路LCCCとに分離し、両者をトランスファゲートであるNチャネルMOSトランジスタNにより接続した構成としている。また、検出したリーク電流による電荷の蓄積によりリーク電流の大きさをデータ線の電位の関数として記憶し、かつ、その電荷の蓄積により発生する電位により、補償電流発生回路LCCCにリーク電流を相殺する補償電流を発生させるキャパシタCが、NチャネルMOSトランジスタNと補償電流発生回路LCCCとの接続ノードと接地ノードGNDとの間に設けられている。尚、図1と同様に図2においても、説明及び図面の簡略化のため、第0列の構成部分のみが示されている。
【0032】
漏れ電流検出回路LCMC及び補償電流発生回路LCCC、NチャネルMOSトランジスタNの制御には、データ線DL0のプリチャージを制御するプリチャージ信号preが用いられている。この例では、プリチャージ信号preにより制御されるプリチャージ回路は、ロー(Low)・アクティブである。即ち、プリチャージ回路は、入力される制御信号がL(Low)レベルのときにプリチャージ動作を行うものである。図2にはプリチャージ回路は明示されていないが、他の実施の形態において後述するように、漏れ電流検出回路LCMCにプリチャージ回路としての機能を兼備させることも可能である。
【0033】
プリチャージ信号がH(High)レベルになったときにプリチャージ動作が行われるように、プリチャージ回路には反転プリチャージ信号/pre(信号名の前に付された記号“/”は論理反転を意味するものとする。)が入力され、従って、漏れ電流検出回路LCMCにも反転プリチャージ信号/preが入力される。一方、補償電流発生回路LCCC及びNチャネルMOSトランジスタNにはプリチャージ信号preが入力される。
【0034】
以上を整理すると、本発明の第2の実施の形態に係るデータ伝送回路は、第0行から第n行までにそれぞれ配設されたワード線WL0,WL1,...,WLnと、第0行から第n行までにそれぞれ配設され、各行のワード線にそれぞれ接続されたメモリセルであるRAMセルCL0,CL1,...,CLnと、第0列に配設され、第0列の総てのRAMセルに接続されたデータ線DL0と、データ線DL0に接続され、データ線DL0におけるリーク電流の大きさを、反転プリチャージ信号の入力によりデータ線プリチャージ動作中に検出する漏れ電流検出回路LCMCと、一端が漏れ電流検出回路LCMCに接続され、検出されたリーク電流を、プリチャージ信号の入力によりデータ線プリチャージ動作中に伝達するトランスファゲートであるNチャネルMOSトランジスタNと、NチャネルMOSトランジスタNの他端と補償電流発生回路LCCCとの接続ノードと接地ノードGNDとの間に配設され、検出したリーク電流による電荷の蓄積によりリーク電流の大きさを記憶し、かつ、その電荷の蓄積により、検出したリーク電流の大きさに応じた電位を高電位側電極に発生するキャパシタCと、データ線DL0に接続され、プリチャージ信号の入力により、データ線DL0を介したデータ伝送動作中に、キャパシタCの高電位側電極の電位に応じた補償電流を発生し、データ線DL0に流す補償電流発生回路LCCCとを備えている。
【0035】
次に、本発明の第2の実施の形態に係るデータ伝送回路の動作について説明する。プリチャージ信号preがHレベルになると、即ち、反転プリチャージ信号/preがLレベルになると、プリチャージ動作が開始されると同時に漏れ電流検出回路LCMCのリーク電流検出動作も開始される。そして、プリチャージ動作が完了する時点で、リーク電流検出動作も完了する。
【0036】
リーク電流検出動作中はプリチャージ信号preはHレベルであるので、NチャネルMOSトランジスタNはオンになっている。従って、検出されたリーク電流によりキャパシタCに電荷が蓄積され充電される。プリチャージ信号preはプリチャージ動作が完了した時点でHレベルからLレベルに切り替わるようになっているので、その時点でNチャネルMOSトランジスタNはオフとなって、検出されたリーク電流によるキャパシタCの充電が終了し、キャパシタCに蓄積された電荷量が確定することにより、検出されたリーク電流が記憶される。データ線DL0から検出されたリーク電流によりキャパシタCを充電してリーク電流の大きさを記憶しているので、データ線DL0の電位に応じたリーク電流の大きさの補正も必然的に行われることとなる。
【0037】
プリチャージ信号preがHレベルからLレベルに切り替って、プリチャージ動作が完了し、検出されたリーク電流がキャパシタCに記憶されると同時に、RAMセルからのデータ読出又はRAMセルへのデータ書込、即ち、データ線DL0を介したデータ伝送動作が開始され、また同時に、補償電流発生回路LCCCによる補償電流発生動作も開始される。そして、その補償電流の大きさは、キャパシタCの高電位側電極電位により決定される。検出されたリーク電流及びデータ線DL0の電位に応じて発生された補償電流は、リーク電流と同一極性かつ逆方向の大きさの等しい電流であるので、リーク電流と相殺され、非選択のRAMセルのオフリーク電流に起因するデータ伝送動作中の誤動作を未然に防止することができる。
【0038】
図3は、本発明の第3の実施の形態に係るデータ伝送回路の構成を示すブロック図である。本発明の第3の実施の形態に係るデータ伝送回路は、本発明の第2の実施の形態に係るデータ伝送回路の構成をさらに具体的に示したものである。尚、図1、図2と同様に図3においても、説明及び図面の簡略化のため、第0列の構成部分のみが示されている。
【0039】
本発明の第3の実施の形態に係るデータ伝送回路は、第0行から第n行までにそれぞれ配設されたワード線WL0,WL1,...,WLnと、第0行から第n行までにそれぞれ配設され、各行のワード線にそれぞれ接続されたメモリセルであるRAMセルCL0,CL1,...,CLnと、第0列に配設され、第0列の総てのRAMセルに接続されたデータ線DL0と、ソースが電源電位ノードに接続され、ゲートに反転プリチャージ信号が入力される第1のPチャネルMOSトランジスタP1と、第1のPチャネルMOSトランジスタP1のドレインとデータ線DL0との間に接続された第2のPチャネルMOSトランジスタP2と、
ソースが電源電位ノードに接続され、ゲートにプリチャージ信号が入力される第3のPチャネルMOSトランジスタP3と、第3のPチャネルMOSトランジスタP3のドレインとデータ線DL0との間に接続された第4のPチャネルMOSトランジスタP4と、第2のPチャネルMOSトランジスタP2のゲート及びドレインと第4のPチャネルMOSトランジスタP4のゲートとの間に接続され、ゲートにプリチャージ信号が入力される第1のNチャネルMOSトランジスタN1と、ゲートが第4のPチャネルMOSトランジスタP4のゲートに接続され、ソース及びドレインが接地電位ノードに接続された第2のNチャネルMOSトランジスタN2からなるキャパシタトランジスタとを備えている。
【0040】
第1,第2のPチャネルMOSトランジスタP1,P2及び第1,第2のNチャネルMOSトランジスタN1,N2が漏れ電流検出回路LCMCに相当し、第3,第4のPチャネルMOSトランジスタP3,P4が補償電流発生回路LCCCに相当するものであるといえる。あるいは、第1,第2のPチャネルMOSトランジスタP1,P2が漏れ電流検出回路LCMCに相当し、第3,第4のPチャネルMOSトランジスタP3,P4が補償電流発生回路LCCCに相当し、第1のNチャネルMOSトランジスタN1が漏れ電流検出回路LCMCと補償電流発生回路LCCCとを接続するトランスファゲートに相当し、第2のNチャネルMOSトランジスタN2が、検出されたリーク電流による電荷を蓄積するキャパシタに相当するものであるといってもよい。
【0041】
次に、本発明の第3の実施の形態に係るデータ伝送回路の動作について説明する。データ線DL0のプリチャージ期間には、プリチャージ信号preはHレベルとなり、反転プリチャージ信号/preはLレベルとなる。従って、第1のPチャネルMOSトランジスタP1はオン、第3のPチャネルMOSトランジスタP3はオフ、第1のNチャネルMOSトランジスタN1はオンになる。また、プリチャージ動作開始時にはデータ線DL0の電位はLレベルになっているので、第2のPチャネルMOSトランジスタP2はオンになっている。第1,第2のPチャネルMOSトランジスタP1,P2がオンになっているので、データ線DL0はプリチャージされ、徐々に電位が上昇する。電源電位をVDD、PチャネルMOSトランジスタの閾値電圧Vthpとすると、データ線DL0の電位は最高でもVDD−2Vthpまでしか上昇しないが、データ線DL0にRAMセルのオフリーク電流が流れている場合、データ線DL0の電位はVDD−2Vthpより低くなる。
【0042】
このデータ線DL0の電位は第1のNチャネルMOSトランジスタN1を介して第2のNチャネルMOSトランジスタN2のゲートに伝達され、第2のNチャネルMOSトランジスタN2からなるキャパシタトランジスタにはデータ線DL0の電位に応じた電荷が蓄積される。
【0043】
データ線DL0のプリチャージが進み、データ線DL0の電位が十分に上昇すると、データ線DL0の電位は第2のPチャネルMOSトランジスタP2のゲートに入力されているので、第2のPチャネルMOSトランジスタP2はオフになり、プリチャージ動作は終了する。
【0044】
その後、第0列のいずれかのRAMセルからのデータの読出又はRAMセルへのデータの書込、即ち、データ線DL0を介したデータの入出力動作期間が開始されると、プリチャージ信号preはLレベルとなり、反転プリチャージ信号/preはHレベルとなる。従って、第1のPチャネルMOSトランジスタP1はオフ、第3のPチャネルMOSトランジスタP3はオン、第1のNチャネルMOSトランジスタN1はオフになる。
【0045】
そして、このとき、第4のPチャネルMOSトランジスタP4のゲートには、第2のNチャネルMOSトランジスタN2のゲート電位が入力されている。即ち、データ線DL0のリーク電流により、第2のNチャネルMOSトランジスタN2からなるキャパシタトランジスタに蓄積された電荷に基づき発生させられた電位が第4のPチャネルMOSトランジスタP4のゲートに入力されているので、第4のPチャネルMOSトランジスタP4は、データ線DL0のリーク電流に相当する大きさの補償電流を通過させるようにオンになり、その補償電流はデータ線DL0へ流れることとなる。その結果、データ線DL0におけるオフリーク電流は補償電流と相殺され、オフリーク電流に起因する半導体記憶装置の誤動作を未然に防止することができる。
【0046】
厳密には、第4のPチャネルMOSトランジスタP4のドレイン電位であるデータ線DL0の電位が十分に低く、第4のPチャネルMOSトランジスタP4の動作が飽和領域で行われることが望ましい。本実施の形態においては、第2のPチャネルMOSトランジスタP2において電圧降下が発生しているため、データ線DL0の電位は十分に低下している。
【0047】
図4は、本発明の第4の実施の形態に係るデータ伝送回路の構成を示すブロック図である。尚、図1乃至図3と同様に図4においても、説明及び図面の簡略化のため、第0列の構成部分のみが示されている。
【0048】
本発明の第4の実施の形態に係るデータ伝送回路は、半導体記憶装置に備えられた各RAMセルが、例えばSRAM等、差動方式のダブルエンドの構成を有するものである場合における構成例である。
【0049】
従って、本発明の第4の実施の形態に係るデータ伝送回路を本発明の第3の実施の形態に係るデータ伝送回路と比較すると、第0列のデータ線DL0が第0列の各RAMセルの一端に接続されている点は同様であるが、さらに、第0列の各RAMセルの他端に接続された第0列の反転データ線DL0bが備えられ、かつ、第0列の反転データ線DL0bに対しても、漏れ電流検出回路LCMC及び補償電流発生回路LCCCを構成するMOSトランジスタ回路が付加されている点が異なっている。具体的には、データ線DL0側に備えられた第1,第2,第3,第4のPチャネルMOSトランジスタP1,P2,P3,P4及び第1,第2のNチャネルMOSトランジスタN1,N2に相当する第5,第6,第7,第8のPチャネルMOSトランジスタP5,P6,P7,P8及び第3,第4のNチャネルMOSトランジスタN3,N4が反転データ線DL0b側にも備えられている。反転データ線DL0b側の各MOSトランジスタの接続関係並びにプリチャージ信号pre及び反転プリチャージ信号/preの入力箇所は、データ線DL0側と全く同様である。また、反転データ線DL0b側の漏れ電流検出回路LCMC及び補償電流発生回路LCCCの動作も、データ線DL0側と全く同様である。
【0050】
図5は、本発明の第5の実施の形態に係るデータ伝送回路の構成を示すブロック図である。尚、図1乃至図4と同様に図5においても、説明及び図面の簡略化のため、第0列の構成部分のみが示されている。
【0051】
本発明の第5の実施の形態に係るデータ伝送回路は、本発明の第4の実施の形態に係るデータ伝送回路と同様に、半導体記憶装置に備えられた各RAMセルが、例えばSRAM等、差動方式のダブルエンドの構成を有するものである場合における他の構成例である。
【0052】
本発明の第5の実施の形態に係るデータ伝送回路を、本発明の第4の実施の形態に係るデータ伝送回路と比較すると、以下の構成要素がさらに付加されている点で異なっている。即ち、本発明の第5の実施の形態に係るデータ伝送回路には、データ線DL0と反転データ線DL0bとの間に接続され、ゲートにイコライズ信号eqが入力されることにより、データ線DL0の電位と反転データ線DL0bの電位とのイコライズを行う第9のPチャネルMOSトランジスタP9と、第1のNチャネルMOSトランジスタN1と対をなしてトランスファゲートを構成し、ゲートに反転プリチャージ信号/preが入力される第10のPチャネルMOSトランジスタP10と、第3のNチャネルMOSトランジスタN3と対をなしてトランスファゲートを構成し、ゲートに反転プリチャージ信号/preが入力される第11のPチャネルMOSトランジスタP11とがさらに備えられている。
【0053】
データ線DL0側及び反転データ線DL0b側の漏れ電流検出回路LCMC及び補償電流発生回路LCCCの動作は、本発明の第4の実施の形態に係るデータ伝送回路と全く同様であるが、第10,第11のPチャネルMOSトランジスタP10,P11が付加されたことにより、データ線DL0及び反転データ線DL0bの電位が比較的高い場合であっても、電位の損失なく容易にその電位をキャパシタトランジスタN2,N4に伝達することが可能となる。
【0054】
また、第9のPチャネルMOSトランジスタP9が付加されているので、本発明の第5の実施の形態に係るデータ伝送回路においては、データ線DL0の電位と反転データ線DL0bの電位とのイコライズが行われることとなる。従って、データ線DL0側及び反転データ線DL0b側の漏れ電流検出回路LCMCによるデータ線DL0及び反転データ線DL0bのリーク電流の検出は、プリチャージ動作中に限らず、イコライズ動作中に行うようにしてもよい。
【0055】
但し、図5に示した本発明の第5の実施の形態に係るデータ伝送回路においては、データ線DL0側及び反転データ線DL0b側の漏れ電流検出回路LCMCはプリチャージ信号pre及び反転プリチャージ信号/preにより制御されるように構成されているので、データ線DL0及び反転データ線DL0bのリーク電流の検出はプリチャージ動作中に行われることとなる。
【0056】
図6は、本発明の第6の実施の形態に係るデータ伝送回路の構成を示すブロック図である。
【0057】
本発明の第6の実施の形態に係るデータ伝送回路は、本発明の第4の実施の形態に係るデータ伝送回路又は本発明の第5の実施の形態に係るデータ伝送回路の構成を、256行64列のRAMセルアレイを備えた半導体記憶装置に適用した構成例を示したものである。各列の具体的構成は、本発明の第4の実施の形態に係るデータ伝送回路又は本発明の第5の実施の形態に係るデータ伝送回路について上述した通りである。
【0058】
図6においては、各データ線及び反転データ線には、漏れ電流検出/補償電流発生回路LCMCCの他、書込読出回路WRCも接続されている様子が示されているが、これは図1乃至図5においても同様である。
【0059】
図7は、本発明の第7の実施の形態に係るデータ伝送回路の構成を示すブロック図である。
【0060】
本発明の第7の実施の形態に係るデータ伝送回路は、階層化された複数バンクのRAMセルアレイを備えた半導体記憶装置に、本発明の第1乃至第3の実施の形態に係るデータ伝送回路の構成を適用したものである。ここでは、RAMセルアレイは、第1のバンクB1から第16のバンクB16までの16バンクが備えられている。
【0061】
各バンクは、RAMセルアレイの各列ごとに配設されたグローバルビット線GBL0,GBL1,...,GBLmにより縦断して接続されている。そして、各グローバルビット線GBL0,GBL1,...,GBLmは、例えば第1のバンクB1に対しては、バンク選択用スイッチングデバイスであるNチャネルMOSトランジスタN0,N1,...,Nmを介して、第1のバンクB1のローカルビット線BL0,BL1,...,BLmにそれぞれ接続されている。バンクの選択は、各バンクのバンク選択用スイッチングデバイスに入力されるバンク選択信号BSSによって行われる。また、各グローバルビット線のプリチャージ、各バンクの各ローカルビット線を介したデータ入出力は、各グローバルビット線に接続されたプリチャージ/書込読出回路PWRCにより行われる。
【0062】
以上のようにビット線(データ線)が階層化されているメモリブロックにおいては、例えばデータ読出を行う場合、第1のバンクB1から第16のバンクB16までに対してランダムにアクセスし、連続的にデータを読み出す動作が、用途によっては効率的であるメモリブロックもあり得る。
【0063】
そのようなメモリブロックは、各バンクのデータの連続読出の際には、上層のデータ線であるグローバルビット線のみを短時間でプリチャージし、各バンクのデータを順次読み出すようにすると、読出動作を高速化することができる。この場合において、各バンクのRAMセルにデータを書き込んだ直後に、RAMセルと直接接続されている下層のデータ線であるローカルビット線のプリチャージ/イコライズを行い、その後、上述のようなバンクごとの連続読出が行われるまでローカルビット線のプリチャージ/イコライズを行わない構成を採用したとすると、ある特定のバンクのローカルビット線にリーク電流がある場合には、ローカルビット線のプリチャージ/イコライズが行われてからそのバンクのデータ読出が行われるまでの比較的長い待ち時間の間に、プリチャージしたローカルビット線の電位が相当低下してしまうことがあり得る。即ち、16バンク構成の場合、全バンクのデータ読出時間のうち1つのバンクのデータ読出時間は1/16であるため、他のバンクのデータ読出時間は総て待ち時間となり、その間に、プリチャージしたローカルビット線の電位が相当低下してしまうことがあり得る。
【0064】
そこで、本発明の第7の実施の形態に係るデータ伝送回路においては、各バンクの各ローカルビット線に、プリチャージ/漏れ電流検出/補償電流発生回路PLCMCCをそれぞれ付加している。従って、ローカルビット線のプリチャージ/イコライズを行った後、バンクごとの連続読出が行われるまで、ローカルビット線のプリチャージ/イコライズが行われないとしても、リーク電流を検出し、データ読出の際に、そのリーク電流を相殺する補償電流を発生させローカルビット線に流すので、ローカルビット線のリーク電流に起因する半導体記憶装置の誤動作を未然に防止することができる。
【0065】
尚、本発明の第7の実施の形態に係るデータ伝送回路においては、各バンクのRAMセルアレイに本発明の第1乃至第3の実施の形態に係るデータ伝送回路の構成を適用した例を示したが、各バンクのRAMセルアレイに本発明の第4乃至第6の実施の形態に係るデータ伝送回路の構成を適用してもよい。
【0066】
図8は、本発明の第8の実施の形態に係るデータ伝送回路の構成を示すブロック図である。
【0067】
本発明の第8の実施の形態に係るデータ伝送回路は、上記各実施の形態を総括的に包含する基本概念的構成例であり、図2に示した本発明の第2の実施の形態に係るデータ伝送回路の構成を、より一般化したものである。即ち、半導体記憶装置のデータ線(ビット線)のみならず、一又は複数のインタフェース入出力ブロックI/F・I/Oが接続されたデータバスBUSに対しても、本発明に係るデータ伝送回路の構成が適用可能であることを示したものである。
【0068】
漏れ電流検出回路LCMC、トランスファゲートであるNチャネルMOSトランジスタN、キャパシタC、補償電流発生回路LCCCの構成及び接続関係並びに動作については、本発明の第2の実施の形態に係るデータ伝送回路と同様である。
【0069】
データバスBUSのデータ幅は任意であり、また、データバスBUSに接続されているインタフェース入出力ブロックI/F・I/Oの個数も任意である。インタフェース入出力ブロックI/F・I/Oの回路構成は、ワイヤードOR回路、トライステートバッファ、マルチプレクサ、その他任意の回路とすることができる。
【0070】
【発明の効果】
本発明に係るデータ伝送回路によれば、データを伝送するデータ線と、上記データ線に接続され、かつ、データ入出力を制御する信号が与えられ、上記データ線を介したデータ入出力が行われるインタフェース入出力ブロックと、上記データ線に接続され、上記データ入出力前に上記データ線におけるリーク電流の大きさを上記データ線の電位検出を通じて検出して記憶し、上記データ入出力の際に上記リーク電流を相殺する補償電流を発生して上記データ線に流す漏れ電流検出/補償電流発生回路とを備えたので、データ線に接続されたインタフェース入出力ブロックのリーク電流に起因する誤動作を未然に防止することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図2】本発明の第2の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図3】本発明の第3の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図4】本発明の第4の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図5】本発明の第5の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図6】本発明の第6の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図7】本発明の第7の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図8】本発明の第8の実施の形態に係るデータ伝送回路の構成を示すブロック図。
【図9】従来の半導体記憶装置のブロック図。
【図10】メモリセルの閾値電圧Vthと、セル電流及びオフリーク電流との関係を示したグラフ。
【符号の説明】
CL RAMセル(メモリセル)
WL ワード線
DL データ線
LCMCC 漏れ電流検出/補償電流発生回路
LCMC 漏れ電流検出回路
LCCC 補償電流発生回路
PLCMCC プリチャージ/漏れ電流検出/補償電流発生回路
PWRC プリチャージ/書込読出回路
WRC 書込読出回路
P PチャネルMOSトランジスタ
N NチャネルMOSトランジスタ
C キャパシタ
B バンク
BUS データバス
I/F・I/O インタフェース入出力ブロック
Claims (10)
- データを伝送する1列又は複数列のデータ線と、
前記データ線に接続され、かつ、データ入出力を制御する信号が与えられ、前記データ線を介したデータ入出力が行われるインタフェース入出力ブロックと、
前記データ線に接続され、前記データ入出力前に前記データ線におけるリーク電流の大きさを前記データ線の電位検出を通じて検出して記憶し、前記データ入出力の際に前記リーク電流を相殺する補償電流を発生して前記データ線に流す漏れ電流検出/補償電流発生回路と、
を備えたことを特徴とするデータ伝送回路。 - データを伝送する1列又は複数列のデータ線と、
前記データ線にそれぞれ接続され、前記データ線を介したデータの書込及び読出が行われる複数のメモリセルと、
前記複数のメモリセルにそれぞれ接続され、前記データの書込及び読出の対象となるメモリセルを選択する複数のワード線と、
前記データ線に接続され、前記データの書込及び読出前に前記データ線におけるリーク電流の大きさを前記データ線の電位検出を通じて検出して記憶し、前記データの書込及び読出の際に前記リーク電流を相殺する補償電流を発生して前記データ線に流す漏れ電流検出/補償電流発生回路と、
を備えたことを特徴とするデータ伝送回路。 - データを伝送する1列又は複数列のデータ線と、
前記1列又は複数列のデータ線と対をなして配設され、前記データの反転データを伝送する1列又は複数列の反転データ線と、
前記データ線及び前記反転データ線にそれぞれ接続され、前記データ線及び前記反転データ線を介したデータの書込及び読出が行われる複数のメモリセルと、
前記複数のメモリセルにそれぞれ接続され、前記データの書込及び読出の対象となるメモリセルを選択する複数のワード線と、
前記データ線に接続され、前記データの書込及び読出前に前記データ線におけるリーク電流の大きさを前記データ線の電位検出を通じて検出して記憶し、前記データの書込及び読出の際に前記データ線における前記リーク電流を相殺する補償電流を発生して前記データ線に流すデータ線側漏れ電流検出/補償電流発生回路と、
前記反転データ線に接続され、前記データの書込及び読出前に前記反転データ線におけるリーク電流の大きさを前記反転データ線の電位検出を通じて検出して記憶し、前記データの書込及び読出の際に前記反転データ線における前記リーク電流を相殺する補償電流を発生して前記反転データ線に流す反転データ線側漏れ電流検出/補償電流発生回路と、
を備えたことを特徴とするデータ伝送回路。 - 前記漏れ電流検出/補償電流発生回路は、
前記データ線に接続され、前記データ入出力前に前記データ線におけるリーク電流の大きさを前記データ線の電位検出を通じて検出する漏れ電流検出回路と、
検出された前記リーク電流の大きさを記憶するリーク電流記憶素子と、
記憶された前記リーク電流の大きさに基づき、前記データ入出力の際に前記リーク電流を相殺する補償電流を発生して前記データ線に流す補償電流発生回路と、
から構成されるものであることを特徴とする請求項1乃至3のいずれかに記載のデータ伝送回路。 - 前記漏れ電流検出回路は、前記データ線に接続され、前記データ入出力前に前記データ線におけるリーク電流の大きさに応じて発生する前記データ線の電位を検出する回路であり、
前記リーク電流記憶素子は、検出された前記データ線の電位に応じた電荷を蓄積し、前記データ線の電位と同等の電位を発生するキャパシタであり、
前記補償電流発生回路は、前記キャパシタが発生する電位に基づき、前記データ入出力の際に前記リーク電流を相殺する補償電流を発生して前記データ線に流す回路であることを特徴とする請求項4に記載のデータ伝送回路。 - 前記漏れ電流検出回路は、前記データ線に接続され、前記データ入出力前に前記データ線におけるリーク電流の大きさに応じて発生する前記データ線の電位を検出する回路であり、
前記リーク電流記憶素子は、検出された前記データ線の電位を伝達するトランスファゲート、及び、伝達された前記データ線の電位に応じた電荷を蓄積し、前記データ線の電位と同等の電位を発生するキャパシタであり、
前記補償電流発生回路は、前記キャパシタが発生する電位に基づき、前記データ入出力の際に前記リーク電流を相殺する補償電流を発生して前記データ線に流す回路であることを特徴とする請求項4に記載のデータ伝送回路。 - 前記漏れ電流検出/補償電流発生回路は、
ソースが電源電位ノードに接続され、ゲートに第1の制御信号が入力される第1のPチャネルMOSトランジスタと、
前記第1のPチャネルMOSトランジスタのドレインと前記データ線との間に接続された第2のPチャネルMOSトランジスタと、
ソースが電源電位ノードに接続され、ゲートに前記第1の制御信号の反転信号である第2の制御信号が入力される第3のPチャネルMOSトランジスタと、
前記第3のPチャネルMOSトランジスタのドレインと前記データ線との間に接続された第4のPチャネルMOSトランジスタと、
前記第2のPチャネルMOSトランジスタのゲート及びドレインと前記第4のPチャネルMOSトランジスタのゲートとの間に接続され、ゲートに前記第2の制御信号が入力される第1のNチャネルMOSトランジスタと、
ゲートが前記第4のPチャネルMOSトランジスタのゲートに接続され、ソース及びドレインが接地電位ノードに接続された第2のNチャネルMOSトランジスタと、
から構成されるものであることを特徴とする請求項1又は2に記載のデータ伝送回路。 - 前記データ線側漏れ電流検出/補償電流発生回路及び前記反転データ線側漏れ電流検出/補償電流発生回路は、
ソースが電源電位ノードに接続され、ゲートに第1の制御信号が入力される第1のPチャネルMOSトランジスタと、
前記第1のPチャネルMOSトランジスタのドレインと前記データ線との間に接続された第2のPチャネルMOSトランジスタと、
ソースが電源電位ノードに接続され、ゲートに前記第1の制御信号の反転信号である第2の制御信号が入力される第3のPチャネルMOSトランジスタと、
前記第3のPチャネルMOSトランジスタのドレインと前記データ線との間に接続された第4のPチャネルMOSトランジスタと、
前記第2のPチャネルMOSトランジスタのゲート及びドレインと前記第4のPチャネルMOSトランジスタのゲートとの間に接続され、ゲートに前記第2の制御信号が入力される第1のNチャネルMOSトランジスタと、
ゲートが前記第4のPチャネルMOSトランジスタのゲートに接続され、ソース及びドレインが接地電位ノードに接続された第2のNチャネルMOSトランジスタと、
ソースが電源電位ノードに接続され、ゲートに第1の制御信号が入力される第5のPチャネルMOSトランジスタと、
前記第5のPチャネルMOSトランジスタのドレインと前記反転データ線との間に接続された第6のPチャネルMOSトランジスタと、
ソースが電源電位ノードに接続され、ゲートに前記第2の制御信号が入力される第7のPチャネルMOSトランジスタと、
前記第7のPチャネルMOSトランジスタのドレインと前記反転データ線との間に接続された第8のPチャネルMOSトランジスタと、
前記第6のPチャネルMOSトランジスタのゲート及びドレインと前記第8のPチャネルMOSトランジスタのゲートとの間に接続され、ゲートに前記第2の制御信号が入力される第3のNチャネルMOSトランジスタと、
ゲートが前記第8のPチャネルMOSトランジスタのゲートに接続され、ソース及びドレインが接地電位ノードに接続された第4のNチャネルMOSトランジスタと、
から構成されるものであることを特徴とする請求項3に記載のデータ伝送回路。 - 前記データ線側漏れ電流検出/補償電流発生回路及び前記反転データ線側漏れ電流検出/補償電流発生回路は、
ソースが電源電位ノードに接続され、ゲートに第1の制御信号が入力される第1のPチャネルMOSトランジスタと、
前記第1のPチャネルMOSトランジスタのドレインと前記データ線との間に接続された第2のPチャネルMOSトランジスタと、
ソースが電源電位ノードに接続され、ゲートに前記第1の制御信号の反転信号である第2の制御信号が入力される第3のPチャネルMOSトランジスタと、
前記第3のPチャネルMOSトランジスタのドレインと前記データ線との間に接続された第4のPチャネルMOSトランジスタと、
前記第2のPチャネルMOSトランジスタのゲート及びドレインと前記第4のPチャネルMOSトランジスタのゲートとの間に接続され、ゲートに前記第2の制御信号が入力される第1のNチャネルMOSトランジスタと、
ゲートが前記第4のPチャネルMOSトランジスタのゲートに接続され、ソース及びドレインが接地電位ノードに接続された第2のNチャネルMOSトランジスタと、
ソースが電源電位ノードに接続され、ゲートに第1の制御信号が入力される第5のPチャネルMOSトランジスタと、
前記第5のPチャネルMOSトランジスタのドレインと前記反転データ線との間に接続された第6のPチャネルMOSトランジスタと、
ソースが電源電位ノードに接続され、ゲートに前記第2の制御信号が入力される第7のPチャネルMOSトランジスタと、
前記第7のPチャネルMOSトランジスタのドレインと前記反転データ線との間に接続された第8のPチャネルMOSトランジスタと、
前記第6のPチャネルMOSトランジスタのゲート及びドレインと前記第8のPチャネルMOSトランジスタのゲートとの間に接続され、ゲートに前記第2の制御信号が入力される第3のNチャネルMOSトランジスタと、
ゲートが前記第8のPチャネルMOSトランジスタのゲートに接続され、ソース及びドレインが接地電位ノードに接続された第4のNチャネルMOSトランジスタと、
前記データ線と前記反転データ線との間に接続され、ゲートに第3の制御信号が入力される第9のPチャネルMOSトランジスタと、
前記第1のNチャネルMOSトランジスタに並列接続され、ゲートに前記第1の制御信号が入力される第10のPチャネルMOSトランジスタと、
前記第3のNチャネルMOSトランジスタに並列接続され、ゲートに前記第1の制御信号が入力される第11のPチャネルMOSトランジスタと、
から構成されるものであることを特徴とする請求項3に記載のデータ伝送回路。 - 前記各構成要素を複数バンク備え、さらに、
前記各バンクの同一列のデータ線ごとに対応して配設された1列又は複数列のグローバルデータ線と、
前記各データ線と、前記各データ線に対応する前記グローバルデータ線との間にそれぞれ接続され、同一バンクごとにバンク選択信号がそれぞれ入力されるバンク選択用スイッチングデバイスと、
を備えたことを特徴とする請求項1乃至9のいずれかに記載のデータ伝送回路。
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