KR20100074479A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조방법을 제공하며, 이 반도체 소자는 반도체 기판 내의 채널 영역의 일부분을 식각하여 형성된 트렌치와, 상기 트렌치 내에 형성되는 게이트 산화막과, 상기 게이트 산화막 상에 형성되는 폴리 게이트 전극과, 상기 폴리 게이트 전극 측벽에 형성되는 스페이서와, 상기 반도체 기판 내에 상기 게이트 전극 양측으로 형성된 LDD 영역과, 상기 게이트 전극 및 상기 스페이서를 마스크로 하여 형성된 소스 및 드레인 영역과, 상기 게이트 전극, 소스 및 드레인 영역 상에 형성된 실리사이드막을 포함하는 것을 특징으로 한다.
채널 길이, 모스 트랜지스터
Description
본 발명은 반도체 소자에 관한 것으로, 특히 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자가 고집적화되고 모스(Metal Oxide Semiconductor:이하, ‘MOS’라 함)트랜지스터에 있어서, 채널 길이는 일반적으로 게이트 형성용 폴리 라인의 길이에 의해 의존하게 된다.
여기서, 폴리 라인을 디파인(define)할 경우 사진 및 식각 장치와 공정 조건에 의해 게이트 임계치수 변동(gate CD variation)이 유발되게 된다.
이로 인해 각 반도체칩 별로 폴리 라인의 채널 길이 변동으로 트랜지스터 성능 특성이 달라지게 되고, 쇼트성 누설 결함을 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트 임계치수 변동(gate CD variation)에 영향을 받지 않는 채널 구조를 형성할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 반도체 기판 내의 채널 영역의 일부분을 식각하여 형성된 트렌치와, 상기 트렌치 내에 형성되는 게이트 산화막과, 상기 게이트 산화막 상에 형성되는 게이트 전극과, 상기 게이트 전극 측벽에 형성되는 스페이서와, 상기 반도체 기판 내에 상기 게이트 전극 양측으로 형성된 LDD 영역과, 상기 게이트 전극 및 상기 스페이서를 마스크로 하여 형성된 소스 및 드레인 영역과, 상기 게이트 전극, 소스 및 드레인 영역 상에 형성된 실리사이드막을 포함하는 것을 특징으로 한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조방법은 반도체 기판 내의 채널 영역의 일부분을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 포함하는 반도체 기판 상에 버퍼 산화막을 형성하는 단계와, 상기 버퍼 산화막이 형성된 상기 반도체 기판 상에 이온 주입을 이용한 웰 영역을 형성한 후, 상기 버퍼 산화막을 제거하는 단계와, 상기 트렌치를 포함하는 반도체 기판 상에 게이트 산화막 및 게이트 전극을 순차적으로 형성하는 단계와, 상기 게이트 산화막 및 상기 게이트 전극을 마스크로 한 이온주입 공정을 통해 상기 반도체 기판 내에 LDD 영역을 형성하는 단계와, 상기 게이트 산화막 및 상기 게이트 전극 측벽에 스페이서를 형성하는 단계와, 상기 게이트 전극 및 상기 스페이서를 마스크로 한 이온주입 공정을 상기 반도체 기판 내에 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
실리콘 기판의 채널 영역이 형성될 부분을 식각하여 트렌치를 형성한 후, 트렌치 내에 게이트 산화막을 형성하고, 게이트 산화막 상에 폴리 게이트 전극을 형성함으로써, 게이트 형성을 위한 공정 조건 및 공정 장비의 변화에 따른 게이트 임계치수 변동(gate CD variation)에 영향을 받지 않는 채널 구조를 형성할 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1은 본 발명에 따른 반도체 소자의 단면도다.
도 1을 참조하면, 반도체 기판(100)인 실리콘 기판 내의 채널 영역에 형성된 트렌치(110)와, 트렌치(110) 내에 형성되는 게이트 산화막(122)과, 게이트 산화막(122) 상에 형성되는 폴리 게이트 전극(127)과, 폴리 게이트 전극(127) 측벽에 형성되는 스페이서(129)와, 반도체 기판(100) 내에 폴리 게이트 전극(127) 양측으로 형성된 LDD(Lightly Doped Drain) 영역(144)과, 폴리 게이트 전극(127) 양측의 스페이서(129)를 마스크로 하여 형성된 소스 및 드레인 영역(145, 148)과, 소자 영역의 접촉단(contact)을 형성하기 위해 폴리 게이트 전극(127)과, 소스 및 드레인 영역(145, 148) 상에 형성된 금속 실리사이드(silicide) 막(150)을 구비한다.
여기서, 트렌치(110)의 깊이를 너무 얇게 형성할 경우, 종래와 같이 게이트 임계치수 변동(gate CD variation)이 유발되고, 트렌치(110)의 깊이를 너무 깊게 형성할 경우 후속 웰 임플란트(well implant) 공정시 웰 영역 깊이 조절 등이 어려워져 트렌지스터의 동장 특성이 저하되는 문제점이 있으므로 바람직하게는 200Å∼300Å의 깊이로 형성된다.
이와 같이, 실리콘 기판의 채널 영역이 형성될 부분을 식각하여 트렌치(110)를 형성한 후, 트렌치(110) 내에 게이트 산화막(122)을 형성하고, 게이트 산화막(122) 상에 폴리 게이트 전극(127)을 형성함으로써, 게이트 형성을 위한 공정 조건 및 공정 장비의 변화에 따른 게이트 임계치수 변동(gate CD variation)에 영향을 받지 않는 채널 구조를 형성할 수 있다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상에 포토 레지스트 물질(도시하지 않음)을 도포한다.
이어서, 포토 레지스트 물질(도시하지 않음)을 마스크를 이용한 식각 공정을 통해 채널 영역(104)을 노출시키는 포토 레지스트 패턴(102)을 형성한다.
이어서, 도 2b와 같이 포토 레지스트 패턴(102)을 이용한 식각 공정을 통해 반도체 기판(100)의 채널 영역(104)의 일부분을 식각하여 트렌치(110)를 형성한다.
여기서, 트렌치(110)의 깊이를 너무 얇게 형성할 경우, 종래와 같이 게이트 임계치수 변동(gate CD variation)이 유발되고, 트렌치(110)의 깊이를 너무 깊게 형성할 경우 후속 웰 임플란트(well implant) 공정시 웰 영역 깊이 조절 등이 어려워져 트렌지스터의 동장 특성이 저하되는 문제점이 있으므로 바람직하게는 200Å∼300Å의 깊이로 형성된다.
남아 있는 포토 레지스트 패턴(102)은 에싱 공정 등을 통해 제거한다.
이어서, 도 2c와 같이 트렌치(110)가 형성된 반도체 기판(100) 상에 버퍼 산화막(120)을 형성한다.
버퍼 산화막(120)의 두께를 너무 얇게 형성할 경우, 임플란트 공정시 반도체 기판(100) 상의 데미지가 발생하게 되며, 너무 두껍게 형성할 경우 임플란트 공정시 불순물 이온들이 주입되기 어려워지는 문제가 발생하므로 바람직하게는 100Å∼150Å의 두께로 형성된다.
이와 같이 형성된 버퍼 산화막(120)은 후속 웰 임플란트(well implant) 공정시 반도체 기판(100) 상의 데미지 방지, 웰 영역 깊이 조절 등을 위해 형성한다.
이어서, 버퍼 산화막(120) 상에 웰 형성을 위한 이온 주입 공정을 수행한다. 이온 주입 공정은 별개의 이온 주입 마스크막 패턴을 사용하여 여러 차례에 걸쳐서 수행될 수도 있다.
웰 영역 형성 후, 버퍼 산화막(120)을 제거한다.
도 2d를 참조하면, 버퍼 산화막(120)이 제거된 반도체 기판(100) 상에 트랜지스터를 형성한다.
구체적으로, 트렌치(110)가 형성된 반도체 기판(100) 상에 게이트 산화막용 절연막(도시하지 않음)을 형성하고, 그 상부에 도전 물질로서 폴리 실리콘막(도시하지 않음)을 증착한다. 이어서, 게이트 마스크를 이용한 사진 및 식각 공정을 실시하여 폴리 실리콘막 및 게이트 산화막용 절연막을 패터닝하여 게이트 전극(127) 및 게이트 산화막(122)을 형성한다.
이어서, 게이트 전극(127) 및 게이트 산화막(122)이 형성된 반도체 기판(100) 상에 게이트 전극(127)을 마스크로 하여 저농도의 불순물 이온 주입을 통해 게이트 전극(127)을 사이에 두고 저농도 소스/드레인 영역인 LDD(Lightly Doped Drain) 영역(144)을 형성한다.
반도체 기판(100) 상에 질화막(도시하지 않음)을 증착시킨 후 이방성 식각하여 게이트 전극(127)의 측벽에 스페이서(spacer, 129)를 형성한다.
이어서, 게이트 전극(127)과 측벽의 스페이서(129)를 마스크로 하여 저농도 소스/드레인 영역 즉, LDD 영역(144)을 형성하기 위한 이온주입 공정시 주입된 불순물과 동일 도전형의 불순물을 반도체 기판(100)에 이온 주입함으로써 고농도 소스/드레인 영역(145, 148)을 형성한다.
이어서, 소자 영역의 접촉단(contact)을 형성하기 위한 금속 실리사이드(silicide) 막(150)을 도포한 후, 소자 영역 상 즉, 소스 및 드레인 영역(145, 148)과, 폴리 게이트 전극(127) 상의 금속 실리사이드(150) 막만 남겨두고 나머지 금속 실리사이드 막(150)을 제거한다.
이때, 금속은 일반적으로 티타늄(Ti) 또는 코발트(Co)를 사용한다.
이와 같이, 실리콘 기판의 채널 영역이 형성될 부분을 식각하여 트렌치를 형성한 후, 트렌치 내에 게이트 산화막을 형성하고, 게이트 산화막 상에 폴리 게이트 전극을 형성함으로써, 게이트 형성을 위한 공정 조건 및 공정 장비의 변화에 따른 게이트 임계치수 변동(gate CD variation)에 영향을 받지 않는 채널 구조를 형성할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명에 따른 반도체 소자의 단면도다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 110 : 트렌치
122 : 게이트 산화막 127 : 폴리 게이트
129 : 스페이서 144 : LDD 영역
145, 148 : 소스 및 드레인 영역 150 실리사이드막
Claims (5)
- 반도체 기판 내의 채널 영역의 일부분을 식각하여 형성된 트렌치와,상기 트렌치 내에 형성되는 게이트 산화막과,상기 게이트 산화막 상에 형성되는 게이트 전극과,상기 게이트 전극 측벽에 형성되는 스페이서와,상기 반도체 기판 내에 상기 게이트 전극 양측으로 형성된 LDD 영역과,상기 게이트 전극 및 상기 스페이서를 마스크로 하여 형성된 소스 및 드레인 영역과,상기 게이트 전극, 소스 및 드레인 영역 상에 형성된 실리사이드막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 트렌치는 200Å∼300Å의 깊이로 형성되는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 내의 채널 영역의 일부분을 식각하여 트렌치를 형성하는 단계와,상기 트렌치를 포함하는 반도체 기판 상에 버퍼 산화막을 형성하는 단계와,상기 버퍼 산화막이 형성된 상기 반도체 기판 상에 이온 주입을 이용한 웰 영역을 형성한 후, 상기 버퍼 산화막을 제거하는 단계와,상기 트렌치를 포함하는 반도체 기판 상에 게이트 산화막 및 게이트 전극을 순차적으로 형성하는 단계와,상기 게이트 산화막 및 상기 게이트 전극을 마스크로 한 이온주입 공정을 통해 상기 반도체 기판 내에 LDD 영역을 형성하는 단계와,상기 게이트 산화막 및 상기 게이트 전극 측벽에 스페이서를 형성하는 단계와,상기 게이트 전극 및 상기 스페이서를 마스크로 한 이온주입 공정을 통해 상기 반도체 기판 내에 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 트렌치는 200Å∼300Å의 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 버퍼 산화막은 100Å∼150Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20170030985A (ko) | 2015-09-10 | 2017-03-20 | 대우조선해양 주식회사 | 해저 콘크리트 케이슨 기초 구조물 및 그 시공방법 |
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