CN1321458C - 用于产生具有低温度相关性的基准电压的电路 - Google Patents
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Abstract
一种基准电压产生电路包括显现输出基准电压的低温度相关性的带隙基准电路。由于适当地控制其电阻的温度相关性，从而消除流过分压电阻的负载电流的温度相关性，因此有可能防止二极管的正向电压的温度相关性的线性发生恶化。从而，降低了输出的温度相关性。
Description
技术领域
本发明一般涉及一种基准电压产生电路，特别涉及一种用于产生基准电压的嵌入在半导体设备中的独立电路和电路，制造该电路的方法以及使用该电路的电源设备。该电源设备尤其适于诸如移动电话的小型设备。
背景技术
作为传统技术，使用双极晶体管的带隙基准电路是广泛公知的。该电路的基本结构及其工作原理公布于例如日本公开专利申请No.11-121694和书籍“Analysis and Design of Analog Integrated Circuits”，P.R.Gray等人，1977，John Wiley & Sons。
下面将描述原理。
图8是示出传统基准电压产生电路的电路图。
该带隙基准电路包括以下部分：运算放大器1；第三电阻R6和双极晶体管Q3，串联在运算放大器1的输出端与地之间；第二电阻R5、第一电阻R4和双极晶体管Q4，串联在运算放大器1的输出端与地之间。每个双极晶体管Q3和Q4的集电极和基极彼此电连接。双极晶体管Q3和Q4连接为二极管。
运算放大器1的非反相输入端(+)连接到第三电阻R6与晶体管Q3之间的连接点13。运算放大器1的反相输入端(-)连接到第一电阻R4与第二电阻R5之间的连接点15。
运算放大器1的输出采用第一电阻R4、第二电阻R5和第三电阻R6反馈到输入端中，并且作为带隙基准电路的输出而输出。运算放大器1的输出用作基准电压Vref。
晶体管Q3的大小不同于晶体管Q4的大小。流过晶体管Q3和Q4的电流的比率需要进行精确的调整。从而，晶体管Q4经常由多个并联的、与晶体管Q3具有相同布局模式(layout pattern)的晶体管构成。
运算放大器1的虚短路给出
Vbe3＝Vbe4+Vr4 ...(1)
其中Vbe3是晶体管Q3的基极和发射极之间的pn结的正向电压，Vbe4是晶体管Q4的基极和发射极之间的pn结的正向电压，并且Vr4是施加于第一电阻R4的电压。
Vr4等于Vbe3和Vbe4之差，因此
ΔVbe＝Vbe3-Vbe4 ...(2)
对于每个晶体管Q3和Q4，
Vbe3＝Vt*ln(I3/Is3)以及 ...(3)
Vbe4＝Vt*ln(I4/Is4) ...(4)
其中Vt是热电压Vt＝kT/q(k：玻尔兹曼常数，T：绝对温度，以及q：基本电荷)。I3是流过第三电阻R6和晶体管Q3的电流，并且I4是流过第二电阻R5、第一电阻R4以及晶体管Q4的电流。Is3和Is4分别是晶体管Q3和Q4的饱和电流。对于R5和R6，运算放大器1的虚短路给出
I4*R5＝I3*R6 ...(5)
因此，
I4＝I3*R6/R5 ...(6)
(2)、(3)和(4)的置换得出
ΔVbe＝Vt*ln((I3*Is4)/(I4*Is3)) ...(7)
组合(6)和(7)，
ΔVbe＝Vt*ln((R5*Is4)/(R6*Is3)) ...(8)
R5的电压为
ΔVbe*R5/R4 ...(9)
由于运算放大器1的虚短路，(9)加上Vbe3等于Vref，
Vref＝ΔVbe*R5/R4+Vbe3 ...(10)
(10)和(8)的置换得出
Vref＝(R5/R4)*Vt*ln((R5*Is4)/(R6*Is3))+Vbe3 ...(11)
在使用由多个与晶体管Q3具有完全相同布局模式的双极晶体管组成的阵列作为晶体管Q4的情况下，Q4的饱和电流为
Is4＝n*Is3 ...(12)
组合(11)和(12)得出
Vref＝(R5/R4)*Vt*ln(n*R5/R6)+Vbe3 ...(13)
电阻R1、R2和R3和双极晶体管的数目“n”是可通过设计来确定的常数。设置K
K＝(R5/R4)ln(n*R5/R6) ...(14)
(13)变成
Vref＝K*Vt+Vbe3 ...(15)
如(3)所示，Vbe3依赖于Vt和Is3。由于Vt＝kT/q，因此Vt是斜率是k/q，0.086mV/℃的温度T的线性函数。双极晶体管Q3的饱和电流Is3也依赖于温度。双极晶体管的饱和电流一般基本上线性依赖于温度，并且其斜率约为-2mV/℃。从而，如果将K设为约等于23(≌-Is/Vt)，则有可能基本上消除Vref的温度相关性。
然而，实际上，Vref的温度相关性由于双极晶体管的正向电压Vbe和电阻器的电阻中的离差(dispersion)以及运算放大器的偏移电压(offset voltage)而产生离差。
日本公开专利申请No.11-121694公开了一种通过使用熔丝(fuse)调整其中提供的电阻来控制带隙基准电路的温度相关性的技术。
然而，存在一个带隙基准电路中固有的恶化温度相关性的因素。该因素是产生ΔVbe的电阻的温度相关性。
在使用扩散层的扩散电阻的情况下，在使用带隙基准电路的大规模集成电路(LSI)中提供的电阻器的电阻的温度相关性为约1000-1500ppm/℃，并且在其薄片电阻(sheet resistance)为数打欧姆的多晶硅电阻的情况下，它为数百ppm/℃。从而，对于产生ΔVbe的电阻器的电阻，当温度升高时，流过该电阻器的负载电流减小。即使负载电流减小，电阻率也不受影响。然而，Vbe的线性温度相关性受到影响，因为双极晶体管的正向电压Vbe的温度相关性依赖于负载电流。
图9是示出双极晶体管的正向电压Vbe的温度相关性的实际数据的图。y轴表示正向电压Vbe(mV)，而x轴表示温度(℃)。该数据是对于10nA、100nA和1μA的负载电流测量的。该数据示出随着负载电流以10nA、100nA和1μA的次序增大，负斜率逐渐增大。
图10是示出双极晶体管的Vt的温度相关性的实际数据的图表。y轴表示Vt(mV)，而x轴表示温度(℃)。该测量是对于10nA、100nA和1μA的负载电流作出的。Vt表示理论上获得的温度相关性，并且由于当通过减去正向电压Vbe来计算Vt时消除了负载电流相关性，因此它不依赖于负载电流。
如果负载电流I3和I4不依赖于温度，则正向电压Vbe3和Vbe4线性依赖于温度。然而，如图9所示，负载电流I3和I4由于电阻R4、R5和R6的温度相关性而依赖于温度。从而，正向电压Vbe3和Vbe4的温度相关性的线性被扰乱。
相反，如图10所示，Vt的温度相关性不依赖于负载电流。从而，如(15)所示，
Vref＝K*Vt+Vbe3
变得依赖于温度。
发明内容
因此，本发明的一个目的是提供一种新型且有用的基准电压产生电路，其中消除了上述问题之一。
本发明的另一个更具体目的是提供一种包括具有低温度相关性的带隙基准电路的基准电压产生电路。
根据本发明的第一方面，一种基准电压产生电路可以包括第一二极管、第二二极管、运算放大器、第一电阻和第二电阻，所述第一电阻和所述第二电阻串联在所述第二二极管和所述运算放大器的输出之间，并且第三电阻置于所述第一二极管和所述运算放大器的所述输出之间，其中所述第一电阻与所述第二电阻之间的连接点上的第二电压输入到所述运算放大器的第一输入端，所述第一二极管与所述第三电阻之间的连接点上的第一电压输入到所述运算放大器的第二输入端，并且控制所述第一电阻、所述第二电阻和所述第三电阻的温度相关性，从而消除流过所述第一电阻的负载电流的温度相关性，其中所述第一电阻、所述第二电阻和所述第三电阻的每一个都具有与施加于所述第一电阻两端之间的电压的温度相关性相同的温度相关性。
通过消除流过第一电阻的负载电流的温度相关性，有可能防止第一二极管和第二二极管的正向电压Vbe的温度相关性的线性发生恶化。从而，降低了来自带隙基准电路的输出的温度相关性，并且可以提供用于产生具有低温度相关性的基准电压的电路。
在本描述中，二极管可以包括集电极和基极相互电连接的双极晶体管(用作二极管)以及pn结二极管，但是不限于上述这些。
根据第一方面的电路的特征可以在于，所述第一电阻、所述第二电阻和所述第三电阻的每一个都具有与施加于所述第一电阻两端的电压的温度相关性基本上相同的温度相关性。
根据本发明的第二方面，一种基准电压产生电路可以包括第一二极管、第二二极管、运算放大器、第一电阻和第二电阻，所述第一电阻和所述第二电阻串联在所述第二二极管和所述运算放大器的输出之间，并且第三电阻置于所述第一二极管和所述运算放大器的所述输出之间，其中所述第一电阻与所述第二电阻之间的连接点上的第二电压输入到所述运算放大器的第一输入端，所述第一二极管与所述第三电阻之间的连接点上的第一电压输入到所述运算放大器的第二输入端，并且控制所述第一电阻、所述第二电阻和所述第三电阻的温度相关性，从而改善所述第一二极管和所述第二二极管的正向电压Vbe的温度相关性的线性，其中所述第一电阻、所述第二电阻和所述第三电阻的每一个的所述温度相关性小于施加于所述第一电阻两端之间的电压的温度相关性。
在使用双极晶体管作为二极管的情况下，例如，双极晶体管的基极-发射极pn结的正向电压Vbe的温度相关性具有负温度斜率，并且由Vt和饱和电流Is确定。饱和电流Is的温度相关性由迁移率μ和本征载流子密度ni的温度相关性确定，并且其温度相关性是温度T的幂函数。因此，正向电压Vbe的温度相关性表示较凸的曲线。在pn结二极管的情况下，出现与上述相同的现象。从而，带隙基准电路的输出电压由于第一二极管和第二二极管的正向电压的温度相关性的非线性而依赖于温度。
由于根据本发明第二方面的电路改善了所述第一二极管和所述第二二极管的正向电压Vbe的温度相关性的线性，因此降低了来自带隙基准电路的输出的温度相关性，并且提供了用于产生具有低温度相关性的基准电压的电路。
用作二极管的双极晶体管以及pn结二极管的正向电压Vbe随着其负载电流的增大而增大。
根据本发明第二方面的电路的特征可以在于控制所述第一电阻、所述第二电阻和所述第三电阻的每一个的所述温度相关性，从而使流过所述第一电阻的负载电流的温度相关性具有正温度斜率。
根据本发明第二方面的电路的特征可以在于所述第一电阻、所述第二电阻和所述第三电阻的每一个的所述温度相关性小于施加于所述第一电阻两端的电压的温度相关性。
在根据本发明第一和第二方面的电路中提供的第一电阻、第二电阻和第三电阻可以例如包括多晶硅电阻和含铬(Cr)的金属膜电阻。上述电阻还可以包括其电阻由其导通电阻确定的MOS晶体管。另外，最好该MOS晶体管是耗尽型。
根据本发明的电源设备包括多个对感测电压进行分压的分压电阻、提供基准电压的基准电压源、以及比较经过分压的感测电压与基准电压的比较器电路，其中所述基准电压源是根据本发明的基准电压产生电路。
由于降低了由基准电压产生电路提供的输出的温度相关性，因此降低了电源设备的输出的温度相关性。电源设备的稳定性因此得到改善。
根据本发明的第四方面，一种制造根据第一方面的电路的方法，该方法包括以下步骤：通过控制要掺入到多晶硅薄膜中的杂质量来调整多晶硅薄膜的薄片电阻率，调整每一个均由多晶硅薄膜制成的所述第一电阻、所述第二电阻和所述第三电阻的温度相关性，从而消除流过所述第一电阻的电流的温度相关性，其中该多晶硅薄膜的所述温度相关性调整至使其等于所述第一电阻两端之间的电压的温度相关性。
多晶硅电阻的温度相关性可以由薄片电阻率控制。如果调整多晶硅电阻的温度相关性从而消除流过第一电阻的负载电流的温度相关性，则可获得根据第一方面的基准电压产生电路。
多晶硅薄膜的温度相关性可以调整至使其基本上等于所述第一电阻两端的电压的温度相关性。
根据本发明的第五方面，一种制造第一方面的电路的方法，该方法包括以下步骤：通过控制多晶硅薄膜的薄片电阻率来调整每一个均由多晶硅薄膜制成的所述第一电阻、所述第二电阻和所述第三电阻的温度相关性，从而改善所述第一二极管和所述第二二极管的正向电压Vbe的温度相关性的线性，其中该多晶硅薄膜的所述温度相关性调整至使其温度斜率小于所述第一电阻两端之间的电压的温度相关性的温度斜率。
多晶硅电阻的温度相关性可以由薄片电阻率控制。如果调整多晶硅电阻的温度相关性从而改善所述第一二极管和所述第二二极管的正向电压Vbe的温度相关性的线性，则可获得根据本发明第二方面的基准电压产生电路。
多晶硅薄膜的温度相关性可以调整至使流过所述第一电阻的负载电流的温度相关性具有正温度斜率。
多晶硅薄膜的温度相关性还可以调整至使其温度斜率小于所述第一电阻两端之间的电压ΔVbe的温度相关性的温度斜率。
根据本发明的第六方面，一种制造根据第一方面的电路的方法，该方法包括以下步骤：通过控制MOS晶体管的阈值(threshold)来调整均由MOS晶体管制成的所述第一电阻、所述第二电阻和所述第三电阻的导通电阻，从而消除流过所述第一电阻的负载电流的温度相关性。
MOS晶体管的导通电阻的温度相关性可由MOS晶体管的搀杂物阈值(dopant threshold)来控制。如果调整MOS晶体管的导通电阻的温度相关性从而消除流过第一电阻的负载电流的温度相关性，则获得根据第一方面的基准电压产生电路。
在上述第三方面的情况下，导通电阻可以调整至使其温度相关性基本上等于施加于所述第一电阻两端的电压ΔVbe的温度相关性。
根据本发明的第七方面，一种制造第二方面的电路的方法，该方法包括以下步骤：通过控制MOS晶体管的搀杂物阈值来调整均由MOS晶体管制成的所述第一电阻、所述第二电阻和所述第三电阻的导通电阻，从而改善所述第一二极管和所述第二二极管的正向电压的温度相关性的线性。
MOS晶体管的导通电阻的温度相关性可以由其搀杂物阈值控制。如果调整MOS晶体管的导通电阻的温度相关性从而改善第一二极管和第二二极管的正向电压Vbe的温度相关性的线性，则可获得第二方面的基准电压产生电路。
在上述方面的情况下，MOS晶体管的温度相关性可以调整至使流过所述第一电阻的负载电流的温度相关性具有正斜率。
MOS晶体管的温度相关性还可以调整至使其温度斜率小于所述第一电阻两端之间的电压的温度相关性的温度斜率。
根据本发明的另一方面，还提供了一种电源设备，包括：多个分压电阻，对感测电压进行分压；基准电压源，提供基准电压；以及比较器电路，比较该经过分压的感测电压与该基准电压；其中所述基准电压源还包括：第一二极管；第二二极管；运算放大器；第一电阻；第二电阻，所述第一电阻和所述第二电阻串联在所述第二二极管和所述运算放大器的输出之间；以及第三电阻，置于所述第一二极管和所述运算放大器的所述输出之间；其中所述第一电阻与所述第二电阻之间的连接点上的第二电压输入到所述运算放大器的第一输入端；所述第一二极管与所述第三电阻之间的连接点上的第一电压输入到所述运算放大器的第二输入端；并且控制所述第一电阻、所述第二电阻和所述第三电阻的温度相关性，从而消除流过所述第一电阻的负载电流的温度相关性，其中所述第一电阻、所述第二电阻和所述第三电阻的每一个都具有与施加于所述第一电阻两端之间的电压的温度相关性相同的温度相关性。
根据本发明的另一方面，还提供了一种电源设备，包括：多个分压电阻，对感测电压进行分压；基准电压源，提供基准电压；以及比较器电路，比较该经过分压的感测电压与该基准电压；其中所述基准电压源还包括：第一二极管；第二二极管；运算放大器；第一电阻；第二电阻，所述第一电阻和所述第二电阻串联在所述第二二极管和所述运算放大器的输出之间；以及第三电阻，置于所述第一二极管和所述运算放大器的所述输出之间；其中所述第一电阻与所述第二电阻之间的连接点上的第二电压输入到所述运算放大器的第一输入端；所述第一二极管与所述第三电阻之间的连接点上的第一电压输入到所述运算放大器的第二输入端；并且控制所述第一电阻、所述第二电阻和所述第三电阻的温度相关性，从而改善所述第一二极管和所述第二二极管的正向电压的温度相关性的线性，其中所述第一电阻、所述第二电阻和所述第三电阻的每一个的所述温度相关性小于施加于所述第一电阻两端之间的电压的温度相关性。
当结合附图阅读时，通过下面的详细描述，本发明的其他目的、特点和优点将会变得更加清楚。
附图说明
图1是示出根据本发明一个实施例的基准电压产生电路的电路图；
图2是示出根据该实施例的基准电压产生电路的温度相关性的图；
图3是示出多晶硅电阻的温度系数和薄片电阻率之间的关系的图；
图4是示出根据本发明另一个实施例的基准电压产生电路的电路图；
图5是示出耗尽型n沟道MOS晶体管的导通电阻的温度相关性和阈值之间的关系的图；
图6是示出根据本发明一个实施例的电源设备的电路图；
图7是示出根据本发明另一个实施例的电源设备的电路图；
图8是示出传统基准电压产生电路的电路图；
图9是示出双极晶体管的正向电压Vbe的温度相关性的图；以及
图10是示出双极晶体管的Vt的温度相关性的图。
具体实施方式
下面将参照附图给出优选实施例的详细描述。
[第一实施例]
图1是根据本发明一个实施例的基准电压产生电路的电路图。
在图1的电路中，第三电阻R3和npn双极晶体管(第一二极管)Q1串联在运算放大器1的输出端与地电势之间。晶体管Q1通过连接其集电极和基极而用作二极管。基极和发射极之间的pn结的正向电压以Vbe1表示。
第二电阻R2、第一电阻R1和npn双极晶体管(第二二极管)Q2串联在运算放大器1的输出端与地电势之间。晶体管Q2的集电极和基极相互连接，从而晶体管Q2用作二极管。基极-发射极pn结的正向电压以Vbe2表示。
晶体管Q1和Q2的大小不同。由于需要精确调整流过电流之比，因此晶体管Q2经常由多个双极晶体管的阵列构成，其中每个双极晶体管均具有与晶体管Q1相同的布局模式。
第一、第二和第三电阻器的电阻以R1、R2和R3表示。流过第一电阻R1和第二电阻R2的负载电流以I2表示，并且流过第三电阻R3的负载电流以I1表示。施加于第一电阻R1两端之间的电压以Vr1表示。
第三电阻R3与晶体管Q1之间的连接点3上的第一电压输入到运算放大器1的非反相输入端(+)。第一电阻R1与第二电阻R2之间的连接点5上的第二电压输入到反相输入端(-)。采用第一、第二和第三电阻R1、R2和R3反馈的运算放大器1的输出为基准电压Vref。
在该电路中，流过第一和第二电阻R1和R2的负载电流I2的温度相关性为
δI2/δT＝0 ...(16)
因此，
I2＝ΔVbe/R1 ...(17)
其中，ΔVbe是施加于第一电阻R1两端的电压Vr1。
如果第一、第二和第三电阻R1、R2和R3具有与ΔVbe相同的温度相关性，则负载电流I2的温度相关性被消除。
在晶体管Q2由与用作晶体管Q1的双极晶体管具有完全相同布局模式的“n”个双极晶体管的阵列构成，其中该阵列为串联型的情况下，ΔVbe的温度相关性为
ΔVbe＝ln(n)*kT/q ...(18)
其中k是玻尔兹曼常数，并且q是基本电荷。
(18)的求导得出
δΔVbe/δT＝ln(n)*k/q ...(19)
假设ΔVbe为54mV，其温度相关性δΔVbe/δT为0.177mV/℃，则期望第一电阻R1的温度相关性为3300ppm/℃(≌0.177/54)，从而消除负载电流I2的温度相关性。
如果消除了负载电流I2的温度相关性，则晶体管Q1和Q2的正向电压Vbe1和Vbe2不受因温度引起的负载电流I1和I2变化的影响。从而，有可能避免恶化正向电流Vbe1和Vbe2的温度相关性的线性。有可能降低带隙基准电路的输出的温度相关性，并且提供其基准电压Vref几乎不依赖于温度的基准电压产生电路。
图2是示出根据该第一实施例的基准电压产生电路的温度相关性的图。y轴表示作为基准电压Vref的输出电压Vout(mV)，而x轴表示温度(℃)。
图2示出根据该第一实施例的基准电压产生电路显现其最大值约为30ppm/℃的较佳温度相关性。
[第二实施例]
如图2所示，根据第一实施例的基准电压产生电路的温度相关性在其总体上具有凸特性。即使晶体管Q1和Q2的正向电压Vbe1和Vbe2的线性分别通过消除负载电流I2的温度相关性而得到改善，但是该电路的温度相关性也还具有凸特性，这是因为双极晶体管的正向电压Vbe的温度相关性，准确地说，不是线性的。
通过控制负载电流的温度相关性，而不是如同在第一实施例中消除负载电流的温度相关性，来进一步降低基准电压产生电路的基准电压Vref的温度相关性，从而改善双极晶体管的正向电压Vbe的温度相关性的线性。
在第一实施例的情况下，由于通过控制如(19)所示作为常数的温度相关性δΔVbe/δT来降低基准电压Vref的温度相关性，因此可以相对容易地消除温度相关性δΔVbe/δT。
然而，在第二实施例的情况下，需要严格地控制双极晶体管的正向电压Vbe的温度相关性。虽然由于负载电流的变化而难以严格控制双极晶体管的正向电压Vbe的温度相关性，但是在提供具有较低温度相关性的带隙基准电路(基准电压产生电路)中，该严格控制是有益的。
如图9所示，随着负载电流的增大，正向电压Vbe也增大。通过控制负载电流随着温度的升高而增大，来改善正向电压Vbe的温度相关性的线性。
假设与第一实施例相同的条件，也就是，ΔVbe为54mV且温度相关性δΔVbe/δT为0.177mV/℃，则ΔVbe的温度相关性为3300ppm/℃(≌0.177/54)。在第二实施例的情况下，通过控制第一、第二和第三电阻R1、R2和R3的温度相关性以使其分别低于ΔVbe的温度相关性，则负载电流随着温度的升高而增大。
例如，在负载电流(基极-发射极电流)Ibe＝10nA的情况下，当温度升高100℃，即斜率为3000ppm/℃时，负载电流可以增大约30％。从而，如后所述，通过使用其温度相关性基本上为0ppm/℃即没有温度相关性的第一、第二和第三电阻，负载电流I1和I2随着温度升高而增大。从而，正向电压Vbe1和Vbe2的线性得到改善。由带隙基准电路输出的基准电压Vref的温度相关性得到进一步降低。
在第一和第二实施例中使用多晶硅电阻作为第一、第二和第三电阻R1、R2和R3的情况下，第一、第二和第三电阻的温度相关性可以通过控制掺入到形成多晶硅电阻的多晶硅层中的杂质(搀杂物)密度以控制其薄片电阻率来进行控制。
图3是示出多晶硅电阻的温度系数和薄片电阻率之间的关系的图。x轴表示温度系数(％/℃)，而y轴表示薄片电阻率(Ω/□)。分别在25℃、55℃和85℃测量其薄片电阻率为500Ω/□、1000Ω/□和 2000Ω/□的多晶硅电阻器的电阻，这些电阻器由均为100μm长、2.0μm宽和0.35μm厚的多晶硅薄膜组成。使用25℃上的电阻，利用下面公式的线性回归，计算对应于每个薄片电阻率的温度系数：
温度T℃上的电阻R＝(1+Tc*(T-25))*R(0) ...(20)
其中，Tc是温度系数，并且R(0)是温度25℃上的薄片电阻率。
图3示出薄片电阻率500Ω/□、1000Ω/□和2000Ω/□的温度系数为负。
如果例如期望3300ppm/℃的多晶硅电阻，则多晶硅薄膜的杂质密度需要控制为使其薄片电阻率约为2Ω/□。在这种情况下，如果采用现有工艺难以达到2Ω/□，则可以应用诸如钨和钛的高熔点金属的多酸(polycide)。
如果设置薄片电阻率为约120Ω/□，则温度系数为零，并且可以形成没有温度相关性的多晶硅电阻。
在第一、第二和第三电阻由例如含Cr的金属薄膜形成的情况下，电阻器的温度相关性可以通过控制组成来改变。例如，如果使用NiCr(镍铬)或SiCr(硅铬)，则温度相关性可通过改变铬量来控制。
[第三实施例]
上述第一和第二实施例中的电阻器由多晶硅制成。这些电阻器可以用MOS晶体管的导通电阻代替。在这种情况下，MOS晶体管的导通电阻可以通过调整要掺入到MOS晶体管的沟道中的搀杂物量来设为期望值。MOS晶体管的导通电阻是可精确调整的，因为它由MOS晶体管的大小确定。另外，由于采用MOS晶体管的制造工艺来制造电阻器，因此可以以较低成本制造该电路。
图4是根据本发明另一个实施例的基准电压产生电路的电路图。
图4的电路包括串联在运算放大器1的输出端和地电势之间的耗尽型n沟道MOS晶体管Tr3和npn双极晶体管(第一二极管)Q5。其栅极和漏极相互电连接的MOS晶体管Tr3构成根据本实施例的基准电压产生电路的第三电阻。其集电极和基极相互电连接的晶体管Q5连接为二极管。晶体管Q5的基极-发射极pn结的正向电压以Vbe5表示。
两个耗尽型n沟道MOS晶体管Tr2和Tr1以及npn双极晶体管(第二二极管)Q6串联在运算放大器1的输出端与地电势之间。其栅极和漏极电连接的MOS晶体管Tr1和Tr2分别构成第一电阻和第二电阻。其集电极和基极相互电连接的晶体管Q6连接为二极管。晶体管Q6的基极-发射极pn结的正向电压以Vbe6表示。
晶体管Q5和Q6的大小不同。晶体管Q6可以通过并联排列的多个双极晶体管构成，其中每个双极晶体管具有与晶体管Q5完全相同的布局模式。
MOS晶体管Tr1、Tr2和Tr3的电阻分别以Tr1、Tr2和Tr3表示。流过MOS晶体管Tr1和Tr2的负载电流以I6表示，并且流过MOS晶体管Tr3的负载电流以I5表示。MOS晶体管Tr1两端之间的电压以Vtr1表示。
MOS晶体管Tr3与晶体管Q5之间的连接点7上的第一电压输入到运算放大器1的非反相输入端(+)。MOS晶体管Tr1与MOS晶体管Tr2之间的连接点9上的第二电压输入到运算放大器1的反相输入端(-)。通过MOS晶体管Tr1、Tr2和Tr3馈送的运算放大器1的输出为基准电压Vref。
负载电流I6的温度相关性通过以与第一实施例相同的方式控制MOS晶体管Tr1、Tr2和Tr3的导通电阻来消除，其中负载电流I2的温度相关性通过控制第一、第二和第三电阻来消除。后面将给出详细描述。
从而，晶体管Q5和Q6的正向电压Vbe5和Vbe6分别不受负载电流I5和I6的温度相关性的影响，并且正向电压Vbe5和Vbe6的温度相关性的线性不恶化。带隙基准电路的输出的温度相关性从而降低。有可能提供一种用于产生较不依赖于温度的基准电压的电路。
正向电压Vbe5和Vbe6的温度相关性的线性通过以与第二实施例相同的方式控制MOS晶体管Tr1、Tr2和Tr3的导通电阻的温度相关性来改善，其中正向电压Vbe1和Vbe2的温度相关性的线性通过控制第一、第二和第三电阻的温度相关性来改善。从而，由带隙基准电路输出的基准电压Vref的温度相关性降低。
MOS晶体管的导通电阻的温度相关性由阈值Vth和迁移率μ的温度相关性来确定。阈值Vth对于升高的温度具有负斜率。如果栅压恒定，则导通电阻随着温度的升高而减小。迁移率μ对于升高的温度具有负斜率。导通电阻随着温度的升高而增大。由于阈值Vth和迁移率μ具有相反的温度相关性，因此可以自由地在从负值到正值的范围内调整导通电阻的温度相关性。
从而，通过在MOS晶体管的制造过程中控制掺入到沟道中的搀杂物量并因此调整MOS晶体管Tr1、Tr2和Tr3的阈值，有可能控制MOS晶体管Tr1、Tr2和Tr3的导通电阻的温度相关性。
图5是示出耗尽型n沟道MOS晶体管的温度相关性(ppm/℃)与阈值(V)之间的关系的图。在该测量中，使用了每一个均具有10μm宽和5μm长沟道的耗尽型n沟道MOS晶体管。漏极-源极电压设为60mV(基本上等于上面ΔVbe)，并且测量栅极-源极电压为0V的导通电阻。
图5示出导通电阻的温度相关性随着阈值改变而改变。从而，有可能控制耗尽型n沟道MOS晶体管的导通电阻的温度相关性。
在上面实施例中，晶体管Q1和Q5，即第一二极管，每一个均由单一双极晶体管组成，并且晶体管Q2和Q6，即第二二极管，每一个均由以阵列并联的多个双极晶体管组成，其中每个双极晶体管均具有与晶体管Q1和Q5完全相同的布局模式。
本发明不限于该结构。只要流过第一二极管和第二二极管的负载电流的比率是可精确调整的，则第一二极管和第二二极管就可以根据任何其他结构来构成。
在上面实施例中，第一、第二和第三电阻由多晶硅电阻器、含铬的金属薄膜电阻器和MOS晶体管构成。本发明不限于这些电阻器，并且可以采用具有适当温度相关性的任何其他电阻器。
每一个均连接为二极管的双极晶体管在上述实施例中用作第一二极管和第二二极管；然而，本发明不限于这些双极晶体管。第一二极管和第二二极管可以由pn结二极管构成。
[第四实施例]
图6是其中提供了本发明的基准电压产生电路的电源设备的电路图。
恒压产生电路21调节由直流电源17提供的电力，并且将稳压电提供给负载19。该恒压产生电路21包括以下部分：输入端(Vbat)23，与直流电源17连接；基准电压产生电路25，用于产生作为基准电压源的基准电压(Vref)；运算放大器27；p沟道MOS晶体管29(以下称作PMOS)，构成输出驱动器；分压电阻R7和R8；以及输出端(Vout)31。
运算放大器27的输出端连接到PMOS29的栅极。由基准电压产生电路25提供的基准电压Vref输入到运算放大器27的反相输入端，并且将通过采用分压电阻R7和R8对输出电压Vout进行分压而获得的电压输入到运算放大器27的非反相输入端。控制通过对输出电压Vout进行分压而获得的电压，从而使其等于基准电压Vref。
根据本发明的基准电压产生电路在恒压产生电路21中用作基准电压产生电路25。由于在基准电压产生电路25中提供的带隙基准电路的输出的温度相关性降低，从而降低基准电压Vref的温度相关性，因此有可能改善恒压产生电路21的输出的稳定性。
[第五实施例]
图7是示出包括根据本发明的基准电压产生电路的电压检测设备的电路图。
基准电压产生电路25连接到运算放大器27的反相输入端，从而施加基准电压Vref。所要测量的电压通过输入端Vsens33输入，并且由分压电阻R7和R8进行分压。经过分压的电压输入到运算放大器27的非反相输入端。运算放大器27的输出通过输出端(Vout)35输出。
当所要测量的电压Vsens高，并且由分压电阻R7和R8分压之后的电压高于基准电压Vref时，运算放大器27的输出保持为高电平。随着所要测量的电压Vsens降低，并且当由分压电阻R7和R8分压之后的电压变得低于基准电压Vref时，运算放大器27的输出变低。
根据本发明的基准电压产生电路在电压检测电路39中用作基准电压产生电路25。由于构成基准电压产生电路的带隙基准电路的输出的温度相关性降低，并且从而基准电路Vref的温度相关性降低，因此电压检测电路39的输出的稳定性得到改善。
上面描述了本发明的优选实施例。本发明不限于这些实施例，在不脱离本发明范围的情况下可以进行各种变更和修改。
本专利申请基于2002年2月27日提交的日本公开专利申请No.2002-051223，在此将其全文引作参考。
工业实用性
根据本发明的一种基准电压产生电路包括第一二极管、第二二极管、运算放大器、第一电阻和第二电阻，所述第一电阻和所述第二电阻串联在所述第二二极管和所述运算放大器的输出之间，并且第三电阻置于所述第一二极管和所述运算放大器的所述输出之间。所述第一电阻与所述第二电阻之间的连接点上的第二电压输入到所述运算放大器的第一输入端，并且所述第一二极管与所述第三电阻之间的连接点上的第一电压输入到所述运算放大器的第二输入端。
由于控制所述第一电阻、所述第二电阻和所述第三电阻的温度相关性，从而消除流过所述第一电阻的负载电流的温度相关性，因此有可能防止第一二极管和第二二极管的正向电压Vbe的温度相关性的线性发生恶化。从而，降低了来自带隙基准电路的输出的温度相关性，并且可以提供用于产生具有低温度相关性的基准电压的电路。
另一方面，可以控制所述第一电阻、所述第二电阻和所述第三电阻的温度相关性，从而改善所述第一二极管和所述第二二极管的正向电压Vbe的温度相关性的线性。
由于根据本发明的电路改善了所述第一二极管和所述第二二极管的正向电压Vbe的温度相关性的线性，因此减小了来自带隙基准电路的输出的温度相关性，并且提供了用于产生具有低温度相关性的基准电压的电路。
Claims (17)
1.一种基准电压产生电路，包括：
第一二极管；
第二二极管；
运算放大器；
第一电阻；
第二电阻，所述第一电阻和所述第二电阻串联在所述第二二极管和所述运算放大器的输出之间；以及
第三电阻，置于所述第一二极管和所述运算放大器的所述输出之间；
其中
所述第一电阻与所述第二电阻之间的连接点上的第二电压输入到所述运算放大器的第一输入端；
所述第一二极管与所述第三电阻之间的连接点上的第一电压输入到所述运算放大器的第二输入端；并且
控制所述第一电阻、所述第二电阻和所述第三电阻的温度相关性，从而消除流过所述第一电阻的负载电流的温度相关性，
其中所述第一电阻、所述第二电阻和所述第三电阻的每一个都具有与施加于所述第一电阻两端之间的电压的温度相关性相同的温度相关性。
2.如权利要求1所述的电路，其中所述第一电阻、所述第二电阻和所述第三电阻为多晶硅电阻。
3.如权利要求1所述的电路，其中所述第一电阻、所述第二电阻和所述第三电阻为含铬的金属膜电阻。
4.如权利要求1所述的电路，其中所述第一电阻、所述第二电阻和所述第三电阻的每一个都由其导通电阻确定其电阻的MOS晶体管制成。
5.如权利要求4所述的电路，其中所述MOS晶体管是耗尽型。
6.一种制造如权利要求1所述的电路的方法，包括以下步骤：通过控制多晶硅薄膜的薄片电阻率，而调整每一个均由多晶硅薄膜制成的所述第一电阻、所述第二电阻和所述第三电阻的温度相关性，从而消除流过所述第一电阻的电流的温度相关性，
其中该多晶硅薄膜的所述温度相关性调整至使其等于所述第一电阻两端之间的电压的温度相关性。
7.一种制造如权利要求1所述的电路的方法，包括以下步骤：通过控制MOS晶体管的阈值来调整每一个均由MOS晶体管制成的所述第一电阻、所述第二电阻和所述第三电阻的导通电阻，从而消除流过所述第一电阻的负载电流的温度相关性。
8.如权利要求7所述的方法，其中所述导通电阻调整至使其温度相关性等于施加于所述第一电阻两端之间的电压的温度相关性。
9.一种基准电压产生电路，包括：
第一二极管；
第二二极管；
运算放大器；
第一电阻；
第二电阻，所述第一电阻和所述第二电阻串联在所述第二二极管和所述运算放大器的输出之间；以及
第三电阻，置于所述第一二极管和所述运算放大器的所述输出之间；
其中
所述第一电阻与所述第二电阻之间的连接点上的第二电压输入到所述运算放大器的第一输入端；
所述第一二极管与所述第三电阻之间的连接点上的第一电压输入到所述运算放大器的第二输入端；并且
控制所述第一电阻、所述第二电阻和所述第三电阻的温度相关性，从而改善所述第一二极管和所述第二二极管的正向电压的温度相关性的线性，
其中所述第一电阻、所述第二电阻和所述第三电阻的每一个的所述温度相关性小于施加于所述第一电阻两端之间的电压的温度相关性。
10.如权利要求9所述的电路，其中控制所述第一电阻、所述第二电阻和所述第三电阻的每一个的所述温度相关性，从而使流过所述第一电阻的负载电流的温度相关性具有正温度斜率。
11.一种制造如权利要求9所述的电路的方法，包括以下步骤：通过控制多晶硅薄膜的薄片电阻率来调整每一个均由多晶硅薄膜制成的所述第一电阻、所述第二电阻和所述第三电阻的温度相关性，从而改善所述第一二极管和所述第二二极管的正向电压的温度相关性的线性，
其中该多晶硅薄膜的所述温度相关性调整至使其温度斜率小于所述第一电阻两端之间的电压的温度相关性的温度斜率。
12.如权利要求11所述的方法，其中该多晶硅薄膜的所述温度相关性调整至使流过所述第一电阻的负载电流的温度相关性具有正温度斜率。
13.一种制造如权利要求9所述的电路的方去，包括以下步骤：通过控制MOS晶体管的阈值来调整每一个均由MOS晶体管制成的所述第一电阻、所述第二电阻和所述第三电阻的导通电阻，从而改善所述第一二极管和所述第二二极管的正向电压的温度相关性的线性。
14.如权利要求13所述的方法，其中该MOS晶体管的所述温度相关性调整至使流过所述第一电阻的负载电流的温度相关性具有正温度斜率。
15.如权利要求14所述的方法，其中该MOS晶体管的所述温度相关性调整至使其温度斜率小于所述第一电阻两端之间的电压的温度相关性的温度斜率。
16.一种电源设备，包括：
多个分压电阻，对感测电压进行分压；
基准电压源，提供基准电压；以及
比较器电路，比较该经过分压的感测电压与该基准电压；
其中所述基准电压源还包括：
第一二极管；
第二二极管；
运算放大器；
第一电阻；
第二电阻，所述第一电阻和所述第二电阻串联在所述第二二极管和所述运算放大器的输出之间；以及
第三电阻，置于所述第一二极管和所述运算放大器的所述输出之间；
其中
所述第一电阻与所述第二电阻之间的连接点上的第二电压输入到所述运算放大器的第一输入端；
所述第一二极管与所述第三电阻之间的连接点上的第一电压输入到所述运算放大器的第二输入端；并且
控制所述第一电阻、所述第二电阻和所述第三电阻的温度相关性，从而消除流过所述第一电阻的负载电流的温度相关性，
其中所述第一电阻、所述第二电阻和所述第三电阻的每一个都具有与施加于所述第一电阻两端之间的电压的温度相关性相同的温度相关性。
17.一种电源设备，包括：
多个分压电阻，对感测电压进行分压；
基准电压源，提供基准电压；以及
比较器电路，比较该经过分压的感测电压与该基准电压；
其中所述基准电压源还包括：
第一二极管；
第二二极管；
运算放大器；
第一电阻；
第二电阻，所述第一电阻和所述第二电阻串联在所述第二二极管和所述运算放大器的输出之间；以及
第三电阻，置于所述第一二极管和所述运算放大器的所述输出之间；
其中
所述第一电阻与所述第二电阻之间的连接点上的第二电压输入到所述运算放大器的第一输入端；
所述第一二极管与所述第三电阻之间的连接点上的第一电压输入到所述运算放大器的第二输入端；并且
控制所述第一电阻、所述第二电阻和所述第三电阻的温度相关性，从而改善所述第一二极管和所述第二二极管的正向电压的温度相关性的线性，
其中所述第一电阻、所述第二电阻和所述第三电阻的每一个的所述温度相关性小于施加于所述第一电阻两端之间的电压的温度相关性。
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