CN1307713C - 填充有不流动的底层填料的电子组件及其制造方法 - Google Patents

填充有不流动的底层填料的电子组件及其制造方法 Download PDF

Info

Publication number
CN1307713C
CN1307713C CNB028212509A CN02821250A CN1307713C CN 1307713 C CN1307713 C CN 1307713C CN B028212509 A CNB028212509 A CN B028212509A CN 02821250 A CN02821250 A CN 02821250A CN 1307713 C CN1307713 C CN 1307713C
Authority
CN
China
Prior art keywords
terminal
underfilling
pad
parts
filler
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB028212509A
Other languages
English (en)
Other versions
CN1575519A (zh
Inventor
C·贡扎莱兹
S·施
M·朱基克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nomonks GmbH
Micron Technology Inc
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN1575519A publication Critical patent/CN1575519A/zh
Application granted granted Critical
Publication of CN1307713C publication Critical patent/CN1307713C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29034—Disposition the layer connector covering only portions of the surface to be connected
    • H01L2224/29036—Disposition the layer connector covering only portions of the surface to be connected covering only the central area of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/29386—Base material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/325—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/819—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector with the bump connector not providing any mechanical bonding
    • H01L2224/81901—Pressing the bump connector against the bonding areas by means of another connector
    • H01L2224/81903—Pressing the bump connector against the bonding areas by means of another connector by means of a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Compositions Of Macromolecular Compounds (AREA)

Abstract

通过组合使用热量和压力以接合倒装芯片的电路小片并使不流动的底层填料固化，可实现高屈服、高可靠性的倒装芯片的集成电路插件。该底层填料包括填料或低热膨胀系数的材料，以便降低固化后的底层填料的热膨胀系数。该底层填料包括填料，该填料可从包括硅石、氧化硅、二氧化硅、氮化硅、氧化铝、和氮化铝的一组材料中选择。该填料还可增加固化后的底层填料的粘度和/或增加其弹性模量。在方法实施例中，采用热压接合机以同时提供焊料突起回流和底层填料固化。各种方法可应用于部件插件、电子组件、和电子***。

Description

填充有不流动的底层填料的电子组件及其制造方法
技术领域
本发明总体上涉及电子插件，尤其涉及包括例如为集成电路(IC)的部件插件的电子组件，该电子组件包括填充有不流动的底层填料，以增加屈服和可靠性，本发明还涉及该电子组件的制造方法。
背景技术
例如集成电路(IC)的电子部件通常组装到部件插件中，这是通过将电子部件物理连接和电气连接到由有机或陶瓷材料制成的衬底上而实现的。一个或多个部件插件例如集成电路插件可物理连接和电气连接到印刷电路板(PCB)中，以形成“电子组件”。该“电子组件”是“电子***”的一部分。“电子***”在本文中广义地限定为包括“电子组件”的任何产品。电子***的示例包括计算机(例如台式计算机、便携式计算机、手持式计算机、服务器等)、无线通信装置(例如手机、无绳电话、寻呼机等)、计算机相关的***设备(例如打印机、扫描仪、监视器等)、娱乐装置(例如电视机、收音机、立体声磁带播放机、CD-VCD播放机、MP3(Motion Picture ExpertsGroup，Audio Layer 3)播放器等)。
在电子***的领域内，在制造商之间存在不断增加的竞争压力以促使它们提高设备性能并同时降低制造成本。对于集成电路的封装，尤其如此，新一代的集成电路封装均可提供性能的提高，同时保持高屈服和可靠性。
高性能的集成电路通常具有相对大量的输入/输出端、较高的功率和大量的接地端(在此也称为“突起”)。集成电路封装衬底具有多个金属层，其选择性地形成图案以便提供金属互连线(在此也称为“迹线”)，并且提供相对大量的端子(在此也称为“垫”)，集成电路的端子例如通过焊接适当地连接到其上。
为了增强集成电路的突起与集成电路衬底垫的焊接点连接的可靠性，以机械的方式使用底层填料密封剂，并在物理方面增强连接。在底层填料密封的已知方法中，低粘度的环氧树脂材料沿组装插件的一个或两个间隙配送，使得底层填料通过毛细作用被吸入到集成电路与衬底之间的间隙中，并且该底层填料随后被加热以便固化。然而，这种方法需要分步操作以实现焊料回流、配送底层填料、清理任何多余的底层填料、有助于底层填料毛细流动、并且实现底层填料固化，因此这增加了制造的总成本。另外，通过使用电路小片突起间距以及突起高度降低和端子数量增加，使得仅仅通过毛细力来获得足够的底层填料分散是非常困难的。
高性能的集成电路产生足够的热，并且如果底层填料的热膨胀系数(CTE)比硅和/或集成电路衬底材料(例如F4-4)的热膨胀系数足够地高，则集成电路暴露于足够高的周围热量下时可导致可靠性问题，其形式为突起与垫之间连接的开裂。已知的是，将例如硅石颗粒的特定材料加入到底层填料中可降低其热膨胀系数，并且使其***。然而，加入颗粒会增加底层填料的粘度，这使得难以通过毛细力来施加。
已知的是，使用不流动的底层填料，以不使用毛细力的方式施加到集成电路的安装区域，该底层填料随后固化，同时焊料回流，例如在美国专利6180696所述。然而，如果足够的颗粒加入到底层填料中以降低其热膨胀系数，则该颗粒往往会导致明显的互连屈服问题，这是因为它们置于集成电路突起与衬底垫之间并阻止形成良好的焊接点。
由于以上原因和以下所述的原因，本领域的普通技术人员通过阅读本发明并理解本发明可清晰的明白，在现有技术中存在着提供用于将底层填料施加到例如集成电路插件的部件插件上以便使屈服和可靠性问题最小化的方法的需要。
发明内容
为了解决上述问题，本发明提出了一种方法，其包括：在衬底的部件安装区域中在多个垫上沉积底层填料，该底层填料包括带颗粒的填料；将部件放置在该部件安装区域上，以便该部件的端子与对应的垫对准并且大致封装在该底层填料中，所述颗粒可能阻止相应的端子和垫之间适当的连接，除非所述颗粒被大致清除；以及施加适当的压力，以使该端子与该垫实体接触并且从相应端子与垫之间除去绝大多数的但非所有的可能起阻止作用的颗粒，以便在不防止足够的实体接触和电接触的情况下，一个或多个颗粒嵌入到其中一个端子中、其相应的垫中、或该一个端子及其相应垫中。
本发明还提出了一种部件插件，其如此制造：在衬底的部件安装区域中在多个垫之上沉积底层填料，该底层填料包括包含颗粒的填料；将部件放置在该部件安装区域上，以便该部件的端子与对应的垫对准并且大致封装在该底层填料中，该颗粒可能阻止相应端子与垫之间的适当连接，除非该颗粒被大致除去；施加适当的压力，以使该端子与该垫实体接触并且从相应端子与垫之间除去绝大多数的但非所有的可能起阻止作用的颗粒，以便在不防止足够的实体接触和电接触的情况下，一个或多个颗粒嵌入到其中一个端子中、嵌入到其相应的垫中、或嵌入到一个端子及其相应垫中。
本发明还提出了一种包括至少一个集成电路插件的电子组件，其如此制造：在衬底的集成电路安装区域中在多个垫之上沉积底层填料，该底层填料包括包含颗粒的填料；将集成电路放置在该集成电路安装区域上，以便该集成电路的端子与对应的垫对准并且大致封装在该底层填料中，该颗粒可能阻止相应端子与垫之间的适当连接，除非该颗粒被大致除去；和施加适当的压力，以使该端子与该垫实体接触并且从相应端子与垫之间挤出绝大多数的但非所有的可能起阻止作用的颗粒，以便在不阻碍足够的实体接触和电接触的情况下，一个或多个颗粒嵌入到其中一个端子中、嵌入到其相应的垫中、或嵌入到一个端子及其相应垫中。
本发明还提出了一种电子***，其包括：在该电子***中的总线连接部件；与该总线连接的显示器；与该总线连接的外存储器；以及
与该总线连接的并具有电子组件的处理器，该电子组件包括至少一个如下制造的集成电路插件：在衬底的集成电路安装区域中沉积不流动的底层填料，该集成电路安装区域包括多个垫；将集成电路放置在该集成电路安装区域上，以便该集成电路的端子与对应的垫对准并且大致封装在该底层填料中；施加适当的压力，以使该端子与该垫实体接触并且从相应端子与垫之间挤出绝大多数的但非所有的可能起阻止作用的颗粒，以便在不阻碍足够的实体接触和电接触的情况下，一个或多个颗粒嵌入到其中一个端子中、嵌入到其相应的垫中、或嵌入到一个端子及其相应垫中；以及施加适当的热量，以使该底层填料硬化。
附图说明
图1是结合至少一个电子组件的电子***的框图，依据本发明，该电子组件包括填充有不流动的底层填料的部件插件；
图2A、2B、2C共同示出了现有技术的不流动的底层填充操作的顺序；
图3是现有技术的不流动的底层填充的集成电路插件的截面图，由于底层填料与其它插件组份之间的热膨胀系数不匹配，该插件展示出可靠性问题；
图4是现有技术的不流动的底层填充的集成电路插件的截面图，由于集成电路突起与插件垫之间的存在颗粒，该插件展示出屈服问题；
图5是包括插件衬底的部件插件的一部分的截面图，该插件衬底具有依据本发明的一个实施例的不流动的底层填料施加到其上的部件安装区域；
图6是包括插件衬底的部件插件的截面图，该插件衬底具有依据本发明的一个实施例的部件通过压力施加到其上的部件安装区域；
图7是依据本发明的一个实施例的填充有不流动的底层填料部件插件的完整截面图；以及
图8A和8B共同示出了依据本发明的一个实施例的制造部件插件的方法的流程图。
具体实施方式
在本发明的实施例的详细描述中，可参照作为本发明的一部分的附图，其中以举例方式示出了本发明实施的优选实施例。这些详细描述的实施例足以使得本领域的普通技术人员实施本发明，并且应当理解在不脱离本发明的精神和范围的情况下可采用其它实施例，并且可做出结构、机械、成分、过程、和电气方面的变型。因此，以下的详细描述不能理解为限定性的。
本发明提供了对于现有技术涉及的用于高性能的部件插件例如集成电路插件的不流动的底层填料相关的屈服(yield)和可靠性问题的解决方案，其中通过采用填充的不流动的底层填料，并且通过使用压力迫使部件突起抵靠插件垫以便使大致所有的颗粒从该部件突起与该插件垫之间移出从而提供良好的电接触。在本文中示出了并且描述了各种实施例。
在一个实施例中，不流动的底层填料沉积在插件衬底的部件安装区域中。该底层填料包括填充颗粒，例如硅石，以便降低固化后的底层填料的热膨胀系数。底层填料还包括助熔剂、硬化剂、固化加速剂、表面活性剂、和/或粘度控制剂。包含多个端子或突起的部件表面与在该部件安装区域中对应的多个端子或垫对准。随后施加适当的压力，以使该部件突起与该衬底垫实体接触。可通过任何适当的机构来施加压力，该机构包括热压接合机、超声接合机、电路小片置放工具等。随后施加适当的热量，以便在突起与垫的接触点处使焊料回流，并且同时使底层填料固化。如果需要，可在回流之后施加额外的热量以使底层填料完全固化。所披露的一种或多种方法应用于部件插件、电子组件、和电子***。
在此使用的术语“部件安装区域”意味着在包含安装端子或垫的衬底表面上的区域。
在此使用的术语“填料”相对于底层填料而言意味着底层填料的添加剂。
在此使用的术语“不流动的”相对于底层填料而言意味着在部件置于插件衬底上之前适于使底层填料沉积到插件衬底的部件安装区域中的粘度。
在此使用的术语“适当”意味着足以产生所希望的效果的量。本领域的普通技术人员仅通过常规实验即可确定所需目的的适当程度。
图1是结合至少一个电子组件的电子***的框图，依据本发明，该电子组件包括填充有不流动的底层填料的部件插件。电子***1仅仅是本发明使用的电子***的一个示例。在该示例中，电子***1包括数据处理***，其包括***总线2，以便连接***的各个部件。***总线2提供电子***1的各个部件之间的通信链接并且可作为单总线、总线组合、或以任何其它适当方式来实施。
电子组件4连接到***总线2上。电子组件4可包括任何部件插件或部件插件的组合。在一个实施例中，电子组件4包括一包含任何形式的处理器6的部件插件。在此使用的术语“处理器”意味着任何形式的计算电路，例如但不限于微处理器、微控制器、复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器、图形处理器、数字信号处理器(DSP)、或任何其它形式的处理器或处理器电路。
包含在电子组件4内的其它形式的部件插件可含有一个或多个电路或电路组合。这些电路可包括例如定制电路、专用集成电路(ASIC)、其它电路，例如一个或多个电路(例如为通信电路7)以便用于无线装置，其例如为手机、寻呼机、便携式计算机、双向无线电通信装置、和类似电子***。该部件或集成电路可实现任何其它形式的功能。
电子***1还可包括外存储器10，其又可包括一个或多个适于特定应用的存储器元件，例如形式为随机存取存储器(RAM)的主存储器12、一个或多个硬盘驱动器14、和/或一个或多个可操作可拆卸介质16的驱动器，该介质例如光盘(CD)、数字化视频光盘(DVD)等。
电子***1还包括显示装置8、一个或多个扬声器9、和键盘和/或控制器20，其可包括鼠标、光标运动球、游戏控制器、声音识别装置、或任何其它的可允许***使用者将信息装置输入到电子***1或从其接收信息的装置。
图2A-2C共同示出了现有技术的不流动的底层填充操作的顺序。在图2A中，插件衬底30在集成电路安装区域中在上表面上具有多个端子或垫32。配送器42将不流动的底层填料36配送到垫32上。底层填料36不包含任何填料以控制热膨胀系数。底层填料36具有相对低的粘度。
接着在图2B中，具有多个端子或突起34的集成电路38与衬底30的集成电路安装区域对准并设定就位。由于底层填料的低粘度，集成电路38的突起34容易排出底层填料36并与对应的垫32实体接触。突起34和/或垫32已经使用焊料膏来预涂敷。
接着在图2C中，该插件适当地被加热以便使得焊料回流、使得焊料膏在突起34和/或垫32上熔化、并且使得突起34和垫32形成良好的机械接触和电接触。如果底层填料36没有完全硬化，热量还适当地触发其硬化。在焊料回流之后，如果需要，可施加额外的热量以使底层填料36完全地固化。
图3是现有技术的不流动的底层填充的集成电路插件45的截面图，由于底层填料与其它插件组份之间的热膨胀系数不匹配，该插件展示出可靠性问题。集成电路插件45可与图2A-2C中制成的插件大致相同。集成电路插件45经过热循环处理，例如烧进循环和/或在通常使用环境中的周围环境加热，可使得焊接点40部分地或整体地破裂，这导致集成电路插件45出现故障或突然失效。这代表显著的可靠性缺陷。
图4是现有技术的不流动的底层填充的集成电路插件55的截面图，由于集成电路突起54与插件垫52之间的存在颗粒62，该插件展示出互连屈服问题。集成电路插件55包括插件衬底50，其具有在集成电路安装区域位于上表面上的多个垫52。集成电路58包括多个与对应垫52对准的突起54。
在将集成电路58置于插件衬底50上之前，底层填料56沉积在集成电路安装区域上。在该示例中，底层填料56包含控制热膨胀系数的填料。该填料包括各种颗粒60和62。
颗粒62位于集成电路突起54与衬底垫52之间，并在焊料回流之前或之后阻止集成电路突起54与衬底垫52之间形成适合的实体接触和电接触。例如，存在于集成电路突起54与衬底垫52之间的颗粒62可在焊料回流过程中抑制或完全阻止适当的焊料浸湿，因此在集成电路突起54与衬底垫52之间没有形成金相连接或仅形成质量较差的金相连接。这代表了显著的屈服缺陷。
图5是包括插件衬底110的部件插件100的一部分的截面图，该插件衬底具有依据本发明的一个实施例的填充有不流动的底层填料116施加到其上的部件安装区域101。插件衬底110具有多个安装端子或垫112。垫112可选择性地使用焊料来预涂敷。插件衬底110可以是一层衬底或多层衬底，并且其在其下表面上可包括额外的端子(未示出)，以便装配额外的插件结构(未示出)，例如印刷电路板(PCB)或电路卡。
尽管在图5中所示的底层填料116沉积在多个垫112的一部分垫上，应当理解底层填料116可沉积在或多或少的垫112上，这取决于底层填料116的粘度、插件衬底110的几何形状、和本领域的普通技术人员已知的因素。
底层填料116包括具有多个颗粒120的填料。在一个实施例中，该填料包括降低CTE(热膨胀系数)的试剂。该填料从包括硅石、氧化硅、二氧化硅、氮化硅、氧化铝、和氮化铝的一组材料中选择。该填料还可从包括任何陶瓷氧化物和任何陶瓷氮化物的材料组中选择。
该填料可以在底层填料的0-80％重量百分比的范围内，这取决于所选择的树脂***。
在一个实施例中，通过加入适当量的填料，该固化后的底层填料的热膨胀系数从大约百万分之八十(80PPM)/摄氏度降低到大约百万分之23(23PPM)/摄氏度。(在部件是集成电路的实施例中)硅具有大约2.5PPM/摄氏度的热膨胀系数，并且FR-4衬底材料具有18-25PPM/摄氏度的热膨胀系数。因此，固化后的底层填料的热膨胀系数数值降低到大约23PPM/摄氏度，该底层填料与硅芯片和FR-4插件衬底具有相对更接近的热膨胀系数的匹配，这使得插件结构具有更高的可靠性。
填料颗粒120可具有从0.05-40微米范围内的尺寸。
在一个实施例中，颗粒120是大致球状的，而在其它实施例中，颗粒120不是球状的，并且向供应商购买时应当更便宜。
除了为了降低固化后的底层填料的热膨胀系数而加入填料之外，填料还用于增加固化后的底层填料的刚性(弹性模量)。填料量的成分可由本领域的普通技术人员适当地选择，以便增加固化后的底层填料的刚性。
该填料还可用于改变未固化的底层填料的粘度。通常，加入到未固化的底层填料中的填料越多，则未固化的底层填料的粘度增加得越大。
在一个实施例中，底层填料116至少包括树脂和助熔剂。该树脂可从包括环氧树脂、硅环氧乙烷(siloxirane)树脂、超环氧乙烷树脂、聚苯并恶嗪树脂、苯并环丁烷树脂、及其混合物的一组材料中选择。
该助熔剂可从包括有机羧酸、具有一种或多种羧酸基的聚合物助熔剂、包含一种或多种羟基的有机化合物、及其混合物的一组材料中选择。通常，需要该助熔剂以便从部件突起和衬底垫中除去金属氧化物，并防止在例如焊料回流的高温操作过程中的再氧化。
本领域的普通技术人员应当理解，底层填料还包含其它的提供所需特征的添加剂。例如，添加剂可包括硬化剂和/或固化加速剂，其选择取决于所使用的树脂的成分。一些材料***不需要硬化剂和/或固化加速剂，并且它们仅需要热固化。表面活性剂可选择性地用于降低表面张力并改善附着性。除了控制热膨胀系数的目的之外，还可加入填料以实现其它目的，其包括控制例如粘度、导热性、导电性等的特征。本领域的普通技术人员可适当地选择合适的比例的填料，以便提供这些特征。
图6是包括插件衬底110的部件插件100的截面图，该插件衬底具有依据本发明的一个实施例的部件130通过压力施加到其上的部件安装区域101。部件130可以是任何形式的。在一个实施例，部件130是集成电路，例如高性能的处理器芯片、芯片组中的高性能芯片、或其它形式的高性能的芯片。
在一个实施例，部件130包括多个端子或突起132，其以倒装芯片的取向安装到对应的插件衬底垫112上。突起132可由任何材料例如铅或铜制成。当部件130与插件衬底110的部件安装区域101对准时，突起132与对应的垫112对准。
同时或随后，适当的压力施加到部件130、插件衬底110、或施加到部件130和插件衬底110两者上，以使突起132将任何可能置于突起132与垫112之间的颗粒122挤出，从而使得颗粒122不滞留在突起132与垫112之间。例如，所示的颗粒从突起132与垫112之间的接合部分处沿箭头123所示的方向被挤出。
挤出所有的颗粒122不是必需的，这取决于颗粒122的尺寸和形状。一个或多个颗粒122可能嵌入到突起132和/或其对应垫112中的一个中，这并没有在焊料连接之后不适当地阻止实体接触和电接触的充分形成。然而，施加适当的压力使得突起132与垫112实体接触，以便在随后的焊料回流操作过程中突起132和垫112形成充分的电接触。
尽管在图6中所示的垫112部分地熔化并且通过表面张力被吸引到对应突起132上的上部分稍有变形，但是应当理解，如本文其它部分所述，在施加压力的同时施加热量不是必需的。
图7是依据本发明的一个实施例的填充有不流动的底层填料的部件插件100的完整截面图。图7所示的部件插件100经过适当热处理，以便产生焊料回流、在突起132和/或垫112上使焊料熔化、并使得突起132与垫112形成良好的机械接触和电接触。如果底层填料116没有完全硬化，该热量还可适当地触发底层填料的硬化。在焊料回流之后，如果需要，可施加额外的热量，以使底层填料116完全固化。
图8A和8B共同示出了依据本发明的一个实施例的制造部件插件的方法的流程图。
该方法从图8A所示的200处开始。在201中，制造或制成一部件(例如为集成电路，但不限于此)。该部件具有多个端子或突起。尽管该端子或突起通常仅在部件的一个表面上，但是它们可位于该部件的多个表面上。该突起可使用适当的电粘接剂例如焊料来进行预涂敷，这作为可选的操作。
在203中，制造或制成一衬底(例如为集成电路插件，但不限于此)。该衬底具有在其上的部件安装区域。该部件安装区域具有多个端子或垫。尽管该端子或垫通常仅在衬底的一个表面上，但是它们可位于该部件的多个表面上。该垫可使用适当的电粘接剂例如焊料来进行预涂敷，这作为可选的操作。
在205中，不流动的底层填料沉积在衬底的该部件安装区域内。该底层填料可使用任何适当的机构来沉积。如果需要，衬底可预加热。该底层填料沉积在垫上，因此其大致覆盖所有的垫或一部分的垫。该底层填料可包括树脂、硬化剂、固化加速剂、降低热膨胀系数的试剂、助熔剂、粘度控制剂、和/或填料。在一个实施例中，底层填料至少包括树脂、助熔剂、和降低热膨胀系数的填料。
在207中，该部件置于该部件安装区域上，以便该部件端子与部件安装区域的对应垫对准，并且使得部件端子大致封装在该底层填料内。在突然承载(pick up)之前，该部件被加热到例如均热温度，即该温度适于使得假设在底层填料中使用的助熔剂将金属氧化物从待由焊料连接的金属表面上除去。该均热温度在130-180的摄氏度范围内。或者，当在211过程中施加热量时，该部件被加热到均热温度。
在209中，施加适当的压力，以使该部件端子与衬底垫实体接触。可通过适当的机构来施加适当的压力。在一个实施例中，采用热压接合机。在另一实施例中，采用超声接合机或热波接合机。在又一实施例中，采用部件置放工具以使部件与部件安装区域对准，并且抵靠衬底垫对部件的突起施压。部件可抵靠该衬底保持预定时间，例如保持均热时间，(即该时间适于使得假设在底层填料中使用的助熔剂将金属氧化物从待由焊料连接的金属表面上除去)。
在211中，施加热量。依据用于制造部件插件的方法的各种不同的实施例，热量可通过不同形式的设备并以不同的量来施加。
例如，在一个实施例中，在211中通过热压接合机或超声接合机提供适当的热量，足以使得焊料回流，以在部件突起与对应的衬底垫之间形成高质量的焊料连接。适当的热量还可由热压接合机或超声接合机提供，以便同时使得底层填料(完全或部分地)固化，和/或使得底层填料在随后的加热操作中(例如在219中)固化，(即完全固化或最终固化)。
在另一实施例中，在211中由热压接合机或超声接合机提供适当的热量，足以使得焊料回流，以便仅使得部件突起与对应的衬底垫预接附，(即形成部分的接附，足以使得突起保持与垫接附，直到该组件经过整个焊料回流操作)。适当的热量可在211过程中和/或焊料回流过程(例如215)中提供，以便同时使得底层填料(完全或部分地)固化，和/或使得底层填料在随后的加热操作中(例如在215或219中)固化，(即完全固化或最终固化)。
在又一实施例中，由焊料回流操作来提供适当的热量，以便在部件突起与对应的衬底垫之间形成高质量的焊料连接。适当的热量可在焊料回流过程中提供，以便同时使得底层填料(完全或部分地)固化，和/或使得底层填料在随后的加热操作中(例如在219中)固化，(即完全固化或最终固化)。
在另一实施例中，由部件置放工具来提供适当的热量，加热元件或加热级加到该工具上。在该实施例中，热量可部分地或完全地使得形成部件突起与对应的衬底垫之间焊料连接。如上所述，(如果需要)可执行随后的操作，以便完全形成该焊料连接。底层填料可同时(完全或部分地)固化，和/或底层填料在随后的加热操作中(例如在219中)固化，(即完全固化或最终固化)。
在213中，该方法的实施例是这样的，即在211中，如果部件端子完全地接附到衬底垫上，随后该方法跳转到217。否则，在215中，施加一定量的额外热量，其适于使部件端子完全地接附到衬底垫上。
在217中，该方法的实施例是这样的，即在211中，如果底层填料完全硬化，并且该方法随后在221结束。否则，在219中，施加一定量的额外热量，其适于使底层填料完全地硬化，并且该方法随后在221结束。
以上结合图8A和8B来描述的操作可按照与在此描述的不同顺序来实施。
材料、形状、操作顺序、施压设备、施加热量的设备、和部件尺寸的以上选择可由本领域的普通技术人员来改变，以便依据本发明来优化制造部件插件。
部件插件的各种实施例包括集成电路插件、电子组件、和电子***，其中包括计算机***，这些实施例可通过各种形式的部件、插件衬底、底层填料、各种形式的制造设备、各种制造工序来实施，以便实现本发明的优点。
图1-7仅仅是示例性的并没有按比例来制图。特定的比例被夸张，而其它比例可能被最小化。图5-8B意在描述各种实施形式，本领域的普通技术人员可理解这些实施形式并可适当地实施。
结论
本发明提供了制造高屈服、高可靠性的部件插件的方法，该部件插件例如为填充有不流动的底层填料的倒装芯片的集成电路插件。借助适当的工具来施加压力，该工具例如为热压接合机、超声接合机、芯片置放工具、即插芯片连接工具等，以便迫使部件的对应端子与插件衬底形成紧密的实体接触，并且大致将所有的填料颗粒从部件端子与衬底端子之间移出，以提供良好的电接触和实体接触。
底层填料包括填料或热膨胀系数低的材料，以便降低固化后的底层填料的热膨胀系数并增加其弹性模量。该底层填料还可包括其它添加剂，其包括助熔剂和/或粘度控制剂。
在一个方法实施例中，热压接合机或超声接合机用于同时使得焊料突起回流并使得底层填料固化。在另一方法实施例中，尽管部件置放工具施加足够的压力以便使得填料颗粒从部件突起与衬底垫之间移出，但是该部件置放工具同时施加足够的热量，以使部件突起与衬底垫预接附，并且该部件插件随后由适当的热源进行处理，以便在突起与垫接触点处使焊料回流并同时使底层填料固化。
各种方法可应用于部件插件、电子组件、和电子***。结合有一个或多个采用本发明的电子组件的电子***和/或数据处理***可在更短的时间内并以更低的成本制成，同时保持高屈服和高可靠性，并且这种***因此更具商业吸引力。
对于本领域的普通技术人员来说其它的实施例是显而易见的。操作的元件、材料、形状、尺寸和顺序可依据特定的插件需要来改变。
尽管相对于“上”和“下”表面来描述特定的操作，但是应当理解，如果部件插件倒置，则这些表面可反转。因此，这些术语不是限定性的。
本发明不应理解为限定于使用球格栅阵列插件、C4(受控的破裂的部件连接)、或任何其它形式的部件插件，并且可使用其中具有本发明的所述特征的任何形式的部件插件，以便提供本发明的优点。
尽管本发明参照集成电路安装在集成电路衬底上来进行描述，但是本发明不限于这种应用。并且本发明还可用于任何其它形式的电子插件和其它形式的部件，例如无源部件，混合式模块、印刷电路板、夹层板，并可用于任何其它形式的需要底层填料的电气结构。
尽管图5-7参照单个部件来进行描述，但是本发明不限于单个插件部件，并且本发明可用于多个插件部件，例如多个芯片集成电路插件或多个芯片模块。
尽管在以上的详细描述中参照优选实施例描述了本发明，但是本领域的普通技术人员应当理解，本发明不限于所示的实施例，并且在不脱离本发明的范围内的情况下，可进行许多附加和变型。

Claims (35)

1.一种方法，其包括：
在衬底的部件安装区域中在多个垫上沉积底层填料，该底层填料包括带颗粒的填料；
将部件放置在该部件安装区域上，以便该部件的端子与对应的垫对准并且大致封装在该底层填料中，所述颗粒可能阻止相应的端子和垫之间适当的连接，除非所述颗粒被大致清除；以及
施加适当的压力，以使该端子与该垫实体接触并且从相应端子与垫之间除去绝大多数的但非所有的可能起阻止作用的颗粒，以便在不防止足够的实体接触和电接触的情况下，一个或多个颗粒嵌入到其中一个端子中、其相应的垫中、或该一个端子及其相应垫中。
2.如权利要求1所述的方法，其特征在于，在沉积中，该填料适于降低热膨胀系数。
3.如权利要求1所述的方法，其特征在于，在沉积中，该填料适于增加弹性模量。
4.如权利要求1所述的方法，其特征在于，在沉积中，该填料适于增加粘度。
5.如权利要求1所述的方法，其特征在于，在沉积中，该该填料可从包括硅石、氧化硅、二氧化硅、氮化硅、氧化铝、和氮化铝的一组材料中选择。
6.如权利要求5所述的方法，其特征在于，在沉积中，该填料为该底层填料的以重量计的0-80％范围内。
7.如权利要求1所述的方法，其特征在于，在沉积中，该颗粒，其具有范围从0.05微米到40微米的尺寸。
8.如权利要求7所述的方法，其特征在于，在沉积中，该颗粒大致为球状。
9.如权利要求1所述的方法，其特征在于，在沉积中，该底层填料包括树脂，该树脂可从包括环氧树脂、硅环氧乙烷树脂、超环氧乙烷树脂、聚苯并恶嗪树脂、苯并环丁烷树脂、及其混合物的一组材料中选择。
10.如权利要求1所述的方法，其特征在于，在沉积中，该底层填料包括助熔剂。
11.如权利要求11所述的方法，其特征在于，在沉积中，该助熔剂可从包括有机羧酸、具有一种或多种羧酸基的聚合物助熔剂、包含一种或多种羟基的有机化合物、及其混合物的一组材料中选择。
12.如权利要求1所述的方法，其特征在于，该垫使用焊料进行预涂敷，还包括：施加适当热量使焊料熔化，焊料冷却后在相应的端子和垫之间形成适当的电子和机械连接。
13.如权利要求1所述的方法，其特征在于，该端子使用焊料进行预涂敷，还包括：施加适当热量使焊料熔化，焊料冷却后在相应的端子和垫之间形成适当的电子和机械连接。
14.如权利要求1所述的方法，其特征在于，该端子和/或该垫使用焊料进行预涂敷，还包括：施加适当热量使焊料熔化，焊料冷却后在相应的端子和垫之间形成适当的电连接和机械连接。
15.如权利要求1所述的方法，其特征在于，施加适当压力和施加适当热量的操作大致同时实施。
16.如权利要求15所述的方法，其特征在于，施加适当压力和施加适当热量的操作由热压接合机和超声接合机中的一个来实施。
17.如权利要求1所述的方法，其特征在于，施加适当的压力的操作由电路小片置放工具来实施。
18.如权利要求17所述的方法，其特征在于，该垫使用焊料来进行预涂敷，并且该方法还包括：
通过施加适当的压力且通过使用该电路小片置放工具来将该端子预接附到该垫上。
19.如权利要求17所述的方法，其特征在于，该端子使用焊料来进行预涂敷，并且该方法还包括：
通过施加适当的压力且通过使用该电路小片置放工具来将该端子预接附到该垫上。
20.如权利要求17所述的方法，其特征在于，施加适当的热量的操作由焊料回流设备来实施。
21.一种部件插件，其如此制造：
在衬底的部件安装区域中在多个垫之上沉积底层填料，该底层填料包括包含颗粒的填料；
将部件放置在该部件安装区域上，以便该部件的端子与对应的垫对准并且大致封装在该底层填料中，该颗粒可能阻止相应端子与垫之间的适当连接，除非该颗粒被大致除去；
施加适当的压力，以使该端子与该垫实体接触并且从相应端子与垫之间除去绝大多数的但非所有的可能起阻止作用的颗粒，以便在不防止足够的实体接触和电接触的情况下，一个或多个颗粒嵌入到其中一个端子中、嵌入到其相应的垫中、或嵌入到一个端子及其相应垫中。
22.如权利要求21所述的部件插件，其特征在于，其如此制造，通过施加适当的热量以便使得位于端子与垫之间的焊料熔化，当冷却时该焊料使得相应的端子与垫之间形成电连接和机械连接。
23.如权利要求22所述的部件插件，其特征在于，其如此制造，施加适当压力和适当热量的操作通过从包括热压接合机、超声接合机、和部件置放工具的一组中选择的设备来大致同时实施。
24.如权利要求22所述的部件插件，其特征在于，其如此制造，该垫使用焊料进行预涂敷，并且在施加适当热量中，该端子通过该焊料接附到该垫上。
25.如权利要求22所述的部件插件，其特征在于，其如此制造，该端子使用焊料进行预涂敷，并且在施加适当热量中，该端子通过该焊料接附到该垫上。
26.如权利要求22所述的部件插件，其特征在于，该底层填料包括填料，该填料可从包括硅石、氧化硅、二氧化硅、氮化硅、氧化铝、和氮化铝的一组材料中选择。
27.如权利要求22所述的部件插件，其特征在于，该底层填料还包括助熔剂，在施加适当的热量的操作中助熔剂清洁端子和垫。
28.一种包括至少一个集成电路插件的电子组件，其如此制造：
在衬底的集成电路安装区域中在多个垫之上沉积底层填料，该底层填料包括包含颗粒的填料；
将集成电路放置在该集成电路安装区域上，以便该集成电路的端子与对应的垫对准并且大致封装在该底层填料中，该颗粒可能阻止相应端子与垫之间的适当连接，除非该颗粒被大致除去；和
施加适当的压力，以使该端子与该垫实体接触并且从相应端子与垫之间挤出绝大多数的但非所有的可能起阻止作用的颗粒，以便在不阻碍足够的实体接触和电接触的情况下，一个或多个颗粒嵌入到其中一个端子中、嵌入到其相应的垫中、或嵌入到一个端子及其相应垫中。
29.如权利要求28所述的电子组件，其特征在于，其如此制造，通过施加适当的热量以便使得位于端子与垫之间的焊料熔化，当冷却时该焊料使得相应的端子与垫之间形成电连接和机械连接。
30.如权利要求29所述的电子组件，其特征在于，其如此制造，施加适当压力和适当热量的操作通过从包括热压接合机、超声接合机、和部件置放工具的一组中选择的设备来大致同时实施。
31.如权利要求29所述的电子组件，其特征在于，该底层填料包括填料，该填料可从包括硅石、氧化硅、二氧化硅、氮化硅、氧化铝、和氮化铝的一组材料中选择。
32.如权利要求29所述的部件插件，其特征在于，该底层填料还包括助熔剂，在施加适当的热量的操作中助熔剂清洁端子和垫。
33.一种电子***，其包括：
在该电子***中的总线连接部件；
与该总线连接的显示器；
与该总线连接的外存储器；以及
与该总线连接的并具有电子组件的处理器，该电子组件包括至少一个如下制造的集成电路插件：
在衬底的集成电路安装区域中沉积不流动的底层填料，该集成电路安装区域包括多个垫；
将集成电路放置在该集成电路安装区域上，以便该集成电路的端子与对应的垫对准并且大致封装在该底层填料中；
施加适当的压力，以使该端子与该垫实体接触并且从相应端子与垫之间挤出绝大多数的但非所有的可能起阻止作用的颗粒，以便在不阻碍足够的实体接触和电接触的情况下，一个或多个颗粒嵌入到其中一个端子中、嵌入到其相应的垫中、或嵌入到一个端子及其相应垫中；以及
施加适当的热量，以使该底层填料硬化。
34.如权利要求33所述的电子***，其特征在于，其如此制造，施加适当压力和适当热量的操作通过从包括热压接合机、超声接合机、和部件置放工具的一组中选择的设备来大致同时实施。
35.如权利要求33所述的电子***，其特征在于，该底层填料包括填料，该填料可从包括硅石、氧化硅、二氧化硅、氮化硅、氧化铝、和氮化铝的一组材料中选择。
CNB028212509A 2001-10-26 2002-10-28 填充有不流动的底层填料的电子组件及其制造方法 Expired - Lifetime CN1307713C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/003,238 US7323360B2 (en) 2001-10-26 2001-10-26 Electronic assemblies with filled no-flow underfill
US10/003,238 2001-10-26
PCT/US2002/034516 WO2003036692A2 (en) 2001-10-26 2002-10-28 Electronic assembly with filled no-flow underfill and methods of manufacture

Publications (2)

Publication Number Publication Date
CN1575519A CN1575519A (zh) 2005-02-02
CN1307713C true CN1307713C (zh) 2007-03-28

Family

ID=21704868

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB028212509A Expired - Lifetime CN1307713C (zh) 2001-10-26 2002-10-28 填充有不流动的底层填料的电子组件及其制造方法

Country Status (5)

Country Link
US (2) US7323360B2 (zh)
EP (1) EP1440469A2 (zh)
CN (1) CN1307713C (zh)
AU (1) AU2002356865A1 (zh)
WO (1) WO2003036692A2 (zh)

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE44438E1 (en) 2001-02-27 2013-08-13 Stats Chippac, Ltd. Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate
US20020121707A1 (en) * 2001-02-27 2002-09-05 Chippac, Inc. Super-thin high speed flip chip package
US8143108B2 (en) 2004-10-07 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate
US7498196B2 (en) 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
JP2003258012A (ja) * 2002-02-28 2003-09-12 Umc Japan バンプ付け装置
US6899960B2 (en) * 2002-03-22 2005-05-31 Intel Corporation Microelectronic or optoelectronic package having a polybenzoxazine-based film as an underfill material
US6926190B2 (en) * 2002-03-25 2005-08-09 Micron Technology, Inc. Integrated circuit assemblies and assembly methods
US6739497B2 (en) * 2002-05-13 2004-05-25 International Busines Machines Corporation SMT passive device noflow underfill methodology and structure
JP2005527113A (ja) * 2002-05-23 2005-09-08 スリーエム イノベイティブ プロパティズ カンパニー ナノ粒子充填アンダーフィル
JP2004031651A (ja) 2002-06-26 2004-01-29 Sony Corp 素子実装基板及びその製造方法
US7262074B2 (en) * 2002-07-08 2007-08-28 Micron Technology, Inc. Methods of fabricating underfilled, encapsulated semiconductor die assemblies
US6773958B1 (en) * 2002-10-17 2004-08-10 Altera Corporation Integrated assembly-underfill flip chip process
US7470564B2 (en) * 2002-10-28 2008-12-30 Intel Corporation Flip-chip system and method of making same
JP2004327951A (ja) * 2003-03-06 2004-11-18 Shinko Electric Ind Co Ltd 半導体装置
JP2005026579A (ja) * 2003-07-04 2005-01-27 Fujitsu Ltd ハンダバンプ付き電子部品の実装方法およびこれに用いるフラックスフィル
EP1697987A4 (en) * 2003-11-10 2007-08-08 Henkel Corp ELECTRONIC CONDITIONING MATERIALS FOR SEMICONDUCTOR DEVICES WITH LOW DIELECTRIC CONSTANCE
US7279223B2 (en) 2003-12-16 2007-10-09 General Electric Company Underfill composition and packaged solid state device
US7060601B2 (en) * 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
US7049170B2 (en) * 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
WO2005081602A1 (ja) * 2004-02-24 2005-09-01 Matsushita Electric Industrial Co., Ltd. 電子部品実装方法とそれに用いる回路基板及び回路基板ユニット
US7015592B2 (en) 2004-03-19 2006-03-21 Intel Corporation Marking on underfill
US20050224967A1 (en) * 2004-04-01 2005-10-13 Brandenburg Scott D Microelectronic assembly with underchip optical window, and method for forming same
US7445141B2 (en) * 2004-09-22 2008-11-04 International Business Machines Corporation Solder interconnection array with optimal mechanical integrity
US7169245B2 (en) 2004-12-13 2007-01-30 3M Innovative Properties Company Methods of using sonication to couple a heat sink to a heat-generating component
JP4477001B2 (ja) * 2005-03-07 2010-06-09 パナソニック株式会社 実装体の製造方法
EP1710832A3 (en) * 2005-04-05 2010-03-10 Delphi Technologies, Inc. Electronic assembly with a noflow underfill
US7118940B1 (en) * 2005-08-05 2006-10-10 Delphi Technologies, Inc. Method of fabricating an electronic package having underfill standoff
US7300824B2 (en) * 2005-08-18 2007-11-27 James Sheats Method of packaging and interconnection of integrated circuits
KR101146979B1 (ko) 2005-11-28 2012-05-23 삼성모바일디스플레이주식회사 유기 메모리 소자
US8297488B2 (en) * 2006-03-28 2012-10-30 Panasonic Corporation Bump forming method using self-assembling resin and a wall surface
JP4294722B2 (ja) * 2006-04-27 2009-07-15 パナソニック株式会社 接続構造体及びその製造方法
DE102006022748B4 (de) * 2006-05-12 2019-01-17 Infineon Technologies Ag Halbleiterbauteil mit oberflächenmontierbaren Bauelementen und Verfahren zu seiner Herstellung
JP2008159619A (ja) * 2006-12-20 2008-07-10 Shinko Electric Ind Co Ltd 半導体装置
JP2008159878A (ja) * 2006-12-25 2008-07-10 Nippon Mektron Ltd 高さ制御機能を備えたノーフローアンダーフィルによるフリップチップ実装方法
EP2135276A2 (en) * 2007-03-13 2009-12-23 Lord Corporation Die attachment method with a covex surface underfill
JP2008311458A (ja) * 2007-06-15 2008-12-25 Panasonic Corp 半導体装置実装構造体およびその製造方法ならびに半導体装置の剥離方法
JP4569605B2 (ja) * 2007-07-09 2010-10-27 日本テキサス・インスツルメンツ株式会社 半導体装置のアンダーフィルの充填方法
WO2009009566A2 (en) * 2007-07-09 2009-01-15 Texas Instruments Incorporated Method for manufacturing semiconductor device
US7993984B2 (en) * 2007-07-13 2011-08-09 Panasonic Corporation Electronic device and manufacturing method
US7745264B2 (en) * 2007-09-04 2010-06-29 Advanced Micro Devices, Inc. Semiconductor chip with stratified underfill
TW200919595A (en) * 2007-10-31 2009-05-01 United Test Ct Inc Method of manufacturing semiconductor device
JP5266723B2 (ja) * 2007-11-07 2013-08-21 富士通株式会社 Ｒｆｉｄタグ製造方法
US8009442B2 (en) * 2007-12-28 2011-08-30 Intel Corporation Directing the flow of underfill materials using magnetic particles
US7851930B1 (en) * 2008-06-04 2010-12-14 Henkel Corporation Conductive adhesive compositions containing an alloy filler material for better dispense and thermal properties
US20100101845A1 (en) * 2008-10-27 2010-04-29 Arata Kishi Electronic Device and Manufacturing Method for Electronic Device
JP4638556B2 (ja) * 2009-03-10 2011-02-23 積水化学工業株式会社 半導体チップ積層体の製造方法
JP2011077307A (ja) * 2009-09-30 2011-04-14 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
US8451620B2 (en) * 2009-11-30 2013-05-28 Micron Technology, Inc. Package including an underfill material in a portion of an area between the package and a substrate or another package
KR101197193B1 (ko) * 2010-01-05 2012-11-02 도레이첨단소재 주식회사 비유동성 언더필용 수지 조성물, 그를 이용한 비유동성 언더필 필름 및 그 비유동성 언더필 필름의 제조방법
US8697492B2 (en) * 2010-11-02 2014-04-15 Tessera, Inc. No flow underfill
CN102822955A (zh) * 2011-03-28 2012-12-12 松下电器产业株式会社 半导体元件的安装方法
US9147584B2 (en) * 2011-11-16 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Rotating curing
TW201436665A (zh) * 2013-03-07 2014-09-16 Delta Electronics Inc 電路板設置緩衝墊的自動化製程及結構
JP5714631B2 (ja) * 2013-03-26 2015-05-07 富士フイルム株式会社 異方導電性シート及び導通接続方法
US9996788B2 (en) 2014-08-13 2018-06-12 R.R. Donnelley & Sons Company Method and apparatus for producing an electronic device
US9514432B2 (en) 2014-08-19 2016-12-06 R.R. Donnelley & Sons Company Apparatus and method for monitoring a package during transit
US20170053858A1 (en) * 2015-08-20 2017-02-23 Intel Corporation Substrate on substrate package
US10379072B2 (en) 2016-01-04 2019-08-13 Cryovac, Llc Multiple detector apparatus and method for monitoring an environment
US20170203558A1 (en) * 2016-01-15 2017-07-20 R.R. Donnelley & Sons Company Apparatus and method for placing components on an electronic circuit
US9785881B2 (en) 2016-02-15 2017-10-10 R.R. Donnelley & Sons Company System and method for producing an electronic device
US9633925B1 (en) * 2016-03-25 2017-04-25 Globalfoundries Inc. Visualization of alignment marks on a chip covered by a pre-applied underfill
US10342136B2 (en) 2016-09-23 2019-07-02 R.R. Donnelley & Sons Company Monitoring device
JP6961921B2 (ja) * 2016-10-25 2021-11-05 昭和電工マテリアルズ株式会社 アンダーフィル材用樹脂組成物及びこれを用いた電子部品装置とその製造方法
US10597486B2 (en) 2016-11-02 2020-03-24 Seagate Technology Llc Encapsulant composition for use with electrical components in hard disk drives, and related electrical components and hard disk drives
US10445692B2 (en) 2017-03-06 2019-10-15 Cryovac, Llc Monitoring device and method of operating a monitoring device to transmit data
US11240916B2 (en) 2017-05-31 2022-02-01 Cryovac, Llc Electronic device, method and apparatus for producing an electronic device, and composition therefor
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
KR102555721B1 (ko) 2018-08-20 2023-07-17 삼성전자주식회사 플립 칩 본딩 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6132646A (en) * 1997-07-21 2000-10-17 Miguel Albert Capote Polmerizable fluxing agents and fluxing adhesive compositions therefrom

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63291011A (ja) * 1987-05-23 1988-11-28 Takashi Ito 集光器
US5128746A (en) * 1990-09-27 1992-07-07 Motorola, Inc. Adhesive and encapsulant material with fluxing properties
KR0181615B1 (ko) 1995-01-30 1999-04-15 모리시다 요이치 반도체 장치의 실장체, 그 실장방법 및 실장용 밀봉재
JPH0997791A (ja) * 1995-09-27 1997-04-08 Internatl Business Mach Corp <Ibm> バンプ構造、バンプの形成方法、実装接続体
US5696031A (en) * 1996-11-20 1997-12-09 Micron Technology, Inc. Device and method for stacking wire-bonded integrated circuit dice on flip-chip bonded integrated circuit dice
SG63803A1 (en) * 1997-01-23 1999-03-30 Toray Industries Epoxy-resin composition to seal semiconductors and resin-sealed semiconductor device
US6180696B1 (en) * 1997-02-19 2001-01-30 Georgia Tech Research Corporation No-flow underfill of epoxy resin, anhydride, fluxing agent and surfactant
JP2001510944A (ja) * 1997-07-21 2001-08-07 アギラ テクノロジーズ インコーポレイテッド 半導体フリップチップ・パッケージおよびその製造方法
US5975408A (en) * 1997-10-23 1999-11-02 Lucent Technologies Inc. Solder bonding of electrical components
US6064114A (en) * 1997-12-01 2000-05-16 Motorola, Inc. Semiconductor device having a sub-chip-scale package structure and method for forming same
US6265776B1 (en) * 1998-04-27 2001-07-24 Fry's Metals, Inc. Flip chip with integrated flux and underfill
US6189208B1 (en) * 1998-09-11 2001-02-20 Polymer Flip Chip Corp. Flip chip mounting technique
JP3941262B2 (ja) * 1998-10-06 2007-07-04 株式会社日立製作所 熱硬化性樹脂材料およびその製造方法
US6168972B1 (en) * 1998-12-22 2001-01-02 Fujitsu Limited Flip chip pre-assembly underfill process
US6194788B1 (en) * 1999-03-10 2001-02-27 Alpha Metals, Inc. Flip chip with integrated flux and underfill
JP2000339648A (ja) * 1999-05-24 2000-12-08 Tdk Corp 磁気ヘッド装置の製造方法
US6746896B1 (en) * 1999-08-28 2004-06-08 Georgia Tech Research Corp. Process and material for low-cost flip-chip solder interconnect structures
US6373142B1 (en) * 1999-11-15 2002-04-16 Lsi Logic Corporation Method of adding filler into a non-filled underfill system by using a highly filled fillet
US6434817B1 (en) * 1999-12-03 2002-08-20 Delphi Technologies, Inc. Method for joining an integrated circuit
US6528169B2 (en) * 2000-07-06 2003-03-04 3M Innovative Properties Company No-flow flux adhesive compositions
US6680436B2 (en) * 2000-07-12 2004-01-20 Seagate Technology Llc Reflow encapsulant
US20020027294A1 (en) * 2000-07-21 2002-03-07 Neuhaus Herbert J. Electrical component assembly and method of fabrication
JP2002083904A (ja) * 2000-09-06 2002-03-22 Sanyo Electric Co Ltd 半導体装置およびその製造方法
EP1325517A2 (en) * 2000-09-19 2003-07-09 Nanopierce Technologies Inc. Method for assembling components and antennae in radio frequency identification devices
US6548575B2 (en) * 2000-12-13 2003-04-15 National Starch And Chemical Investment Holding Corporation High temperature underfilling material with low exotherm during use
US20020110956A1 (en) * 2000-12-19 2002-08-15 Takashi Kumamoto Chip lead frames
US6437026B1 (en) * 2001-01-05 2002-08-20 Cookson Singapore Pte Ltd. Hardener for epoxy molding compounds
US6599775B2 (en) * 2001-05-18 2003-07-29 Advanpack Solutions Pte Ltd Method for forming a flip chip semiconductor package, a semiconductor package formed thereby, and a substrate therefor
US6660560B2 (en) * 2001-09-10 2003-12-09 Delphi Technologies, Inc. No-flow underfill material and underfill method for flip chip devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6132646A (en) * 1997-07-21 2000-10-17 Miguel Albert Capote Polmerizable fluxing agents and fluxing adhesive compositions therefrom

Also Published As

Publication number Publication date
US7498678B2 (en) 2009-03-03
WO2003036692A2 (en) 2003-05-01
US7323360B2 (en) 2008-01-29
EP1440469A2 (en) 2004-07-28
US20030080437A1 (en) 2003-05-01
WO2003036692A3 (en) 2004-01-15
AU2002356865A1 (en) 2003-05-06
CN1575519A (zh) 2005-02-02
US20070278655A1 (en) 2007-12-06

Similar Documents

Publication Publication Date Title
CN1307713C (zh) 填充有不流动的底层填料的电子组件及其制造方法
US9040351B2 (en) Stack packages having fastening element and halogen-free inter-package connector
US6784541B2 (en) Semiconductor module and mounting method for same
JP4078033B2 (ja) 半導体モジュールの実装方法
JP3119230B2 (ja) 樹脂フィルムおよびこれを用いた電子部品の接続方法
CN101071777B (zh) 半导体器件的制造方法
JP6094884B2 (ja) 半導体装置の製造方法とそれに使用される半導体封止用アクリル樹脂組成物
CN1528014A (zh) 芯片引线框架
KR20170035609A (ko) 접착 필름, 반도체 장치의 제조 방법 및 반도체 장치
JP2001015551A (ja) 半導体装置およびその製造方法
US20120088336A1 (en) Semiconductor package having an improved connection structure and method for manufacturing the same
KR100800475B1 (ko) 적층형 반도체 패키지 및 그 제조방법
US20090017582A1 (en) Method for manufacturing semiconductor device
US7226808B2 (en) Method of manufacturing semiconductor device and method of manufacturing electronics device
JP2003258034A (ja) 多層配線基体の製造方法および多層配線基体
JP6094885B2 (ja) 半導体装置の製造方法とそれに使用される半導体封止用アクリル樹脂組成物
JP2001298146A (ja) 多層配線基体の製造方法および多層配線基体
US20160148864A1 (en) Integrated device package comprising heterogeneous solder joint structure
JP3422243B2 (ja) 樹脂フィルム
US20060097403A1 (en) No-flow underfill materials for flip chips
JP2000156386A (ja) 半導体装置の接続構造および接続方法ならびにそれを用いた半導体装置パッケージ
JP5329752B2 (ja) フリップチップパッケージ及びその製造方法
JP2011035283A (ja) 半導体装置およびその製造方法
TWI313924B (en) High frequency ic package for uniforming bump-bonding height and method for fabricating the same
JP2012134254A (ja) フリップチップ実装構造およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20180320

Address after: Swiss Rolle

Patentee after: Nomonks GmbH

Address before: California, USA

Patentee before: INTEL Corp.

Effective date of registration: 20180320

Address after: Idaho

Patentee after: MICRON TECHNOLOGY, Inc.

Address before: Swiss Rolle

Patentee before: Nomonks GmbH

CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20070328