CN1960185A - Pll过渡响应控制***和通信*** - Google Patents

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CN1960185A
CN1960185A CNA2006101366951A CN200610136695A CN1960185A CN 1960185 A CN1960185 A CN 1960185A CN A2006101366951 A CNA2006101366951 A CN A2006101366951A CN 200610136695 A CN200610136695 A CN 200610136695A CN 1960185 A CN1960185 A CN 1960185A
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CNA2006101366951A
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横田哲朗
山口悟司
片冈茂
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Matsushita Electric Industrial Co Ltd
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Abstract

本发明通过具备2个***的PLL电路，在第1PLL电路(31)中使用控制电压越高、则振荡频率越高的第1电压控制振荡器(34)，并且，在第2PLL电路(41)中使用控制电压越高、则振荡频率越低的第2电压控制振荡器(44)，将至第1电压控制振荡器(34)的反馈电压加到至第2电压控制振荡器(44)的反馈电压上，由混频器(13)合成两个电压控制振荡器(34)和(44)的输出信号，从而消除两个PLL电路(31)和(41)的过渡响应，混频器(13)的输出信号的过渡响应变快。

Description

PLL过渡响应控制***和通信***
技术领域
本发明涉及一种PLL过渡响应控制***，用于抑制便携电话机等通信***中使用的PLL电路的过渡响应，缩短锁定时间(lockup time)。另外，涉及一种搭载该PLL过渡响应控制***的通信***。
背景技术
近年来，随着通信技术和半导体技术的急速发展，便携电话机等通信***中各种通信方式被建议并被实用化。作为这些通信方式之一的TDMA(time division multiple access)方式是时分一个频率后得到多个信道的方式，但通信用时隙之间仅允许微小时间。
因此，为了在短时间内切换通信用时隙，构成为2个***搭载包含VCO(voltage-controlled oscillator)的PLL(phase locked loop)电路。在该构成中，在通信中使用一个VCO期间，使另一VCO锁定在下一时隙所需的频率，在通信时隙之间切换VCO的输出。
另外，最近有如下***，其一个***使用锁定时间快的PLL电路，在通信时隙之间切换频率。另外，锁定时间是指当将PLL电路中的发送频率切换为不同的希望频率时，到达该希望频率前的时间。
图13是现有PLL***的框图，示出2个***具备PLL电路的构成。
图13中，PLL***具备晶体振荡器101、缓冲器102、计数器103、混频器104、第1PLL电路110、和第2PLL电路120。第1PLL电路110具备相位比较器(PD：Phase Ditector)111、低通滤波器(下面称为LPF)112、VCO113和计数器114。另外，第2PLL电路120具备相位比较器121、LPF122、VCO123和计数器124。
图13中，由包含晶体振荡器101和缓冲器102的基准频率发生电路生成的基准频率fREF信号被输入到第1PLL电路110的相位比较器111，同时，被输入到计数器103。被输入到计数器103的基准频率fREF信号在被分频至50kHz之后，被输入到第2PLL电路120的相位比较器121。
第1PLL电路110中，相位比较器111比较基准频率fREF与从计数器114提供的频率，将对应于相位差的相位差信号输出到LPF112。LPF112积分从相位比较器111提供的相位差信号，生成直流控制信号，并将该直流控制信号输出到VCO113。VCO113根据从LPF112提供的直流控制信号振荡，将振荡频率fVC1输出到混频器104，同时，反馈输出到计数器114。计数器114以规定的分频比N1分频从VCO113输出的振荡频率fVC1后，输出到相位比较器111。另外，计数器114的分频比可由从外部输入的控制信号来设定。
另一方面，在第2PLL电路120中，相位比较器121比较基准频率fREF与从计数器124提供的频率，将对应于相位差的相位差信号输出到LPF122。LPF122积分从相位比较器121提供的相位差信号，生成直流控制信号，并将该直流控制信号输出到VCO123。VCO123根据从LPF122提供的直流控制信号振荡，将振荡频率fVC2输出到混频器104，同时，反馈输出到计数器124。计数器124以规定的分频比N2分频从VCO123输出的振荡频率fVC2后，输出到相位比较器121。另外，计数器124的分频比可由从外部输入的控制信号来设定。
混频器104混合从VCO113输出的振荡频率fVC1、与从VCO123输出的振荡频率fVC2，输出输出频率fOUT。
图14表示现有PLL***中的过渡响应时的频率波动。图14中，P21表示VCO113的输出信号中的频率波动。P22表示VCO123的输出信号中的频率波动。P23表示混频器104的输出信号中的频率波动。
图14中，如P22所示，第2PLL电路120由于频率被锁定，所以为稳定状态，无频率波动。但是，如P21所示，通过变化为期望的频率，从VCO113输出的振荡频率fVC1产生过渡响应引起的频率波动。
通过从VCO113输出的振荡频率fVC1中产生频率波动，如P23所示，混频器104的输出频率fOUT受到振荡频率fVC1的影响，产生频率波动。
这种频率波动有可能例如在发生基站间的偏离同步时产生。即，若产生基站间的偏离同步，则通信时隙的开头部分中，会产生第1PLL电路110的过渡响应引出的频率波动，有可能导致传输速率的下降。
降低这种传输速率下降的方法之一记载于专利文献1(专利第3248453号公报)中。即，专利文献1公开如下构成，混合从两个VCO输出的信号后，进行频率混合，得到期望的输出频率，进行动作，使从一个VCO输出的信号频率补偿从另一VCO输出的信号频率。由此，由于CPU在输出期望的输出频率之后，只要仅计算PLL电路的分频比即可，所以可使算出分频比的控制程序的执行步骤减少，使处理速度提高。
但是，在专利文献1公开的构成中，即使控制程序的执行步骤减少，PLL电路的过渡响应时间也未变快。
发明内容
本发明的目的在于提供一种PLL过渡响应控制***，可缩短由外部控制信号变更PLL电路的频率时的过渡响应时间。另外，提供一种使用这种PLL过渡响应控制***的通信***。
本发明的第1PLL过渡响应控制***构成为具备晶体振荡器，产生基准频率信号；第1PLL电路，输入从所述晶体振荡器输出的基准频率信号；第2PLL电路，输入从所述晶体振荡器输出的基准频率信号；和混频器，混合从所述第1PLL电路输出的振荡频率与从所述第2PLL电路输出的振荡频率，其特征在于：所述第1PLL电路具备：
第1电压控制振荡器，其动作以使得控制电压越高，则振荡频率越高；第1计数器，按可变分频比来分频所述第1电压控制振荡器的输出信号；第1相位比较电路，进行所述第1计数器的输出信号与基准频率信号的相位比较；和第1低通滤波器，根据所述第1相位比较电路的输出信号，生成反馈电压，并作为所述控制电压输出到所述第1电压控制振荡器，
所述第2PLL电路具备：
第2电压控制振荡器，其动作以使得控制电压越高，则振荡频率越低；第2计数器，按可变分频比来分频所述第2电压控制振荡器的输出信号；第2相位比较电路，进行所述第2计数器的输出信号与基准频率信号的相位比较；和第2低通滤波器，根据所述第2相位比较电路的输出信号，生成反馈电压，并作为所述控制电压输出到所述第2电压控制振荡器，至所述第1电压控制振荡器的反馈电压被加到至所述第2电压控制振荡器的反馈电压。
本发明的第2PLL过渡响应控制***，构成为具备：晶体振荡器，产生基准频率信号；第3PLL电路，输入从所述晶体振荡器输出的基准频率信号；第4电压控制振荡器，输入从所述第3PLL电路输出的控制电压；和混频器，混合从所述第3PLL电路输出的振荡频率与从所述第4电压控制振荡器输出的振荡频率，其特征在于：所述第3PLL电路具备第3电压控制振荡器，进行动作，使得控制电压越高，则振荡频率越高；第3计数器，按可变分频比来分频所述第3电压控制振荡器的输出信号；第3相位比较电路，进行所述第3计数器的输出信号与基准频率信号的相位比较；和第3低通滤波器，根据所述第3相位比较电路的输出信号，生成反馈电压，并作为所述控制电压输出到所述第3电压控制振荡器，所述第4电压控制振荡器进行动作，使得控制电压越高，则振荡频率越低，将至所述第3电压控制振荡器的反馈电压加到至所述第4电压控制振荡器的反馈电压上。
本发明的第1通信***具备PLL过渡响应控制***，该PLL过渡响应控制***具备晶体振荡器，产生基准频率信号；第1PLL电路，输入从所述晶体振荡器输出的基准频率信号；第2PLL电路，输入从所述晶体振荡器输出的基准频率信号；和第1混频器，混合从所述第1PLL电路输出的振荡频率与从所述第2PLL电路输出的振荡频率，其特征在于：所述第1PLL电路具备第1电压控制振荡器，进行动作，使得控制电压越高，则振荡频率越高；第1计数器，按可变分频比来分频所述第1电压控制振荡器的输出信号；第1相位比较电路，进行所述第1计数器的输出信号与基准频率信号的相位比较；和第1低通滤波器，根据所述第1相位比较电路的输出信号，生成反馈电压，并作为所述控制电压，输出到所述第1电压控制振荡器，所述第2PLL电路具备第2电压控制振荡器，其动作以使得控制电压越高，则振荡频率越低；第2计数器，按可变分频比来分频所述第2电压控制振荡器的输出信号；第2相位比较电路，进行所述第2计数器的输出信号与基准频率信号的相位比较；和第2低通滤波器，根据所述第2相位比较电路的输出信号，生成反馈电压，并作为所述控制电压，输出到所述第2电压控制振荡器，所述通信***具备第2混频器，混合所述第1混频器的输出信号与无线频率的信号；低通滤波器，将所述第2混频器的输出信号变换为直接转换(direct conversion)方式的信号；和带通滤波器，将所述第2混频器的输出信号变换为低IF方式的信号。
本发明的第2通信***具备PLL过渡响应控制***，该PLL过渡响应控制***具备晶体振荡器，产生基准频率信号；第1PLL电路，输入从所述晶体振荡器输出的基准频率信号；第2PLL电路，输入从所述晶体振荡器输出的基准频率信号；和混频器，混合从所述第1PLL电路输出的振荡频率与从所述第2PLL电路输出的振荡频率，其特征在于：所述第1PLL电路具备第1电压控制振荡器，其动作以使得控制电压越高，则振荡频率越高；第1计数器，按可变分频比来分频所述第1电压控制振荡器的输出信号；第1相位比较电路，进行所述第1计数器的输出信号与基准频率信号的相位比较；和第1低通滤波器，根据所述第1相位比较电路的输出信号，生成反馈电压，并作为所述控制电压输出到所述第1电压控制振荡器，所述第2PLL电路具备第2电压控制振荡器，其动作以使得控制电压越高，则振荡频率越低；第2计数器，按可变分频比来分频所述第2电压控制振荡器的输出信号；第2相位比较电路，进行所述第2计数器的输出信号与基准频率信号的相位比较；和第2低通滤波器，根据所述第2相位比较电路的输出信号，生成反馈电压，并作为所述控制电压输出到所述第2电压控制振荡器，所述通信***具备第1分频电路，将所述第1混频器的输出信号分频至1/n；第2混频器，混合所述第1混频器的输出信号与无线频率的信号；带通滤波器，仅使所述第2混频器的输出信号中规定频带的信号通过；和第3混频器，混合所述第1分频电路的输出信号与所述带通滤波器的输出信号，输出超外差方式的信号。
本发明的第3通信***具备PLL过渡响应控制***，该PLL过渡响应控制***具备晶体振荡器，产生基准频率信号；第1PLL电路，输入从所述晶体振荡器输出的基准频率信号；第2PLL电路，输入从所述晶体振荡器输出的基准频率信号；和第1混频器，混合从所述第1PLL电路输出的振荡频率与从所述第2PLL电路输出的振荡频率，其特征在于：所述第1PLL电路具备第1电压控制振荡器，其动作以使得控制电压越高，则振荡频率越高；第1计数器，按可变分频比来分频所述第1电压控制振荡器的输出信号；第1相位比较电路，进行所述第1计数器的输出信号与基准频率信号的相位比较；和第1低通滤波器，根据所述第1相位比较电路的输出信号，生成反馈电压，并作为所述控制电压输出到所述第1电压控制振荡器，所述第2PLL电路具备第2电压控制振荡器，其动作以使得控制电压越高，则振荡频率越低；第2计数器，按可变分频比来分频所述第2电压控制振荡器的输出信号；第2相位比较电路，进行所述第2计数器的输出信号与基准频率信号的相位比较；和第2低通滤波器，根据所述第2相位比较电路的输出信号，生成反馈电压，并作为所述控制电压输出到所述第2电压控制振荡器，所述通信***具备第2分频电路，将所述第1电压控制振荡器的输出信号分频至1/m；第2混频器，混合所述第1混频器的输出信号与无线频率的信号；带通滤波器，仅使所述第2混频器的输出信号中规定频带的信号通过；和第3混频器，混合所述第2分频电路的输出信号与所述带通滤波器的输出信号，输出超外差方式的信号。
附图说明
图1是表示本发明实施方式1的PLL过渡响应控制***的框图。
图2是表示图1的PLL过渡响应控制***的动作曲线图。
图3是表示本发明实施方式2的PLL过渡响应控制***的框图。
图4是表示图3的PLL过渡响应控制***的动作曲线图。
图5是表示本发明实施方式3的PLL过渡响应控制***的框图。
图6是表示本发明实施方式4的PLL过渡响应控制***的框图。
图7是表示本发明实施方式4的PLL过渡响应控制***的框图。
图8是表示本发明实施方式5的PLL过渡响应控制***的框图。
图9是表示本发明实施方式6的PLL过渡响应控制***的框图。
图1O是表示本发明实施方式7的PLL过渡响应控制***的框图。
图11是表示本发明实施方式8的PLL过渡响应控制***的框图。
图12是表示本发明实施方式8的变形例之PLL过渡响应控制***的框图。
图13是现有PLL***的框图。
图14是表示现有PLL***的动作曲线图。
具体实施方式
本发明最佳实施方式的PLL过渡响应控制***在包含所述一个电压控制振荡器的PLL电路的过渡响应完成的时刻，停止将至所述一个电压控制振荡器的反馈电压加到至所述另一电压控制振荡器的反馈电压上的动作。根据该构成，由于包含一个电压控制振荡器的PLL电路在过渡响应完成并变为稳定状态之后，不向另一电压控制振荡器施加反馈电压，所以可避免包含一个电压控制振荡器的PLL电路之稳态误差引起的另一电压控制振荡器的调制，提高C/N比。
本发明另一最佳实施方式的PLL过渡响应控制***具有调整所述另一电压控制振荡器的f/V特性之部件，使所述一个电压控制振荡器的f/V特性与所述另一电压控制振荡器的f/V特性彼此反向，且绝对值基本相等。根据该构成，在两个电压控制振荡器的f/V特性(绝对值)由于制造差异等原因而相对变动的情况下，通过调整，使得这些值相等，从而可适当消除PLL过渡响应引起的频率波动。
本发明再一最佳实施方式的PLL过渡响应控制***具备将所述混频器的输出信号分频至1/n的分频电路；和将两个所述电压控制振荡器中任一输出信号分频至1/m的分频电路。根据该构成，还可将伴随各分频电路的输出信号之过渡响应的频率波动进一步降低至1/n或1/m。
根据本发明的PLL过渡响应控制***和使用该***的通信***，由于在两个电压控制振荡器的输出之间消除为了变更设定为期望频率而在由外部控制信号设定计数器的分频比之后产生的频率波动，所以缩短PLL电路的锁定时间。就作为通信***的一个方式被常用的TDMA方式而言，即便基站间产生偏离同步(不同步)，锁定也会在通信时隙前完成，可得到良好的传输速率。
(实施方式1)
图1是表示本发明实施方式1的PLL过渡响应控制***的框图。另外，图2是表示图1的PLL过渡响应控制***中各部的频率特性曲线图。
该PLL过渡响应控制***具备晶体振荡器11、第1缓冲器12、混频器13、第2缓冲器14、第1PLL电路31和第2PLL电路41。第1PLL电路31具备第1相位比较器32、第1LPF33、第1VCO34和第1计数器35，形成闭环。另外，第2PLL电路41具备第2相位比较器42、第2LPF43、第2VCO44和第2计数器45，形成闭环。将第1缓冲器12的输出提供给第1相位比较器32和第2相位比较器42。将第1LPF33的输出提供给第2缓冲器14。将第2缓冲器14的输出提供给第2VCO44。将第1VCO34的输出提供给第1计数器35以及混频器13。将第2VCO44的输出提供给第2计数器45以及混频器13。
第1VCO34在控制电压越高时，频率越高。另外，第2VCO44在控制电压越高时，频率越低。另外，设置用于将第1VCO34的输出信号分频之第1计数器35、和用于将第2VCO44的输出信号分频之第2计数器45，这些计数器35和45的分频比可由从外部输入的控制信号N1和N2(可变分频比)来设定。
下面，说明动作。
将从包含晶体振荡器11和缓冲器12的基准频率发生电路输出的基准频率fREF的信号提供给第1相位比较器32和第2相位比较器42。
第1相位比较器32进行第1计数器35的输出信号与基准频率fREF的信号之相位比较，将作为比较结果的相位误差信号提供给第1LPF33。第1LPF33去除从第1相位比较器32输出的相位误差信号之高频分量。将第1LPF33的输出信号提供给第1VCO34与第2缓冲器14。作为第1LPF33的输出信号之直流电压成为至第1VCO34的反馈电压，同时，经仅通过交流分量的第2缓冲器14，变为至第2VCO44的反馈电压。
另一方面，第2相位比较器42进行第2计数器45的输出信号与基准频率fREF的信号之相位比较，输出作为比较结果的相位误差信号将从第2相位比较器42输出的相位误差信号输入到第2LPF43。第2LPF43去除从第2相位比较器42输出的相位误差信号之高频分量。将第2LPF43的输出信号输入到第2VCO44。作为第2LPF43的输出信号之直流电压变为至第2VCO44的反馈电压。
在上述PLL过渡响应控制***的电路中，利用从外部提供的控制信号事先来将第2VCO44锁定在中频(中间频率)。这里，为了得到期望的频率，利用外部控制信号对第1计数器35设定数据，则在第1VCO34开始过渡响应，并且经第2缓冲器14将该过渡响应的电压施加到第2VCO44上。
第1VCO34与第2VCO44相对于一个反馈电压的上升沿，使振荡频率增减。例如，当第1VCO34使频率fV1增加时，第2VCO44使频率fV2减少。之后，由混频器13合成(乘法)从第1VCO34输出的信号V1与从第2VCO44输出的信号V2，而若相加两信号的频率(fV1+fV2)，则混频器13的输出信号V11的频率波动如图2中的P3所示那样变小。由此，PLL的锁定时间之终止定时从T2提前至T1，可使锁定时间缩短。
如上所述，根据本实施方式，第1PLL电路31中具备控制电压越高、则振荡频率越高的第1VCO34，第2PLL电路41中具备控制电压越高、则振荡频率越低的第2VCO44，使从第1PLL电路31输出的交流分量反馈到第2PLL电路41，第1VCO34的输出信号V1与第2VCO44的输出信号V2由混频器13合成，由此结构，当过渡响应时，可消除第1PLL电路31和第2PLL电路41中产生的频率波动，使过渡响应时间缩短。
另外，要需事先利用从外部提供的控制信号将包含施加反馈电压的第2VCO44之第2PLL电路41锁定在中频(中间频率)，过渡响应完成。另外，利用从外部提供的控制信号设定分频比，以便包含输出反馈电压的第1VCO34之第1PLL电路31锁定在得到期望频率所需的剩余频率。结果，第1PLL电路31的过渡响应开始。
(实施方式2)
图3是表示本发明实施方式2的PLL过渡响应控制***的框图。另外，图4是表示图3的PLL过渡响应控制***中各部的频率特性曲线图。图3中，对与图1所示构成相同的构成单元赋予相同符号，并省略详细说明。图3所示的构成向图1所示构成附加使第2缓冲器14的动作停止的开关15、输入锁定检测信号的端子16、电流源17。
当端子16被输入锁定检测信号时，开关15动作，以便断开。若开关15断开，则电流源17产生的电流经开关15输入到第2缓冲器14的控制端子。若控制端子未流过电流，则第2缓冲器14停止动作。
PLL电路通常在过渡响应完了的时刻输出锁定检测信号。因此，在本实施方式的PLL过渡响应控制***中，利用在第1PLL电路31完成过渡响应的时刻输出的锁定检测信号，而使从第1LPF33至第2VCO44的反馈电压切断。
即，如图3所示，当开关15响应于被输入到端子16的锁定检测信号而断开，则电流源17产生的电流不流过第2缓冲器14的控制端子。由于电流不流过控制端子，因此第2缓冲器14停止动作。
由此，如图4的曲线图所示，在第1PLL电路31完成过渡响应的定时T12，第2缓冲器14的动作停止，从第1LPF33至第2VCO44的反馈电压被切断。结果，第1PLL电路31的稳态误差不会施加于至第2VCO44的反馈电压上，可改善定时T12以后的混频器13之输出信号P13的C/N比。
另外，如图4的定时T11-T12之间所示，在过渡响应发生期间，与所述实施方式1一样，至第1VCO34的反馈电压经第2缓冲器14反馈到第2VCO44。由此，如图4的P13所示，在过渡响应时，可消除第1PLL电路31和第2PLL电路41中产生的频率波动。从而，可将锁定时间的终止定时从T12提前至T11，使过渡响应时间缩短。
如上所述，根据本实施方式，可缩短锁定时间，同时，可改善混频器13之输出信号V11的C/N比。
(实施方式3)
图5是表示本发明实施方式3的PLL过渡响应控制***的框图。在图5所示的构成中，对与图1所示构成相同的构成单元赋予相同符号，而省略详细说明。图5所示的构成是在图1所示构成上附加f/V特性调整部18。
电压控制振荡器(VCO)通常由线圈、变容二极管、和静电电容为固定值的电容器等构成，但由于各个电路元件具有的特性差异(偏差)，f/V特性(振荡频率与控制电压的关系)有差异。为了减少第1PLL电路31的过渡响应时的、混频器13的输出信号V11之频率波动，期望第1VCO34与第2VCO44相对反馈电压而可使频率彼此反向变化，并且，变化量的绝对值基本上相同。因此，在本实施方式的PLL过渡响应控制***中，具备可调整第2VCO44的f/V特性之f/V特性调整部18。
f/V特性调整部18如图5所示，并联连接多组串联连接开关18a与电容器18b的组合来构成。其中，通过接通或断开一个或多个开关18a，可使第2VCO44中包含的电容器的静电电容增减，并可使第2VCO44的f/V特性任意变化。
如上所述，根据本实施方式，由于可利用f/V特性调整部18来使第2VCO44中包含的电容器的静电电容增减，所以可使第2VCO44中的f/V特性的偏差降低。从而，第1VCO34与第2VCO44针对反馈电压而可使频率彼此反向变化，并可使变化量的绝对值基本上相同。
(实施方式4)
实施方式4是利用分频电路抑制频率波动的构成。
图6是表示本发明实施方式4的PLL过渡响应控制***的第1构成的框图。另外，图6中，对与图1所示构成相同的构成单元赋予相同符号，并省略详细说明。该PLL过渡响应控制***构成为在图1所示的PLL过渡响应控制***附加了将混频器13的输出信号V11分频至1/n(n为整数)的分频电路19。
分频电路19通过将过渡响应快的混频器13的输出信号V11进行1/n分频，可得到期望频率的信号。从而，可将在过渡响应时、第1PLL电路31和第2PLL电路41中产生的频率波动降低至1/n。
图7是表示本发明实施方式4的PLL过渡响应控制***的第2构成的框图。另外，图7中，对与图1所示构成相同的构成单元赋予相同符号，省略详细说明。该PLL过渡响应控制***构成为在图1所示的PLL过渡响应控制***中附加了将第1VCO34的输出信号V1进行1/m(m为整数)分频的分频电路21。
分频电路21由于被输入有过渡响应的第1VCO34之输出信号V1，所以与图6所示、输入过渡响应快的混频器13之输出信号(V1+V2)的情况相比，过渡响应慢，但可将其频率波动量降低至1/m。
如上所述，根据本实施方式，可将在过渡响应时、第1PLL电路31和第2PLL电路41中产生的频率波动降低至1/n或1/m。
另外，在图7所示的构成中，可缩小电路规模，同时，可抑制功耗。即，分频电路19与分频电路21可得到相同程度的频率输出，但第1VCO34的频率fV1(或第2VCO44的频率fV2)比混频器13之输出信号V11的频率(fV1+fV2)低。从而，图7所示的分频电路21至少可将电路规模缩小得比图6所示的分频电路19小。另外，图7所示的分频电路21与分频电路19相比，可抑制功耗。
图7所示的分频电路21构成为将第1VCO34的输出信号V1分频，但也可构成为将第2VCO44的输出信号V2分频。
另外，也可构成为具备分频电路19与分频电路21两者。
(实施方式5)
图8是表示本发明实施方式5的PLL过渡响应控制***的框图。另外，图8中，对与图1所示构成相同的构成单元赋予相同符号，并省略详细说明。
该PLL过渡响应控制***具备晶体振荡器11、第1缓冲器12、混频器13、第2缓冲器14、第3PLL电路51和第4VCO61。第3PLL电路51具备第3相位比较器52、第3LPF53、第3VCO54和第3计数器55，形成闭环。将第1缓冲器12的输出提供给第3相位比较器52。将第3LPF53的输出提供给第2缓冲器14。将第2缓冲器14的输出提供给第4VCO61。将第3VCO54的输出提供给第3计数器55以及混频器13。将第4VCO61的输出提供给混频器13。
第3VCO54具有如下特性，即在控制电压越高时，频率越高。另外，第4VCO61具有如下特性，即在控制电压越高时，频率越低。另外，第3计数器55将第3VCO54的输出信号分频。第3计数器55的分频比可由从外部输入的控制信号N1和N2(可变分频比)来设定。另外，设置包含晶体振荡器11和第1缓冲器12的基准频率发生电路，将作为其输出的基准频率信号fREF被输入到第3相位比较器52。第3相位比较器52进行第3计数器55的输出信号与基准频率fREF的信号之相位比较，将作为比较结果的相位误差信号输入到第3LPF53。第3LPF53输出去除了从第3相位比较器52输出的相位误差信号之高频分量后的信号。第3LPF53的输出信号成为至第3VCO54的反馈电压。另外，第3LPF53的输出信号经仅通过交流分量的第2缓冲器14，还加至第4VCO61的反馈电压上。第3VCO54的输出信号V3与第4VCO61的输出信号V4由混频器13合成(乘法运算)，并输出输出信号V12。此时，将输出信号V3的频率fV3与输出信号V4的频率fV4相加(fV3+fV4)。
实施方式5的PLL过渡响应控制***与实施方式1的PLL过渡响应控制***的不同之处在于，不用PLL来控制第4VCO61。即，不构成包含第4VCO61的第2PLL电路。这里，若由外部控制信号对第3计数器55设定数据以得到期望的频率，则第3VCO54开始过渡响应，该过渡响应时的电压经仅通过交流分量的第2缓冲器14，还施加于第4VCO61上。第3VCO54与第4VCO61向对一个反馈电压的上升沿，彼此反向增减振荡频率。例如，当第3VCO54使频率增加时，第4VCO61使频率减少。
而且，第3VCO54的输出信号V3与第4VCO61的输出信号V4由混频器13合成(乘法运算)，若频率被相加(fV3+fV4)，则其输出信号V12的频率波动变小，可使锁定时间降低。
(实施方式6)
图9是表示本发明实施方式6的PLL过渡响应控制***的框图。在图9中，对与图8所示构成相同的构成单元赋予相同符号，并省略详细说明。该PLL过渡响应***在图8所示的PLL过渡响应***附加调整第4VCO61的f/V特性之f/V特性调整部18。
电压控制振荡器(VCO)通常由线圈、变容二极管、和静电电容为固定值的电容器等构成，但由于各个电路元件具有的特性偏差，f/V特性(振荡频率与控制电压的关系)有差偏。为了减少第3PLL电路51的过渡响应时的、混频器13的输出信号V12之频率波动，期望第3VCO54与第4VCO61相对一个反馈电压彼此使频率沿反向变化，并且，变化量的绝对值基本上相同。因此，在本实施方式的PLL过渡响应控制***中，具备调整第4VCO61的f/V特性之f/V特性调整部18。
f/V特性调整部18如图9所示，并联连接多组串联连接开关18a与电容器18b的组合来构成。其中，通过接通或断开一个或多个开关18a，可使构成第4VCO61的电容器的静电电容增减，并可使第4VCO61的f/V特性任意变化。
如上所述，根据本实施方式，由于可利用f/V特性调整部18来使第4VCO61中包含的电容器的静电电容增减，所以可使第4VCO61中的f/V特性的差异(偏差)降低。从而，第3VCO54与第4VCO61可相对于反馈电压彼此沿反向使频率变化，同时，可使变化量的绝对值基本上相同。
(实施方式7)
图1O是表示本发明实施方式7的PLL过渡响应控制***的框图。在图1O中，对与图1所示构成相同的构成单元赋予相同符号，省略详细说明。该PLL过渡响应***在图1所示的PLL过渡响应***附加混频器22、LPF23、BPF(band pass filter)24。
混频器22输入从混频器13输出的本地信号V11、和具有无线频率的信号V12。混频器22混合被输入的各信号的频率，输出具有中频的信号V13(IF信号)。LPF23截止从混频器22输出的信号V13的高频分量，并输出信号V14。BPF24输出从混频器22输出的信号V13中的规定中间频带的信号V15。
下面说明动作。
例如，就采用TDMA方式的GSM(global system for mobilecommunications)而言，一般使用直接转换方式(零IF方式)或低IF方式的接收***。在直接转换方式中，有
本地信号＝无线频率。
将从混频器22输出的信号V13输入到LPF23。LPF23截止信号V13的高频分量，去除无用信号。
另一方面，在低IF方式，
本地信号＝无线频率-IF频率。
将从混频器22输出的信号V13输入到BPF24。BPF24仅使信号V13中的规定频带通过，去除无用信号。另外BPF24可将通过频带设定在低频段，由此，可在直接转换方式与低IF方式下共享滤波器，所以在半导体芯片上进行构成是较容易的。
另外，PLL电路就本地信号的C/N比而言，存在严格的标准。在一般的PLL电路中，由于C/N比与锁定时间存在权衡(trade-off)关系，所以若改善C/N比，则锁定时间变慢，若加快锁定时间，则C/N比会恶化。
在实施方式7中，使包含第1VCO34的第1PLL电路31的锁定时间变慢，以改善C/N比。即，由混频器13将第1VCO34的输出频率fV1与第2VCO44的输出频率fV2合成(乘法运算)，边降低锁定时间，边实现C/N比的改善。
(实施方式8)
图11是表示本发明实施方式8的PLL过渡响应控制***的框图。在图11中，对与图1所示构成相同的构成单元赋予相同符号，省略详细说明。该PLL过渡响应***在图1所示的PLL过渡响应***附加了分频电路19、混频器25、BPF26、混频器27。
分频电路19将从混频器13输出的信号V11进行1/n分频，并输出信号V16。混频器25输入从混频器13输出的本地信号V11、和具有无线频率的信号V12。混频器25混合被输入的各信号的频率，输出具有中频的信号V13(IF信号)。BPF26输出从混频器25输出的信号V13中的规定中间频带的信号V15。混频器27混合从分频电路19输出的信号V16与从BPF26输出的信号V15，并输出信号V17。
下面说明动作。
作为通信***的一般方式，公知的是超外差方式。超外差方式必需两个本地信号，与所述实施方式7中说明的低IF方式相比，可增大第1中频fIN1。从而，容易去除图象信号。
在实施方式8中，使用混频器13的输出信号V11(本地信号)，生成第1中频fIN1的信号。另外，使用由分频电路19将混频器13的输出信号V11(本地信号)进行了1/n分频的信号V16，生成第2中频fIN2的信号。
即，当设无线频率为fR、信号V11的频率为fV11时，混频器22生成的第1中频fIN1为
fIN1＝fR-fV11
另外，混频器25生成的第2中频fIN2为
fIN2＝(fR-fV11)±fV11/n。
n为分频电路19的分频比。
另外，实施方式8的PLL过渡响应控制***也可如图12所示构成。图12所示的构成是用分频电路21将从第1VCO24输出的信号V1进行1/m分频，将分频后的信号V18输入到混频器27，混频器27根据从BPF26输出的信号V15与从分频电路21输出的信号V18，生成第2中频fIN2的信号V17。
即，当设无线频率为fR、信号V1的频率为fV1、信号V11的频率为fV11、分频电路21的分频比为m时，混频器27生成的第2中频fIN2为
fIN2＝(fR-fV11)±fV1/m
另外，也可构成为由分频电路21将第2VCO44的输出信号V2进行1/m分频，使用分频后的信号，生成第2中频fIN2。即，当设无线频率为fR、信号V2的频率为fV2、信号V11的频率为fV11、分频电路21的分频比为m时，混频器25生成的第2中频fIN2为
fIN2＝(fR-fV11)±fV2/m
在任一情况下，都必需设定第1VCO34和第2VCO44的频率，以在期望的频带内不发生由第1VCO34和第2VCO44发生的乱真(spurious)。由于各个频率fV11/n、fV1/m和fV2/m降低过渡响应引起的频率波动，所以作为整体，实现锁定时间的缩短。
本发明不限于上述实施方式或变形例，可以各种方式实施。
本发明的PLL过渡响应控制***适用于构成PLL电路的半导体集成电路装置中。尤其适用于TDMA方式的通信***中。

Claims (9)

1、一种PLL过渡响应控制***，具备：
晶体振荡器，产生基准频率信号；
第1PLL电路，输入从所述晶体振荡器输出的基准频率信号；
第2PLL电路，输入从所述晶体振荡器输出的基准频率信号；和
混频器，混合从所述第1PLL电路输出的振荡频率与从所述第2PLL电路输出的振荡频率，其特征在于，
所述第1PLL电路具备：
第1电压控制振荡器，其动作以使控制电压越高，则振荡频率越高；
第1计数器，按可变分频比来对所述第1电压控制振荡器的输出信号进行分频；
第1相位比较电路，进行所述第1计数器的输出信号与基准频率信号的相位比较；和
第1低通滤波器，根据所述第1相位比较电路的输出信号，生成反馈电压，并作为所述控制电压输出到所述第1电压控制振荡器，
所述第2PLL电路具备：
第2电压控制振荡器，其动作以使得控制电压越高，则振荡频率越低；
第2计数器，按可变分频比来对所述第2电压控制振荡器的输出信号进行分频；
第2相位比较电路，进行所述第2计数器的输出信号与基准频率信号的相位比较；和
第2低通滤波器，根据所述第2相位比较电路的输出信号，生成反馈电压，并作为所述控制电压输出到所述第2电压控制振荡器，
至所述第1电压控制振荡器的反馈电压被加到至所述第2电压控制振荡器的反馈电压上。
2、根据权利要求1所述的PLL过渡响应控制***，其特征在于：
在所述第1PLL电路的过渡响应完成的时刻，停止将给所述第1电压控制振荡器的反馈电压加到至所述第2电压控制振荡器的反馈电压上的动作。
3、根据权利要求1所述的PLL过渡响应控制***，其特征在于：
还具备f/V特性调整部，
所述f/V特性调整部调整所述第2电压控制振荡器的频率/电压特性，使所述第1电压控制振荡器的频率/电压特性与所述第2电压控制振荡器的频率/电压特性彼此是反向的，且绝对值基本相等。
4、根据权利要求1所述的PLL过渡响应控制***，其特征在于：
具备：第1分频电路，将所述混频器的输出信号分频至1/n；和
第2分频电路，将所述第1和第2电压控制振荡器中任一方的输出信号分频至1/m。
5、一种PLL过渡响应控制***，具备
晶体振荡器，产生基准频率信号；
第3PLL电路，输入从所述晶体振荡器输出的基准频率信号；
第4电压控制振荡器，输入从所述第3PLL电路输出的控制电压；和
混频器，混合从所述第3PLL电路输出的振荡频率与从所述第4电压控制振荡器输出的振荡频率，其特征在于：
所述第3PLL电路具备：
第3电压控制振荡器，其动作以使得控制电压越高，则振荡频率越高；
第3计数器，对所述第3电压控制振荡器的输出信号进行分频；
第3相位比较电路，进行所述第3计数器的输出信号与基准频率信号的相位比较；和
第3低通滤波器，根据所述第3相位比较电路的输出信号，生成反馈电压，并作为所述控制电压输出到所述第3电压控制振荡器，
所述第4电压控制振荡器进行动作，使得控制电压越高，则振荡频率越低，
至所述第3电压控制振荡器的反馈电压被加到至所述第4电压控制振荡器的反馈电压上。
6、根据权利要求5所述的PLL过渡响应控制***，其特征在于：
具有调整所述第2电压控制振荡器的f/V特性之手段，使所述第1电压控制振荡器的f/V特性与所述第2电压控制振荡器的f/V特性彼此是反向的，且绝对值基本相等。
7、一种具备PLL过渡响应控制***的通信***，该PLL过渡响应控制***具备
晶体振荡器，产生基准频率信号；
第1PLL电路，输入从所述晶体振荡器输出的基准频率信号；
第2PLL电路，输入从所述晶体振荡器输出的基准频率信号；和
第1混频器，混合从所述第1PLL电路输出的振荡频率与从所述第2PLL电路输出的振荡频率，其特征在于：
所述第1PLL电路具备：
第1电压控制振荡器，其动作以使得控制电压越高，则振荡频率越高；
第1计数器，按可变分频比对所述第1电压控制振荡器的输出信号进行分频；
第1相位比较电路，进行所述第1计数器的输出信号与基准频率信号的相位比较；和
第1低通滤波器，根据所述第1相位比较电路的输出信号，生成反馈电压，并作为所述控制电压输出到所述第1电压控制振荡器，
所述第2PLL电路具备：
第2电压控制振荡器，其动作以使得控制电压越高，则振荡频率越低；
第2计数器，按可变分频比对所述第2电压控制振荡器的输出信号分频；
第2相位比较电路，进行所述第2计数器的输出信号与基准频率信号的相位比较；和
第2低通滤波器，根据所述第2相位比较电路的输出信号，生成反馈电压，并作为所述控制电压输出到所述第2电压控制振荡器，
所述通信***具备：
第2混频器，混合所述第1混频器的输出信号与无线频率的信号；
低通滤波器，将所述第2混频器的输出信号变换为直接转换方式的信号；和
带通滤波器，将所述第2混频器的输出信号变换为低IF方式的信号。
8、一种具备PLL过渡响应控制***的通信***，该PLL过渡响应控制***具备：
晶体振荡器，产生基准频率信号；
第1PLL电路，输入从所述晶体振荡器输出的基准频率信号；
第2PLL电路，输入从所述晶体振荡器输出的基准频率信号；和
第1混频器，混合从所述第1PLL电路输出的振荡频率与从所述第2PLL电路输出的振荡频率，其特征在于：
所述第1PLL电路具备：
第1电压控制振荡器，其动作以使得控制电压越高，则振荡频率越高；
第1计数器，按可变分频比对所述第1电压控制振荡器的输出信号进行分频；
第1相位比较电路，进行所述第1计数器的输出信号与基准频率信号的相位比较；和
第1低通滤波器，根据所述第1相位比较电路的输出信号，生成反馈电压，并作为所述控制电压输出到所述第1电压控制振荡器，
所述第2PLL电路具备：
第2电压控制振荡器，其动作以使得控制电压越高，则振荡频率越低；
第2计数器，按可变分频比对所述第2电压控制振荡器的输出信号进行分频；
第2相位比较电路，进行所述第2计数器的输出信号与基准频率信号的相位比较；和
第2低通滤波器，根据所述第2相位比较电路的输出信号，生成反馈电压，并作为所述控制电压输出到所述第2电压控制振荡器，
所述通信***具备：
第1分频电路，将所述第1混频器的输出信号分频至1/n；
第2混频器，混合所述第1混频器的输出信号与无线频率的信号；
带通滤波器，仅使所述第2混频器的输出信号中规定频带的信号通过；和
第3混频器，混合所述第1分频电路的输出信号与所述带通滤波器的输出信号，输出超外差方式的信号。
9、一种具备PLL过渡响应控制***的通信***，该PLL过渡响应控制***具备：
晶体振荡器，产生基准频率信号；
第1PLL电路，输入从所述晶体振荡器输出的基准频率信号；
第2PLL电路，输入从所述晶体振荡器输出的基准频率信号；和
第1混频器，混合从所述第1PLL电路输出的振荡频率与从所述第2PLL电路输出的振荡频率，其特征在于：
所述第1PLL电路具备：
第1电压控制振荡器，其动作以使得控制电压越高，则振荡频率越高；
第1计数器，按可变分频比来对所述第1电压控制振荡器的输出信号进行分频；
第1相位比较电路，进行所述第1计数器的输出信号与基准频率信号的相位比较；和
第1低通滤波器，根据所述第1相位比较电路的输出信号，生成反馈电压，并作为所述控制电压输出到所述第1电压控制振荡器，
所述第2PLL电路具备：
第2电压控制振荡器，其动作以使得控制电压越高，则振荡频率越低；
第2计数器，按可变分频比对所述第2电压控制振荡器的输出信号进行分频；
第2相位比较电路，进行所述第2计数器的输出信号与基准频率信号的相位比较；和
第2低通滤波器，根据所述第2相位比较电路的输出信号，生成反馈电压，并作为所述控制电压输出到所述第2电压控制振荡器，
所述通信***具备：
第2分频电路，将所述第1电压控制振荡器的输出信号分频至1/m；
第2混频器，混合所述第1混频器的输出信号与无线频率的信号；
带通滤波器，仅使所述第2混频器的输出信号中规定频带的信号通过；和
第3混频器，混合所述第2分频电路的输出信号与所述带通滤波器的输出信号，输出超外差方式的信号。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102411094A (zh) * 2010-05-19 2012-04-11 特克特朗尼克公司 使用自动频率估计的相位瞬态响应测量

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI446722B (zh) * 2011-05-18 2014-07-21 Novatek Microelectronics Corp 鎖相迴路電路
US9014323B2 (en) * 2013-08-30 2015-04-21 Nxp B.V. Clock synchronizer for aligning remote devices
US9325491B2 (en) * 2014-04-15 2016-04-26 Triquint Semiconductor, Inc. Clock generation circuit with dual phase-locked loops
CN109656304B (zh) * 2018-12-13 2021-02-12 成都芯源***有限公司 电流产生电路及其霍尔电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02244820A (ja) * 1989-03-16 1990-09-28 Oki Electric Ind Co Ltd Ｐｌｌ回路
US5422604A (en) * 1993-12-07 1995-06-06 Nec Corporation Local oscillation frequency synthesizer for vibration suppression in the vicinity of a frequency converging value
US5675620A (en) * 1994-10-26 1997-10-07 At&T Global Information Solutions Company High-frequency phase locked loop circuit
US5856766A (en) * 1997-06-30 1999-01-05 Motorola Inc. Communication device with a frequency compensating synthesizer and method of providing same
GB9922573D0 (en) * 1999-09-24 1999-11-24 Koninkl Philips Electronics Nv Phase locked loop frequency generating circuit and a receiver using the circuit
US7038508B2 (en) * 2004-04-30 2006-05-02 Intel Corporation Methods and apparatuses for detecting clock loss in a phase-locked loop

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102411094A (zh) * 2010-05-19 2012-04-11 特克特朗尼克公司 使用自动频率估计的相位瞬态响应测量
CN102411094B (zh) * 2010-05-19 2015-09-02 特克特朗尼克公司 使用自动频率估计的相位瞬态响应测量

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