CN1274023C - 半导体器件 - Google Patents

Abstract

半导体衬底具有体区和埋入绝缘膜及空洞区的一方上形成的半导体区。体区包括多个存储单元、读出放大器和列选择门，半导体区包括字线选择电路和列选择电路。

Description

半导体器件

技术领域

本发明涉及一种利用例如SOI(绝缘体基硅)或SON(SilicononNothing：空洞基硅)技术的半导体器件。

背景技术

近年来，半导体器件为了实现高速工作，正在谋求导入SOI技术。SOI衬底表面上形成的MOS晶体管(以下，称为SOI元件)具有电流驱动能力大、结电容小、不存在背栅效应的特征。通过有效利用这些特征，可使电路工作高速化。

然而，特别是部分耗尽状态下工作的PD-SOI元件，由于在即将工作状态之前具有晶体管静态特性变化这样的滞后特性。因此，如果用SOI元件构成存储单元的传输门，就会使截止特性恶化，存储单元的保持特性降低。并且，SOI元件难以保持元件的成对性。因而，利用SOI元件构成互补型的锁存电路、工作放大器等就非常困难。

另一方面，作为近年来令人注目的技术，有将逻辑电路和DRAM混装到一个芯片内的混装DRAM技术。利用混装DRAM技术，可在与逻辑电路同一芯片内设置大容量存储器。并且，因为可用总线宽度较宽的数据总线连接运算器和存储器，***高速工作就成为可能。然而，DRAM大多采用难于用上述SOI元件构成的传输门或互补型电路。因此，一般认为，利用SOI技术制造DRAM很难。

最近，有人提出，对SOI晶片局部形成体区，于是构成例如DRAM等电路的所谓局部SOI技术。局部SOI技术是，在SOI晶片的一部分上形成开口，而后，采用在开口内生长单晶硅的办法堵塞开口，形成体区的半导体制造技术。可是，利用该技术时，需要在SOI区与体区的界面设置几μm的缓冲区。并且，为了生长优质的单晶硅，发生芯片内必须统一体区的形状或大小这样的限制。

作为利用局部SOI技术制造例如逻辑混装DRAM芯片时轻而易举的办法，可以考虑在一个大的体区内形成全部DRAM宏。但是，这时发生下面的这种新问题。首先，为了提高DRAM宏本身的性能，便不可能有效利用SOI元件的优点。

并且，为了统一体区的形状或大小，会使DRAM宏的容量或构成受到限制。按所谓片上***的高性能，汇集具有多种功能的功能块构成高集成度的半导体器件。对于各功能块，要求各自具有最佳容量、构成或工作特性的存储器宏。为了响应该要求，最近，准备了从1M位到128M位宽广存储容量的混装DRAM宏。并且，数据总线宽度也要结合用途，使其从64位到如256位可以自由选择。进而，也可以利用具有144位的这种奇偶校验位的DRAM宏。并且，还提出存取时间接近5ns这样的高速DRAM宏。DRAM宏的面积或形状随着DRAM宏的容量或构成而变化。并且，DRAM宏的面积或形状也随DRAM宏的工作速度而不同。因而，需要形成形状或面积不同的体区。然而，为了形成形状或面积不同的体区，必须对每个体区优化制造工序，所以增加了成本。因此，在一个芯片上，形成不同面积或形状的体区不是上策。并且，在一个芯片上形成不同面积或形状的体区时，也往往导致严重的成品率下降。上述课题叙述了有关局部SOI技术。但是，局部SON技术也与局部SOI技术有同样的课题。所以，理想的是可以利用局部SOI技术或SON技术构成具有所需特性电路的半导体器件。

发明内容

本发明的半导体器件包括：

半导体衬底内形成的体区；以及

上述半导体衬底内的埋入绝缘膜和空洞区的一方上形成的半导体区，

上述体区包含：

含有行列状配置且连接位线和字线的多个存储单元的第1存储单元阵列；

含有行列状配置且连接位线和字线的多个存储单元的第2存储单元阵列；

为避免因细分上述体区而增加缓冲区，上述体区还包含：

连接到上述第1存储单元阵列的上述位线上的第1读出放大器，该第1读出放大器读出并放大上述位线上的电位；

把上述第1读出放大器连接到第1数据线上的第1列选择门；

连接到上述第2存储单元阵列的上述位线上的第2读出放大器，该第2读出放大器读出并放大上述位线上的电位；以及

把上述第2读出放大器连接到第2数据线上的第2列选择门，

上述半导体区包含：

选择上述第1存储单元阵列的上述字线的第1字线选择电路；

选择上述第2存储单元阵列的上述字线的第2字线选择电路；

选择上述第1存储单元阵列的上述第1列选择门的第1列选择电路；以及

选择上述第2存储单元阵列的上述第2列选择门的第2列选择电路。

更好是，上述体区大致是矩形状，上述半导体区位于上述体区的邻接的2个边上。

更好是，上述半导体器件还包括：

设置在上述体区，与上述第1数据线连接的第3读出放大器，该第3读出放大器读出并放大上述第1数据线的电位。

更好是，上述半导体器件还包括：

设置在上述半导体区的第1数据线驱动电路，上述第1数据线驱动电路驱动上述第1数据线；

设置在上述半导体区上，并与上述第3读出放大器连接的第2数据线驱动电路，上述第2数据线驱动电路按照上述第3读出放大器的输出信号来驱动第2数据线；以及

设置在上述半导体区上，控制上述第1、第2数据线驱动电路的数据线控制电路。

更好是，上述半导体器件还包括：

设置在上述半导体区上的开关电路，上述开关电路把有不良的第1数据线替换成备用的第1数据线。

更好是，上述半导体器件还包括：

含有上述体区和上述半导体区的多个存储区，上述各存储区中包含的上述第2数据线驱动电路共同连接到上述第2数据线上。

更好是，上述各存储区内的上述体区大致上为同一尺寸。

更好是，上述各存储区大致上为同一尺寸。

更好是，上述半导体器件还包括：

由m个上述存储区构成的第1存储区部分；以及

由n个上述存储区构成的第2存储区部分，其中m、n是1以上的整数，且m≥n，

上述第1、第2存储区部分配置在半导体芯片内。

更好是，上述m个存储区沿上述第2数据线方向进行配置，上述n个存储区配置在上述第2数据线方向上。

更好是，上述第1存储区部分的m个上述存储区的配置方向与上述第2存储区部分的n个上述存储区的配置方向平行。

更好是，至少一个上述存储区与逻辑电路一起配置在半导体芯片内。

另外，本发明的半导体器件包括：

半导体衬底内形成的大致矩形状的体区；以及

邻接上述体区的3个边而形成的半导体区，上述半导体区形成于上述半导体衬底内的埋入绝缘膜和空洞区的一方上，

上述体区包含：

具有行列状配置且连接位线和字线的多个存储单元的第1、第2存储单元阵列；

连接到上述第1存储单元阵列的上述位线上的第1读出放大器，上述第1读出放大器放大上述位线的电位；

连接到上述第2存储单元阵列的上述位线上的第2读出放大器，上述第2读出放大器放大上述位线的电位；

把上述第1读出放大器连接到第1数据线的第1列选择门；以及

把上述第2读出放大器连接到第2数据线的第2列选择门，

上述半导体区包含：

与上述体区并行的2个边的一方对应配置的第1半导体区部分；

与另一方的边对应配置的第2半导体区部分；

在上述第1、第2半导体区部分之间配置的第3半导体区部分；

配置在上述第1半导体区部分的第1字线选择电路，上述第1字线选择电路选择上述第1存储单元阵列的上述字线；

配置在上述第2半导体区部分的第2字线选择电路，上述第2字线选择电路选择上述第2存储单元阵列的上述字线；以及

配置在上述第1半导体区部分的列选择电路，上述列选择电路选择上述第1、第2列选择门。

另外，本发明的半导体器件包括：

半导体衬底内形成的体区；

在上述半导体衬底内的埋入绝缘膜和空洞区的一方上形成的半导体区；

上述体区内形成的读出放大器；

上述半导体区内形成的晶体管，该晶体管由电源电压生成第1电源电压，该第1电源电压比上述电源电压低，并供给上述读出放大器；以及

形成于上述体区内，生成上述晶体管栅极电压的控制电路。

另外，本发明的半导体器件包括：

半导体衬底内形成的体区；

在上述半导体衬底内的埋入绝缘膜和空洞区的一方上形成的半导体区，

上述体区包括存储器和上述存储器的读出电路，

上述半导体区包括上述存储器的写入电路。

上述体区是大致矩形状，上述半导体区位于上述体区邻接的2个边上。

更好是，上述半导体区内设置的开关电路，上述开关电路把有不良的第1数据线切换成备用的第1数据线。

另外，根据本发明的一个方面，在于提供一种半导体器件包括：半导体衬底内形成的体区；以及上述半导体衬底内埋入绝缘膜和空洞区的一方上形成的半导体区，上述体区包含：含有行列状配置且连接位线和字线的多个存储单元的存储单元阵列；连接上述存储单元阵列的上述位线的读出放大器，上述读出放大器读出并放大上述位线上的电位；以及把上述读出放大器连到第1数据线的列选择门，上述半导体区包含：选择上述字线的字线选择电路；以及选择上述列选择门的列选择电路。

根据本发明的另一方面，在于提供一种半导体衬底内的体区以外的区域内形成的半导体器件包括：供给时钟信号并使该时钟信号延迟的延迟电路；供给上述延迟电路的输出信号和上述时钟信号的逻辑电路；上述延迟电路包含：根据上述时钟信号倒相的倒相电路；根据上述倒相电路的工作充放电的电容；连接上述电容和上述倒相电路的输出端的晶体管，当上述倒相电路的输出电压变成比上述倒相电路的阈值电压低时，上述晶体管变成截止。

附图说明

图1表示本发明第1实施例的电路图。

图2表示图1中所示字线选择电路7一例的电路图。

图3表示图1中所示列选择电路9一例的电路图。

图4表示用体元件的CMOS电路型列选择电路一例的电路图。

图5表示本发明第2实施例的电路图。

图6表示利用图5中所示DRAM子宏构成芯片上***一例的平面图。

图7表示把图5所示的DRAM子宏应用于高速缓冲存储器一例的平面图。

图8表示把图5所示的DRAM子宏应用于图象处理专用LSI一例的平面图。

图9是沿图5的IX-IX线的剖面图。

图10表示本发明第3实施例的电路图。

图11表示图10中所示开关电路一例的电路图。

图12表示图10中所示子数据线驱动电路一例的电路图。

图13表示图10中所示主读出数据线驱动电路一例的电路图。

图14表示本发明第4实施例的电路图。

图15表示采用第4实施例和第2实施例的DRAM子宏的芯片一例的平面图。

图16表示本发明第5实施例的电路图。

图17表示图16所示的降压电路一例的电路图。

图18表示图17所示降压电路的末级驱动器的特性图。

图19表示本发明第6实施例的构成图。

图20表示图19中所示脉冲发生器实施例的电路图。

图21表示图20中所示电路工作的波形图。

图22是表示本发明第7实施例中脉冲发生器的电路图。

图23表示图22中所示电路工作的波形图。

图24是表示本发明第8实施例中脉冲发生器的电路图。

图25是表示本发明第9实施例中脉冲发生器的电路图。

图26A表示图25中所示电路工作的波形图，图26B表示MOS电容器的特性图。

图27是表示本发明第10实施例中脉冲发生器的电路图。

图28是表示本发明第11实施例中脉冲发生器的电路图。

图29是表示本发明第12实施例中脉冲发生器的电路图。

图30表示图29中所示电路工作的波形图。

图31是表示本发明第13实施例中脉冲发生器的电路图。

图32表示图31中所示电路工作的波形图。

图33是表示本发明第14实施例中DRAM宏的一部分剖面图。

具体实施方式

以下，参照附图说明有关本发明的实施例。还有，在各实施例中，对同一部分附加同一符号。

(第1实施例)

图1表示本发明的第1实施例。图1中，在图未示出的半导体衬底内形成了体区1和SOI区6。SOI区6，例如沿着体区1邻接的2个边进行配置。体区1例如包括多个存储区部分29和多条子数据线读出放大器5。各存储区部分29，例如包括多个DRAM单元2、放大位线电位的多个读出放大器3、及多个列选择门4。多个DRAM单元2配置成行和列，构成存储单元阵列。

并且，SOI区6，例如包括多个字线选择电路7、多个读出放大器控制电路(SACC)8、多个列选择电路9、数据线存取控制电路(DLCC)10、多个数据锁存电路11、多个主数据线驱动电路12、以及多个子数据线驱动电路13。

存储区部分29中，矩阵状配置的DRAM单元2，用字线14进行选择，选定的DRAM单元2被连接到位线对15、16。位线对15、16上，分别连有读出放大器3。数据读出时，该读出放大器3放大位线对15、16之间发生的微小电位差，恢复数据时，使位线充电到全电位，向DRAM单元2重新写入数据。而后，用列选择电路9选定的列选择门4进行工作，使位线对15、16连到子数据线对17上。

在这里，为了实现高集成度，按光刻技术极限允许的窄间距，形成位线对15、16。对此，为了能够进行高速工作，应该设定大的布线宽度，要在可能位于位线上层的布线区敷设子数据线对17。例如就1024对位线来说，敷设128对的子数据线。

子数据线对17上，分别连接子数据线读出放大器5。该子数据线读出放大器5，在数据读出工作时，放大子数据线对上发生的微小电位差。在数据锁存电路11内，保持该子数据线读出放大器5的输出信号。保存在数据锁存电路11内的数据，经过由三状态缓冲器构成的主数据线驱动电路12，传输给读出主数据线18。并且，写入工作时，子数据线驱动电路13由写入主数据线19接收写入数据，使子数据线17充电到全电位。子数据线17的电位，通过列选择门4，强制性地又使读出放大器3的状态翻转。

在这里，DRAM单元2和列选择门4是传输门。在SOI区6形成晶体管构成该传输门时，由于衬底浮置效应的影响，不可能获得良好的截止特性。因而，在体区1形成DRAM单元2和列选择门4。并且，读出放大器3和子数据线读出放大器5要由互补型锁存电路构成，利用模拟工作放大微小电位差。在SOI区6形成这样的互补型电路时不可能得到良好的放大特性。其理由是因为形成于SOI区6的晶体管，由于衬底浮置效应，存在随当前电位状态而改变电路特性的所谓「滞后特性」。所以，在体区1一起形成读出放大器3和子数据线读出放大器5。

为了有效利用SOI元件的优点、不需要阱区的高密度性、利用衬底浮置效应的高电流驱动能力、因沟道区以外没有PN结的低源漏电容等，所以在SOI区6形成上述以外的电路。

对于上述存储区部分29以外的电路，还要说明有关利用SOI元件的优点。

图2表示图1中所示字线选择电路7的一例。一般，为了实现高集成度，DRAM单元由一个N沟MOS晶体管(以下称为NMOS晶体管)和一个电容构成。DRAM单元在选择状态时，需要以良好的状态连接位线和电容的存储结点。因此，字线选择电路上，一般是供给例如比电源电压要高的升压电源21。这样，在对待电源电压及其以外电源的电路方面，不需要阱的SOI元件对布局的高密度化是有利的。

并且，通常把多个存储单元连接到字线上。例如1M位单元阵列的情况下，可在一条字线上连接2k个存储单元。因此，如果包含布线电容等，一条字线的电容大致有1pF。为了能够进行高速工作，字线选择电路要求高的电流驱动能力，在字线选择电路中采用每单位栅极宽度的电流驱动能力大的SOI元件是有利的。

进而，一般地说，为了使字线高集成度化，用光刻技术许可的极窄间距来形成字线。因而，驱动字线的电路也应按窄间距进行配置。为了实现该字线驱动电路，有时将其变成图2所示这样的特殊构成的AND电路。这时，就成为多个晶体管的源极连到选择源结点20。例如1M位存储单元的情况下，字线的条数即使为512条，如图2所示，设置4条选择源结点20时，就变成各选择源结点20上连接128个源极端子。利用体元件构成该字线驱动电路时，选择源结点20的寄生电容也成了5pF，就成了电路高速化或降低电力消耗的障碍。如果把SOI元件用于字线选择电路，就可以抑制结电容。因此，有利于电路高速化或降低电力消耗。

图3表示图1中所示的列选择电路9的一例。为说明方便，图3仅示出4个列选择电路9。实际DRAM的情况，一般有16个乃至256个左右的列选择电路。例如存在64个列选择电路的情况下，为了选择其中1个，需要6位列地址。图3所示的列选择电路9是表示用多米诺电路构成的例子。该多米诺电路具备构成6输入NAND电路的6个NMOS晶体管。给6输入NAND电路提供6位列地址CA<0>～CA<5>或其倒相信号。根据延迟电路26输出的脉冲信号27，向各NAND电路的电流通路的一端提供电位。即，非选择时，列选择定时信号CSLEp为低电位，延迟电路26输出的脉冲信号27为高电位。因此，把各个列选择电路9的源极28a充电到高电位。

一旦列选择定时信号CSLEp变成高电位，6输入的NAND电路的漏极28b就从高电位变成低电位。这时，因为列地址处于选择状态的列选择电路9，6个NMOS晶体管全部成了导通状态。因此，列选择信号CSL<0>～CSL<63>都变成高电位。而后，在列选择定时信号CSLEp为高电位的期间，选定的列选择信号CSL<0>～CSL<63>维持高电位，一旦列选择定时信号CSLEp变成低电位，则列选择信号CSL<0>～CSL<63>也就变成低电位。

另一方面，根据列地址没有选中的列选择电路9的输出常常保持低电位状态。并且，由于列选择定时信号CSLEp变成了高电位，在列选择信号CSL<0>～CSL<63>成了高电位后，延迟电路26的输出信号27转变成低电位。所以，列选择定时信号CSLEp变成了高电位以后，只在直至延迟电路的输出信号27变成低电位的期间，列地址CA<0>～CA<5>才被列选择电路9读取。

构成列选择电路9的多米诺电路是可将元件数降到很少并能实现高速工作的电路方式。可是，利用通常的体元件构成6级多输入NAND电路时，连接上一级NMOS晶体管的漏极端子28a的电位上升。因此，发生背栅效应，电流驱动能力极度降低。并且，需要等待多级连接的NMOS晶体管中间端子上寄生结电容的充放电结束。因此，电路工作变得缓慢。最坏的场合，由于结电容的充电电流，输入列地址的状态尽管是非选择的，也会不合适地发生列选择信号的输出。

另一方面，用SOI元件构成多输入NAND门的情况下，SOI元件基本上不会发生背栅效应。因此，电流驱动能力不会极端降低。进而，因为SOI元件的结电容小，中间端子充电电流引起的问题也不会发生。即，通过采用SOI元件，就不会发生误动作，可用少数元件构成能够高速工作的列选择电路。

为了跟图3中所示的电路进行比较，图4表示利用体元件的CMOS型列选择电路。虽然省略了详细说明，但是图4中所示的列选择电路9-1与利用SOI元件的列选择电路相比，可知元件个数和门的级数都要多。

倘若采用上述第1实施例，在体区1形成DRAM单元2、读出放大器3和列选择门4。因此，构成DRAM单元2和列选择门4的传输门可得到良好的截止特性。并且，可得到读出放大器3良好的放大特性。

进而，在SOI区6，形成多个字线选择电路7、多个读出放大器控制电路8、多个列选择电路9、数据线存取控制电路10、多个数据锁存电路11、多个主数据线驱动电路12、以及多个子数据线驱动电路13。因此，这些电路都是高电流驱动能力、低电力消耗、以及可以高速工作。

上述第1实施例中，不在体区1内形成全部DRAM宏的理由是为了避免随DRAM容量而使体区1的大小不同，把体区1的尺寸规定为大致相同。进而，不仅在体区形成DRAM单元，而且一块形成读出放大器3或列选择门4的理由是为了避免因细分体区1而增加缓冲区。缓冲区是既不形成SOI元件也不形成体元件的区域，有几μm的宽度。因此，增加缓冲器，会发生芯片尺寸增大的问题。

况且，为了在同一芯片中形成多个优质的体区，就需要大致统一体区的形状和大小。因而，接着，用第2实施例说明有关把体区1的尺寸规定为大致相同的理由。

(第2实施例)

图5是表示本发明第2实施例的电路图，表示构成大容量DRAM宏的情况。

第2实施例表示在半导体衬底内形成4个体区1的情况。在矩形状的一个体区1内，例如配置4个存储区部分29。各存储区部分29包括构成存储单元阵列的约1M位的DRAM单元2、多个读出放大器3、及多个列选择门4。在位线对15、16方向配置该1M位的存储区部分。在这些存储区部分29的上层布线区，配置有例如128个子数据线对17。在这些子数据线对17上连接有128个子数据线读出放大器5。

而且，邻接体区1的SOI区6包括：字线选择电路7、读出放大器控制电路8、列选择电路9、数据线存取控制电路10、多个数据锁存电路11、多个主数据线驱动电路12、以及子数据线驱动电路13。

由包括上述4个存储区部分29的体区1和SOI区6，构成作为存储区的4M位DRAM子宏30。将4个该DRAM子宏30并排，构成一个高集成度16M位DRAM宏。

图6表示采用上述DRAM子宏30构成芯片上***的情况。芯片31上，配置有采用4个DRAM子宏30的16M位DRAM宏、采用2个DRAM子宏30的8M位DRAM宏、以及采用1个DRAM子宏30的4M位DRAM宏。在这些DRAM宏的相互之间配置例如逻辑电路。

16M位DRAM宏和8M位DRAM宏等各DRAM子宏30，都在图未示出的读出主数据线18和写入主数据线19的方向进行配置。图6中，16M位DRAM宏内的DRAM子宏30配置方向与8M位DRAM内的DRAM子宏30配置方向平行。可是，不限定于此，如虚线圆圈内所示，也可以使例如8M位DRAM宏内的DRAM子宏30配置方向跟16M位DRAM宏内的DRAM子宏30配置方向垂直。就是，这时，8M位DRAM宏的图未示出读出主数据线18和写入主数据线19，对于16M位DRAM宏的图未示出读出主数据线18和写入主数据线19成垂直方向进行配置。

而且，各DRAM宏内的DRAM子宏个数不限于上述例子。就是，各DRAM宏内的DRAM子宏个数，按照芯片的规格，是1个以上，且随每个DRAM宏有不同的个数，也可以是相同个数。

这样，在一个芯片上搭载各种各样存储容量DRAM宏的芯片上***的情况下，也能大致统一各DRAM子宏30的体区大小。

图7表示把DRAM子宏30应用于高速缓冲存储器的例子。在需要大容量DRAM宏的高速缓冲存储器，芯片31的大部分就变成体区了。然而，通过利用DRAM子宏30，就可以适当设置SOI区。因此，通过有效地利用SOI元件的特征，高速工作便成为可能。

图8表示把DRAM子宏30应用于图象处理专用LSI的例子。在一个芯片上，搭载DRAM子宏30作为约4M位比较小规模的图象处理用缓冲存储器和采用SOI元件的高速图象处理逻辑电路32。在这样的图象处理专用LSI中，也可以混装DRAM。此时，将芯片的一部分形成为小面积的体区。

上述3个实施例中，DRAM宏的存储容量大不相同。但是，任何情况下，也可以使各体区的形状或面积大致相等。

倘若采用上述第2实施例，即可统一各体区1的面积和形状。为了形成形状或面积不同的体区，需要优化每个体区制造工序，会增加成本。然而，随着使各体区1的面积和形状统一，又能降低成本。

但是，随着各体区1的面积和形状的统一，可使外延生长层构成的体区1膜层质量均匀起来。因而，能够提高利用局部SOI技术的混装DRAM芯片成品率。

图9表示沿图5的IX-IX线的剖面图。图9中，对与图5相同部分附加相同的符号。为了简单，图9示意性地记载了元件。而且，由于半导体衬底的上层布线层也省略一部分，所以与图5中所示的电路构成不完全一致。

图9中，半导体衬底，例如是预先埋入绝缘膜形成的SOI衬底。然而，不限定于此。利用局部SOI技术，在该SOI衬底上形成体区1。即，用局部SOI技术，在SOI衬底的体形成区域形成比埋入绝缘膜要深的开口，通过在该开口内生长单晶硅堵塞开口，形成体区。

这样一来，形成体区1和SOI区6。在体区1内，形成具有槽型电容2-1的DRAM单元2、构成读出放大器3、列选择门4和子数据线读出放大器5的MOS晶体管。

并且，在SOI区6，在衬底内形成的埋入绝缘膜6-1上的半导体层6-2内，形成构成数据锁存电路11和主数据线驱动电路12的MOS晶体管。

(第3实施例)

图10表示本发明的第3实施例。第3实施例进一步运用SOI元件构筑高速数据总线构造，低成本提供高速半导体存储器件。

第3实施例中，作为形成于体区1的存储单元的DRAM单元2、读出放大器3、列选择门4、子数据线读出放大器5都与第1、第2的实施例相同。因此，仅示出体区1，详细的电路构成都省去了。

另一方面，各SOI区6中，配置有多个数据锁存电路11、多个主数据线驱动电路12和子数据线驱动电路13，进而，配置了构成不良挽救电路的开关电路33。该开关电路33是存在不良存储单元或位线或子数据线时，把不良子数据线切换为备用子数据线，将备用的子数据线连到主数据线上。图10中所示的电路，对不良子数据线进行存取时，借助于开关电路33，使子数据线转移到图中所示的右侧或左侧。于是，解除不良子数据线与主数据线之间的连接，把正常的子数据线和主数据线连起来。

图11表示应用第3实施例的开关电路33一例。开关电路33由1位的移位寄存器34、进位控制电路35、读出数据线开关36、及写入数据线开关37构成。移位寄存器34内，存储表示该子数据线为不良的信息。移位寄存器34的输出端连到进位控制电路35。进位控制电路35逻辑运算从邻接的开关电路33提供的信号，根据其运算结果控制读出数据线开关36和写入数据线开关37。

图12表示图10中所示子数据线驱动电路13的一例。把图11中所示的写入数据线开关37的输出信号WDO、控制写入动作定时的时钟信号DSEp、和控制读出动作定时的时钟信号DQHZp供给子数据线驱动电路13的数据输入端子。

上述构成中，数据写入动作时，如果时钟信号DSEp从低电位转变成高电位，输入数据锁存电路40取入写入数据线开关37的输出信号WDO。因此，驱动电路42工作，一对子数据线对17的一条向低电位转换。而后，时钟信号DSEp在高电位的期间，继续保持输入数据锁存电路40接收的信号。然后，一旦时钟信号DSEp保持低电位，一对子数据线对17双方都被充电到高电位状态。

上述子数据线对17大约长1mm左右。该子数据线对17上连接着从16个到128个左右的图未示出的列选择门。因此，子数据线对17的负载电容为例如约0.5pF的很大值。驱动子数据线对17的晶体管41，要求可对该负载电容进行高速充放电那样的高电流驱动能力。

SOI元件借助于衬底浮置效应，与体元件相比，电流驱动能力强。所以，采用SOI元件构成子数据线驱动电路13的办法，能够实现数据总线的高速化和布局的缩小。另外，时钟信号DQHZp是读出动作时的信号，写入动作时固定于低电位。

图13表示上述主数据线驱动电路12的一例。把图11所示读出数据线开关36的输出信号RDO和控制读出动作定时的时钟信号RDEp，供给主读出数据线驱动电路12的数据输入端子。

读出动作时，如果时钟信号RDEp从低电位转变成高电位，读出数据锁存电路44就取入数据输入端子的状态。与此同时，主读出数据线驱动晶体管45驱动主读出数据线18。然后，在时钟信号RDEp为高电位的期间，输入数据锁存电路44继续保持其状态，只有时钟信号RDEp变成低电位，主读出数据线驱动晶体管45才成为高阻抗状态。

主读出数据线18的长度大致为4mm左右。进而，在图10所示的例子中，4个体区内，分别配置的4个数据线驱动晶体管跟主读出数据线18并联连接。因此，主读出数据线18的负载电容，例如为1pF以上。

因此，图13中所示的读出数据线驱动晶体管45，要求可给该负载电容高速充放电的那种高电流驱动能力的晶体管。SOI元件借助于衬底浮置效应，与体元件相比，电流驱动能力强。用SOI元件构成主数据线驱动电路12的办法，可使数据总线高速化，同时能够实现布局的缩小。

倘若采用上述第3实施例，利用SOI元件构成数据总线的子数据线驱动电路13、主读出数据线驱动电路12、以及作为不良挽救电路的开关电路33。构成这些数据总线的电路包含许多的晶体管。因此，采用由SOI元件构成这些晶体管的办法，就能有效利用SOI元件的小面积、高驱动能力这样的优点，实现半导体器件的低成本和高速化。

而且，依靠设置当作不良挽救电路的开关电路33，预期能有高的成品率。

(第4实施例)

图14是表示本发明的第4实施例的电路图，表示构成可能高速工作的DRAM宏场合的例子。一般地说，在构成能够高速工作的DRAM宏的场合，需要使位线和总线的长度缩短，控制寄生电容和布线电阻的影响。因此，能够高速工作的DRAM宏的存储单元，与一般有同样容量的DRAM宏相比分割得细。

因而，假定在体区只形成DRAM单元，随着把存储单元分割得细小，体区的形状减小。这样一来，SOI区与体区之间的缓冲区数也增多，缓冲区的面积将加大。因此，芯片尺寸增大，成本升高。

因此，第4实施例利用例如约128K位的DRAM单元2、约1K个读出放大器3、和列选择门4构成1个128K存储区部分29。

如图14所示，大致矩形状的各体区1内，配置例如32个128K位存储区部分29和128个子数据线读出放大器5。对应各体区1邻接的3个边，配置SOI区6。即，该SOI区6具有：与体区1平行的2个边之一对应的第1半导体区部分6-a、与另一边对应的第2半导体区部分6-b、和位于上述第1、第2的半导体区部分6-a、6-b之间的第3半导体区部分6-c。

第1半导体区部分6-a内，例如配置字线选择电路(WSC)7、读出放大器控制电路8、列选择电路9、和数据线读出控制电路(SSC)10。图14中，只是示出其中的字线选择电路(WSC)7和数据线读出控制电路10。第2半导体区部分6-b内，同样，例如配置字线选择电路(WSC)7、读出放大器控制电路8、列选择电路9、和数据线读出控制电路(SSC)10。第3半导体区部分6-c内，配置数据锁存电路(DLT)11、主数据线驱动电路12、和子数据线驱动电路13。

利用上述体区1和SOI区6，形成个4M位DRAM子宏30-1。由于只需要配置1个4M位DRAM子宏30-1，所以可构成要求的高速大容量DRAM宏。

倘若采用第4实施例，由于对体区1内的存储区部分29进行细分割，使位线和总线的长度缩短，抑制寄生电容和布线电阻的影响。进而，对应体区1邻接3个边，在所形成的SOI区6之中的第1、第2半导体区6-a、6-b内配置字线选择电路7等。因此，就可以构成能够高速工作的DRAM宏。

按照第4实施例构成的高速16M位DRAM宏，与第2实施例中所示的16M位DRAM比较，面积增大了。但是，与第2实施例中所示的DRAM宏，具有所说可能高速工作的特征。而且，根据用途，采用选择最佳DRAM宏的办法，可以达到性能和价格的优化。但有时发生需要在同一芯片上装配特性不同的2个DRAM宏的情况。

图15表示，在同一芯片上，例如搭载采用第2实施例中的DRAM子宏30的32M位高集成度DRAM宏和采用第4实施例中的DRAM子宏30-1的2个高速8M位DRAM宏的例子。

即使这样的情况下，也能保持体区的面积大体均等。因此，可以稳定地利用局部SOI技术。所以，能够低成本构成高速***LSI芯片。

(第5实施例)

图16是表示本发明第5实施例的电路图，表示运用局部SOI技术实现低电压和低电力消耗的半导体存储器。

图16中，体区1的构成是与图5同样的。即，在体区1内，例如形成4个存储区部分29。各存储区部分29包括：构成存储单元阵列的多个DRAM单元2、连到这些DRAM单元2的字线14、位线15、16、读出放大器3、列选择门4、以及子数据线读出放大器5。

SOI区6包括：字线选择电路(WSC)7、读出放大器控制电路(SACC)8、列选择电路(CSC)9、数据线存取控制电路(DLCC)10、数据锁存电路(DLT)11、主数据线驱动电路12、以及子数据线驱动电路13。

而且，在SOI区6内，配置下述降压电路47的末级驱动器46。该末级驱动器46，例如由NMOS晶体管构成，使电源电压VDD降压，产生降压电源VAA。该降压电源VAA是上述读出放大器3的电源。

并且，上述多个体区1内，例如位于图中最上部的体区1具有扩大的体区49，该体区49内形成降压控制电路48。末级驱动器46由降压控制电路48的输出电压来控制。

图17表示图16中所示的降压电路47一例。如上所述，降压电路47由降压控制电路48和末级驱动器46构成，末级驱动器46的输出端连到读出放大器3的电源端子。降压控制电路48由检测部分48-1、比较器48-2、电压发生部分48-3构成。检测部分48-1检测供给末级驱动器46栅极的栅极电压。比较器48-2对由检测部分48-1测出的栅极电压与基准电压VREF进行比较。电压发生部分48-3，按照比较器48-2的输出信号发生栅极电压。该栅极电压供给末级驱动器46的栅极。

在这里，特征性的是，为了使降压控制电路48和读出放大器3进行模拟式工作，所以用体元件构成，而只有末级驱动器46用SOI元件构成。

作为末级驱动器46的NMOS晶体管，在源跟随器的偏压条件下进行工作。并且，NMOS晶体管由于是在亚阈值区工作，总沟道宽度例如是达到20mm的这种巨大晶体管。

图18表示上述NMOS晶体管的Vgs-Ids特性。通常，把纵轴作为漏电流(Ids)，把横轴作为栅电压(Vgs)表示Vg-Id特性。然而，图17纵轴为负的栅电压(-Vgs)，横轴变成了漏电流的对数(log(Ids))。

该NMOS晶体管的静态特性，可以认为是降压电路47的负载特性，横轴为降压电源的负载电流，纵轴为该条件下的输出电压。因此，把NMOS晶体管的栅电压作为Vg时，降压电压VAA可以表示为：

VAA＝Vg-Vgs。

在DRAM的读写工作中，多个读出放大器3同时工作。因此，读写电流出现大的峰值。为了把例如具有100fF寄生电容的2K条位线对，在1ns时间以内驱动到电压1V，例如需要200mA的峰值电流。即使在这样负载电流流过的情况下，按照图17所示的电路，也可以认为，总沟道宽度20mm的末级驱动器46是在亚阈值特性区工作。所以，栅电压Vg设为恒定时，在电流200mA下的末级驱动器46的输出电压VAA(200mA)为：

VAA(200mA)＝Vg-0.7V。

另一方面，读出放大器3工作时，或位线全摆幅成了稳定状态时，负载电流几乎不流动，例如约为10μA。从图18，这时的输出电压VAA(10μA)为：

VAA(10μA)＝Vg-0.45V。

具有如图18所示这种源跟随型末级驱动器46的降压电路47，有容许大范围负载电流的优点。然而，其另一方面，存在因为末级驱动器46的输出电压没有参照降压控制电路48，而按照负载电流改变输出电压的缺点。其变动量依存于末级驱动器46的亚阈值特性。因此，为了控制输出电压的变动量，对末级驱动器46需要使用亚阈值特性小的晶体管。

在这里，SOI元件的亚阈值特性为60mV/dec，比起体元件的100mV/dec来要小。即，在末级驱动器46使用SOI元件构成适合半导体存储器的降压电路，所以是有效的。

倘若采用第5实施例，在体区1配置构成降压电路47的降压控制电路48，并在SOI区6内配置末级驱动器46。即，在隔离邻接的2个体区1的SOI区6，形成末级驱动器46。但是，分散末级驱动器46，例如在读出放大器3近旁配置降低电压需要的电路。因此，可以将从末级驱动器46直到读出放大器3的电源布线寄生电阻影响电源电位的电压下降抑制到最小限度。

并且，降压控制电路48只有1个配置在最上部扩大的体区49。一般来说，半导体存储器里需要模拟工作的电源控制电路。该面积与存储单元阵列比起来非常之小。所以，如该例那样，采用在局部SOI工序稳定性上不发生问题的范围内把最上部体区1扩大一些的办法，就能够保证必要的模拟电路用的体区。

(第6实施例)

接着，说明本发明的第6实施例。半导体器件的工作需要各种内部脉冲信号。该内部脉冲信号基于时钟信号CLK由脉冲发生器生成。该脉冲发生器，一般，由包括电容C和电阻R的CR延迟电路与供给CR延迟电路输出信号的逻辑电路构成。这样的脉冲发生器所发生的脉冲信号仅依存于电源电压而变化，而且，近来，需要可由高频化时钟信号CLK产生正确的内部脉冲信号。

图19表示本发明的第6实施例，对与图1、图2相同部分附加同一符号。图19例如表示发生图3中所示的列选择定时信号CSLEp的脉冲发生器51。将脉冲发生器51与字线选择电路7、列选择电路9、行译码器52、列译码器53一起，形成在SOI区6内。将存储区部分29、多个读出放大器3、多个列选择门4形成在体区1内。

脉冲发生器51基于时钟信号CLK，发生列选择定时信号CSLEp。该列选择定时信号CSLEp与列译码器53的输出信号一起供给列选择电路9。从列选择电路9输出的列选择信号CSL(0)～CSL(n-1)供给多个列选择门4。从脉冲发生器51输出高精度宽度窄的时钟信号，按照列译码器的输出信号，顺序输出列选择信号CSL(0)～CSL(n-1)，就可以成串传输从存储区部分29读出的数据。另外，图19中，进一步的具体电路已省去。

图20表示上述脉冲发生器51的实施例。

图20中所示的脉冲发生器51由供给时钟信号CLK的延迟电路61、“与非”电路62、倒相电路63构成。时钟信号CLK供给“与非”电路62的第1输入端，同时供给延迟电路61。从该延迟电路61输出的延迟信号DLS供给上述“与非”电路62的第2输入端。该“与非”电路62的输出端连接倒相电路63的输入端。从该倒相电路63的输出端，输出列选择定时信号CSLEp。另外，以下的说明中，把列选择定时信号CSLEp简称为脉冲信号CSLEp。

上述延迟电路61由P沟MOS晶体管PT1、PT2、电阻R、N沟MOS晶体管NT1和C构成。晶体管PT1、电阻R、晶体管NT1串联连接在电源与接地之间，并构成倒相电路INV。时钟信号CLK供给晶体管PT1、NT1的栅极。作为延迟电路61的输出端的晶体管PT1与电阻R的连接结点CN连到“与非”电路62的第2输入端。进而，在连接结点CN与接地之间，串联连接有晶体管PT2和电容C。该晶体管PT2的栅极接地，并把电源供给衬底。

参照图21，说明有关上述脉冲发生器51的工作。

时钟信号CLK低电平时，把低电平输入延迟电路61内的倒相电路INV，晶体管PT1变成导通状态，晶体管NT1变成截止状态。因此，通过晶体管PT1和晶体管PT2给电容C充电。这时，“与非”电路62的第1输入端为低电平，第2输入端为高电平。因而，“与非”电路62的输出信号为高电平，倒相电路63输出的脉冲信号CSLEp变成低电平。

而后，时钟信号CLK如果变成高电平，“与非”电路62的输出信号保持低电平。脉冲信号CSLEp变成高电平。

进而，时钟信号CLK变成高电平时，把高电平供给延迟电路61内的倒相电路。因此，晶体管PT1为截止状态，晶体管NT1变成导通状态，电容C开始放电。在放电开始最初，延迟信号DLS照样高电平不变。因此，晶体管PT2处于线性区的导通状态。而后，随着电容C继续放电，延迟信号DLS的电位下降，利用“与非”电路62把延迟信号DLS判定为低电平。进而，一旦延迟信号DLS的电位下降到由倒相电路63判定为低电平的阈值电压Vth_inv以下，脉冲信号CSLEp就变成低电平。

而且，延迟信号DLS的电位降低，而且下降到晶体管PT2的阈值电压绝对值|Vth|(＜Vth_inv)，晶体管PT2就变成截止状态。晶体管PT2一成了截止状态，电容C就脱离连接结点CN。因此，通过倒相电路INV使连接结点CN的电位迅速接近接地电位。即，延迟信号DLS的电位比倒相电路INV的阈值电压Vth_inv低时，延迟信号DLS迅速降低，使脉冲信号CSLEp的边沿(在图21中用虚线包围部分的实线表示的部分)更陡。

由“与非”电路62及倒相电路63构成的逻辑电路工作，对电源电压依存性很大。逻辑电路输入延迟信号DLS的边沿很陡时(图21用实线表示)，与输入延迟信号DLS边沿平缓(图21用虚线表示)相比，可以高精度设定脉冲信号CSLEp的脉冲宽度。即，可减少脉冲宽的电源电压依存性。

倘若采用上述第6实施例，通过栅电极接地的晶体管PT2，把电容C连到构成延迟电路61的倒相电路INV的连接结点CN与接地之间。因此电容C放电时，延迟信号DLS的电位一旦比晶体管PT2的阈值电压低，晶体管PT2就截止，电容C与连接结点CN断开。因此，利用倒相电路INV，可以高速降低延迟信号DLS的电位。所以，能够减少具有由“与非”电路62和倒相电路63构成的电源电压依存性的逻辑电路影响，并使脉冲信号CSLEp的下端形成很陡的边沿。

然而，该脉冲发生器51能够高速降低延迟信号DLS的电平。因此，即使时钟信号CLK频率提高的情况下，也可以防止响应特性下降，仍能高速工作。

进而，因为在SOI区6内形成了脉冲发生器51，所以有高电流驱动能力、低电力消耗、以及能够高速工作。

(第7实施例)

图22、图23是表示本发明的第7实施例，并对与第6实施例相同部分附加同一符号。

图20中所示的脉冲发生器51是电容C的充电电位接地电位。

图22中，时钟信号CLK通过倒相电路71，供给“或非”电路72的第1输入端和延迟电路61。延迟电路61输出的延迟信号DLS，供给“或非”电路72的第2输入端。

上述延迟电路61中，在电阻R和晶体管NT1的连接结点CN与电源之间，连接着N沟MOS晶体管NT2和电容C。电源电压供给该晶体管NT2的栅电极，而且衬底接地。

如图23所示，上述脉冲发生器51，当时钟信号CLK为低电平时，将电容C充电到接地电位。上述脉冲发生器51的工作大致与第6实施例同样。时钟信号CLK一变成高电平，晶体管PT1就变成导通状态，电容C开始放电。刚开始放电之后，晶体管NT2仍在线性区为导通状态。延迟信号DLS的电位由“或非”电路72判定为高电平的阈值电压Vth_inv以上，直至上升到Vdd-Vthn电位，晶体管NT2就变成截止状态。在这里，Vdd是电源电压，Vthn是晶体管NT2的阈值电压。晶体管NT2一变成截止状态，延迟信号DLS的电位就陡然上升。因此，脉冲信号CSLEp的下端变得很陡。

按照上述第7实施例，也能获得与第6实施例同样的效果。

(第8实施例)

图24是表示本发明的第8实施例，对与图20相同部分附加同一符号，而仅仅说明不同的部分。

图24中，电容C是利用N沟MOS晶体管的MOS电容构成的。利用N沟MOS晶体管的MOS电容容量值，在给栅电极加上NMOS晶体管阈值电压Vthn以上的电压时，保持恒定值。可是，加到栅电极上的电压低于阈值电压Vthn的时候，电容值迅速减少。利用P沟MOS晶体管的MOS电容有这种电源相关性。但是，由于P沟MOS晶体管PT2成了截止的定时，比MOS电容的电容值迅速减少的定时要快，可以仅仅使用电容值为恒定值的区域。如果设定这样的定时，就把P沟MOS晶体管PT2于MOS电容的阈值电压的关系设定为|Vthp|＞Vthn。由于这样设定阈值电压的关系，就可以使P沟MOS晶体管PT2截止的定时比MOS电容的电容值迅速减少的定时要快。

图24中所示脉冲发生器51的工作，与图20中所示第6实施例同样，所以省略说明。

按照上述第8实施例，也可以获得与第6实施例同样的效果。但是，由于利用MOS电容，所以有减少电容制造工序的优点。

(第9实施例)

图25是表示本发明的第9实施例，并对第6实施例相同部分附加同一符号。

图25所示的脉冲发生器51中，时钟信号CLK供给第1、第2的触发电路FF1、FF2的输入端。第1触发电路FF1由“与非”电路71、72构成，第2触发电路FF2由“或非”电路73、74构成。第1触发电路FF1的第2输入端连到作为延迟电路61输出端的连接结点CN。第1触发电路FF1的输出端连到第2触发电路FF2的第2输入端。第2触发电路FF2的输出端连到延迟电路61输入端。延迟电路61中，在连接结点CN与接地之间连接着电容C。

图25所示的脉冲发生器51中，利用第2触发电路FF2输出的脉冲信号CSLEp对电容C进行充电。即，在第2触发电路FF2中，把与时钟信号CLK相反极性的输出点的“或非”电路73输出信号供给延迟电路61。连接在延迟电路61与第2触发电路FF2之间的第1触发电路FF1，防止负反馈的输出脉冲信号振荡。

参照图26A说明上述脉冲发生器51的工作。首先，时钟信号CLK为低电平时，“与非”电路72的输出信号一定保持高电平。因此，“与非”电路71变成输出延迟信号DLS倒相信号的倒相电路。同样，“或非”电路74变成输出脉冲信号CSLEp倒相信号的倒相电路。在该状态下，“或非”电路74来的倒相脉冲信号CSLEp供给“或非”电路73的2个输入端之一输入端，而且通过延迟电路61内的倒相电路INV和“与非”电路71后的脉冲信号CSLEp照样供给另一输入端。由于对“或非”电路73的两输入端供给互相倒相的信号，所以“或非”电路73的输出的脉冲信号CSLEp被初始化为低电平。这时，延迟电路61内的电容C被充电，延迟信号DLS保持高电平。

然后，时钟信号CLK如果是高电平，第1触发电路FF1在时钟信号CLK为低电平时，使“与非”电路71的输出信号保持低电平。

另一方面，时钟信号CLK如果是高电平，“或非”电路74的输出信号转换为低电平，因此，“或非”电路73的两输入端同时保持低电平，脉冲信号CSLEp变成高电平，脉冲信号CSLEp一变成高电平，构成延迟电路61的倒相电路INV的晶体管NT1就截止，电容C开始放电。

电容C放电开始最初，延迟信号DLS维持高电平。因此，维持“与非”电路71的输出信号，脉冲信号CSLEp保持高电平，而与时钟信号CLK的状态无关。电容C继续放电，延迟信号DLS一旦由“与非”电路71判定为低电平，“与非”电路71的输出信号就变成高电平。“与非”电路71的输出信号一变成高电平，作为“或非”电路73输出信号的脉冲信号CSLEp就变成低电平。一旦脉冲信号CSLEp成了低电平，延迟电路61内的电容C便开始充电。电容C继续充电，延迟信号DLS由“与非”电路71判定为高电平，时钟信号CLK是高电平时，“与非”电路72的输出信号保持现在的状态即低电平。因此，“与非”电路71的输出信号保持高电平，脉冲信号CSLEp维持低电平。

并且，电容C继续充电，延迟信号DLS由“与非”电路71判定为高电平，时钟信号CLK是低电平时，上述的电路进行初始化。与此同时，使脉冲信号CSLEp保持低电平，进行电容C的充电。

图26B表示MOS电容特性。MOS电容进行放电，加到MOS电容上的电压如果接近MOS电容的阈值电压Vth_capn，则电容值减少。因此，随着MOS电容的放电，放电输出电压下降。因而，能够防止放电输出电压缓慢减少。

图26B中，虚线表示体区内形成MOS电容的情况，实线表示SOI区内形成MOS电容的情况。这样，利用在SOI区内形成MOS电容，可以更陡地减少电容值。因此，用MOS电容构成延迟电路61内的电容C，进而，采用SOI区内形成该MOS电容的办法，如图24所示的电路，不用P沟MOS晶体管PT2而能高速降低延迟信号。

倘若采用上述第9实施例，对电容C的充电，利用脉冲发生器的输出脉冲信号。因此，可以保证充分的充电时间，可使电容C高速充电。因而，在使用高频时钟信号CLK高速工作的半导体集成电路，可以发生高精度的脉冲信号。

(第10实施例)

图27表示本发明的第10实施例，与图25相同部分附加同一符号，而仅说明不同的部分。生成脉冲信号CSLEp的逻辑电路中，图27中所示的脉冲发生器51使用由“与非”电路81、82构成的第3触发电路FF3来代替利用“或非”电路的第2触发电路FF2。通过倒相电路84，向第3触发电路FF3的第2输入端供给时钟信号CLK，通过倒相电路83，向第2输入端供给第1触发电路FF1的输出信号。在第3触发电路FF3的输出端上连接倒相电路85，并从该倒相电路85的输出端输出脉冲信号CSLEp。该脉冲信号CSLEp供给延迟电路61。

图27中所示脉冲发生器51的工作波形与图26A所示波形相同。首先，在时钟信号CLK为低电平时，“与非”电路72的输出信号必然变成高电平，“与非”电路71变成输出时钟信号CLK倒相信号的倒相电路。并且，“与非”电路82变成输出将“与非”电路81的输出信号倒相的信号的倒相电路。在该状态下，把利用“与非”电路82倒相的“与非”电路81输出信号供给“与非”电路81的2个输入端中一个输入端，把通过3个倒相电路85、INV和83以及“与非”电路71的“与非”电路81的输出信号供给另一个输入端。向“与非”电路81的两个输入端提供互相倒相的信号。因此，“与非”电路81的输出信号变成高电平。所以，将从倒相电路85输出的脉冲信号CSLEp初始化为低电平。

按照该脉冲信号CSLEp，构成延迟电路61内的倒相电路INV晶体管PT1变成截止，并对电容C充电。因此，延迟信号DLS变成高电平。

然后，延迟信号DLS一变成高电平，构成第1触发电路FF1的“与非”电路71输出信号，在时钟信号CLK为低电平时就保持低电平。

另一方面，如果时钟信号CLK为高电平，“与非”电路82的输出信号就转换成高电平。因此，“与非”电路81的两个输出信号同时为高电平，输出脉冲信号CSLEp是高电平。脉冲信号CSLEp一变成高电平，构成延迟电路61内倒相电路INV的晶体管NT1就截止。因此，电容C开始放电。

开始放电最初，延迟信号DLS维持高电平。因此，“与非”电路71的输出信号维持低电平而与时钟信号CLK的状态无关。因而，输出脉冲信号CSLEp维持高电平。

电容C继续放电，延迟信号DLS一旦由“与非”电路71判定为低电平，“与非”电路71的输出信号就变成高电平。“与非”电路71的输出信号一变成高电平，“与非”电路81的输出信号也就变成高电平。因此，输出脉冲信号CSLEp变成低电平。如果输出脉冲信号CSLEp为低电平，在延迟电路61中，对电容C开始充电。电容C继续充电，延迟信号DLS由“与非”电路71判定为高电平，时钟信号CLK是高电平时，“与非”电路72的输出信号维持现在的状态即低电平。因此，“与非”电路71的输出信号维持高电平，并且输出脉冲信号CSLEp维持低电平。

并且，对电容C继续充电，延迟信号DLS由“与非”电路71判定为高电平，时钟信号CLK是低电平时，如上所述，进行电路的初始化。即，将输出脉冲信号CSLEp维持低电平，同时对电容C充电。

按照上述第10实施例，也可以获得与第9实施例同样的效果。

(第11实施例)

图28表示本发明的第11实施例。第11实施例是第10实施例的变形例，对与图27相同部分附加同一符号，并且只说明不同的部分。

图28中，第3触发电路FF3具有3个“与非”电路86。向该“与非”电路86的输入端，供给“与非”电路82的输出信号、倒相电路83的输出信号，同时直接供给延迟电路61的输出信号。

倘若采用第11实施例，把延迟电路61输出的延迟信号DLS直接供给“与非”电路86。因此，用于使第3触发电路FF3输出信号倒相的信号没有通过“与非”电路71、倒相电路83。所以，在降低输出脉冲信号CSLEp时，具有上升边来的延迟时间不大依存于电源电压的优点。

(第12实施例)

图29是表示本发明的第12实施例，在延迟电路61的输出端，连接具有复位输入信号的主从型延迟触发电路91。当作该主从型延迟触发电路91输出信号的脉冲信号CSLEp供给延迟电路61。上述主从型延迟触发电路91具有“与非”电路91a、91b，倒相电路91c、91d、91e，时钟控制式倒相电路91f、91g、91h，传输门91i。上述“与非”电路91a和时钟控制式倒相电路91f构成主单元，“与非”电路91b和时钟控制式倒相电路91h构成从单元。并且延迟电路61具有使延迟信号DLS倒相的倒相器92。

图30表示具有复位输入信号的主从型延迟触发电路特性。即，图30表示复位输入信号R、输入信号D、输出信号Q与时钟信号CLK之间的关系。

参照图30说明有关图29的工作。把主从型延迟触发电路91的输入信号D固定在高电平。因此，时钟信号CLK从低电平变成高电平时，输出信号Q(脉冲信号CSLEp)也变成了高电平。高电平的输出信号Q，利用延迟电路61只延迟预先设定的脉冲宽度部分并成为复位输入信号R。所以，只是使输出信号Q延迟脉冲宽度部分并下降到低电平。成了低电平的输出信号Q，再次通过延迟电路61，变成复位输入信号R。此时，时钟信号CLK即使是高电平，主从型延迟触发电路91的主单元输出信号因为已经被前面的复位信号R初始化。因此，输出信号Q维持低电平。并且，时钟信号CLK即使是低电平，将主从型延迟触发电路91的输出信号维持低电平，同时也对电容C进行充电。

按照上述第12实施例，利用具有复位输入信号的主从型延迟触发电路，就可以高速发生脉冲信号CSLEp。

(第13实施例)

图31表示本发明的第13实施例。第13实施例是组合图20中所示的延迟电路61和图25中所示的第1、第2的触发电路FF1、FF2的例子，图31中，对与图20、图25相同部分附加同一符号。

图31的工作大致与图25中所示的第9实施例同样。然而，第13实施例与第9实施例比较，延迟信号DLS的下降边变得更陡。

即，如图32所示，在延迟电路61中，电容C放电时，延迟信号DLS的电位降到比P沟MOS晶体管PT2的阈值电压|Vthp|低，晶体管PT2才截止。因此，从连接结点CN断开电容C，利用倒相电路INV，会高速降低延迟信号DLS的电位。所以，延迟信号DLS的下降边变陡，因而与下降边平缓的情况比较，可以减少输出脉冲信号宽度的电源电压依存性。

按照上述第13实施例，有综合第5、第9实施例的优点，可以构成更高速对电源电压依存性少的脉冲发生器。

(第14实施例)

图33表示本发明的第14实施例。在第1到第13实施例中，都在SOI区6内形成字线选择电路7、读出放大器控制电路8、行译码器52、列译码器53、脉冲发生器51等。但是，并不限定于SOI区内。

图33表示把本发明应用于SON(SiliconOnNothing：空洞基硅)的情况。在图33中对与图9相同部分附加同一标号。在图33中，衬底100内设置SON区101。至于该SON区101，在衬底100内的半导体层6-2内，形成NMOS晶体管构成数据锁存电路11和主数据线驱动电路12。这些MOS晶体管，都采用STI进行隔离。用这些STI隔离后的半导体层6-2下方，分别形成空洞区102。

即使利用上述SON构造，也能获得与上述SOI构造同样的效果。

另外，第6到第12实施例中所示的脉冲发生器51是说明有关应用于发生列系脉冲信号的场合。然而，不限于此，不言而喻也可以应用于半导体器件其它部分使用的脉冲信号的产生。

并且，在体区1和SOI区6、SON区101内配置的电路，理想的是上述各实施例中说过的构成。但是，作为最低限度的构成，在体区1形成存储器的读出系列电路，也可以在SOI区6、SON区101内形成存储器的写入系列电路，利用这样的构成，也能达到与上述各实施例大致同样的效果。

而且，上述各实施例说明了利用局部SOI技术、部分SON技术形成DRAM宏的情况。但是，不限定于此，也可以把本发明应用于DRAM以外的存储器，例如SDRAM、EPROM、EEPROM、强介质存储器等。

对本领域普通技术人员而言，另外的优点和改进将显而易见。因此，本发明概括起来说不限于这里表示和描述的具体细节和表现的各实施例。所以，应该可以做出各种修改而不脱离由附属权利要求书及其等同物所限定的本发明总构思的精神或范围内。

Claims (16)

1、一种半导体器件包括：

半导体衬底内形成的体区；以及

上述半导体衬底内的埋入绝缘膜和空洞区的一方上形成的半导体区，其特征是：

上述体区包含：

含有行列状配置且连接位线和字线的多个存储单元的第1存储单元阵列；

含有行列状配置且连接位线和字线的多个存储单元的第2存储单元阵列；

为避免因细分上述体区而增加缓冲区，上述体区还包含：

连接到上述第1存储单元阵列的上述位线上的第1读出放大器，该第1读出放大器读出并放大上述位线上的电位；

把上述第1读出放大器连接到第1数据线上的第1列选择门；

连接到上述第2存储单元阵列的上述位线上的第2读出放大器，该第2读出放大器读出并放大上述位线上的电位；以及

把上述第2读出放大器连接到第2数据线上的第2列选择门，

上述半导体区包含：

选择上述第1存储单元阵列的上述字线的第1字线选择电路；

选择上述第2存储单元阵列的上述字线的第2字线选择电路；

选择上述第1存储单元阵列的上述第1列选择门的第1列选择电路；以及

选择上述第2存储单元阵列的上述第2列选择门的第2列选择电路。

2、根据权利要求1所述的半导体器件，其特征是：上述体区大致是矩形状，上述半导体区位于上述体区的邻接的2个边上。

3、根据权利要求1所述的半导体器件，其特征是：还包括：

设置在上述体区，与上述第1数据线连接的第3读出放大器，该第3读出放大器读出并放大上述第1数据线的电位。

4、根据权利要求3所述的半导体器件，其特征是：还包括：

设置在上述半导体区的第1数据线驱动电路，上述第1数据线驱动电路驱动上述第1数据线；

设置在上述半导体区上，并与上述第3读出放大器连接的第2数据线驱动电路，上述第2数据线驱动电路按照上述第3读出放大器的输出信号来驱动第2数据线；以及

设置在上述半导体区上，控制上述第1、第2数据线驱动电路的数据线控制电路。

5、根据权利要求1所述的半导体器件，其特征是：还包括：

设置在上述半导体区上的开关电路，上述开关电路把有不良的第1数据线替换成备用的第1数据线。

6、根据权利要求4所述的半导体器件，其特征是：还包括：

含有上述体区和上述半导体区的多个存储区，上述各存储区中包含的上述第2数据线驱动电路共同连接到上述第2数据线上。

7、根据权利要求6所述的半导体器件，其特征是：

上述各存储区内的上述体区大致上为同一尺寸。

8、根据权利要求7所述的半导体器件，其特征是：

上述各存储区大致上为同一尺寸。

9、根据权利要求8所述的半导体器件，其特征是：还包括：

由m个上述存储区构成的第1存储区部分；以及

由n个上述存储区构成的第2存储区部分，其中m、n是1以上的整数，且m≥n，

上述第1、第2存储区部分配置在半导体芯片内。

10、根据权利要求9所述的半导体器件，其特征是：

上述m个存储区沿上述第2数据线方向进行配置，上述n个存储区配置在上述第2数据线方向上。

11、根据权利要求9所述的半导体器件，其特征是：

上述第1存储区部分的m个上述存储区的配置方向与上述第2存储区部分的n个上述存储区的配置方向平行。

12、根据权利要求9所述的半导体器件，其特征是：

至少一个上述存储区与逻辑电路一起配置在半导体芯片内。

13、一种半导体器件包括：

半导体衬底内形成的大致矩形状的体区；以及

邻接上述体区的3个边而形成的半导体区，上述半导体区形成于上述半导体衬底内的埋入绝缘膜和空洞区的一方上，其特征是：

上述体区包含：

具有行列状配置且连接位线和字线的多个存储单元的第1、第2存储单元阵列；

连接到上述第1存储单元阵列的上述位线上的第1读出放大器，上述第1读出放大器放大上述位线的电位；

连接到上述第2存储单元阵列的上述位线上的第2读出放大器，上述第2读出放大器放大上述位线的电位；

把上述第1读出放大器连接到第1数据线的第1列选择门；以及

把上述第2读出放大器连接到第2数据线的第2列选择门，

上述半导体区包含：

与上述体区并行的2个边的一方对应配置的第1半导体区部分；

与另一方的边对应配置的第2半导体区部分；

在上述第1、第2半导体区部分之间配置的第3半导体区部分；

配置在上述第1半导体区部分的第1字线选择电路，上述第1字线选择电路选择上述第1存储单元阵列的上述字线；

配置在上述第2半导体区部分的第2字线选择电路，上述第2字线选择电路选择上述第2存储单元阵列的上述字线；以及

配置在上述第1半导体区部分的列选择电路，上述列选择电路选择上述第1、第2列选择门。

14、一种半导体器件包括：

半导体衬底内形成的体区；

在上述半导体衬底内的埋入绝缘膜和空洞区的一方上形成的半导体区；其特征是，包括：

上述体区内形成的读出放大器；

上述半导体区内形成的晶体管，该晶体管由电源电压生成第1电源电压，该第1电源电压比上述电源电压低，并供给上述读出放大器；以及

形成于上述体区内，生成上述晶体管栅极电压的控制电路。

15、一种半导体器件包括：

半导体衬底内形成的体区；

在上述半导体衬底内的埋入绝缘膜和空洞区的一方上形成的半导体区，其特征是，包括：

上述体区包括存储器和上述存储器的读出电路，

上述半导体区包括上述存储器的写入电路。

上述体区是大致矩形状，上述半导体区位于上述体区邻接的2个边上。

16、根据权利要求15所述的半导体器件，其特征是：

上述半导体区内设置的开关电路，上述开关电路把有不良的第1数据线切换成备用的第1数据线。

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