JPH1127116A - 半導体集積回路、電圧コントロールディレイライン、ディレイロックドループ、自己同期パイプライン式デジタルシステム、電圧制御発振器、およびフェーズロックドループ - Google Patents
半導体集積回路、電圧コントロールディレイライン、ディレイロックドループ、自己同期パイプライン式デジタルシステム、電圧制御発振器、およびフェーズロックドループInfo
- Publication number
- JPH1127116A JPH1127116A JP9176867A JP17686797A JPH1127116A JP H1127116 A JPH1127116 A JP H1127116A JP 9176867 A JP9176867 A JP 9176867A JP 17686797 A JP17686797 A JP 17686797A JP H1127116 A JPH1127116 A JP H1127116A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- integrated circuit
- input terminal
- output
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 57
- 238000007667 floating Methods 0.000 claims abstract description 49
- 230000010355 oscillation Effects 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 29
- 239000003990 capacitor Substances 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 210000002569 neuron Anatomy 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 3
- 210000004556 brain Anatomy 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
- H03K2005/00045—Dc voltage control of a capacitor or of the coupling of a capacitor as a load
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Networks Using Active Elements (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 遅延量を大きくするとジッター量が大きくな
る。 【解決手段】 センスアンプの入力端子に第一の容量手
段６を介して信号入力端子１が接続され、該センスアン
プの入力端子に第二の容量手段５を介して制御入力端子
１０が接続され、前記センスアンプの入力端子と前記第
一及び第二の容量手段６，５との共通接続点がフローテ
ィングノードとなっており、少なくとも前記センスアン
プの判定しきい値近傍で、前記センスアンプの入力端子
に前記信号入力端子１を通して印加された信号が、前記
制御入力端子１０に印加された制御信号によって、上下
にシフトすることにより、出力の遅延量を制御してな
る。
る。 【解決手段】 センスアンプの入力端子に第一の容量手
段６を介して信号入力端子１が接続され、該センスアン
プの入力端子に第二の容量手段５を介して制御入力端子
１０が接続され、前記センスアンプの入力端子と前記第
一及び第二の容量手段６，５との共通接続点がフローテ
ィングノードとなっており、少なくとも前記センスアン
プの判定しきい値近傍で、前記センスアンプの入力端子
に前記信号入力端子１を通して印加された信号が、前記
制御入力端子１０に印加された制御信号によって、上下
にシフトすることにより、出力の遅延量を制御してな
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路、特
に可変遅延回路に関するものである。また本発明は本発
明の半導体集積回路を用いた、電圧コントロールディレ
イライン、ディレイロックドループ、自己同期パイプラ
イン式デジタルシステム、電圧制御発振器、およびフェ
ーズロックドループに関するものである。
に可変遅延回路に関するものである。また本発明は本発
明の半導体集積回路を用いた、電圧コントロールディレ
イライン、ディレイロックドループ、自己同期パイプラ
イン式デジタルシステム、電圧制御発振器、およびフェ
ーズロックドループに関するものである。
【０００２】
【従来の技術】現在のＬＳＩの高速化技術の進歩により
数百ＭＨｚで動作するマイクロプロセッサや数ＧＨｚ帯
の通信用ＬＳＩが製品化されている。これら高速化技術
の発達には、高周波のクロック同期技術を欠くことがで
きない。ＰＬＬ，ＤＬＬ等のパルス同期制御技術の要と
して電圧制御可変遅延回路の高精度、高速化が重要であ
る。従来の電圧制御可変遅延回路を図７に示す。入力端
子１に各々のゲート端子が接続され、インバーター８８
の入力に各々のソース端子が接続されたＮＭＯＳトラン
ジスタ８２とＰＭＯＳトランジスタ８１とでＣＭＯＳイ
ンバーターが構成され、接地電位４とＮＭＯＳトランジ
スタ８２のソース端子との間に、第一の制御端子８６を
ゲート端子として持つＮＭＯＳトランジスタ８３が接続
され、電源電圧３とＰＭＯＳトランジスタ８１のソース
端子との間に、第二の制御端子８５をゲート端子として
持つＰＭＯＳトランジスタ８４が接続された構成となっ
ており、制御端子８５，８６の制御電圧を可変し、ＰＭ
ＯＳトランジスタ８４とＮＭＯＳトランジスタ８３のコ
ンダクタンスを変えることで出力端子２に発生するパル
スの遅延をコントロールする。
数百ＭＨｚで動作するマイクロプロセッサや数ＧＨｚ帯
の通信用ＬＳＩが製品化されている。これら高速化技術
の発達には、高周波のクロック同期技術を欠くことがで
きない。ＰＬＬ，ＤＬＬ等のパルス同期制御技術の要と
して電圧制御可変遅延回路の高精度、高速化が重要であ
る。従来の電圧制御可変遅延回路を図７に示す。入力端
子１に各々のゲート端子が接続され、インバーター８８
の入力に各々のソース端子が接続されたＮＭＯＳトラン
ジスタ８２とＰＭＯＳトランジスタ８１とでＣＭＯＳイ
ンバーターが構成され、接地電位４とＮＭＯＳトランジ
スタ８２のソース端子との間に、第一の制御端子８６を
ゲート端子として持つＮＭＯＳトランジスタ８３が接続
され、電源電圧３とＰＭＯＳトランジスタ８１のソース
端子との間に、第二の制御端子８５をゲート端子として
持つＰＭＯＳトランジスタ８４が接続された構成となっ
ており、制御端子８５，８６の制御電圧を可変し、ＰＭ
ＯＳトランジスタ８４とＮＭＯＳトランジスタ８３のコ
ンダクタンスを変えることで出力端子２に発生するパル
スの遅延をコントロールする。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
電圧制御可変遅延回路では、遅延量の違いにより発生す
るジッター量が増加するという問題があった。この問題
を図８、９、１０を用いて説明する。図８は、従来のパ
ルス遅延コントロール時のタイムチャートである。８９
が入力端子１に印加される入力信号で、ノード８７の波
形は端子８５，８６に印加される電圧によって、そのス
ルレートがコントロールされ、９０，９１，９２と変化
する。この波形がインバーター８８の論理しきい値９６
で２値化されることによって遅延が発生する。出力の遅
延を大きくしようとした場合、図８の波形９０から９２
へスルレートをコントロールすることで実現でき、波形
９０，９１，９２に対応した出力波形９３，９４，９５
から遅延量Ｄ1，Ｄ2，Ｄ3の値を持った可変遅延回路が
実現できる。
電圧制御可変遅延回路では、遅延量の違いにより発生す
るジッター量が増加するという問題があった。この問題
を図８、９、１０を用いて説明する。図８は、従来のパ
ルス遅延コントロール時のタイムチャートである。８９
が入力端子１に印加される入力信号で、ノード８７の波
形は端子８５，８６に印加される電圧によって、そのス
ルレートがコントロールされ、９０，９１，９２と変化
する。この波形がインバーター８８の論理しきい値９６
で２値化されることによって遅延が発生する。出力の遅
延を大きくしようとした場合、図８の波形９０から９２
へスルレートをコントロールすることで実現でき、波形
９０，９１，９２に対応した出力波形９３，９４，９５
から遅延量Ｄ1，Ｄ2，Ｄ3の値を持った可変遅延回路が
実現できる。
【０００４】図９は波形９０時のジッター量の説明図、
図１０は波形９２時のジッター量の説明図である。双方
とも波形には、回路の熱雑音及び外来雑音等からなる雑
音信号９７が重畳されている。遅延時間Ｄ1の時、次段
のＣＭＯＳインバーター８８が論理しきい値９６で二値
化した場合、図９に示す様に雑音信号９７の雑音密度が
ガウシャン分布とすると、Ｊ1の幅を持ったジッター９
８が発生する。コントロールされる遅延時間がＤ3とな
り、スルレートが落ちた時、図１０に示す様に論理しき
い値９６をまたがる信号及び雑音幅が増加する為、Ｊ2
の幅を持ったジッター９９にその量が増加する。少なく
とも信号には、回路の熱雑音は存在しうるのが普通な
為、従来の方式で遅延量をコントロール使用とした場
合、遅延量を大きくすればする程、時間軸方向の揺らぎ
であるジッター量は大きくなる。
図１０は波形９２時のジッター量の説明図である。双方
とも波形には、回路の熱雑音及び外来雑音等からなる雑
音信号９７が重畳されている。遅延時間Ｄ1の時、次段
のＣＭＯＳインバーター８８が論理しきい値９６で二値
化した場合、図９に示す様に雑音信号９７の雑音密度が
ガウシャン分布とすると、Ｊ1の幅を持ったジッター９
８が発生する。コントロールされる遅延時間がＤ3とな
り、スルレートが落ちた時、図１０に示す様に論理しき
い値９６をまたがる信号及び雑音幅が増加する為、Ｊ2
の幅を持ったジッター９９にその量が増加する。少なく
とも信号には、回路の熱雑音は存在しうるのが普通な
為、従来の方式で遅延量をコントロール使用とした場
合、遅延量を大きくすればする程、時間軸方向の揺らぎ
であるジッター量は大きくなる。
【０００５】
【課題を解決する為の手段及び作用】本発明の第１の半
導体集積回路は、センスアンプの入力端子に第一の容量
手段を介して信号入力端子が接続され、該センスアンプ
の入力端子に第二の容量手段を介して制御入力端子が接
続され、前記センスアンプの入力端子と前記第一及び第
二の容量手段との共通接続点がフローティングノードと
なっており、少なくとも前記センスアンプの判定しきい
値近傍で、前記センスアンプの入力端子に前記信号入力
端子を通して印加された信号が、前記制御入力端子に印
加された制御信号によって、上下にシフトすることによ
り、出力の遅延量を制御してなるものである。
導体集積回路は、センスアンプの入力端子に第一の容量
手段を介して信号入力端子が接続され、該センスアンプ
の入力端子に第二の容量手段を介して制御入力端子が接
続され、前記センスアンプの入力端子と前記第一及び第
二の容量手段との共通接続点がフローティングノードと
なっており、少なくとも前記センスアンプの判定しきい
値近傍で、前記センスアンプの入力端子に前記信号入力
端子を通して印加された信号が、前記制御入力端子に印
加された制御信号によって、上下にシフトすることによ
り、出力の遅延量を制御してなるものである。
【０００６】また、本発明の第２の半導体集積回路は、
前記センスアンプがバッファ機能を持った請求項１に記
載の半導体集積回路において、前段の半導体集積回路の
出力が、次段の半導体集積回路の信号入力端子と接続さ
れるように、前記半導体集積回路が複数個直列に接続さ
れ、該直列接続された全ての半導体集積回路の制御入力
端子が共通接続され、直列接続された初段の半導体集積
回路の信号入力端子に信号が印加され、終段の半導体集
積回路の出力端子を信号出力としたことを特徴とするも
のである。
前記センスアンプがバッファ機能を持った請求項１に記
載の半導体集積回路において、前段の半導体集積回路の
出力が、次段の半導体集積回路の信号入力端子と接続さ
れるように、前記半導体集積回路が複数個直列に接続さ
れ、該直列接続された全ての半導体集積回路の制御入力
端子が共通接続され、直列接続された初段の半導体集積
回路の信号入力端子に信号が印加され、終段の半導体集
積回路の出力端子を信号出力としたことを特徴とするも
のである。
【０００７】また、本発明の第３の半導体集積回路は、
前記センスアンプがインバーター機能を持った請求項１
に記載の半導体集積回路において、前段の半導体集積回
路の出力が、次段の半導体集積回路の信号入力端子と接
続されるように、前記半導体集積回路が複数個直列に接
続され、該直列接続された複数の半導体集積回路のうち
の奇数番目の半導体集積回路の制御入力端子が共通接続
されるとともに、偶数番目の半導体集積回路の制御入力
端子が共通接続され、直列接続された初段の半導体集積
回路の信号入力端子に信号が印加され、終段の半導体集
積回路の出力端子を信号出力としたことを特徴とするも
のである。
前記センスアンプがインバーター機能を持った請求項１
に記載の半導体集積回路において、前段の半導体集積回
路の出力が、次段の半導体集積回路の信号入力端子と接
続されるように、前記半導体集積回路が複数個直列に接
続され、該直列接続された複数の半導体集積回路のうち
の奇数番目の半導体集積回路の制御入力端子が共通接続
されるとともに、偶数番目の半導体集積回路の制御入力
端子が共通接続され、直列接続された初段の半導体集積
回路の信号入力端子に信号が印加され、終段の半導体集
積回路の出力端子を信号出力としたことを特徴とするも
のである。
【０００８】さらに、本発明は上記本発明の半導体集積
回路を多数直列接続することで、遅延可変範囲のダイナ
ミックレンジの広い可変遅延を持たすことができ、広範
囲の引き込み特性を持ったＰＬＬ，ＤＬＬループや可変
範囲の広いディレイラインを構成することができ、また
波形のレベルシフトにより、遅延値をコントロールでき
る為、直線性のよい制御特性を確保でき、正確なコント
ロールを行える為、ＣＰＵのクロックダブラー回路や自
己同期パイプライン信号処理システムのハンドシェイク
用ディレイラインなど高精度及び低ジッターな遅延コン
トロールを必要とするシステムに最適な回路を提供する
ものである。
回路を多数直列接続することで、遅延可変範囲のダイナ
ミックレンジの広い可変遅延を持たすことができ、広範
囲の引き込み特性を持ったＰＬＬ，ＤＬＬループや可変
範囲の広いディレイラインを構成することができ、また
波形のレベルシフトにより、遅延値をコントロールでき
る為、直線性のよい制御特性を確保でき、正確なコント
ロールを行える為、ＣＰＵのクロックダブラー回路や自
己同期パイプライン信号処理システムのハンドシェイク
用ディレイラインなど高精度及び低ジッターな遅延コン
トロールを必要とするシステムに最適な回路を提供する
ものである。
【０００９】
【実施例】以下、本発明による実施例について、図面を
参照しつつ詳細に説明する。 ［第一の実施例］図１は、本発明の第一実施例を示す回
路図である。図１において、ゲート端子及びドレイン端
子が各々共通接続されたＮＭＯＳトランジスタ８とＰＭ
ＯＳトランジスタ９で構成される第一のインバーターの
入力端子に相当するゲート共通接続点に第一の容量手段
６と第二の容量手段５が接続されフローティングノード
を形成し、第一の容量手段６の他方の端子には、入力端
子１が接続され入力パルス信号Ｖｉｎが印加される。第
二の容量手段５の他方の端子には、制御端子１０が接続
されコントロール信号Ｖcが印加される。ＮＭＯＳトラ
ンジスタ８のソース端子は接地電位４に、ＰＭＯＳトラ
ンジスタ９のソース端子は電源電圧３に接続されてい
る。第一のインバーターの出力であるノード７は、第二
のインバーター１１の入力に接続され、最終波形は出力
端子２より取り出される。
参照しつつ詳細に説明する。 ［第一の実施例］図１は、本発明の第一実施例を示す回
路図である。図１において、ゲート端子及びドレイン端
子が各々共通接続されたＮＭＯＳトランジスタ８とＰＭ
ＯＳトランジスタ９で構成される第一のインバーターの
入力端子に相当するゲート共通接続点に第一の容量手段
６と第二の容量手段５が接続されフローティングノード
を形成し、第一の容量手段６の他方の端子には、入力端
子１が接続され入力パルス信号Ｖｉｎが印加される。第
二の容量手段５の他方の端子には、制御端子１０が接続
されコントロール信号Ｖcが印加される。ＮＭＯＳトラ
ンジスタ８のソース端子は接地電位４に、ＰＭＯＳトラ
ンジスタ９のソース端子は電源電圧３に接続されてい
る。第一のインバーターの出力であるノード７は、第二
のインバーター１１の入力に接続され、最終波形は出力
端子２より取り出される。
【００１０】図２は本発明におけるパルス遅延コントロ
ール時のタイムチャートである。１２が入力端子１に印
加される入力パルスＶinである。第一のインバーターの
入力端子に第一の容量手段６であるＣinと第二の容量手
段５であるＣcが接続されフローティングノードを形成
する。フローティングノードの初期電荷は０に設定され
ているとした場合、第一の容量手段６のＣinに印加され
た入力パルスは第二の容量手段５のＣcに印加される制
御電圧Ｖcによってレベルシフトされる。フローティン
グノードは、ＶinとＶcをＣinとＣcで容量分割した電位
となる為、Ｖcの電位を上げ下げすることで、Ｖc・Ｃc
／（Ｃin＋Ｃc）だけフローティングノードの電位は直
流的にシフトする。入力パルスＶinは、Ｖin・Ｃin／
（Ｃin＋Ｃc）の容量分割分だけ、振幅が減衰してフロ
ーティングノードに現れる。振幅減衰は伴うが周波数特
性は落ちず、波形の立ち上がり及び立ち下がりエッジは
そのまま保存されている。制御電圧Ｖcによってフロー
ティングノードをレベルシフトしたとしても、波形の立
ち上がり及び立ち下がりエッジの傾きが変わることはな
い。制御電圧Ｖcを接地電位から電源電位まで可変した
時のフローティングノードの変化を図２の１３〜１５に
示す。制御電圧Ｖcを上げる程、フローティングノード
の波形も上がり第一のインバーターの論理しきい値１６
をよぎる時間軸方向の位置が変わり、これにより入力パ
ルスＶinに対するノード７と出力端子２の波形に遅延の
変化をもたらす。図２の１７〜１９は第二のインバータ
ー１１の出力２である。波形１３は波形１９と、波形１
４は波形１８と、波形１５は波形１７と対応している。
制御電圧Ｖcを接地電位から電源電位まで可変していく
と、出力の遅延時間はＤ3′，Ｄ2′，Ｄ1′と可変する
ことができる。
ール時のタイムチャートである。１２が入力端子１に印
加される入力パルスＶinである。第一のインバーターの
入力端子に第一の容量手段６であるＣinと第二の容量手
段５であるＣcが接続されフローティングノードを形成
する。フローティングノードの初期電荷は０に設定され
ているとした場合、第一の容量手段６のＣinに印加され
た入力パルスは第二の容量手段５のＣcに印加される制
御電圧Ｖcによってレベルシフトされる。フローティン
グノードは、ＶinとＶcをＣinとＣcで容量分割した電位
となる為、Ｖcの電位を上げ下げすることで、Ｖc・Ｃc
／（Ｃin＋Ｃc）だけフローティングノードの電位は直
流的にシフトする。入力パルスＶinは、Ｖin・Ｃin／
（Ｃin＋Ｃc）の容量分割分だけ、振幅が減衰してフロ
ーティングノードに現れる。振幅減衰は伴うが周波数特
性は落ちず、波形の立ち上がり及び立ち下がりエッジは
そのまま保存されている。制御電圧Ｖcによってフロー
ティングノードをレベルシフトしたとしても、波形の立
ち上がり及び立ち下がりエッジの傾きが変わることはな
い。制御電圧Ｖcを接地電位から電源電位まで可変した
時のフローティングノードの変化を図２の１３〜１５に
示す。制御電圧Ｖcを上げる程、フローティングノード
の波形も上がり第一のインバーターの論理しきい値１６
をよぎる時間軸方向の位置が変わり、これにより入力パ
ルスＶinに対するノード７と出力端子２の波形に遅延の
変化をもたらす。図２の１７〜１９は第二のインバータ
ー１１の出力２である。波形１３は波形１９と、波形１
４は波形１８と、波形１５は波形１７と対応している。
制御電圧Ｖcを接地電位から電源電位まで可変していく
と、出力の遅延時間はＤ3′，Ｄ2′，Ｄ1′と可変する
ことができる。
【００１１】図３が本発明による波形１３〜１５のジッ
ター量の説明図である。波形には、回路の熱雑音及び外
来雑音等からなる雑音信号２０が重畳されている。第一
のインバーターが論理しきい値１６でフローティングノ
ードの波形１３〜１５を二値化した場合、図３に示す様
に雑音信号２０の雑音密度がガウシャン分布とすると、
Ｊの幅を持ったジッター２１が発生する。コントロール
される遅延時間がＤ3′，Ｄ2′，Ｄ1′と変わっても、
フローティングノードの波形のスルレートは変わらず、
遅延時間には関係なくジッター量は一定となる。
ター量の説明図である。波形には、回路の熱雑音及び外
来雑音等からなる雑音信号２０が重畳されている。第一
のインバーターが論理しきい値１６でフローティングノ
ードの波形１３〜１５を二値化した場合、図３に示す様
に雑音信号２０の雑音密度がガウシャン分布とすると、
Ｊの幅を持ったジッター２１が発生する。コントロール
される遅延時間がＤ3′，Ｄ2′，Ｄ1′と変わっても、
フローティングノードの波形のスルレートは変わらず、
遅延時間には関係なくジッター量は一定となる。
【００１２】本実施例によればスルレートを変えず第一
のインバーターの論理しきい値近傍で、入力波形をレベ
ルシフトすることで、遅延量を変えても、ジッター量の
増加のない電圧制御遅延回路を構成することができ、高
周波のクロック同期精度を向上させ、さらなる高速化ク
ロック技術が実現できる。
のインバーターの論理しきい値近傍で、入力波形をレベ
ルシフトすることで、遅延量を変えても、ジッター量の
増加のない電圧制御遅延回路を構成することができ、高
周波のクロック同期精度を向上させ、さらなる高速化ク
ロック技術が実現できる。
【００１３】なお、図１に示した、容量手段５，６およ
びＮＭＯＳトランジスタ８，ＰＭＯＳトランジスタ９は
フローティングデート電極を有する多入力のＭＯＳトラ
ンジスタで構成することができる（この点は後述する実
施例でも同様である。）。この多入力のＭＯＳトランジ
スタは２層ポリシリコンＣＭＯＳプロセス等で実現可能
である。
びＮＭＯＳトランジスタ８，ＰＭＯＳトランジスタ９は
フローティングデート電極を有する多入力のＭＯＳトラ
ンジスタで構成することができる（この点は後述する実
施例でも同様である。）。この多入力のＭＯＳトランジ
スタは２層ポリシリコンＣＭＯＳプロセス等で実現可能
である。
【００１４】図１１は、フローティングデート電極を有
する二つの入力のＭＯＳトランジスタの概念図である。
する二つの入力のＭＯＳトランジスタの概念図である。
【００１５】ｎ型半導体基板にｐウエル領域を形成し、
ｐウエル領域およびｎ型半導体基板にそれぞれＮＭＯＳ
トランジスタのソース領域及びドレイン領域、ＰＭＯＳ
トランジスタのソース領域及びドレイン領域を形成す
る。図１１において、１０２はＮＭＯＳトランジスタ、
１０４はＰＭＯＳトランジスタ、１００はＮＭＯＳトラ
ンジスタ１０２のソース領域、１０５はＰＭＯＳトラン
ジスタ１０４のソース領域、１０３は共通接続されたド
レイン領域を示す。
ｐウエル領域およびｎ型半導体基板にそれぞれＮＭＯＳ
トランジスタのソース領域及びドレイン領域、ＰＭＯＳ
トランジスタのソース領域及びドレイン領域を形成す
る。図１１において、１０２はＮＭＯＳトランジスタ、
１０４はＰＭＯＳトランジスタ、１００はＮＭＯＳトラ
ンジスタ１０２のソース領域、１０５はＰＭＯＳトラン
ジスタ１０４のソース領域、１０３は共通接続されたド
レイン領域を示す。
【００１６】ＮＭＯＳトランジスタ、ＰＭＯＳトランジ
スタの互いに離間して設けられたソース領域とドレイン
領域間のチャネル上に第１のゲート絶縁膜を設け、これ
を介して第１の多結晶シリコンからなる共通接続された
フローティングゲート電極（制御電極）１０６を形成す
る。このフローティングゲート電極１０６上に第２のゲ
ート酸化膜を介して第２の多結晶シリコンから成る入力
ゲート電極１０７，１０８を形成する。入力ゲート電極
１０７，１０８はそれぞれ端子１０，１に接続されてい
る。この様にしてフローティングゲート電極１０６に対
して、Ｃ1（Ｃin），Ｃ2（Ｃc）の容量結合を持った多
入力デバイスが実現出来る。
スタの互いに離間して設けられたソース領域とドレイン
領域間のチャネル上に第１のゲート絶縁膜を設け、これ
を介して第１の多結晶シリコンからなる共通接続された
フローティングゲート電極（制御電極）１０６を形成す
る。このフローティングゲート電極１０６上に第２のゲ
ート酸化膜を介して第２の多結晶シリコンから成る入力
ゲート電極１０７，１０８を形成する。入力ゲート電極
１０７，１０８はそれぞれ端子１０，１に接続されてい
る。この様にしてフローティングゲート電極１０６に対
して、Ｃ1（Ｃin），Ｃ2（Ｃc）の容量結合を持った多
入力デバイスが実現出来る。
【００１７】この様にフローティングゲート電極１０６
と容量結合するＮ個の入力ゲート電極（ここではＮ＝
２）を形成する場合、フローティングゲート電極１０６
の電位は、多数の入力ゲートに加えられた入力電圧の加
重平均となり、加重平均値がトランジスタのしきい値
を、超えるか否かでトランジスタがＯＮ／ＯＦＦする。
これは、生体の脳の構成基本単位であるニューロンに動
作が似ている為、ニューロンＭＯＳ（以下、νＭＯＳと
略す）と呼ぶ。
と容量結合するＮ個の入力ゲート電極（ここではＮ＝
２）を形成する場合、フローティングゲート電極１０６
の電位は、多数の入力ゲートに加えられた入力電圧の加
重平均となり、加重平均値がトランジスタのしきい値
を、超えるか否かでトランジスタがＯＮ／ＯＦＦする。
これは、生体の脳の構成基本単位であるニューロンに動
作が似ている為、ニューロンＭＯＳ（以下、νＭＯＳと
略す）と呼ぶ。
【００１８】いま、フローティングゲート電極１０６と
入力ゲート電極１０８の間で形成される容量をＣ1、フ
ローティングゲート電極１０６と入力ゲート電極１０７
の間で形成される容量をＣ2、入力端子１０８に印加さ
れる電圧をＶ1、入力端子１０７に印加される電圧をＶ2
とするとフローティングゲート電極１０６の電位ΦＦ
は、次式で表わされる。
入力ゲート電極１０８の間で形成される容量をＣ1、フ
ローティングゲート電極１０６と入力ゲート電極１０７
の間で形成される容量をＣ2、入力端子１０８に印加さ
れる電圧をＶ1、入力端子１０７に印加される電圧をＶ2
とするとフローティングゲート電極１０６の電位ΦＦ
は、次式で表わされる。
【００１９】 ΦＦ＝（Ｃ2・Ｖ2＋Ｃ1・Ｖ1）／（Ｃ2＋Ｃ1） この様に、フローティングゲート電極１０６の電位ΦＦ
は加重平均値となり、この加重平均値はそれぞれの容量
結合比で決まる。 ［第二の実施例］図４は、本発明の第二実施例を示す回
路図である。図４は第一実施例の電圧制御遅延回路をＮ
段直列に接続したものであり、１段目の電圧制御遅延回
路は第一の実施例と同じ１から１１の構成部材からなる
回路で構成され、同様に２段目、・・・、Ｎ段目も同じ
回路構成をとる。説明の便宜上、３段目〜Ｎ−１段目の
回路は省略する。なお、各電圧制御遅延回路において、
容量手段６，２２，２７は第一の容量手段、容量手段
５，２３，２８は第二の容量手段を構成する。
は加重平均値となり、この加重平均値はそれぞれの容量
結合比で決まる。 ［第二の実施例］図４は、本発明の第二実施例を示す回
路図である。図４は第一実施例の電圧制御遅延回路をＮ
段直列に接続したものであり、１段目の電圧制御遅延回
路は第一の実施例と同じ１から１１の構成部材からなる
回路で構成され、同様に２段目、・・・、Ｎ段目も同じ
回路構成をとる。説明の便宜上、３段目〜Ｎ−１段目の
回路は省略する。なお、各電圧制御遅延回路において、
容量手段６，２２，２７は第一の容量手段、容量手段
５，２３，２８は第二の容量手段を構成する。
【００２０】図４に示すように、１段目の電圧制御遅延
回路の出力２は２段目の電圧制御遅延回路の入力端子で
ある容量手段２２に接続され、容量手段２２の他方の端
子は容量手段２３とＮＭＯＳトランジスタ２５とＰＭＯ
Ｓトランジスタ２４から成る第三のインバーターの入力
端子に接続される。容量手段２３は遅延制御端子１０に
接続される。第三のインバーターの出力は第四のインバ
ーター２６に入力され、第四のインバーター２６の出力
３２が、２段目の電圧制御遅延回路の出力となり３段目
の電圧制御遅延回路の入力に接続される。そして、３段
目の電圧制御遅延回路からＮ−１段目の電圧制御遅延回
路まで同様な回路接続が行われる。
回路の出力２は２段目の電圧制御遅延回路の入力端子で
ある容量手段２２に接続され、容量手段２２の他方の端
子は容量手段２３とＮＭＯＳトランジスタ２５とＰＭＯ
Ｓトランジスタ２４から成る第三のインバーターの入力
端子に接続される。容量手段２３は遅延制御端子１０に
接続される。第三のインバーターの出力は第四のインバ
ーター２６に入力され、第四のインバーター２６の出力
３２が、２段目の電圧制御遅延回路の出力となり３段目
の電圧制御遅延回路の入力に接続される。そして、３段
目の電圧制御遅延回路からＮ−１段目の電圧制御遅延回
路まで同様な回路接続が行われる。
【００２１】Ｎ−１段目の電圧制御遅延回路の出力はＮ
段目の電圧制御遅延回路の入力である容量手段２７に接
続され、容量手段２７の他方の端子は容量手段２８とＮ
ＭＯＳトランジスタ３０とＰＭＯＳトランジスタ２９か
ら成る第２Ｎ−１のインバーターの入力端子に接続され
る。容量手段２８は遅延制御端子１０に接続される。第
２Ｎ−１のインバーターの出力は第２Ｎのインバーター
３１に入力され、第２Ｎのインバーターの出力３３が、
最終出力となる。
段目の電圧制御遅延回路の入力である容量手段２７に接
続され、容量手段２７の他方の端子は容量手段２８とＮ
ＭＯＳトランジスタ３０とＰＭＯＳトランジスタ２９か
ら成る第２Ｎ−１のインバーターの入力端子に接続され
る。容量手段２８は遅延制御端子１０に接続される。第
２Ｎ−１のインバーターの出力は第２Ｎのインバーター
３１に入力され、第２Ｎのインバーターの出力３３が、
最終出力となる。
【００２２】この様に第一実施例の回路を直列に接続
し、各制御端子を共通接続することで、可変範囲の広
く、制御電圧とのリニアリティがよい、電圧制御遅延回
路をシンプルな形で構成することができ、広範囲の引き
込み特性を持ったＰＰＬ，ＤＬＬループや可変範囲の広
いディレイラインを高速性を維持したまま実現すること
が可能となった。 ［第三の実施例］図５は、本発明の第三実施例を示す回
路図である。図５は本発明の電圧制御遅延回路をＮ段直
列に接続したものであり、１段目、２段目、Ｎ−１段
目、Ｎ段目と内部回路は同一構成をとる。本実施例では
Ｎを奇数段にして説明するが、これに限定されるもので
はない。説明の便宜上、３段目〜Ｎ−２段目の回路は省
略する。なお、各電圧制御遅延回路において、容量手段
３４，３８，６２，４２は第一の容量手段、容量手段３
５，３９，６３，４３は第二の容量手段を構成する。
し、各制御端子を共通接続することで、可変範囲の広
く、制御電圧とのリニアリティがよい、電圧制御遅延回
路をシンプルな形で構成することができ、広範囲の引き
込み特性を持ったＰＰＬ，ＤＬＬループや可変範囲の広
いディレイラインを高速性を維持したまま実現すること
が可能となった。 ［第三の実施例］図５は、本発明の第三実施例を示す回
路図である。図５は本発明の電圧制御遅延回路をＮ段直
列に接続したものであり、１段目、２段目、Ｎ−１段
目、Ｎ段目と内部回路は同一構成をとる。本実施例では
Ｎを奇数段にして説明するが、これに限定されるもので
はない。説明の便宜上、３段目〜Ｎ−２段目の回路は省
略する。なお、各電圧制御遅延回路において、容量手段
３４，３８，６２，４２は第一の容量手段、容量手段３
５，３９，６３，４３は第二の容量手段を構成する。
【００２３】図５に示すように、入力端子１は１段目の
電圧制御遅延回路の入力端子である容量手段３４に接続
され、容量手段３４の他方の端子は容量手段３５とＮＭ
ＯＳトランジスタ３７とＰＭＯＳトランジスタ３６から
成る第一のインバーターの入力端子に接続される。容量
手段３５は第一の遅延制御端子６６に接続される。第一
のインバーターの出力は、１段目の電圧制御遅延回路の
出力となり２段目の電圧制御遅延回路の入力である容量
手段３８に接続され、容量手段３８の他方の端子は容量
手段３９とＮＭＯＳトランジスタ４１とＰＭＯＳトラン
ジスタ４０から成る第二のインバーターの入力端子に接
続される。容量手段３９は第二の遅延制御端子６１に接
続される。第二のインバーターの出力は２段目の電圧制
御遅延回路の出力となり３段目の電圧制御遅延回路の入
力に接続される。そして、３段目の電圧制御遅延回路か
らＮ−２段目の電圧制御遅延回路まで同様な回路接続が
行われる。
電圧制御遅延回路の入力端子である容量手段３４に接続
され、容量手段３４の他方の端子は容量手段３５とＮＭ
ＯＳトランジスタ３７とＰＭＯＳトランジスタ３６から
成る第一のインバーターの入力端子に接続される。容量
手段３５は第一の遅延制御端子６６に接続される。第一
のインバーターの出力は、１段目の電圧制御遅延回路の
出力となり２段目の電圧制御遅延回路の入力である容量
手段３８に接続され、容量手段３８の他方の端子は容量
手段３９とＮＭＯＳトランジスタ４１とＰＭＯＳトラン
ジスタ４０から成る第二のインバーターの入力端子に接
続される。容量手段３９は第二の遅延制御端子６１に接
続される。第二のインバーターの出力は２段目の電圧制
御遅延回路の出力となり３段目の電圧制御遅延回路の入
力に接続される。そして、３段目の電圧制御遅延回路か
らＮ−２段目の電圧制御遅延回路まで同様な回路接続が
行われる。
【００２４】第Ｎ−２段目の電圧制御遅延回路の出力は
Ｎ−１段目の電圧制御遅延回路の入力である容量手段６
２に接続され、容量手段６２の他方の端子は容量手段６
３とＮＭＯＳトランジスタ６５とＰＭＯＳトランジスタ
６４から成る第Ｎ−１のインバーターの入力端子に接続
される。容量手段６３は第二の遅延制御端子６１に接続
される。第Ｎ−１のインバーターの出力は、第Ｎ−１段
目の電圧制御遅延回路の出力となりＮ段目の電圧制御遅
延回路の入力である容量手段４２に接続され、容量手段
４２の他方の端子は容量手段４３とＮＭＯＳトランジス
タ４５とＰＭＯＳトランジスタ４４から成る第Ｎのイン
バーターの入力端子に接続される。容量手段４３は第一
の遅延制御端子６６に接続される。第Ｎのインバーター
の出力が、最終出力４６となる。
Ｎ−１段目の電圧制御遅延回路の入力である容量手段６
２に接続され、容量手段６２の他方の端子は容量手段６
３とＮＭＯＳトランジスタ６５とＰＭＯＳトランジスタ
６４から成る第Ｎ−１のインバーターの入力端子に接続
される。容量手段６３は第二の遅延制御端子６１に接続
される。第Ｎ−１のインバーターの出力は、第Ｎ−１段
目の電圧制御遅延回路の出力となりＮ段目の電圧制御遅
延回路の入力である容量手段４２に接続され、容量手段
４２の他方の端子は容量手段４３とＮＭＯＳトランジス
タ４５とＰＭＯＳトランジスタ４４から成る第Ｎのイン
バーターの入力端子に接続される。容量手段４３は第一
の遅延制御端子６６に接続される。第Ｎのインバーター
の出力が、最終出力４６となる。
【００２５】この様にフローティングノードを介して１
段のインバーターのみで電圧制御遅延回路を直接接続
し、奇数段目の制御端子は第一の遅延制御端子６６に接
続し、偶数段目の制御端子は第二の遅延制御端子６１に
接続し、互いに逆相の制御電圧を印加して遅延量を制御
することで、遅延量制御電圧感度を第二の実施例により
低く抑えることが可能となった。ゆえに可変範囲が狭
く、制御電圧とのリニアリティがよい、電圧制御遅延回
路をシンプルな形で構成することができ、外乱ノイズの
影響を受け難い安定したＰＬＬ，ＤＬＬループを実現す
ることができる。 ［第四の実施例］図６は、本発明の第四実施例を示す回
路図である。図６において、入力端子１に入力パルスＶ
inが印加され、第一の容量手段４８を介して第二の容量
手段４７とＮＭＯＳトランジスタ４９のゲート端子に接
続される。第二の容量手段４７の他方の端子は遅延制御
信号Ｖcが印加される制御端子１０に接続される。ＮＭ
ＯＳトランジスタ４９のソースはＮＭＯＳトランジスタ
５０のソースと接続され入力差動段を形成する。共通接
続されたソース端子と、接地電位４の間には、低電流源
５１が接続され入力差動段のテール電流となる。差動段
を構成するＮＭＯＳトランジスタ４９とＮＭＯＳトラン
ジスタ５０のドレイン端子は、それぞれＰＭＯＳトラン
ジスタ５２とＰＭＯＳトランジスタ５４のドレイン端子
に接続される。ＰＭＯＳトランジスタ５２及びＰＭＯＳ
トランジスタ５４のドレイン端子とゲート端子とはショ
ートされている。ＰＭＯＳトランジスタ５２とＰＭＯＳ
トランジスタ５４のドレインとゲート端子がショートさ
れた共通接続点は、それぞれＰＭＯＳトランジスタ５３
とＰＭＯＳトランジスタ５５のゲートに接続され第一及
び第二のカレントミラー回路を構成する。第二のカレン
トミラー回路の出力であるＰＭＯＳトランジスタ５５の
ドレイン端子はドレインとゲート端子がショートされた
共通接続点を持つＮＭＯＳトランジスタ５６に接続さ
れ、この共通接続点はＮＭＯＳトランジスタ５７のゲー
トに接続され、ＮＭＯＳトランジスタ５６とＮＭＯＳト
ランジスタ５７で第三のカレントミラー回路を構成す
る。第三のカレントミラー回路の出力であるＮＭＯＳト
ランジスタ５７のドレイン端子と第一のカレントミラー
回路の出力であるＰＭＯＳトランジスタ５３のドレイン
端子が接続され、ＮＭＯＳトランジスタ５９とＰＭＯＳ
トランジスタ５８で構成されたＣＭＯＳインバーターの
入力に接続される。
段のインバーターのみで電圧制御遅延回路を直接接続
し、奇数段目の制御端子は第一の遅延制御端子６６に接
続し、偶数段目の制御端子は第二の遅延制御端子６１に
接続し、互いに逆相の制御電圧を印加して遅延量を制御
することで、遅延量制御電圧感度を第二の実施例により
低く抑えることが可能となった。ゆえに可変範囲が狭
く、制御電圧とのリニアリティがよい、電圧制御遅延回
路をシンプルな形で構成することができ、外乱ノイズの
影響を受け難い安定したＰＬＬ，ＤＬＬループを実現す
ることができる。 ［第四の実施例］図６は、本発明の第四実施例を示す回
路図である。図６において、入力端子１に入力パルスＶ
inが印加され、第一の容量手段４８を介して第二の容量
手段４７とＮＭＯＳトランジスタ４９のゲート端子に接
続される。第二の容量手段４７の他方の端子は遅延制御
信号Ｖcが印加される制御端子１０に接続される。ＮＭ
ＯＳトランジスタ４９のソースはＮＭＯＳトランジスタ
５０のソースと接続され入力差動段を形成する。共通接
続されたソース端子と、接地電位４の間には、低電流源
５１が接続され入力差動段のテール電流となる。差動段
を構成するＮＭＯＳトランジスタ４９とＮＭＯＳトラン
ジスタ５０のドレイン端子は、それぞれＰＭＯＳトラン
ジスタ５２とＰＭＯＳトランジスタ５４のドレイン端子
に接続される。ＰＭＯＳトランジスタ５２及びＰＭＯＳ
トランジスタ５４のドレイン端子とゲート端子とはショ
ートされている。ＰＭＯＳトランジスタ５２とＰＭＯＳ
トランジスタ５４のドレインとゲート端子がショートさ
れた共通接続点は、それぞれＰＭＯＳトランジスタ５３
とＰＭＯＳトランジスタ５５のゲートに接続され第一及
び第二のカレントミラー回路を構成する。第二のカレン
トミラー回路の出力であるＰＭＯＳトランジスタ５５の
ドレイン端子はドレインとゲート端子がショートされた
共通接続点を持つＮＭＯＳトランジスタ５６に接続さ
れ、この共通接続点はＮＭＯＳトランジスタ５７のゲー
トに接続され、ＮＭＯＳトランジスタ５６とＮＭＯＳト
ランジスタ５７で第三のカレントミラー回路を構成す
る。第三のカレントミラー回路の出力であるＮＭＯＳト
ランジスタ５７のドレイン端子と第一のカレントミラー
回路の出力であるＰＭＯＳトランジスタ５３のドレイン
端子が接続され、ＮＭＯＳトランジスタ５９とＰＭＯＳ
トランジスタ５８で構成されたＣＭＯＳインバーターの
入力に接続される。
【００２６】ＮＭＯＳトランジスタ５９とＰＭＯＳトラ
ンジスタ５８のドレイン共通接続点がＣＭＯＳインバー
ターの出力となり出力端子２に接続される。入力段の差
動アンプを構成するＮＭＯＳトランジスタ５０のゲート
端子６０は、基準電圧Ｖrefに固定され、ＮＭＯＳトラ
ンジスタ４９のゲート端子はフローティングノードとな
っており、入力端子１に印加された入力パルスＶinは、
第一の容量手段４８を介して、フローティングノードに
印加され、制御端子１０に印加された遅延コントロール
信号Ｖcにてレベルシフトされる。本実施例も第一実施
例と同様に遅延コントロール信号Ｖcを用いて入力パル
スの二値化する位置をフローティングノードの波形を上
下にレベルシフトすることで入出力間に発生する遅延量
をコントロールすることを可能とした。この差動段での
二値化結果は差動対のＮＭＯＳトランジスタ４９とＮＭ
ＯＳトランジスタ５０の各ドレイン電流の変化となり第
一及び第二のカレントミラー回路に入力され、さらに第
二のカレントミラー回路の出力は、第三のカレントミラ
ー回路に電流変化として伝送され、第一のカレントミラ
ー回路の出力であるＰＭＯＳトランジスタ５３のドレイ
ン端子と第三のカレントミラー回路の出力であるＮＭＯ
Ｓトランジスタ５７のドレイン端子の接続点で電圧に変
換されＮＭＯＳトランジスタ５９とＰＭＯＳトランジス
タ５８で構成されるＣＭＯＳインバーターによって波形
整形され出力される。これにより制御端子１０に印加さ
れるＶcによって出力のパルスの遅延時間をコントロー
ルできる電圧制御遅延回路が構成できる。
ンジスタ５８のドレイン共通接続点がＣＭＯＳインバー
ターの出力となり出力端子２に接続される。入力段の差
動アンプを構成するＮＭＯＳトランジスタ５０のゲート
端子６０は、基準電圧Ｖrefに固定され、ＮＭＯＳトラ
ンジスタ４９のゲート端子はフローティングノードとな
っており、入力端子１に印加された入力パルスＶinは、
第一の容量手段４８を介して、フローティングノードに
印加され、制御端子１０に印加された遅延コントロール
信号Ｖcにてレベルシフトされる。本実施例も第一実施
例と同様に遅延コントロール信号Ｖcを用いて入力パル
スの二値化する位置をフローティングノードの波形を上
下にレベルシフトすることで入出力間に発生する遅延量
をコントロールすることを可能とした。この差動段での
二値化結果は差動対のＮＭＯＳトランジスタ４９とＮＭ
ＯＳトランジスタ５０の各ドレイン電流の変化となり第
一及び第二のカレントミラー回路に入力され、さらに第
二のカレントミラー回路の出力は、第三のカレントミラ
ー回路に電流変化として伝送され、第一のカレントミラ
ー回路の出力であるＰＭＯＳトランジスタ５３のドレイ
ン端子と第三のカレントミラー回路の出力であるＮＭＯ
Ｓトランジスタ５７のドレイン端子の接続点で電圧に変
換されＮＭＯＳトランジスタ５９とＰＭＯＳトランジス
タ５８で構成されるＣＭＯＳインバーターによって波形
整形され出力される。これにより制御端子１０に印加さ
れるＶcによって出力のパルスの遅延時間をコントロー
ルできる電圧制御遅延回路が構成できる。
【００２７】本実施例の回路構成によれば、電源電圧３
に外来雑音が重畳されても、回路の各部は電流モードで
動作している為、回路の各ノードには外来雑音は現れ
ず、差動段で二値化する入力波形には回路で発生する熱
雑音しか発生せず低ジッター特性を持った電圧制御遅延
回路が実現できる。可変される遅延量にも依存せず、数
ＧＨｚ帯の高精度低ジッター・クロック制御を可能とし
た。
に外来雑音が重畳されても、回路の各部は電流モードで
動作している為、回路の各ノードには外来雑音は現れ
ず、差動段で二値化する入力波形には回路で発生する熱
雑音しか発生せず低ジッター特性を持った電圧制御遅延
回路が実現できる。可変される遅延量にも依存せず、数
ＧＨｚ帯の高精度低ジッター・クロック制御を可能とし
た。
【００２８】なお、図６に示した、容量手段４７，４８
およびＮＭＯＳトランジスタ４９はフローティングデー
ト電極を有する多入力のＭＯＳトランジスタで構成する
ことができる。この多入力のＭＯＳトランジスタは２層
ポリシリコンＣＭＯＳプロセス等で実現可能である。
およびＮＭＯＳトランジスタ４９はフローティングデー
ト電極を有する多入力のＭＯＳトランジスタで構成する
ことができる。この多入力のＭＯＳトランジスタは２層
ポリシリコンＣＭＯＳプロセス等で実現可能である。
【００２９】図１２は、フローティングデート電極を有
する多入力のＭＯＳトランジスタの概念図である。
する多入力のＭＯＳトランジスタの概念図である。
【００３０】半導体基板上に互いに離間して設けられた
ソース（主電極）１３３とドレイン（主電極）１３４の
間のチャネル上に第１のゲート絶縁膜を設け、これを介
して第１の多結晶シリコンからなるフローティングゲー
ト電極（制御電極）１２６を形成する。このフローティ
ングゲート電極１２６上に第２のゲート酸化膜を介して
第２の多結晶シリコンから成る入力ゲート電極１２７，
１２８〜１２９をＮ個形成する。入力ゲート電極１２
７，１２８〜１２９はそれぞれ入力端子１３０，１３１
〜１３２に接続されている。この様にしてフローティン
グゲート電極１２６に対して、Ｃ１，Ｃ２〜Ｃｎの容量
結合を持った多入力デバイスが実現出来る。
ソース（主電極）１３３とドレイン（主電極）１３４の
間のチャネル上に第１のゲート絶縁膜を設け、これを介
して第１の多結晶シリコンからなるフローティングゲー
ト電極（制御電極）１２６を形成する。このフローティ
ングゲート電極１２６上に第２のゲート酸化膜を介して
第２の多結晶シリコンから成る入力ゲート電極１２７，
１２８〜１２９をＮ個形成する。入力ゲート電極１２
７，１２８〜１２９はそれぞれ入力端子１３０，１３１
〜１３２に接続されている。この様にしてフローティン
グゲート電極１２６に対して、Ｃ１，Ｃ２〜Ｃｎの容量
結合を持った多入力デバイスが実現出来る。
【００３１】この様にフローティングゲート電極１２６
と容量結合するＮ個の入力ゲート電極１２７，１２８〜
１２９を形成する場合、フローティングゲート電極１２
６の電位は、多数の入力ゲートに加えられた入力電圧の
加重平均となり、加重平均値がトランジスタのしきい値
を、超えるか否かでトランジスタがＯＮ／ＯＦＦする。
これは、生体の脳の構成基本単位であるニューロンに動
作が似ている為、ニューロンＭＯＳ（以下、νＭＯＳと
略す）と呼ぶ。
と容量結合するＮ個の入力ゲート電極１２７，１２８〜
１２９を形成する場合、フローティングゲート電極１２
６の電位は、多数の入力ゲートに加えられた入力電圧の
加重平均となり、加重平均値がトランジスタのしきい値
を、超えるか否かでトランジスタがＯＮ／ＯＦＦする。
これは、生体の脳の構成基本単位であるニューロンに動
作が似ている為、ニューロンＭＯＳ（以下、νＭＯＳと
略す）と呼ぶ。
【００３２】図１３が、本実施例で用いることができる
２入力の容量結合を持ったνＭＯＳの概念図である。図
１３に示すνＭＯＳは、ドレイン１４０とソース１４
１、フローティングゲート電極１３５、入力ゲート電極
１３６，１３７、入力ゲート電極１３６，１３７に接続
される入力端子１３８，１３９から構成される。いま、
フローティングゲート電極１３５と入力ゲート電極１３
６の間で形成される容量をＣｏｘ、フローティングゲー
ト電極１３５と入力ゲート電極１３７の間で形成される
容量をＣｏｙ、入力端子１３８に印加される電圧をＶｏ
ｘ、入力端子１３９に印加される電圧をＶｏｙとすると
フローティングゲート電極１３５の電位ΦＦは、次式で
表わされる。
２入力の容量結合を持ったνＭＯＳの概念図である。図
１３に示すνＭＯＳは、ドレイン１４０とソース１４
１、フローティングゲート電極１３５、入力ゲート電極
１３６，１３７、入力ゲート電極１３６，１３７に接続
される入力端子１３８，１３９から構成される。いま、
フローティングゲート電極１３５と入力ゲート電極１３
６の間で形成される容量をＣｏｘ、フローティングゲー
ト電極１３５と入力ゲート電極１３７の間で形成される
容量をＣｏｙ、入力端子１３８に印加される電圧をＶｏ
ｘ、入力端子１３９に印加される電圧をＶｏｙとすると
フローティングゲート電極１３５の電位ΦＦは、次式で
表わされる。
【００３３】ΦＦ＝（Ｃｏｘ・Ｖｏｘ＋Ｃｏｙ・Ｖｏ
ｙ）／（Ｃｏｘ＋Ｃｏｙ） この様に、フローティングゲート電極１３５の電位ΦＦ
は加重平均値となり、この加重平均値はそれぞれの容量
結合比で決まる。 ［第五の実施例］図１４は本発明のディレイロックドル
ープの一実施例を示すブロック図である。図１４におい
て、２０４はリファレンスとなる基準クロック、２０３
は本実施例で制御される入力クロックであり、本発明に
より構成された電圧コントロールディレイライン２００
を通った出力クロック２０５と基準クロック２０４が位
相比較器２０２によって位相比較され、その位相誤差を
ローパスフィルター２０１を通して電圧コントロールデ
ィレイライン２００の制御端子に入力することで閉ルー
プを構成し、入力クロック２０３と出力クロック２０５
の位相差がなくなるように電圧コントロールディレイラ
イン２００のディレイ量をオートマチックに制御するデ
ィレイロックドループを構成することができる。
ｙ）／（Ｃｏｘ＋Ｃｏｙ） この様に、フローティングゲート電極１３５の電位ΦＦ
は加重平均値となり、この加重平均値はそれぞれの容量
結合比で決まる。 ［第五の実施例］図１４は本発明のディレイロックドル
ープの一実施例を示すブロック図である。図１４におい
て、２０４はリファレンスとなる基準クロック、２０３
は本実施例で制御される入力クロックであり、本発明に
より構成された電圧コントロールディレイライン２００
を通った出力クロック２０５と基準クロック２０４が位
相比較器２０２によって位相比較され、その位相誤差を
ローパスフィルター２０１を通して電圧コントロールデ
ィレイライン２００の制御端子に入力することで閉ルー
プを構成し、入力クロック２０３と出力クロック２０５
の位相差がなくなるように電圧コントロールディレイラ
イン２００のディレイ量をオートマチックに制御するデ
ィレイロックドループを構成することができる。
【００３４】電圧コントロールディレイライン２００に
本発明を用いることで基準クロックとの誤差の少ない出
力クロック２０５を得ることができる。 ［第六の実施例］図１５は本発明の自己同期パイプライ
ン式デジタルシステムの一実施例を示すブロック図であ
る。
本発明を用いることで基準クロックとの誤差の少ない出
力クロック２０５を得ることができる。 ［第六の実施例］図１５は本発明の自己同期パイプライ
ン式デジタルシステムの一実施例を示すブロック図であ
る。
【００３５】図１５において、３００がデジタル入力デ
ータ、３０１が入力ラッチ、３０２が信号処理ロジック
回路、３０３が出力ラッチ、３０４がデジタル出力信
号、３０５，３０６がハンドシェイク回路、３０７が本
発明を用いた電圧コントロールディレイラインである。
ータ、３０１が入力ラッチ、３０２が信号処理ロジック
回路、３０３が出力ラッチ、３０４がデジタル出力信
号、３０５，３０６がハンドシェイク回路、３０７が本
発明を用いた電圧コントロールディレイラインである。
【００３６】前段の信号処理ロジック回路からの出力は
入力データ３００に与えられ、入力ラッチ３０１でラッ
チ保持された後、信号処理ロジック回路３０２のディレ
イ量ＴD1だけおくれて、出力ラッチ３０３に渡される。
すなわち、出力ラッチでラッチ保持されるタイミングは
入力ラッチ３０１よりＴD1だけ時間的に遅れる。もし、
入力ラッチクロック３０８と出力ラッチクロック３０９
が同一タイミングであると出力ラッチでラッチ保持する
タイミングはＴD1だけずれている為に誤動作を起こす。
入力データ３００に与えられ、入力ラッチ３０１でラッ
チ保持された後、信号処理ロジック回路３０２のディレ
イ量ＴD1だけおくれて、出力ラッチ３０３に渡される。
すなわち、出力ラッチでラッチ保持されるタイミングは
入力ラッチ３０１よりＴD1だけ時間的に遅れる。もし、
入力ラッチクロック３０８と出力ラッチクロック３０９
が同一タイミングであると出力ラッチでラッチ保持する
タイミングはＴD1だけずれている為に誤動作を起こす。
【００３７】これを防止するために、入力ラッチクロッ
ク３０８と同一位相のクロックが電圧コントロールディ
レイライン３０７を通してハンドシェイク回路３０６に
入力され、これと同位相の信号が出力ラッチクロック３
０９となる。いま、電圧コントロールディレイライン３
０７のディレイ量を制御信号３１３で信号処理ロジック
回路のディレイ量ＴD1に設定してやると、出力ラッチ３
０３の入力信号３１４と出力ラッチクロック３０９のタ
イミングを合わせることができる。これにより、高速な
パイプライン同期システムが実現できる。また制御信号
３１３を信号処理ロジック回路３０２のディレイ量に対
応して発生させてやることで自己同期パイプライン式デ
ジタルシステムを実現することができる。 ［第七の実施例］図１６は本発明の電圧制御発振器の一
実施例を示すブロック図である。なお、図５に示した本
発明の第三実施例の回路と同一構成部材については同一
動作をするので同一符号を付して説明を略する。
ク３０８と同一位相のクロックが電圧コントロールディ
レイライン３０７を通してハンドシェイク回路３０６に
入力され、これと同位相の信号が出力ラッチクロック３
０９となる。いま、電圧コントロールディレイライン３
０７のディレイ量を制御信号３１３で信号処理ロジック
回路のディレイ量ＴD1に設定してやると、出力ラッチ３
０３の入力信号３１４と出力ラッチクロック３０９のタ
イミングを合わせることができる。これにより、高速な
パイプライン同期システムが実現できる。また制御信号
３１３を信号処理ロジック回路３０２のディレイ量に対
応して発生させてやることで自己同期パイプライン式デ
ジタルシステムを実現することができる。 ［第七の実施例］図１６は本発明の電圧制御発振器の一
実施例を示すブロック図である。なお、図５に示した本
発明の第三実施例の回路と同一構成部材については同一
動作をするので同一符号を付して説明を略する。
【００３８】図１６において、４０１（破線で囲った部
分）は本実施例の基準となる電圧コントロールディレイ
ラインの単位回路である。本実施例は単位回路４０１を
奇数個直列に接続したもので、最終段出力のＰＭＯＳト
ランジスタ４４とＮＭＯＳトランジスタ４５の共通ドレ
イン端が入力端子容量３４に接続され、正帰還ループを
形成して自己発振する。端子４００には発振応答が出力
される。この発振周波数は制御端子６１，６６でコント
ロールされ、低ジッターの電圧制御発振器が実現でき
る。 ［第八の実施例］図１７は本発明のフェーズロックドル
ープの一実施例を示すブロック図である。図１７におい
て、５００が位相比較器、５０１がローパスフィルタ
ー、５０２が前述した実施例７の電圧制御発振器（図１
６）である。
分）は本実施例の基準となる電圧コントロールディレイ
ラインの単位回路である。本実施例は単位回路４０１を
奇数個直列に接続したもので、最終段出力のＰＭＯＳト
ランジスタ４４とＮＭＯＳトランジスタ４５の共通ドレ
イン端が入力端子容量３４に接続され、正帰還ループを
形成して自己発振する。端子４００には発振応答が出力
される。この発振周波数は制御端子６１，６６でコント
ロールされ、低ジッターの電圧制御発振器が実現でき
る。 ［第八の実施例］図１７は本発明のフェーズロックドル
ープの一実施例を示すブロック図である。図１７におい
て、５００が位相比較器、５０１がローパスフィルタ
ー、５０２が前述した実施例７の電圧制御発振器（図１
６）である。
【００３９】５０３に周波数ｆ0の入力信号が入力され
ると、電圧制御発振器５０２の出力５０４との位相差を
位相比較器５００が検出し、その位相誤差がローパスフ
ィルター５０１を介して電圧制御発振器５０２の制御端
子に入力される。
ると、電圧制御発振器５０２の出力５０４との位相差を
位相比較器５００が検出し、その位相誤差がローパスフ
ィルター５０１を介して電圧制御発振器５０２の制御端
子に入力される。
【００４０】電圧制御発振器５０２は位相比較器５００
の位相誤差がφになるように、出力５０４の発振周波数
を入力信号５０３の入力周波数にロックする。このよう
に本発明の電圧制御発振器を利用することで低ジッター
のフェーズロックドループを形成することができる。
の位相誤差がφになるように、出力５０４の発振周波数
を入力信号５０３の入力周波数にロックする。このよう
に本発明の電圧制御発振器を利用することで低ジッター
のフェーズロックドループを形成することができる。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
入力パルスと制御信号を容量手段を介してフローティン
グノードで加算することで、入力パルスのスルレートを
変えずにセンスアンプの判定しきい値近傍で、入力波形
をレベルシフトすることで、遅延量を変えても、ジッタ
ー量の増加のない電圧制御遅延回路を構成することがで
き、遅延量可変によるジッター量増減の依存性をなく
し、低ジッター特性を実現し高周波のクロック同期精度
を向上させ、さらなる高速化クロック制御を可能とし
た。
入力パルスと制御信号を容量手段を介してフローティン
グノードで加算することで、入力パルスのスルレートを
変えずにセンスアンプの判定しきい値近傍で、入力波形
をレベルシフトすることで、遅延量を変えても、ジッタ
ー量の増加のない電圧制御遅延回路を構成することがで
き、遅延量可変によるジッター量増減の依存性をなく
し、低ジッター特性を実現し高周波のクロック同期精度
を向上させ、さらなる高速化クロック制御を可能とし
た。
【００４２】また本発明によれば、電圧制御遅延回路を
多数直列接続することで、遅延可変範囲のダイナミック
レンジの広い可変遅延を持たすことができ、広範囲の引
き込み特性を持ったＰＬＬ，ＤＬＬループや可変範囲の
広いディレイラインを構成することができる。また波形
のレベルシフトにより遅延量をコントロールできる為、
直線性のよい制御特性を確保でき、正確なコントロール
を行える為、ＣＰＵのクロックダブラー回路や自己同期
パイプライン信号処理システムのハンドシェイク用ディ
レイラインなど高精度及び低ジッターな遅延コントロー
ルを必要とするシステムの高精度化及び高速化を実現し
た。
多数直列接続することで、遅延可変範囲のダイナミック
レンジの広い可変遅延を持たすことができ、広範囲の引
き込み特性を持ったＰＬＬ，ＤＬＬループや可変範囲の
広いディレイラインを構成することができる。また波形
のレベルシフトにより遅延量をコントロールできる為、
直線性のよい制御特性を確保でき、正確なコントロール
を行える為、ＣＰＵのクロックダブラー回路や自己同期
パイプライン信号処理システムのハンドシェイク用ディ
レイラインなど高精度及び低ジッターな遅延コントロー
ルを必要とするシステムの高精度化及び高速化を実現し
た。
【図１】本発明の第一実施例を示す回路図である。
【図２】本発明の第一実施例におけるパルス遅延コント
ロール時のタイムチャートである。
ロール時のタイムチャートである。
【図３】本発明の第一実施例のジッター量の説明図であ
る。
る。
【図４】本発明の第二実施例を示す回路図である。
【図５】本発明の第三実施例を示す回路図である。
【図６】本発明の第四実施例を示す回路図である。
【図７】従来の電圧制御可変遅延回路の回路図である。
【図８】従来のパルス遅延コントロール時のタイムチャ
ートである。
ートである。
【図９】従来のジッター量の説明図である。
【図１０】従来のジッター量の説明図である。
【図１１】フローティングデート電極を有する多入力の
ＭＯＳトランジスタの概念図である。
ＭＯＳトランジスタの概念図である。
【図１２】フローティングデート電極を有する多入力の
ＭＯＳトランジスタの概念図である。
ＭＯＳトランジスタの概念図である。
【図１３】２入力の容量結合を持ったνＭＯＳの概念図
である。
である。
【図１４】本発明のディレイロックドループの一実施例
を示すブロック図である。
を示すブロック図である。
【図１５】本発明の自己同期パイプライン式デジタルシ
ステムの一実施例を示すブロック図である。
ステムの一実施例を示すブロック図である。
【図１６】本発明の電圧制御発振器の一実施例を示すブ
ロック図である。
ロック図である。
【図１７】本発明のフェーズロックドループの一実施例
を示すブロック図である。
を示すブロック図である。
１ 入力端子 ２ 出力端子 ３ 電源電圧 ４ 接地電位 ５ 第二の容量手段 ６ 第一の容量手段 ７ 第一のインバーターの出力ノード ８ ＮＭＯＳトランジスタ ９ ＰＭＯＳトランジスタ １０ 制御信号端子 １１ 第二のインバーター １２ 入力パルス １３ フローティングノードの波形 １４ フローティングノードの波形 １５ フローティングノードの波形 １６ 論理しきい値 １７ 第二のインバーターの出力遅延波形 １８ 第二のインバーターの出力遅延波形 １９ 第二のインバーターの出力遅延波形 ２０ 雑音信号 ２１ ジッター量 ２２ 容量手段 ２３ 容量手段 ２４ ＰＭＯＳトランジスタ ２５ ＮＭＯＳトランジスタ ２６ 第四のインバーター ２７ 容量手段 ２８ 容量手段 ２９ ＰＭＯＳトランジスタ ３０ ＮＭＯＳトランジスタ ３１ 第Ｎのインバーター ３２ 第四のインバーターの出力ノード ３３ 出力端子 ３４ 容量手段 ３５ 容量手段 ３６ ＰＭＯＳトランジスタ ３７ ＮＭＯＳトランジスタ ３８ 容量手段 ３９ 容量手段 ４０ ＰＭＯＳトランジスタ ４１ ＮＭＯＳトランジスタ ４２ 容量手段 ４３ 容量手段 ４４ ＰＭＯＳトランジスタ ４５ ＮＭＯＳトランジスタ ４６ 出力端子 ４７ 第二の容量手段 ４８ 第一の容量手段 ４９ ＮＭＯＳトランジスタ ５０ ＮＭＯＳトランジスタ ５１ 定電流源 ５２ ＰＭＯＳトランジスタ ５３ ＰＭＯＳトランジスタ ５４ ＰＭＯＳトランジスタ ５５ ＰＭＯＳトランジスタ ５６ ＮＭＯＳトランジスタ ５７ ＮＭＯＳトランジスタ ５８ ＰＭＯＳトランジスタ ５９ ＮＭＯＳトランジスタ ６０ ＮＭＯＳトランジスタ５０のゲート端子 ６１ 第二の遅延制御端子 ６２ 容量手段 ６３ 容量手段 ６４ ＰＭＯＳトランジスタ ６５ ＮＭＯＳトランジスタ ６６ 第一の遅延制御端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大見 忠弘 宮城県仙台市青葉区米ヶ袋２−１−17− 301 (72)発明者 柴田 直 東京都江東区越中島１丁目３番地16−411 号
Claims (14)
- 【請求項１】 センスアンプの入力端子に第一の容量手
段を介して信号入力端子が接続され、該センスアンプの
入力端子に第二の容量手段を介して制御入力端子が接続
され、 前記センスアンプの入力端子と前記第一及び第二の容量
手段との共通接続点がフローティングノードとなってお
り、少なくとも前記センスアンプの判定しきい値近傍
で、前記センスアンプの入力端子に前記信号入力端子を
通して印加された信号が、前記制御入力端子に印加され
た制御信号によって、上下にシフトすることにより、出
力の遅延量を制御してなる半導体集積回路。 - 【請求項２】 前記センスアンプがバッファ機能を持っ
た請求項１に記載の半導体集積回路において、 前段の半導体集積回路の出力が、次段の半導体集積回路
の信号入力端子と接続されるように、前記半導体集積回
路が複数個直列に接続され、該直列接続された全ての半
導体集積回路の制御入力端子が共通接続され、 直列接続された初段の半導体集積回路の信号入力端子に
信号が印加され、終段の半導体集積回路の出力端子を信
号出力としたことを特徴とする半導体集積回路。 - 【請求項３】 前記センスアンプがインバーター機能を
持った請求項１に記載の半導体集積回路において、 前段の半導体集積回路の出力が、次段の半導体集積回路
の信号入力端子と接続されるように、前記半導体集積回
路が複数個直列に接続され、該直列接続された複数の半
導体集積回路のうちの奇数番目の半導体集積回路の制御
入力端子が共通接続されるとともに、偶数番目の半導体
集積回路の制御入力端子が共通接続され、 直列接続された初段の半導体集積回路の信号入力端子に
信号が印加され、終段の半導体集積回路の出力端子を信
号出力としたことを特徴とする半導体集積回路。 - 【請求項４】 前記奇数番目の半導体集積回路の制御入
力端子と、前記偶数番目の半導体集積回路の制御入力端
子とに、互いに逆方向に変化する制御電圧を印加するこ
とを特徴とする請求項３に記載の半導体集積回路。 - 【請求項５】 前記センスアンプが、相補型ＭＯＳイン
バーターで構成されていることを特徴とする請求項１〜
４のいずれかの請求項に記載の半導体集積回路。 - 【請求項６】 前記センスアンプが、ＭＯＳトランジス
タで構成された差動アンプを入力段とするコンパレータ
ーであることを特徴とする請求項１に記載の半導体集積
回路。 - 【請求項７】 前記コンパレーターの入出力関係が、反
転関係にある請求項６に記載の半導体集積回路。 - 【請求項８】 前記コンパレーターの入出力関係が、非
反転関係にある請求項６に記載の半導体集積回路。 - 【請求項９】 請求項５〜８のいずれかの請求項に記載
のセンスアンプを構成するＭＯＳトランジスタ及び第一
及び第二の容量手段が、半導体基板上に離間して設けら
れたソース・ドレイン領域間のチャネル領域上に、第一
のゲート絶縁膜を介してフローティング電極を形成し、
このフローティングゲート電極上に、第二のゲート酸化
膜を介して、互いに電気的に絶縁された二つのゲート電
極を有したトランジスタからなることを特徴とする半導
体集積回路。 - 【請求項１０】 請求項１〜３のいずれかの請求項に記
載の半導体集積回路を含む電圧コントロールディレイラ
インであって、前記信号入力端子に印加されたパルスを
前記制御入力端子をコントロールすることで、出力され
るパルスのディレイ量を制御してなることを特徴とする
電圧コントロールディレイライン。 - 【請求項１１】 請求項１０に記載の電圧コントロール
ディレイラインを含むことを特徴とするディレイロック
ドループ。 - 【請求項１２】 請求項１０に記載の電圧コントロール
ディレイラインを含むことを特徴とする自己同期パイプ
ライン式デジタルシステム。 - 【請求項１３】 請求項３に記載のインバーター機能を
持ったセンスアンプを用いた半導体集積回路を奇数個直
列に接続し最終出力を初段の信号入力端子に接続するこ
とで、発振ループを形成し、前記奇数番目の半導体集積
回路の制御入力端子及び偶数番目の半導体集積回路の制
御入力端子のコントロール信号によって発振周波数を制
御してなることを特徴とする電圧制御発振器。 - 【請求項１４】 請求項１３に記載の電圧制御発振器を
含むことを特徴とするフェーズロックドループ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9176867A JPH1127116A (ja) | 1997-07-02 | 1997-07-02 | 半導体集積回路、電圧コントロールディレイライン、ディレイロックドループ、自己同期パイプライン式デジタルシステム、電圧制御発振器、およびフェーズロックドループ |
| US09/110,013 US6310505B1 (en) | 1997-07-02 | 1998-07-02 | Semiconductor integrated circuit, delay-locked loop having the same circuit, self-synchronizing pipeline type system, voltage-controlled oscillator, and phase-locked loop |
| US09/919,926 US6459312B2 (en) | 1997-07-02 | 2001-08-02 | Semiconductor integrated circuit, delay-locked loop having the same circuit, self-synchronizing pipeline type system, voltage-controlled oscillator, and phase-locked loop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9176867A JPH1127116A (ja) | 1997-07-02 | 1997-07-02 | 半導体集積回路、電圧コントロールディレイライン、ディレイロックドループ、自己同期パイプライン式デジタルシステム、電圧制御発振器、およびフェーズロックドループ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1127116A true JPH1127116A (ja) | 1999-01-29 |
Family
ID=16021200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9176867A Pending JPH1127116A (ja) | 1997-07-02 | 1997-07-02 | 半導体集積回路、電圧コントロールディレイライン、ディレイロックドループ、自己同期パイプライン式デジタルシステム、電圧制御発振器、およびフェーズロックドループ |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6310505B1 (ja) |
| JP (1) | JPH1127116A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593786B2 (en) | 2001-06-30 | 2003-07-15 | Hynix Semiconductor Inc. | Register controlled DLL reducing current consumption |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3514645B2 (ja) * | 1998-12-28 | 2004-03-31 | 株式会社 沖マイクロデザイン | 半導体集積回路装置の入出力回路 |
| AU2002226956A1 (en) * | 2000-11-22 | 2002-06-03 | Leap Wireless International, Inc. | Method and system for providing interactive services over a wireless communications network |
| US7574493B2 (en) | 2000-11-22 | 2009-08-11 | Cricket Communications, Inc. | Method and system for improving the efficiency of state information transfer over a wireless communications network |
| US7569849B2 (en) * | 2001-02-16 | 2009-08-04 | Ignis Innovation Inc. | Pixel driver circuit and pixel circuit having the pixel driver circuit |
| US6737926B2 (en) * | 2001-08-30 | 2004-05-18 | Micron Technology, Inc. | Method and apparatus for providing clock signals at different locations with minimal clock skew |
| JP3831277B2 (ja) * | 2001-12-28 | 2006-10-11 | 株式会社東芝 | 半導体装置 |
| KR100518226B1 (ko) * | 2003-04-23 | 2005-10-04 | 주식회사 하이닉스반도체 | Ｄｄｌ 장치의 클락 분주기 및 그 클락 분주 방법 |
| CN100454027C (zh) * | 2004-03-09 | 2009-01-21 | 松下电器产业株式会社 | 频率传感器和半导体装置 |
| JP4096948B2 (ja) * | 2005-02-01 | 2008-06-04 | セイコーエプソン株式会社 | レベルシフト回路、それを用いた電気光学装置、および、電子機器 |
| US7750709B1 (en) * | 2006-01-06 | 2010-07-06 | Oracle America, Inc. | Method and apparatus for biasing a floating node in an integrated circuit |
| US7696811B2 (en) * | 2006-06-19 | 2010-04-13 | International Business Machines Corporation | Methods and circuits to reduce threshold voltage tolerance and skew in multi-threshold voltage applications |
| US7456667B2 (en) * | 2006-12-22 | 2008-11-25 | Taylor Stewart S | Electrical signal duty cycle modification |
| US8004337B2 (en) * | 2007-01-30 | 2011-08-23 | Dolpan Audio, Llc | Digital delay circuit |
| US10003326B1 (en) | 2017-05-15 | 2018-06-19 | Shanghai Zhaoxin Semiconductor Co., Ltd. | Ring oscillator |
| US9900008B1 (en) * | 2017-05-15 | 2018-02-20 | Via Alliance Semiconductor Co., Ltd. | Pre-driver and replica circuit and driver system with the same |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02296410A (ja) * | 1989-05-11 | 1990-12-07 | Mitsubishi Electric Corp | 遅延回路 |
| JP2746289B2 (ja) | 1989-09-09 | 1998-05-06 | 忠弘 大見 | 素子の作製方法並びに半導体素子およびその作製方法 |
| JP2994670B2 (ja) | 1989-12-02 | 1999-12-27 | 忠弘 大見 | 半導体装置及びその製造方法 |
| JP3459017B2 (ja) * | 1993-02-22 | 2003-10-20 | 直 柴田 | 半導体装置 |
| US5617053A (en) * | 1993-06-17 | 1997-04-01 | Yozan, Inc. | Computational circuit |
| US5818884A (en) * | 1993-10-26 | 1998-10-06 | General Datacomm, Inc. | High speed synchronous digital data bus system having unterminated data and clock buses |
| US5835045A (en) | 1994-10-28 | 1998-11-10 | Canon Kabushiki Kaisha | Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device. |
| JPH08204567A (ja) | 1995-01-31 | 1996-08-09 | Canon Inc | 半導体装置とこれを用いた半導体回路、相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器及び信号処理システム |
| JP3512292B2 (ja) | 1996-01-30 | 2004-03-29 | 忠弘 大見 | 半導体装置及びこれを用いた算術演算システム、画像処理システム、音声信号処理システム、パターン認識システム、信号処理システム、並列データ処理システム、ビデオ信号処理システム |
| US6127857A (en) | 1997-07-02 | 2000-10-03 | Canon Kabushiki Kaisha | Output buffer or voltage hold for analog of multilevel processing |
| JPH1125201A (ja) | 1997-07-02 | 1999-01-29 | Tadahiro Omi | 半導体集積回路 |
| JPH1125200A (ja) | 1997-07-02 | 1999-01-29 | Tadahiro Omi | 半導体集積回路 |
| US6255731B1 (en) | 1997-07-30 | 2001-07-03 | Canon Kabushiki Kaisha | SOI bonding structure |
-
1997
- 1997-07-02 JP JP9176867A patent/JPH1127116A/ja active Pending
-
1998
- 1998-07-02 US US09/110,013 patent/US6310505B1/en not_active Expired - Lifetime
-
2001
- 2001-08-02 US US09/919,926 patent/US6459312B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593786B2 (en) | 2001-06-30 | 2003-07-15 | Hynix Semiconductor Inc. | Register controlled DLL reducing current consumption |
Also Published As
| Publication number | Publication date |
|---|---|
| US6459312B2 (en) | 2002-10-01 |
| US20010043101A1 (en) | 2001-11-22 |
| US6310505B1 (en) | 2001-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5012142A (en) | Differential controlled delay elements and skew correcting detector for delay-locked loops and the like | |
| US5426384A (en) | Voltage controlled oscillator (VCO) with symmetrical output and logic gate for use in same | |
| US5945855A (en) | High speed phase lock loop having high precision charge pump with error cancellation | |
| US6456170B1 (en) | Comparator and voltage controlled oscillator circuit | |
| CA2073888C (en) | Signal delay apparatus employing a phase locked loop | |
| JP4093961B2 (ja) | 位相ロックループ回路、遅延ロックループ回路、タイミング発生器、半導体試験装置及び半導体集積回路 | |
| US5808498A (en) | At frequency phase shifting circuit for use in a quadrature clock generator | |
| US7432752B1 (en) | Duty cycle stabilizer | |
| JPH1127116A (ja) | 半導体集積回路、電圧コントロールディレイライン、ディレイロックドループ、自己同期パイプライン式デジタルシステム、電圧制御発振器、およびフェーズロックドループ | |
| US6486719B2 (en) | Flip-flop circuits having digital-to-time conversion latches therein | |
| JP2007097140A (ja) | デジタルとアナログ制御を用いた電圧制御遅延ラインの遅延セル | |
| EP0379169B1 (en) | Signal delay circuit using charge pump circuit | |
| JP2000261315A (ja) | アナログ混用ディジタルｄｌｌ | |
| JP3109560B2 (ja) | ばらつき補償技術による半導体集積回路 | |
| US6157691A (en) | Fully integrated phase-locked loop with resistor-less loop filer | |
| US5748020A (en) | High speed capture latch | |
| US5365128A (en) | High-resolution synchronous delay line | |
| JP4000215B2 (ja) | 充放電電流発生回路、チャージポンプ回路、ｐｌｌ回路およびパルス幅変調回路 | |
| JP2001168848A (ja) | デジタル同期回路 | |
| US9742413B2 (en) | Electronic device and information processing apparatus | |
| US5684805A (en) | Microwave multiphase detector | |
| US6509803B2 (en) | Voltage-controlled oscillator having short synchronous pull-in time | |
| US5808488A (en) | Timed bistable circuit for high frequency applications | |
| JPH09223965A (ja) | クロック発生回路 | |
| US6900684B2 (en) | Pulse processing circuit and frequency multiplier circuit |