CN1267928C - 带有对用于选择存储单元的辅助字线的控制的半导体存储器件 - Google Patents

带有对用于选择存储单元的辅助字线的控制的半导体存储器件 Download PDF

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Abstract

一种半导体存储器件具有一个主行译码器，用于控制主字线，一个辅助行译码器，用于控制辅助字线，以及辅助字线驱动电路，可由主字线和辅助字选择线控制，用于控制辅助字线来选择存储单元。该半导体存储器件包含一个分层字线***，其中，字线不需要以金属化互联进行连接。主字线和辅助字选择线控制辅助字线驱动电路，在一种未选定状态下向一个辅助字线提供一个由负电位发生器产生的任一负电压，在一种选定状态下只将一选定辅助字线保持为高电平。

Description

带有对用于选择存储单元的辅助 字线的控制的半导体存储器件
技术领域
本发明涉及一种半导体存储器件，特别涉及一种带有一个辅助字线驱动电路的半导体存储器件，其中，所述辅助字线驱动电路用于依据由一个主译码器电路控制的主字线和由一个辅助译码器电路控制的辅助字选择线为存储单元选择激活辅助字线。
背景技术
近年来，由于半导体微加工工艺的提高，为了获得更大的存储容量，半导体存储器件已经以日益增长的速率进行高度集成。在半导体存储器件中，可以容易地对能够存储并保存数据的动态随机存取存储器(DRAM)进行高度集成以获得更大的存储容量，因为一个存储单元包括两个元件，即一个晶体管和一个电容器。在相关学术界的出版物中已经提到了具有吉位存储容量的DRAM。
附图1显示了一个DRAM存储单元。如图1所示，DRAM存储单元包括一个存储单元电容器C1，它通过一个存储单元晶体管M1保持在电源电压Vcc或地电位GND。为了减少亚阈值泄漏，存储单元晶体管M1的阈值电压Vtn比周围的晶体管的阈值电压高。因此，为了将数据写入存储单元电容器C1，必须将一个比阈值电压Vtn和电源电压Vcc之和高的电压加到字线WL上，该字线WL与存储单元晶体管M1相连。其结果是，将一个比电源电压Vcc高的提高的电位Vpp通过字线WL加到存储单元晶体管M1的栅极上。
随着DRAM的存储容量的增加，从外部电源提供给DRAM的电源电压降低。例如，一个具有64,256Mb存储容量的DRAM的电源电压大约为3.3V，而一个具有1Gb存储容量的DRAM的电源电压大约为2.5V。
对于带有较低电源电压的DRAM的高速运行，存储单元晶体管的阈值电压可以被降低，以提高其驱动能力。然而，降低的阈值电压会导致较差的亚阈值泄漏特性。
因为需要减少亚阈值泄漏，所以存储单元晶体管的阈值电压不能被显著地降低，并且不能根据电源电压进行比例换算。因此，加到存储单元晶体管的栅极上的提高的电压不能被足够地降低，并且很难从较低的电源电压来获得提高的电压。
为了解决上述问题，有人提出将一个负电压加到与存储单元连接的字线上。
附图2显示了依据这种建议的第一个传统的半导体存储器件(日本专利公开文本No.84355/94)，附图3显示了第一传统半导体存储器件的运行时序图。
在图2中，字线WL0、WL1用于传送加到存储单元晶体管M49的栅极上的信号。
在一种未选定状态下，在一个字译码器52中的选择晶体管N66的栅极保持在地电位GND，使得选择晶体管N66不导通，并且非选择晶体管N68的栅极保持在电源电压Vcc，使得非选择晶体管N68导通。来自一个低位地址预译码器53的字线选择信号50a具有地电位GND。字线WL0、WL1保持在负电位VL，为低电平，负电位VL为一个比N沟道晶体管N66的阈值电压Vtn的绝对值小的值。
在一种选定状态下，在字译码器52中，在时间t1运用一个地址信号将来自NAND门60的输出信号从电压Vcc改变到负电位VL。晶体管N66的栅极电位变到Vcc-Vtn，使得晶体管N66导通，并且晶体管N68的栅极电位变到负电位VL，使得晶体管N68不导通。
因此，将所有连接到导通晶体管N66的字线从负电位VL提升到地电位GND。
在低位地址预译码器53中，只有一个选定的字线选择信号50a的电位响应施加的地址信号改变到一个提高的电位VH，从而将所要的字线WL0提升到提高的电位VH。
图4显示了第二个传统的半导体存储器件(Yamagata，T.等，“低电压运行和/或吉级DRAM的电路设计技术”，ISSCC科技论文文摘，第248-249页，1955年2月)。
在一种未选定状态下，NAND门71的输出信号具有电源电压Vcc。因此，晶体管N72的栅极保持在电源电压Vcc，使得晶体管N72导通。用一个提高的电位Vpp加到晶体管P72的栅极上，使其不导通。字线WL现在保持在负电位Vbb。
当施加一个地址信号来引出一种选定状态时，NAND门71的输出信号具有地电位GND。晶体管N72的栅极保持在负电位Vbb，使得晶体管N72不导通。将地电位GND加到晶体管P72的栅极上，使其导通。字线WL的电位从负电位Vbb改变到提高的电位Vpp。
由于下述原因，上述的传统的半导体存储器件还存在着一些缺陷：
依据第一个传统的半导体存储器件，将负电位设置为低于N沟道晶体管的阈值电压的绝对值，使其不可能充分地降低字线电位。而且，当字译码器52被激活时，那些没被字线选择信号50选择的字线从负电位变到地电位GND。
依据第二个传统的半导体存储器件，可以不考虑晶体管的阈值电压来选择字线WL的负电位或低电平。然而，随着半导体存储器件尺寸的减小，用金属化互联来连接字线以减少在字线间距中的互联感应会变得很困难。这个缺陷在第一个传统的半导体存储器件中也存在，并且妨碍了半导体存储器件尺寸的减小和存储容量的增大。
发明内容
因此，本发明的一个目的是提供一种半导体存储器件，其具有适于减小尺寸和增大存储容量的电路结构，并且能够在一种未选定状态下向连接到存储单元的字线提供一个期望的负电压，而在一种选定状态下只使得选定的字线为高电平。
依据本发明，半导体存储器件具有一个主行译码器，用于控制主字线，一个辅助行译码器，用于控制辅助字选择线，以及辅助字线驱动电路，该电路可由主字线和辅助字选择线控制，用于控制辅助字选择线来选择存储单元。半导体存储器件包含一个分层字线***，其中，字线不需要以金属化互联进行连接。主字线和辅助字选择线控制辅助字线驱动电路，以在一种未选定状态下向一个辅助字线提供一个由负电位发生器产生的任一负电压，在一种选定状态下只将一选定辅助字线保持为高电平。
由于半导体存储器件包含一个字线不需要以金属化互联连接的分层字线***，所以半导体存储器件具有一种使得该器件可以以高度精简的尺寸进行微加工并可以提供高存储容量的电路结构。在一种未选定状态下，将一个任意负电压提供给连接到存储单元上的辅助字线。在一种选定状态下，只有一个选定的辅助字线为高电平。
附图说明
本发明的上述和其他目的、特征和优点在下面参考附图进行的说明中将变得更加明显，附图显示了本发明的示例。
图1是一个DRAM存储单元的电路图；
图2是第一个传统的半导体存储器件的电路图；
图3是第一个传统的半导体存储器件的运行时序图；
图4是第二个传统的半导体存储器件的电路图；
图5是依据本发明的一个实施例的半导体存储器件的方框图；
图6是显示实现图5中所示半导体存储器件的一个DRAM的配置的示意图；
图7是依据本发明的实施例的半导体存储器件的电路图，其中部分为方框图形式；
图8至12为不同电平变换器的电路图；
图13是依据本发明的另一个实施例的半导体存储器件的电路图，其中部分为方框图形式；
图14A、14B至22A、22B是不同辅助字线驱动电路的电路图及其运行的时序图。
具体实施方式
如图5所示，依据本发明的一个实施例的半导体存储器件包括一个主行译码器101、一个辅助行译码器102、辅助字线驱动电路103、以及一个负电位发生器104，辅助字线驱动电路103用于依据由主行译码器101控制的主字线105和由辅助行译码器102控制的辅助字选择线106激活存储单元选择辅助字线107，负电位发生器104用于当未选定存储单元选择辅助字线107时将一个负电位加到存储单元选择辅助字线107。依据本发明，半导体存储器件采用一个分层字线***。
当施加一内部地址信号时，主行译码器101和辅助行译码器102被激活，以选择所需的辅助字线驱动电路103。选定的辅助字线驱动电路103的存储单元选择辅助字线107变为高电平。将由负电位发生器104产生的负电位加到主行译码器101、辅助行译码器102和辅助字线驱动电路103。未选定的辅助字线驱动电路103的存储单元选择辅助字线107保持在作为低电平的负电位。产生负电位的负电位发生器104可以由一个公知的用于在半导体存储器件中产生低电压的电路构成。例如，负电位发生器104可以由一个电荷泵电路或类似电路构成，该电荷泵电路由一个负电压电平检测器控制，用于提供带有恒定电平的负电位。
图6显示了实现图5中所示半导体存储器件的一个DRAM的配置。
如图6所示，将辅助行译码器102横靠在列译码器108的旁边。当主行译码器101的主字线105和辅助行译码器102的辅助字选择线106被激活时，选定在一个辅助字线驱动电路阵列109中的所需的辅助字线驱动电路103，以驱动辅助字线107。
图7详细显示了该半导体存储器件，其中部分为方框图形式。
如图7所示，在一个存储单元阵列中的存储单元晶体管的栅极连接到从辅助字线驱动电路103延伸出的辅助字线107。从主行译码器101延伸出的单个主字线105与辅助字线驱动电路阵列109中的多个(在该实施例中为四个)辅助字线驱动电路103连接。一个辅助字线驱动电路103由从辅助行译码器102延伸出的一个相应的辅助字选择线106选定，从而激活一个所需的辅助字线107。
每个主行译码器101和辅助行译码器102包括一个电平变换器，用作辅助字线驱动电路103的输入控制线，该电平变换器可以是图8至11中所示电路结构中的任何一种，这取决于在主字线105和辅助字选择线106上的逻辑电平的大小。
图8中所示的电路结构用于将高电平为电源电压Vcc、低电平为地电位GND的输入信号变换为高电平为提高电位Vpp、低电平为地电位GND的输出信号。
图9中所示的电路结构用于将高电平为电源电压Vcc、低电平为地电位GND的输入信号变换为高电平为电源电压Vcc、低电平为负电位Vnb的输出信号。
图10或11中所示的电路结构用于将高电平为电源电压Vcc、低电平为地电位GND的输入信号变换为高电平为提高电位Vpp、低电平为负电位Vnb的输出信号。
图8-11中所示的电路结构只是为了例示，在每个主行译码器101和辅助行译码器102中可以包含任何各种其他的电平变换器。
图13显示了依据本发明的另一个实施例的半导体存储器件，其中部分以方框图形式表示。
图13中所示的半导体存储器件与图7中所示的半导体存储器件大体相同。然而，在图13中，来自辅助行译码器102的低电平逻辑输出信号为地电位GND。与辅助字线驱动电路103放置得很近的电平变换器110由在来自辅助行译码器102的输出信号与一个选择存储单元阵列的信号BSEL之间的逻辑运算激活。电平变换器110将来自辅助行译码器102的低电平逻辑输出信号变换为负电位Vnb。
电平变换器110位于在图6中所示结构的辅助字线驱动电路阵列109和读出电路阵列之间的交点处的SWCROSS区域。只有这些激活由一个块选择信号线BSEL选择的存储单元阵列单元的电平变换器110被启动，其中，块选择信号线BSEL沿读出电路从主行译码器101输出。
图13中所示的连接法是有利的，因为来自辅助行译码器102的低电平逻辑输出信号是地电位GND，而不是负电位，所以可以减少用辅助字选择线106对负电位发生器104充电和放电的负载。
主行译码器101具有一个电平变换器，该电平变换器可以是图8至11中所示电路结构中的任何一种。辅助行译码器102也具有一个电平变换器，该电平变换器可以是图8中所示的电路结构，将高电平为电源电压Vcc、低电平为地电位GND的输入信号变换为高电平为提高电位Vpp、低电平为地电位GND的输出信号。每个电平变换器110也可以是图9或12中所示的电路结构。在图13中所示的每个主行译码器101、辅助行译码器102和电平变换器110中可以包含任何各种其他的电平变换器。
下面将说明每个辅助字线驱动电路103的各种例子。辅助字线驱动电路103的控制线信号由主行译码器101和辅助行译码器102进行电平变换，然后加到辅助字线驱动电路103上。
图14A和14B显示了每个辅助字线驱动电路103的第一个例子。
如图14A所示，辅助字线驱动电路103包括三个NMOS晶体管N1、N2、N3。晶体管N1连在一个辅助字选择线RA和一个辅助字线SWL之间，来自主字线MWL的一个电位加到其栅极上。晶体管N2连在一个负电位电源线和辅助字线SWL之间，一个互补主字线MWLB连到其栅极上。晶体管N3连在主字线MWL和晶体管N1的栅极之间，电源电压Vcc或提高电位Vpp加在其栅极上。
在一种未选定状态下，主字线MWL保持在负电位Vnb，互补主字线MWLB保持在电源电压Vcc，辅助字选择线RA保持在负电位Vnb。晶体管N2变为导通，使辅助字线SWL保持在负电位Vnb。
响应一个地址信号的请求而选择的主字线MWL从负电位Vnb变到提高电位Vpp。互补主字线MWLB从电源电压Vcc变到负电位Vnb。将一个等于“晶体管N3的栅极电位-晶体管N3的阈值电压”的电位电平加到晶体管N1的栅极。当选定的辅助字选择线RA从负电位Vnb变到提高电位Vpp时，由于电容耦合，晶体管N1的栅极电位增加到电平“晶体管N3的栅极电位-晶体管N3的阈值电压+Vpp-Vnb”附近的一个电平，从而将辅助字选择线RA的电位传递到辅助字线SWL而没有降低电平。
在访问了存储单元之后，辅助字选择线RA从提高电位Vpp变到负电位Vnb，将辅助字线SWL的电位从提高电位Vpp拉到负电位Vnb。主字线MWL从提高电位Vpp变到负电位Vnb，而互补主字线MWLB从负电位Vnb变到电源电压Vcc。现在，辅助字线驱动电路返回到未选定状态。
图15A和15B显示了每个辅助字线驱动电路103的第二个例子。
如图15A所示，辅助字线驱动电路103包括三个NMOS晶体管N1、N2、N3。晶体管N1连在一个主字线MWL和一个辅助字线SWL之间，来自辅助字选择线RA的一个电位加到其栅极上。晶体管N2连在一个负电位电源线和辅助字线SWL之间，一个互补辅助字选择线RAB连到其栅极上。晶体管N3连在辅助字选择线RA和晶体管N1的栅极之间，电源电压Vcc或提高电位Vpp加在其栅极上。
在一种未选定状态下，辅助字选择线RA保持在负电位Vnb，互补辅助字选择线RAB保持在电源电压Vcc，主字线MWL保持在负电位Vnb。晶体管N2变为导通，使辅助字线SWL保持在负电位Vnb。
响应一个地址信号的请求而选择的辅助字选择线RA从负电位Vnb变到提高电位Vpp。互补辅助字选择线RAB从电源电压Vcc变到负电位Vnb。将一个等于“晶体管N3的栅极电位-晶体管N3的阈值电压”的电位电平加到晶体管N1的栅极。当选定的主字线MWL从负电位Vnb变到提高电位Vpp时，由于电容耦合，晶体管N1的栅极电位增加到电平“晶体管N3的栅极电位-晶体管N3的阈值电压+Vpp-Vnb”附近的一个电平，从而将主字线MWL的电位传递到辅助字线SWL而没有降低电平。
在访问了存储单元之后，主字线MWL从提高电位Vpp变到负电位Vnb，将辅助字线SWL的电位从提高电位Vpp拉到负电位Vnb。辅助字选择线RA从提高电位Vpp变到负电位Vnb，而互补辅助字选择线RAB从负电位Vnb变到电源电压Vcc。现在，辅助字线驱动电路返回到未选定状态。
图16A和16B显示了每个辅助字线驱动电路103的第三个例子。
如图16A所示，辅助字线驱动电路103包括四个NMOS晶体管N1、N2、N3、N4。晶体管N1连在一个辅助字选择线RA和一个辅助字线SWL之间，来自主字线MWL的一个电位加到其栅极上。晶体管N2连在一个负电位电源线和辅助字线SWL之间，一个互补辅助字选择线RAB连到其栅极上。晶体管N3连在主字线MWL和晶体管N1的栅极之间，电源电压Vcc或提高电位Vpp加在其栅极上。晶体管N4连在主字线MWL和辅助字线SWL之间，辅助字选择线RA连到其栅极上。
在一种未选定状态下，辅助字选择线RA被保持在负电位Vnb，互补辅助字选择线RAB保持在电源电压Vcc，主字线MWL保持在负电位Vnb。晶体管N2变为导通，使辅助字线SWL保持在负电位Vnb。
响应一个地址信号的请求而选择的主字线MWL从负电位Vnb变到提高电位Vpp。将一个等于“晶体管N3的栅极电位-晶体管N3的阈值电压”的电位电平加到晶体管N1的栅极。当选定的辅助字选择线RA从负电位Vnb变到提高电位Vpp时，由于电容耦合，晶体管N1的栅极电位增加到电平“晶体管N3的栅极电位-晶体管N3的阈值电压+Vpp-Vnb”附近的一个电平，从而将辅助字选择线RA的电位传递到辅助字线SWL而没有降低电平。为了防止当主字线MWL处于负电位Vnb并且辅助字选择线RA处于提高电位Vpp时辅助字线SWL从负电位漂移，晶体管N4将辅助字线SWL连到主字线MWL。
在访问了存储单元之后，辅助字选择线RA从提高电位Vpp变到负电位Vnb，互补辅助字选择线RAB从负电位Vnb变到电源电压Vcc，将辅助字线SWL的电位从提高电位Vpp拉到负电位Vnb。主字线MWL从提高电位Vpp变到负电位Vnb。现在，辅助字线驱动电路返回到未选定状态。
图17A和17B显示了每个辅助字线驱动电路103的第四个例子。
如图17A所示，辅助字线驱动电路103包括一个PMOS晶体管P1和NMOS晶体管N1、N2。NMOS晶体管N1连在一个辅助字选择线RA和一个辅助字线SWL之间，来自主字线MWL的一个电位加到其栅极上。NMOS晶体管N2连在一个负电位电源线和辅助字线SWL之间，一个互补主字线MWLB连到其栅极上。PMOS晶体管P1连在辅助字选择线RA和辅助字线SWL之间，互补主字线MWLB连到其栅极上。
在一种未选定状态下，主字线MWL保持在负电位Vnb，互补主字线MWLB保持在电源电压Vcc，辅助字选择线RA保持在负电位Vnb。晶体管N2变得导通，使辅助字线SWL保持在负电位Vnb。
响应一个地址信号的请求而选择的主字线MWL从负电位Vnb变到提高电位Vpp。互补主字线MWLB从电源电压Vcc变到负电位Vnb。
晶体管N1变为导通，将辅助字选择线RA和辅助字线SWL相互连在一起。当选定的辅助字选择线RA从负电位Vnb变到提高电位Vpp时，晶体管P1也变为导通，将辅助字选择线RA的电位传递到辅助字线SWL而没有降低电平。
在访问了存储单元之后，辅助字选择线RA从提高电位Vpp变到负电位Vnb，主字线MWL从提高电位Vpp变到负电位Vnb，互补主字线MWLB从负电位Vnb变到电源电压Vcc，将辅助字线SWL的电位从提高电位Vpp拉到负电位Vnb。现在，辅助字线驱动电路返回到未选定状态。
图18A和18B显示了每个辅助字线驱动电路103的第五个例子。
如图18A所示，辅助字线驱动电路103包括一个PMOS晶体管P1和NMOS晶体管N1、N2。NMOS晶体管N1连在一个主字线MWL和一个辅助字线SWL之间，来自辅助字选择线RA的一个电位加到其栅极上。NMOS晶体管N2连在一个负电位电源线和辅助字线SWL之间，一个互补辅助字选择线RAB连到其栅极上。PMOS晶体管P1连在主字线MWL和辅助字线SWL之间，互补辅助字选择线RAB连到其栅极上。
在一种未选定状态下，主字线MWL保持在负电位Vnb，辅助字选择线RA保持在负电位Vnb，互补辅助字选择线RAB保持在电源电压Vcc。晶体管N2变为导通，使辅助字线SWL保持在负电位Vnb。
响应一个地址信号的请求而选择的辅助字选择线RA从负电位Vnb变到提高电位Vpp。互补辅助字选择线RAB从电源电压Vcc变到负电位Vnb。
晶体管N1变为导通，将主字线MWL和辅助字线SWL相互连在一起。当选定的主字线MWL从负电位Vnb变到提高电位Vpp时，晶体管P1也变为导通，将主字线MWL的电位传递到辅助字线SWL而没有降低电平。
在访问了存储单元之后，主字线MWL从提高电位Vpp变到负电位Vnb，辅助字选择线RA从提高电位Vpp变到负电位Vnb，互补辅助字选择线RAB从负电位Vnb变到电源电压Vcc，将辅助字线SWL的电位从提高电位Vpp拉到负电位Vnb。现在，辅助字线驱动电路返回到未选定状态。
图19A和19B显示了每个辅助字线驱动电路103的第六个例子。
如图19A所示，辅助字线驱动电路103包括一个PMOS晶体管P1和NMOS晶体管N1、N2。NMOS晶体管N1连在一个负电位电源线和一个辅助字线SWL之间，来自一个互补主字线MWLB的一个电位加到其栅极上。NMOS晶体管N2连在负电位电源线和辅助字线SWL之间，一个辅助字选择线RA连到其栅极上。PMOS晶体管P1连在一个主字线MWL和辅助字线SWL之间，辅助字选择线RA连到其栅极上。
在一种未选定状态下，主字线MWL保持在负电位Vnb，互补主字线MWLB保持在电源电压Vcc，辅助字选择线RA保持在提高电位Vpp。晶体管N1、N2变得导通，使辅助字线SWL保持在负电位Vnb。
响应一个地址信号的请求而选择的辅助字选择线RA从提高电位Vpp变到负电位Vnb，使得晶体管N2不导通。选定的互补主字线MWLB从电源电压Vcc变到负电位Vnb，使得晶体管N1不导通，这样则使得负电位电源线与辅助字线SWL相互断开。当选定的主字线MWL从负电位Vnb变到提高电位Vpp时，晶体管P1变为导通，将主字线MWL的电位传递到辅助字线SWL而没有降低电平。
在访问了存储单元之后，主字线MWL从提高电位Vpp变到负电位Vnb，互补主字线MWLB从负电位Vnb变到电源电压Vcc，辅助字选择线RA从负电位Vnb变到提高电位Vpp，将辅助字线SWL的电位从提高电位Vpp拉到负电位Vnb。现在，辅助字线驱动电路返回到未选定状态。
图20A和20B显示了每个辅助字线驱动电路103的第七个例子。
如图20A所示，辅助字线驱动电路103包括一个PMOS晶体管P1和NMOS晶体管N1、N2。NMOS晶体管N1连在一个负电位电源线和一个辅助字线SWL之间，来自一个互补辅助字选择线RAB的一个电位加到其栅极上。NMOS晶体管N2连在负电位电源线和辅助字线SWL之间，一个主字线MWL连到其栅极上。PMOS晶体管P1连在一个辅助字选择线RA和辅助字线SWL之间，主字线MWL连到其栅极上。
在一种未选定状态下，主字线MWL保持在提高电位Vpp，辅助字选择线RA保持在负电位Vnb，互补辅助字选择线RAB保持在电源电压Vcc。晶体管N1、N2变为导通，使辅助字线SWL保持在负电位Vnb。
响应一个地址信号的请求而选择的主字线MWL从提高电位Vpp变到负电位Vnb，使得晶体管N2不导通。选定的互补辅助字选择线RAB从电源电压Vcc变到负电位Vnb，使得晶体管N1不导通，这样则使得负电位电源线与辅助字线SWL相互断开。当选定的辅助字选择线RA从负电位Vnb变到提高电位Vpp时，晶体管P1变为导通，将辅助字选择线RA的电位传递到辅助字线SWL而没有降低电平。
在访问了存储单元之后，辅助字选择线RA从提高电位Vpp变到负电位Vnb，互补辅助字选择线RAB从负电位Vnb变到电源电压Vcc，主字线MWL从负电位Vnb变到提高电位Vpp，将辅助字线SWL的电位从提高电位Vpp拉到负电位Vnb。现在，辅助字线驱动电路返回到未选定状态。
图21A和21B显示了每个辅助字线驱动电路103的第八个例子。
如图21A所示，辅助字线驱动电路103包括一个PMOS晶体管P1和NMOS晶体管N1、N2。NMOS晶体管N1连在一个负电位电源线和一个辅助字线SWL之间，来自一个互补辅助字选择线RAB的一个电位加到其栅极上。NMOS晶体管N2连在负电位电源线和辅助字线SWL之间，一个主字线MWL连到其栅极上。PMOS晶体管P1连在一个辅助字选择线RA和辅助字线SWL之间，一个同相主字线MWL’连到其栅极上。
在一种未选定状态下，主字线MWL保持在电源电压Vcc，同相主字线MWL’保持在提高电位Vpp，辅助字选择线RA保持在地电位GND，互补辅助字选择线RAB保持在电源电压Vcc。晶体管N1、N2变为导通，使辅助字线SWL保持在负电位Vnb。
响应一个地址信号的请求而选择的主字线MWL从电源电压Vcc变到负电位Vnb，同相主字线MWL’从提高电位Vpp变到地电位GND，使得晶体管N2不导通。选定的互补辅助字选择线RAB从电源电压Vcc变到负电位Vnb，使得晶体管N1不导通，这样则使得负电位电源线与辅助字线SWL相互断开。当选定的辅助字选择线RA从地电位GND变到提高电位Vpp时，晶体管P1变得导通，将辅助字选择线RA的电位传递到辅助字线SWL而没有降低电平。
在访问了存储单元之后，辅助字选择线RA从提高电位Vpp变到地电位GND，互补辅助字选择线RAB从负电位Vnb变到电源电压Vcc，主字线MWL从负电位Vnb变到电源电压Vcc，同相主字线MWL’从地电位GND变到提高电位Vpp，将辅助字线SWL的电位从提高电位Vpp拉到负电位Vnb。现在，辅助字线驱动电路返回到未选定状态。
图21A和21B中所示的电路结构是有利的，因为辅助字选择线RA的低电平是保持在地电位GND，而不是负电位，所以可以减小在负电位发生器104或提高电位发生器中的充电与放电负载。
如果辅助字线驱动电路103采用提高电位Vpp和负电位Vnp，则加到一个氧化膜上的最大电压为Vpp-Vnb。为了降低加到氧化膜上的电压，在每个控制线上的逻辑电压电平可以由一个电平变换器来改变。
图22A和22B显示了每个辅助字线驱动电路103的第九个例子，作为用于降低加到氧化膜上的电压的一种电路结构。
图22A中所示的辅助字线驱动电路103与图21A中所示的辅助字线驱动电路103的电路结构和运行相同，但控制线的逻辑电平不同。例如，将用于主字线和互补辅助字线的低电平选择为等于或低于电平“负电位Vnb+N沟道晶体管的阈值电压Vtn”的一个电位，并将低电平设置为比负电位Vnb高。将互补主字线的电平选择为等于或高于电平“提高电位Vpp-P沟道晶体管的阈值电压的绝对值|Vtp|”的一个电位，并将高电平设置为比提高电位Vpp低。采用这些设置，则加到氧化膜上的最大电压为Vpp-Vnb-Vtn或vpp-Vnb-|Vtp|附近的值，从而可以降低加在氧化膜上的电压。如果提供了用于产生各个电位的电路，控制线的逻辑电平可以很容易地用电平变换器来改变。
虽然这里应用专用术语描述了本发明的最佳实施例，但这种描述只是为了说明，应该理解，在不偏离附带的权利要求书的精神和范围的情况下是可以作出各种改变和变化的。

Claims (30)

1.一种半导体存储器件，包括：
一个主行译码器，可响应内部地址信号而被激活，用于激活一个主字线；
一个辅助行译码器，可响应内部地址信号而被激活，用于从多个辅助字选择线中选择相应于内部地址信号的辅助字选择线；
辅助字线驱动电路，分别与连接到一个存储单元阵列中的存储单元晶体管的辅助字线和辅助字选择线相连，当一个主字线被激活并且选定一个相应的辅助字选择线时，用于激活一个相应的辅助字线，并且当未选定一个相应的辅助字选择线时，用于将一个相应的辅助字线保持在负电位；以及
一个负电位发生器，用于向所述主行译码器、所述辅助行译码器和所述辅助字线驱动电路提供一个负电位。
2.根据权利要求1的半导体存储器件，还包括被放置在远离所述辅助行译码器的位置上的多个电平变换器，其中，所述辅助字选择线从所述辅助行译码器延伸出，并通过所述电平变换器分别连接到所述辅助字线驱动电路。
3.根据权利要求1的半导体存储器件，其特征在于：当所述主字线处于高电平且所述辅助字选择线处于高电平时，所述辅助字线被选定，并保持在一个作为高电平的电位，当所述主字线处于高电平且所述辅助字选择线处于低电平时，所述辅助字线未被选定，并保持在一个作为低电平的负电位，当所述主字线处于低电平且所述辅助字选择线处于高电平时，所述辅助字线未被选定，并保持在一个作为低电平的负电位，以及当所述主字线处于低电平且所述辅助字选择线处于低电平时，所述辅助字线未被选定，并保持在一个作为低电平的负电位。
4.根据权利要求2的半导体存储器件，其特征在于：当所述主字线处于高电平且所述辅助字选择线处于高电平时，所述辅助字线被选定，并保持在一个作为高电平的电位，当所述主字线处于高电平且所述辅助字选择线处于低电平时，所述辅助字线未被选定，并保持在一个作为低电平的负电位，当所述主字线处于低电平且所述辅助字选择线处于高电平时，所述辅助字线未被选定，并保持在一个作为低电平的负电位，以及当所述主字线处于低电平且所述辅助字选择线处于低电平时，所述辅助字线未被选定，并保持在一个作为低电平的负电位。
5.根据权利要求1的半导体存储器件，其特征在于：当所述主字线处于高电平且所述辅助字选择线处于低电平时，所述辅助字线被选定，并保持在一个作为高电平的电位，当所述主字线处于高电平且所述辅助字选择线处于高电平时，所述辅助字线未被选定，并保持在一个作为低电平的负电位，当所述主字线处于低电平且所述辅助字选择线处于高电平时，所述辅助字线未被选定，并保持在一个作为低电平的负电位，以及当所述主字线处于低电平且所述辅助字选择线处于低电平时，所述辅助字线未被选定，并保持在一个作为低电平的负电位。
6.根据权利要求2的半导体存储器件，其特征在于：当所述主字线处于高电平且所述辅助字选择线处于低电平时，所述辅助字线被选定，并保持在一个作为高电平的电位，当所述主字线处于高电平且所述辅助字选择线处于高电平时，所述辅助字线未被选定，并保持在一个作为低电平的负电位，当所述主字线处于低电平且所述辅助字选择线处于高电平时，所述辅助字线未被选定，并保持在一个作为低电平的负电位，以及当所述主字线处于低电平且所述辅助字选择线处于低电平时，所述辅助字线未被选定，并保持在一个作为低电平的负电位。
7.根据权利要求1的半导体存储器件，其特征在于：当所述主字线处于低电平且所述辅助字选择线处于高电平时，所述辅助字线被选定，并保持在一个作为高电平的电位，当所述主字线处于高电平且所述辅助字选择线处于高电平时，所述辅助字线未被选定，并保持在一个作为低电平的负电位，当所述主字线处于高电平且所述辅助字选择线处于低电平时，所述辅助字线未被选定，并保持在一个作为低电平的负电位，以及当所述主字线处于低电平且所述辅助字选择线处于低电平时，所述辅助字线未被选定，并保持在一个作为低电平的负电位。
8.根据权利要求2的半导体存储器件，其特征在于：当所述主字线处于低电平且所述辅助字选择线处于高电平时，所述辅助字线被选定，并保持在一个作为高电平的电位，当所述主字线处于高电平且所述辅助字选择线处于高电平时，所述辅助字线未被选定，并保持在一个作为低电平的负电位，当所述主字线处于高电平且所述辅助字选择线处于低电平时，所述辅助字线未被选定，并保持在一个作为低电平的负电位，以及当所述主字线处于低电平且所述辅助字选择线处于低电平时，所述辅助字线未被选定，并保持在一个作为低电平的负电位。
9.根据权利要求3的半导体存储器件，其特征在于：将所述主字线的所述高电平控制在一个等于或高于电源电压的电位电平上，将所述主字线的所述低电平控制在一个等于或低于地电位的电位电平上，将所述辅助字选择线的所述高电平控制在一个等于或高于电源电压的电位电平上，将所述辅助字选择线的所述低电平控制在一个等于或低于地电位的电位电平上，并且，所述辅助字线的所述高电平包括一个等于或高于电源电压的电位电平，所述辅助字线的所述低电平包括一个负电位。
10.根据权利要求4的半导体存储器件，其特征在于：将所述主字线的所述高电平控制在一个等于或高于电源电压的电位电平上，将所述主字线的所述低电平控制在一个等于或低于地电位的电位电平上，将所述辅助字选择线的所述高电平控制在一个等于或高于电源电压的电位电平上，将所述辅助字选择线的所述低电平控制在一个等于或低于地电位的电位电平上，并且，所述辅助字线的所述高电平包括一个等于或高于电源电压的电位电平，所述辅助字线的所述低电平包括一个负电位。
11.根据权利要求5的半导体存储器件，其特征在于：将所述主字线的所述高电平控制在一个等于或高于电源电压的电位电平上，将所述主字线的所述低电平控制在一个等于或低于地电位的电位电平上，将所述辅助字选择线的所述高电平控制在一个等于或高于电源电压的电位电平上，将所述辅助字选择线的所述低电平控制在一个等于或低于地电位的电位电平上，并且，所述辅助字线的所述高电平包括一个等于或高于电源电压的电位电平，所述辅助字线的所述低电平包括一个负电位。
12.根据权利要求6的半导体存储器件，其特征在于：将所述主字线的所述高电平控制在一个等于或高于电源电压的电位电平上，将所述主字线的所述低电平控制在一个等于或低于地电位的电位电平上，将所述辅助字选择线的所述高电平控制在一个等于或高于电源电压的电位电平上，将所述辅助字选择线的所述低电平控制在一个等于或低于地电位的电位电平上，并且，所述辅助字线的所述高电平包括一个等于或高于电源电压的电位电平，所述辅助字线的所述低电平包括一个负电位。
13.根据权利要求7的半导体存储器件，其特征在于：将所述主字线的所述高电平控制在一个等于或高于电源电压的电位电平上，将所述主字线的所述低电平控制在一个等于或低于地电位的电位电平上，将所述辅助字选择线的所述高电平控制在一个等于或高于电源电压的电位电平上，将所述辅助字选择线的所述低电平控制在一个等于或低于地电位的电位电平上，并且，所述辅助字线的所述高电平包括一个等于或高于电源电压的电位电平，所述辅助字线的所述低电平包括一个负电位。
14.根据权利要求8的半导体存储器件，其特征在于：将所述主字线的所述高电平控制在一个等于或高于电源电压的电位电平上，将所述主字线的所述低电平控制在一个等于或低于地电位的电位电平上，将所述辅助字选择线的所述高电平控制在一个等于或高于电源电压的电位电平上，将所述辅助字选择线的所述低电平控制在一个等于或低于地电位的电位电平上，并且，所述辅助字线的所述高电平包括一个等于或高于电源电压的电位电平，所述辅助字线的所述低电平包括一个负电位。
15.根据权利要求3的半导体存储器件，其特征在于：每个所述辅助字线驱动电路包括一个N沟道第一MOSFET，其连接在一个所述辅助字选择线和一个所述辅助字线之间，一个来自所述主字线的电位加到其栅极上，一个N沟道第二MOSFET，连接在所述负电位发生器和所述一个所述辅助字线之间，一个来自所述主字线的互补信号加到其栅极上，以及一个N沟道第三MOSFET，连接在所述主字线和所述第一MOSFET之间，一个电源电压或一个比电源电压高的提高电位加到其栅极上。
16.根据权利要求4的半导体存储器件，其特征在于：每个所述辅助字线驱动电路包括一个N沟道第一MOSFET，连接在一个所述辅助字选择线和一个所述辅助字线之间，一个来自所述主字线的电位加到其栅极上，一个N沟道第二MOSFET，连接在所述负电位发生器和所述一个所述辅助字线之间，一个来自所述主字线的互补信号加到其栅极上，以及一个N沟道第三MOSFET，连接在所述主字线和所述第一MOSFET之间，一个电源电压或一个比电源电压高的提高电位加到其栅极上。
17.根据权利要求3的半导体存储器件，其特征在于：每个所述辅助字线驱动电路包括一个N沟道第一MOSFET，连接在所述主字线和一个所述辅助字线之间，一个来自一个所述辅助字选择线的电位加到其栅极上，一个N沟道第二MOSFET，连接在所述负电位发生器和所述一个所述辅助字线之间，一个来自所述一个所述辅助字选择线的互补信号加到其栅极上，以及一个N沟道第三MOSFET，连接在所述一个所述辅助字选择线和所述第一MOSFET之间，一个电源电压或一个比电源电压高的提高电位加到其栅极上。
18.根据权利要求4的半导体存储器件，其特征在于：每个所述辅助字线驱动电路包括一个N沟道第一MOSFET，连接在所述主字线和一个所述辅助字线之间，一个来自一个所述辅助字选择线的电位加到其栅极上，一个N沟道第二MOSFET，连接在所述负电位发生器和所述一个所述辅助字线之间，一个来自所述一个所述辅助字选择线的互补信号加到其栅极上，以及一个N沟道第三MOSFET，连接在所述一个所述辅助字选择线和所述第一MOSFET之间，一个电源电压或一个比电源电压高的提高电位加到其栅极上。
19.根据权利要求3的半导体存储器件，其特征在于：每个所述辅助字线驱动电路包括一个N沟道第一MOSFET，连接在一个所述辅助字选择线和一个所述辅助字线之间，一个来自所述主字线的电位加到其栅极上，一个N沟道第二MOSFET，连接在所述负电位发生器和所述一个所述辅助字线之间，一个来自所述一个所述辅助字选择线的互补信号加到其栅极上，一个N沟道第三MOSFET，连接在所述主字线和所述第一MOSFET之间，一个电源电压或一个比电源电压高的提高电位加到其栅极上，以及一个N沟道第四MOSFET，连接在所述主字线和所述一个所述辅助字线之间，一个来自所述一个所述辅助字选择线的信号加到其栅极上。
20.根据权利要求4的半导体存储器件，其特征在于：每个所述辅助字线驱动电路包括一个N沟道第一MOSFET，连接在一个所述辅助字选择线和一个所述辅助字线之间，一个来自所述主字线的电位加到其栅极上，一个N沟道第二MOSFET，连接在所述负电位发生器和所述一个所述辅助字线之间，一个来自所述一个所述辅助字选择线的互补信号加到其栅极上，一个N沟道第三MOSFET，连接在所述主字线和所述第一MOSFET之间，一个电源电压或一个比电源电压高的提高电位加到其栅极上，以及一个N沟道第四MOSFET，连接在所述主字线和所述一个所述辅助字线之间，一个来自所述一个所述辅助字选择线的信号加到其栅极上。
21.根据权利要求3的半导体存储器件，其特征在于：每个所述辅助字线驱动电路包括一个P沟道第一MOSFET，连接在一个所述辅助字选择线和一个所述辅助字线之间，一个来自所述主字线的互补信号加到其栅极上，一个N沟道第二MOSFET，连接在所述一个所述辅助字选择线和所述一个所述辅助字线之间，一个来自所述主字线的信号加到其栅极上，以及一个N沟道第三MOSFET，连接在所述一个所述辅助字线和所述负电位发生器之间，一个来自所述主字线的互补信号加到其栅极上。
22.根据权要求4的半导体存储器件，其特征在于：每个所述辅助字线驱动电路包括一个P沟道第一MOSFET，连接在一个所述辅助字选择线和一个所述辅助字线之间，一个来自所述主字线的互补信号加到其栅极上，一个N沟道第二MOSFET，连接在所述一个所述辅助字选择线和所述一个所述辅助字线之间，一个来自所述主字线的信号加到其栅极上，以及一个N沟道第三MOSFET，连接在所述一个所述辅助字线和所述负电位发生器之间，一个来自所述主字线的互补信号加到其栅极上。
23.根据权利要求3的半导体存储器件，其特征在于：每个所述辅助字线驱动电路包括一个P沟道第一MOSFET，连接在所述主字线和一个所述辅助字线之间，一个来自所述一个所述辅助字选择线的互补信号加到其栅极上，一个N沟道第二MOSFET，连接在所述主字线和所述一个所述辅助字线之间，一个来自所述一个所述辅助字选择线的信号加到其栅极上，以及一个N沟道第三MOSFET，连接在所述一个所述辅助字线和所述负电位发生器之间，一个来自所述一个所述辅助字选择线的互补信号加到其栅极上。
24.根据权利要求4的半导体存储器件，其特征在于：每个所述辅助字线驱动电路包括一个P沟道第一MOSFET，连接在所述主字线和一个所述辅助字线之间，一个来自所述一个所述辅助字选择线的互补信号加到其栅极上，一个N沟道第二MOSFET，连接在所述主字线和所述一个所述辅助字线之间，一个来自所述一个所述辅助字选择线的信号加到其栅极上，以及一个N沟道第三MOSFET，连接在所述一个所述辅助字线和所述负电位发生器之间，一个来自所述一个所述辅助字选择线的互补信号加到其栅极上。
25.根据权利要求5的半导体存储器件，其特征在于：每个所述辅助字线驱动电路包括一个P沟道第一MOSFET，连接在所述主字线和一个所述辅助字线之间，一个来自一个所述辅助字选择线的信号加到其栅极上，一个N沟道第二MOSFET，连接在所述负电位发生器和所述一个所述辅助字线之间，一个来自所述主字线的互补信号加到其栅极上，以及一个N沟道第三MOSFET，连接在所述一个所述辅助字线和所述负电位发生器之间，一个来自所述一个所述辅助字选择线的信号加到其栅极上。
26.根据权利要求6的半导体存储器件，其特征在于：每个所述辅助字线驱动电路包括一个P沟道第一MOSFET，连接在所述主字线和一个所述辅助字线之间，一个来自一个所述辅助字选择线的信号加到其栅极上，一个N沟道第二MOSFET，连接在所述负电位发生器和所述一个所述辅助字线之间，一个来自所述主字线的互补信号加到其栅极上，以及一个N沟道第三MOSFFT，连接在所述一个所述辅助字线和所述负电位发生器之间，一个来自所述一个所述辅助字选择线的信号加到其栅极上。
27.根据权利要求7的半导体存储器件，其特征在于：每个所述辅助字线驱动电路包括一个P沟道第一MOSFET，连接在一个所述辅助字选择线和一个所述辅助字线之间，一个来自所述主字线的信号加到其栅极上，一个N沟道第二MOSFET，连接在所述负电位发生器和所述一个所述辅助字线之间，一个来自所述主字线的信号加到其栅极上，以及一个N沟道第三MOSFET，连接在所述一个所述辅助字线和所述负电位发生器之间，一个来自所述一个所述辅助字选择线的互补信号加到其栅极上。
28.根据权利要求8的半导体存储器件，其特征在于：每个所述辅助字线驱动电路包括一个P沟道第一MOSFET，连接在一个所述辅助字选择和一个所述辅助字线之间，一个来自所述主字线的信号加到其栅极上，一个N沟道第二MOSFET，连接在所述负电位发生器和所述一个所述辅助字线之间，一个来自所述主字线的信号加到其栅极上，以及一个N沟道第三MOSFET，连接在所述一个所述辅助字线和所述负电位发生器之间，一个来自所述一个所述辅助字选择线的互补信号加到其栅极上。
29.根据权利要求7的半导体存储器件，其特征在于：每个所述辅助字线驱动电路包括一个P沟道第一MOSFET，连接在一个所述辅助字选择线和一个所述辅助字线之间，一个来自所述主字线的信号加到其栅极上，一个N沟道第二MOSFET，连接在所述负电位发生器和所述一个所述辅助字线之间，一个来自所述主字线的同相信号加到其栅极上，以及一个N沟道第三MOSFET，连接在所述一个所述辅助字线和所述负电位发生器之间，一个来自所述一个所述辅助字选择线的互补信号加到其栅极上。
30.根据权利要求8的半导体存储器件，其特征在于：每个所述辅助字线驱动电路包括一个P沟道第一MOSFET，连接在一个所述辅助字选择线和一个所述辅助字线之间，一个来自所述主字线的信号加到其栅极上，一个N沟道第二MOSFET，连接在所述负电位发生器和所述一个所述辅助字线之间，一个来自所述主字线的同相信号加到其栅极上，以及一个N沟道第三MOSFET，连接在所述一个所述辅助字线和所述负电位发生器之间，一个来自所述一个所述辅助字选择线的互补信号加到其栅极上。
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