CN109841253A - 半导体存储装置及其复位方法 - Google Patents

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Abstract

本发明的半导体存储装置及其复位方法可防止在复位动作时主侧的存储芯片与从侧的存储芯片之间的忙碌状态的不一致。本发明的闪速存储器设备包含主侧的存储芯片与至少一个从侧的存储芯片。主侧的存储芯片的控制器基于自外部输入的地址来选择主侧的存储芯片或从侧的存储芯片，当输入有复位指令时，进行所选择的存储芯片的复位，且将自主侧的存储芯片的存储单元阵列的特定区域中读出的数据设定于寄存器中。控制器以对寄存器的数据设定所需要的时间比所选择的存储芯片的复位所需要的时间长的方式控制复位的读出。

Description

半导体存储装置及其复位方法
技术领域
本发明涉及一种堆叠(stack)有多个裸片(die)或芯片(chip)的半导体存储装置及其复位方法，且涉及一种搭载有串行外部接口(serial peripheral interface，SPI)功能的闪速存储器(flash memory)。
背景技术
多芯片封装(multichip package)是将多个相同种类或不同种类的裸片或芯片堆叠在一个封装内而成者，例如，可通过堆叠相同种类的存储芯片(memory chip)来扩大存储容量、或者通过堆叠不同种类的存储芯片来提供不同的储存(storage)功能。例如，专利文献1的非易失性半导体存储装置是将多个存储阵列芯片(memory array chip)和用以控制存储阵列芯片的控制芯片层叠，并将存储阵列芯片的贯通电极和控制芯片的贯通电极对准，而进行两贯通电极的电性连接。另外，专利文献2的半导体设备(device)是将主闪速存储器芯片(master flash memory chip)和从闪速存储器芯片(slave flash memory chip)层叠，并使从闪速存储器芯片的非核心(core)电路不存在，而自主闪速存储器芯片对从闪速存储器芯片供给设备动作所需要的信号及电压。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开2008-300469号公报
[专利文献2]日本专利特开2014-57077号公报
[发明所要解决的课题]
在堆叠有多个存储芯片的存储设备(memory device)中，有如下者：各个存储芯片监控(monitor)自主计算机(host computer)输出的地址(address)，并检测自身是否为被选择的存储芯片。主计算机不需要用以选择存储芯片的特定的指令(command)，只要像处理单片(monolithic)的存储芯片那样对存储设备输出指令或地址即可。
另外，还能够将经堆叠的存储芯片的其中一个设定为主(master)，将另一个设定为从(slave)，并进行主芯片或从芯片的识别。主/从的设定例如可通过熔断器(fuse)或金属选件(metal option)来进行。例如，将主侧的存储芯片的标识(identification，ID)设定为“00”，将从侧的存储芯片的ID设定为“01”，主侧的存储芯片可在BA10＝L(块地址(blockaddress)“10”为L)时被选择，且从侧的存储芯片可在BA10＝H时被选择。
然而，在这种单片堆叠的闪速存储器中，可能发生主侧的存储芯片是忙碌(busy)的期间和从侧的存储芯片是忙碌的期间不一致的情况。例如，有以下课题：尽管主侧的存储芯片不是忙碌状态，但若从侧的存储芯片是忙碌状态，则即使根据来自主计算机的地址而选择从侧的存储芯片，也无法在从侧的存储芯片中执行由主计算机所指示的动作。
发明内容
本发明解决了这种现有课题，目的在于提供一种防止主侧的存储芯片和从侧的存储芯片之间的忙碌状态的不一致的半导体装置。
[解决课题的技术手段]
本发明的半导体存储装置包含主侧的存储芯片与至少一个从侧的存储芯片，且主侧的存储芯片与从侧的存储芯片电性连接，主侧的存储芯片包括：设定部件，在从侧的存储芯片被选择，且自外部输入有特定的指令的情况下，设定标记(flag)信息；复位(reset)部件，当输入有复位指令时，进行所选择的存储芯片的复位，且将自主侧的存储芯片的存储单元阵列的特定区域中读出的数据设定于寄存器中；检测部件，在设定有所述标记信息的情况下，检测是否自外部输入有复位指令；以及控制部件，在检测到所述复位指令的输入的情况下，以对所述寄存器的数据设定所需要的时间比所选择的存储芯片的复位所需要的时间长的方式控制所述复位部件的读出。
本发明的半导体存储装置包含主侧的存储芯片与至少一个从侧的存储芯片，且主侧的存储芯片与从侧的存储芯片电性连接，主侧的存储芯片包括：复位部件，响应自外部输入的复位指令而在主侧的存储芯片中执行第一动作，且在动作中的从侧的存储芯片中执行第二动作；以及控制部件，以所述第一动作所需要的时间比第二动作所需要的时间长的方式控制所述复位部件。
本发明的复位方法与半导体存储装置有关，所述半导体存储装置包含主侧的存储芯片与至少一个从侧的存储芯片，且主侧的存储芯片与从侧的存储芯片电性连接，主侧的存储芯片包括：在从侧的存储芯片被选择，且自外部输入有特定的指令的情况下，设定标记信息的步骤；在设定有所述标记信息的情况下，检测是否自外部输入有复位指令的步骤；以及在检测到所述复位指令的输入的情况下，当进行所选择的存储芯片的复位，且将自主侧的存储芯片的存储单元阵列的特定区域中读出的数据设定于寄存器中时，以对所述寄存器的数据设定所需要的时间比所选择的存储芯片的复位所需要的时间长的方式控制数据的读出的步骤。
本发明的复位方法与半导体存储装置有关，所述半导体存储装置包含主侧的存储芯片与至少一个从侧的存储芯片，且主侧的存储芯片与从侧的存储芯片电性连接，主侧的存储芯片包括：当响应自外部输入的复位指令而在主侧的存储芯片中执行第一动作，且在动作中的从侧的存储芯片中执行第二动作时，使所述第一动作所需要的时间比第二动作所需要的时间长的步骤。
[发明的效果]
根据本发明，在从侧的存储芯片被选择且自外部输入有特定的指令的情况下，设定标记信息，在设定有标记信息的情况下，使为了将在主侧的存储芯片中读出的数据设定于寄存器中而需要的时间比从侧的存储芯片中的复位所需要的时间长，因此，可防止出现尽管从侧的存储芯片是忙碌状态，但主侧的存储芯片不是忙碌状态这一现象。
附图说明
图1是表示本发明的实施例的单片堆叠的闪速存储器设备的概略构成的图；
图2是表示本发明的实施例的主侧的存储芯片的概略构成的框图；
图3是对本发明的实施例的单片堆叠中的芯片选择进行说明的动作流程图；
图4是对本发明的实施例的单片堆叠中的复位动作进行说明的流程图；
图5是对本发明的实施例的主侧的存储芯片的复位动作进行说明的流程图；
图6是表示本发明的实施例的复位动作时各部的动作的时序图；
图7是表示本发明的另一实施例的单片堆叠的闪速存储器设备的概略构成的图；
图8是表示本发明的另一实施例的搭载有SPI功能的单片堆叠的闪速存储器设备的概略构成的图。
[符号的说明]
10：主计算机
100、100A、100B：闪速存储器设备
200、200A：主芯片
210、310：存储单元阵列
220、320：周边电路
221：地址寄存器
222：字线选择电路
223：页面缓冲器/感测电路
224：列选择电路
225：内部电压产生电路
230：控制器
240：输入输出电路
250：内部总线
300、300#1、300#2、300#3：从芯片
330：控制器
340：输入输出电路
Ax：行地址信息
Ay：列地址信息
BLK(0)、BLK(1)、…、BLK(m-1)：存储块
CS、CS1、CS2、CS3：芯片选择信号
CLK：时钟信号
H、L：标记
S100～S120、S200～S230、S300～S380：步骤
t1、t2、t3、t4：时刻
tRD：参数信息的重新加载所需要的时间(读出时间)
tRST：复位所需要的时间
tWAIT：预定的时间
Vpgm：写入电压(编程电压)
Vpass：通过电压
Vread：读出通过电压
Vers：擦除电压
具体实施方式
其次，参照附图来详细说明本发明的实施方式。在优选形态中，本发明的半导体存储装置是一种将主侧的存储芯片和一个或多个从侧的存储芯片堆叠而成的与非(NAND)型的闪速存储器。但是，本发明的半导体存储装置也可以是包含与NAND型的存储芯片为不同种类的或非(NOR)型的存储芯片、或者动态随机存取存储器(dynamic random accessmemory，DRAM)等存储芯片。进而，NAND型的闪速存储器还能搭载能够与时钟信号同步地进行数据的输入输出的串行接口功能。
[实施例]
图1中示出本发明的实施例的单片堆叠的闪速存储器设备的概略构成。闪速存储器设备100包含主侧的存储芯片200(以下称作主芯片)和至少一个从侧的存储芯片300(以下称作从芯片)。本例中，例示出一个从芯片300，但闪速存储器设备100也可以包含两个以上的从芯片。闪速存储器设备100例如包括球栅阵列(ball grid array，BGA)封装或芯片级封装(chip scale package，CSP)封装。例如，BGA封装是将经堆叠的主芯片和从芯片覆晶(flip chip)安装在柔性电路基板上，或者通过打线接合(wire-bonding)而连接于电路基板。经堆叠的主芯片和从芯片通过硅通孔(through-silicon via，TSV)而彼此电性连接。
主芯片200包括：存储单元阵列210，包含多个NAND串单元(string unit)；周边电路220，包含进行存储单元阵列的行或列的选择的解码器或页面缓冲器/感测电路等；控制器230，控制主芯片200整体的动作；输入输出电路240，包含多个外部端子，且在与主计算机10之间构成信号等的收发的外部接口。从芯片300具有与主芯片200相同的构成，即，包括：存储单元阵列310，包含多个NAND串单元；周边电路320，包含进行存储单元阵列的行或列的选择的解码器或页面缓冲器/感测电路等；控制器330，控制从芯片300整体的动作；输入输出电路340，包含多个外部端子，且在与主计算机10之间构成信号等的收发的外部接口。
主芯片200的输入输出电路240及从芯片300的输入输出电路340例如可包含：数据输入输出用的外部端子、用于输入控制信号(地址锁存使能(address latch enable)、指令锁存使能(command latch enable))的外部端子、输出忙碌信号/就绪(ready)信号的外部端子、用于输入时钟信号的端子等。但是，搭载有SPI功能的闪速存储器设备是利用与NOR型闪速存储器的互换性进行动作，因此，应注意到包含输入数据的输入端子、输出数据的输出端子、输入时钟的时钟端子、芯片选择(chip select)端子、光保护(light protect)端子等，而未必具备输出忙碌信号或就绪信号的端子这一点。主芯片200及从芯片300经由输入输出电路240及输入输出电路340而连接于主计算机10，主计算机10对闪速存储器设备100赋予读出、编程(program)、擦除等指示。主芯片200及从芯片300监视自主计算机10经由输入输出电路240及输入输出电路340所输入的地址，并判定自身是否被选择。主芯片200或从芯片300在自身被选择时，执行由主计算机10赋予的指示。
请参阅图2，主芯片200包括：存储单元阵列210，其中多个存储单元排列成矩阵状；周边电路220包括：地址寄存器221，经由输入输出电路240而接收地址数据；字线选择电路222，自地址寄存器221接收行地址信息Ax并对行地址信息Ax进行解码，基于解码结果来进行块的选择和字线的选择等；页面缓冲器/感测电路223，保持自由字线选择电路222所选择的页面中读出的数据，或者保持应在所选择的页面编程的输入数据；列选择电路224，自地址寄存器221接收列地址信息Ay并对列地址信息Ay进行解码，基于所述解码结果来选择页面缓冲器/感测电路223内的列地址的数据；以及内部电压产生电路225，生成数据的读出、编程和擦除等所需的各种电压(写入电压Vpgm、通过电压Vpass、读出通过电压Vread、擦除电压Vers等)。控制器230自输入输出电路240接收指令数据等来控制主芯片200的动作。
存储单元阵列210在列方向具有m个存储块BLK(0)、BLK(1)、…、BLK(m-1)。在一个存储块中形成多个将多个存储单元串联连接而成的NAND串单元。一个NAND串单元包含串联连接的多个存储单元、位线侧选择晶体管、以及源极线侧选择晶体管。位线侧选择晶体管的漏极连接于相对应的一条全局位线GBL，源极线侧选择晶体管的源极连接于共用的源极线SL。
存储单元的控制栅极连接于字线，位线侧选择晶体管、源极线侧选择晶体管的各栅极连接于选择栅极线。字线选择电路222基于行地址信息Ax，并经由选择栅极线而对位线侧选择晶体管和源极线侧选择晶体管进行驱动，从而选择块或字线。
在读出动作中，对位线施加正电压，对选择字线施加例如0V，对非选择字线施加通过电压，使位线侧选择晶体管、源极线侧选择晶体管导通，对共用源极线施加0V。在编程动作中，对选择字线施加高电压的编程电压Vpgm，对非选择的字线施加中间电位，使位线侧选择晶体管导通，使源极线侧选择晶体管断开，将与数据“0”或“1”相应的电位供给至位线GBL。在擦除动作中，对块内的所选择的字线施加0V，对P阱施加高电压，将浮动栅极(floating gate)的电子抽出至基板，由此以块为单位来擦除数据。
其次，对主芯片或从芯片的选择动作进行说明。主计算机10在使闪速存储器设备100执行所需的动作时，对闪速存储器设备100输出命令或地址等。自主计算机10对主芯片200及从芯片300输入地址(S100)，控制器230/控制器330判定自身是否被选择(S110)。控制器230/控制器330若判定为自身被选择，则执行来自主计算机10的命令(S120)。
在闪速存储器设备100中搭载有用于将设备初始化的复位功能。若自主计算机10对闪速存储器设备100发出复位指令，则控制器230对复位指令进行解读，并进行选择中的芯片的复位。复位为了使芯片的动作在异常的状态下不结束，而执行预定的省电序列(power down sequence)。例如，若在编程动作或擦除动作的过程中执行复位，则依照省电序列而使电荷泵(charge pump)电路停止。若进一步执行复位，则表示保存在配置寄存器(configuration register)等中的设备的动作条件等的参数信息也需要初始化，因此，配置寄存器中重新加载(reload)参数信息。参数信息被保存在主芯片200的存储单元阵列210的用户可利用的特定区域、例如块“0”的页面“0”，或者被保存在无法由用户利用的存储单元阵列210的特定区域。在输入有复位指令的情况下，为了读出保存在主芯片200的存储单元阵列210中的参数信息，并将其重新加载于配置寄存器中，控制器230将芯片的选择自动地切换为主芯片200。
图4是表示输入有复位指令时的动作流程的图。控制器230若自主计算机10输入有复位指令(S200)，则在所选择的芯片中执行省电序列(S210)。在几乎与此相同的时机，控制器230将芯片的选择切换为主芯片，并自存储单元阵列210的特定区域中读出参数信息(S220)，将所读出的参数信息重新加载于配置寄存器中(S230)。如果闪速存储器设备100具备输出忙碌信号的外部端子，则在控制器230进行参数信息的读出的期间，忙碌信号被通知于主计算机10。
这里，当进行从芯片的复位时，若与从芯片的复位所需要的时间tRST相比，主芯片中的参数信息的重新加载所需要的时间tRD更短，则尽管从芯片是忙碌状态，但主芯片成为不忙碌的状态。复位所需要的时间tRST因所选择的芯片进行动作时的状况而不同，例如，若为所选择的芯片正在进行读出动作中的复位，则tRST为约5微秒。若为编程动作中的复位，则tRST为约10微秒，若为擦除动作中的复位，则tRST为约500微秒。相对于此，参数信息的重新加载所需要的时间tRD为约25微秒～30微秒。即使进行差错校验(error checking andcorrection，ECC)，也为约50微秒。正因为如此，当在所选择的从芯片中进行擦除时，若输入有复位指令，则会发生在从芯片中复位结束之前，主芯片中的参数信息的重新加载结束这一事态。如果是在闪速存储器设备100具备输出忙碌信号/就绪信号的外部端子的情况下，则尽管从芯片是忙碌状态，闪速存储器设备100也会输出就绪信号。无论如何，即使在这种状态下主计算机10访问(access)闪速存储器设备100，也无法使忙碌状态的从芯片进行所需的动作。
本实施例中，为了消除这种事态，控制器230依照图5所示的动作流程、图6所示的时序图来控制复位时的动作。控制器230在从芯片被选择(S300)，且自主计算机10输入有擦除指令的情况下(S310)，设置标记(S320)。如图6所示，在时刻t1，当输入有擦除指令和要擦除的块的地址时，在要擦除的块的地址是从芯片的地址的情况下，控制器230将标记设置为例如H。
若设置有标记，则以后控制器230监视自主计算机10输入的指令(S330)，并检测复位指令的输入的有无(S340)。在检测到复位指令的输入的情况下，控制器230在等待预定的时间tWAIT后(S350)，进行参数信息的读出(S360)，并将所读出的参数信息设定于配置寄存器中(S370)。如图6所示，若在时刻t2输入有复位指令，则控制器230将芯片的选择自动地切换为选择主芯片，并在经过了时间tWAIT的时刻t3进行参数信息的重新加载。例如，时间tWAIT被设定为与复位所需要的时间tRST相等的时间。时刻t4是重新加载结束的时刻。这样，主芯片在自输入有复位指令的时刻t2到重新加载结束的时刻t4的期间成为忙碌状态。
另一方面，从芯片在时刻t2开始复位，在经过了时间tRST的时刻t3复位结束。从芯片自输入有复位指令的时刻t2到时刻t3是忙碌状态，从芯片的忙碌状态必须在主芯片的忙碌状态之前结束。
在图5的步骤S340，在检测到除复位指令以外的指令的输入的情况下(S340)，控制器230将标记设置清除为L(S380)。由此，使其不会影响其他动作。
这样，根据本实施例，通过使执行复位指令时的参数信息的重新加载延迟一定时间，可在从芯片的复位结束后，使主芯片的重新加载结束。正因为如此，当进行复位时，可防止主芯片的忙碌状态比从芯片的忙碌状态先结束。再者，时间tWAIT未必须要与复位所需要的时间tRST相同，总之，只要以满足(时间tWAIT+读出时间tRD)＞tRST的关系的方式设定时间tWAIT即可。
另外，在搭载有SPI功能的闪速存储器设备中，用于输出忙碌信号/就绪信号的外部端子并非必须，因此忙碌信号不被自外部端子输出至主计算机10。另一方面，在闪速存储器设备100具备输出忙碌信号/就绪信号的外部端子的情况下，与主芯片的忙碌状态相应的忙碌信号自外部端子被输出至主计算机10。
再者，在所述实施例中，例示了擦除动作时的复位所需要的时间tRST比由复位引起的参数信息的重新加载所需要的时间tRD大的关系，但本发明并不限定于这一关系。如果是在编程动作时的复位所需要的时间tRST比参数信息的重新加载所需要的时间tRD大的情况下，则也能同样地应用本发明。
进而在所述实施例中，示出了在从芯片被选择且输入有擦除指令的情况下设定标记的例子，但其为一例，只要是可对从芯片被选择且输入有擦除指令进行识别之类的信息，则可为任意者。进而在所述实施例中，主芯片及从芯片均例示了NAND型闪速存储器，但本发明还能够应用于除NAND型的闪速存储器以外的主芯片及从芯片中，在这种存储芯片中进行复位的情况下，当由于在主芯片和从芯片之间执行不同的动作而两者的忙碌时间不同的情况下，以至少主芯片的忙碌时间比从芯片的忙碌时间长的方式控制复位动作。
在所述实施例中，示出了主计算机10连接于主芯片200及从芯片300这两者，且来自主计算机10的地址或命令被输入两个芯片中的例子，但不限于此，闪速存储器设备100A如图7所示，也可以使主计算机10连接于主芯片200，且使主芯片200经由内部总线250连接于从芯片300。这种情况下，主芯片200的控制器230基于来自主计算机10的地址来进行芯片的选择，在选择从芯片300的情况下，经由内部总线250而将芯片选择信号输出至从芯片300。另外，主芯片200的控制器230经由内部总线250而输出用以控制从芯片的各种动作的信号。进而在主芯片200进行从芯片300的控制的情况下，也可以删除从芯片300的控制器330。
图8表示搭载有串行接口功能的闪速存储器设备100B的构成例。主芯片200A对从芯片300#1、从芯片300#2、从芯片300#3分别输出时钟信号CLK，且从芯片能够进行与主芯片的时钟信号CLK同步的动作。进而，主芯片200A将用于选择从芯片300#1、从芯片300#2、从芯片300#3中的其中之一的芯片选择信号CS输出至各从芯片中。在芯片选择信号CS被激活(active)时，从芯片启用为可动作的状态。主芯片200A对主芯片所包含的存储单元阵列、各从芯片所包含的存储单元阵列的地址空间进行线性地管理，并选择具有与自主计算机10输入的地址符合的地址空间的芯片。主芯片200A和各从芯片300#1、从芯片300#2、从芯片300#3之间通过收发数据或控制信号的内部总线250而连接。例如，若选择从芯片300#1，则从芯片300#1成为可动作的状态，从芯片300#1经由内部总线250及内部接口(Interface，I/F)而供给从芯片300#1的动作所需要的数据、控制信号、高电压(编程电压、擦除电压、校验电压)等。
对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，在权利要求所记载的发明的主旨的范围内，能够进行各种变形、变更。

Claims (12)

1.一种半导体存储装置，其特征在于包含主侧的存储芯片与至少一个从侧的存储芯片，且所述主侧的存储芯片与所述从侧的存储芯片电性连接，所述主侧的存储芯片包括：
设定部件，在所述从侧的存储芯片被选择，且自外部输入有特定的指令的情况下，设定标记信息；
复位部件，当输入有复位指令时，以规定序列使所选择的存储芯片的动作结束，且将与动作条件有关的参数信息重新载入于所述主侧的存储芯片的寄存器中；
检测部件，在设定有所述标记信息的情况下，检测是否自外部输入有复位指令；以及
控制部件，在检测到所述复位指令的输入的情况下，以在所述从侧的存储芯片的规定序列结束后，结束对所述寄存器的所述参数信息的重新载入的方式控制所述复位部件，
在所述主侧的存储芯片的参数信息的重新载入结束后，能够对所述从侧的存储芯片进行自外部的存取。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述控制部件在经过预定的时间后使所述复位部件的重新载入开始。
3.根据权利要求1所述的半导体存储装置，其特征在于：
所述控制部件在检测到与所述复位指令不同的指令的输入的情况下，清除所述标记信息的设定。
4.根据权利要求1所述的半导体存储装置，其特征在于：
所述特定的指令是擦除指令。
5.根据权利要求1所述的半导体存储装置，其特征在于：
所述复位部件执行省电序列以使所选择的存储芯片的动作结束。
6.根据权利要求1所述的半导体存储装置，其特征在于：
所述复位部件自存储芯片的存储单元阵列的特定区域读出所述参数信息。
7.根据权利要求1至6中任一项所述的半导体存储装置，其特征在于：
所述主侧的存储芯片及所述从侧的存储芯片搭载能够与自外部供给的时钟信号同步地进行数据的输入输出的串行接口功能。
8.一种半导体存储装置，其特征在于包含主侧的存储芯片与至少一个从侧的存储芯片，且所述主侧的存储芯片与所述从侧的存储芯片电性连接，所述主侧的存储芯片包括：
复位部件，响应自外部输入的复位指令而在所述主侧的存储芯片中执行第一复位动作，且在动作中的所述从侧的存储芯片中执行第二复位动作；以及
控制部件，以所述第一复位动作所需要的时间比所述第二复位动作所需要的时间长的方式控制所述复位部件，
在所述主侧的存储芯片的第一复位动作结束后，能够对所述从侧的存储芯片进行存取。
9.一种半导体存储装置的复位方法，其特征在于所述半导体存储装置包含主侧的存储芯片与至少一个从侧的存储芯片，且所述主侧的存储芯片与所述从侧的存储芯片电性连接，
所述主侧的存储芯片包括：
在所述从侧的存储芯片被选择，且自外部输入有特定的指令的情况下，设定标记信息的步骤；
在设定有所述标记信息的情况下，检测是否自外部输入有复位指令的步骤；以及
在检测到所述复位指令的输入的情况下，当进行所述从侧的存储芯片的复位，且将与动作条件有关的参数资讯重新载入于所述主侧的存储芯片的寄存器中时，以在所述从侧的存储芯片的复位的结束后，结束对所述寄存器的重新载入的方式控制复位动作的步骤，
在所述主侧的存储芯片的参数信息的重新载入结束后，能够对所述从侧的存储芯片进行自外部的存取。
10.根据权利要求9所述的半导体存储装置的复位方法，其特征在于：
所述控制的步骤在经过预定的时间后使所述参数信息的读出开始。
11.根据权利要求9所述的半导体存储装置的复位方法，其特征在于：
所述控制的步骤在检测到与所述复位指令不同的指令的输入的情况下，清除所述标记信息的设定。
12.一种半导体存储装置的复位方法，其特征在于所述半导体存储装置包含主侧的存储芯片与至少一个从侧的存储芯片，且所述主侧的存储芯片与所述从侧的存储芯片电性连接，
所述主侧的存储芯片包括：
当响应自外部输入的复位指令而在所述主侧的存储芯片中执行第一复位动作，且在动作中的所述从侧的存储芯片中执行第二复位动作时，使所述第一复位动作所需要的时间比所述第二复位动作所需要的时间长的步骤，
在所述主侧的存储芯片的第一复位动作结束后，能够对所述从侧的存储芯片进行存取。
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