JP2007184052A - コマンド生成回路及びこれらを備えた半導体記憶装置 - Google Patents

コマンド生成回路及びこれらを備えた半導体記憶装置 Download PDF

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Abstract

【課題】半導体記憶装置において、クロック周波数が高くなり、先読み方式で稼げるタイミングマージンが小さくなっている。そのため充分なセットアップ時間(tIS)が確保できるコマンド生成回路が望まれている。
【解決手段】本発明のコマンド生成回路では，コマンド信号/CS，/RAS，/CAS，/WEをデコードして決まる動作モード信号(ACTIVE，READ，WRITE，PRECHARGE等の内部動作を決める信号)とバンクセレクト信号(BS0，BS1，BS2，BS3)を内部クロックでラッチした後に論理積をとることにより，セットアップ(tIS)マージンを約２５％拡大する効果が得られる。
【選択図】 図１

Description

本発明はコマンド生成回路に係り、特に外部から入力されるコマンドのセットアップ時間を改善するコマンド生成回路及びこれらを備えた半導体記憶装置に関する。
最近の電子システムは高速化され、システムを構成する半導体装置間のデータ転送速度は非常に高速化されている。そのため半導体装置においても高速データ転送動作が求められ、半導体装置内部ではクロックに同期させたクロック同期方式が採用されている。例えば半導体記憶装置としては、シンクロナスＤＲＡＭ（ Synchronous Dynamic Random Access Memory、以下ＳＤＲＡＭと略記する）がある。さらにＳＤＲＡＭを進化させ、クロックの立ち上り／立下りエッジに同期させたＤＤＲ（Double Data Rate）、ＤＤＲ２及びＤＤＲ３方式のＳＤＲＡＭが開発されている。
ＳＤＲＡＭやＤＤＲ―ＳＤＲＡＭでは，内部コマンドの生成を高速化するため，一般的にセットアップ時間(tIS)を利用した先読み方式が採用されている。セットアップ時間(tIS)を利用した先読み方式とは，セットアップ時間を利用してコマンド，アドレスのデコードを前もって実行することにより，内部回路のタイミングマージンを確保するとともに，コマンドの生成を速くする方式である。しかし，近年のクロック周波数の高速化に伴い，セットアップのスペックは次第に厳しくなっている。例えば，１３３ＭＨｚのＳＤＲＡＭでは，tIS＝１５００ｐｓ，４００ＭＨｚのＤＤＲ―ＳＤＲＡＭでは，tIS＝６００ｐｓであったが，８００ＭＨｚのＤＤＲ２―ＳＤＲＡMでは，tIS＝３７５ｐｓである。このように先読み方式で稼ぐことのできるタイミングマージンは次第に小さくなっている。
コマンド生成回路としては下記の先行特許文献１〜４がある。特許文献１（特開平９−１３９０８４号公報）は外部から入力されるコマンド、クロックからライトパルスを発生させ、ライトサイクルタイムを短縮させている。特許文献２（特開２００２−０２５２５４号公報）はアドレス、コマンド、データの取り込みをクロック信号の立ち上がりと立ち下がりの両方に同期して行っている。特許文献３（特開平８−１２４３８０号公報）はモードレジスタが正しくセットされたか確認することで、ＳＤＲＡＭの動作を保障している。特許文献４（特開平１１−０４５５７１号公報）は内部クロック幅を調整することで内部ウィンドウ幅を広く設定している。
従来のコマンド生成回路を，バンクアクティブコマンド生成回路を例として図３〜７を用いて説明する。この例では４バンク構成のＤＤＲ２―ＳＤＲＡＭを想定している。ＳＤＲＡＭ（ＤＤＲ，ＤＤＲ２含む)はバンク毎に動作が独立している。そのため一般的にコマンドは２系統の信号の論理積を取って生成される。その１系統の信号は、チップ選択信号/CS，ロウアドレスストローブ信号/RAS，カラムアドレスストローブ信号/CAS，ライトイネーブル信号/WE(“/”は，Ｌｏｗ状態が活性であることを意味する)をデコードして決まる動作モード信号(図４では，X00，CS_Tがこれに相当する)である。２つめの信号系統はバンクアドレス(BA0，BA1)をデコードしたバンクセレクト信号(BS0，BS1，BS2，BS3)である。コマンドは動作モード信号とバンクセレクト信号との２系統の信号により生成される。
図３はコマンド(/CS，/RAS，/CAS，/WE)及びバンクアドレス(BA0，BA1)の外部端子からコマンド生成回路に至るまでの途中経路の概略である。外部端子から入力されたコマンド信号/CMDはESD保護素子(ESD)(詳細は省略)を通って入力バッファ(Input Buffer)(詳細は省略)でＶＤＤ振幅の信号に変換される。その後，内部クロックとのタイミング調整用のディレイ(Delay)(詳細は省略)を通り，ラッチ回路(Latch)(詳細の一例を図7に示す)でラッチされる。このラッチされた内部コマンド信号CMD_Tが，コマンド生成回路への入力となる。
図３におけるコマンド信号/CMDは/CS，/RAS，/CAS，/WE，BA0，BA1を代表している。内部コマンド信号CMD_TはCS_T，RAS_T，CAS_T，WE_T，BA0_B，BA1_Bを代表している。パッドに入力されるコマンド信号/CMDの論理に対して，内部コマンド信号CS_T，RAS_T，CAS_T，WE_T，BA0_B，BA1_Bの論理は反転している。クロックACLK_T，ACLK_B（Bは反転信号）は，コマンド，バンクアドレス等をラッチするための内部クロックで，外部クロックCLKを適当な量だけ遅延して生成する。
外部クロックCLK立ち上がり時に/CS=”L”，/RAS=”L”，/CAS=”H”，/WE=”H”とすることにより，バンクアクティブコマンドは発行される。どのバンクをアクティブにするかは，バンクアドレスで指定する。これを，図４を用いて説明する。外部端子からバンクアクティブコマンドが入力されたとき，CS_T=”H”，RAS_T=”H”，CAS_T=”L”，WE_T=”L”となる。RAS_T=”H”，CAS_T=”L”，WE_T=”L”なので，３入力NOR回路 NO30の出力 X00は”H”となる。一方，バンクアドレスの設定により，バンクセレクト信号(BS0，BS1，BS2，BS3)のうち１つが選択され“H”状態となる。
X00=”H”，CS_T=”H”であるから，３入力NAND回路 NA30，NA31，NA32，NA33のうち１つが，３つの入力信号がともに “H”の状態になり，３入力NAND回路の出力(ラッチ回路への入力)が，”L”状態となる(他の３つの出力は，“H”状態である)。内部クロックCCLK_Tが立ち上がる(CCLK_Bが立ち下がる)と，ラッチ回路 LA00，LA01，LA02，LA03に，これらのデータがラッチされる(入力レベルに対し，ラッチ回路の出力は反転している)。２入力NAND回路 NA20，NA21，NA22，NA23にはイネーブル信号として，内部クロックCCLK_Tが入力されており，CCLK_Tの立ち上がりにより活性となる。そのため，バンクセレクト信号で選択されたバンクに対しバンクアクティブコマンドが発行(“H”状態)される。
これらの構成の第１の特徴は、動作モード信号とバンクセレクト信号の論理積をラッチ回路(LA00，LA01，LA02，LA03)の前段で取ることである。さらに第２の特徴は、ラッチ後のNAND回路 (NA20，NA21，NA22，NA23)の一方の入力をCCLK_Tとすることである。この２つの特徴により，コマンドの多重発行(複数バンクへのコマンド同時発行)が起こらないためのガードとしている。しかしこの構成にすることで，ラッチ前の論理段数が多くなり，タイミングマージンを確保するのを難しくしている。
従来のコマンド生成回路の動作タイミングについて，図５，６を用いて説明する。図５は外部端子からコマンド生成までのタイミングの概略，図６はコマンド生成回路のタイミングの詳細である。簡単のためゲート１段当りの遅延時間は全て同じΔtとする。またトランスファーゲートの遅延時間も同じくΔtとする。外部クロックCLKの立ち上がりを基準時刻t=0とする。外部クロックCLKから内部クロックCCLK_Tまでの遅延時間をΔTcとする。外部クロックCLKに対するコマンド及びバンクアドレスのセットアップ時間をtISとする。
コマンド(/CS，/RAS，/CAS，/WE)及びバンクアドレス(BA0，BA1)の外部端子からコマンド生成回路までの経路は，ほぼ同じ回路(図３)を使用している。そのため，レイアウト位置による微妙な差はあるものの，外部端子で信号が切り換ってから，内部コマンドCS_T，RAS_T，CAS_T，WE_T，BA0_B，BA1_Bが切り換るまでに要する時間はほぼ同じである。この遅延時間をΔTiとする。
内部コマンドCS_T，RAS_T，CAS_T，WE_T，BA0_B，BA1_Bが切り換るのは時刻 t=ΔTi-tISとなる。RAS_T，CAS_T，WE_Tからノード X00までの論理段数は最大で２段であり，ノード X00が確定するのは時刻ΔTi-tIS+2Δtである。一方，BA0_B，BA1_Bからバンクセレクト信号(BS0，BS1，BS2，BS3)までの論理段数は最大で３段であり，バンクセレクト信号が確定するのは時刻ΔTi-tIS+3Δtである。従って，ノード Y00，Y01，Y02，Y03は時刻ΔTi-tIS+4Δtで確定し，ノード ACT00，ACT01，ACT02，ACT03は時刻ΔTi-tIS+6Δtに確定する。
バンクアクティブコマンド(ACT0，ACT1，ACT2，ACT3)が本来の正しいパルス幅で発行されるためには，内部クロックCCLK_Tはノード ACT00，ACT01，ACT02，ACT03が確定した後で立ち上がらないといけない。従って，CCLK_Tの立ち上がりは，ΔTi-tIS+6Δt以降になるように遅延量を調整する必要がある。このCCLK_Tの立ち上げ可能な時間が大きくなると，回路の動作可能な周波数の上限は低くなる(動作のサイクルが長くなる)。
３入力NAND回路の出力Y00，Y01，Y02，Y03の確定から，CCLK_Tの立ち上がりまでの時間(ラッチ回路のセットアップ時間，すなわちコマンド生成回路のセットアップ時間)はΔTc-(ΔTi-tIS+4Δt)である。ラッチ回路のゲートが閉じる一定時間前にデータが到達していないと，ラッチ回路内のデータを反転することができず誤ラッチを生じる。この限界の時間をTslとすると，コマンド生成回路が正常に動作する限界の状態では，
ΔTc-(ΔTi-tIS+4Δt)=Tsl ・・・・・・(1)
となる。式(1)より，
tIS=Tsl+ΔTi+4Δt-ΔTc ・・・・・・(2)
これが回路構成上，最低限必要なセットアップ時間(tIS)となる。外部クロックCLKから内部クロックCCLK_Tの遅延時間ΔTcを大きくすれば，セットアップ時間を小さくすることができるが，ΔTcを大きくとることは，回路が動作可能な周波数が低くなることにつながる。周波数が高速化し，セットアップ時間のスペックが厳しくなりつつある今日，回路的な工夫が必要になっている。そのために高いクロック周波数で、充分なセットアップ時間(tIS)が確保できるコマンド生成回路が望まれている。
特開平９−１３９０８４号公報 特開２００２−０２５２５４号公報 特開平８−１２４３８０号公報 特開平１１−０４５５７１号公報
上記したように半導体記憶装置において、クロック周波数が高くなり、先読み方式で稼げるタイミングマージンが小さくなっている。そのため充分なセットアップ時間(tIS)が確保できるコマンド生成回路が望まれているという問題がある。
本願の目的は上記した問題に鑑み、外部から入力されるアドレス、コマンドのセットアップ時間を確保でき、高いクロック周波数で動作可能なコマンド生成回路及びこれらを備えた半導体記憶装置を提供することにある。
本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
本発明のコマンド生成回路は、動作モード信号とバンクセレクト信号とをそれぞれラッチしたラッチ動作モード信号とラッチバンクセレクト信号とを論理処理しコマンドを生成することを特徴とする。
本発明のコマンド生成回路においては、前記ラッチ動作モード信号とラッチバンクセレクト信号とは、相補の内部クロックに同期して前記動作モード信号とバンクセレクト信号をラッチし生成することを特徴とする。
本発明のコマンド生成回路においては、前記動作モード信号とバンクセレクト信号をラッチするラッチ回路は、前記相補の内部クロックをゲート入力とするトランスファーゲートと、前記トランスファーゲートの出力をラッチするフリップフロップと、前記トランスファーゲートの出力を反転して出力するインバータ回路から構成されることを特徴とする。
本発明のコマンド生成回路においては、前記論理処理は、前記相補の内部クロックの一方の内部クロックをイネーブル信号とし前記ラッチ動作モード信号と前記ラッチバンクセレクト信号との論理積として出力することを特徴とする。
本発明のコマンド生成回路においては、前記動作モード信号とバンクセレクト信号とがラッチされるタイミングは、内部コマンド信号及び内部バンクアドレスが入力されたタイミングから論理ゲート３段分の遅延時間以上遅れることを特徴とする。
本発明のコマンド生成回路においては、前記動作モード信号は内部カラムアドレスストローブ信号と内部ライトイネーブル信号を入力されるノア回路と、前記ノア回路の出力とチップ選択信号とロウアドレスストローブ信号が入力されるナンド回路から構成されることを特徴とする。
本発明の半導体記憶装置は、上記記載のいずれかのコマンド生成回路を備えたことを特徴とする。
本発明のコマンド生成回路では，コマンド/CS，/RAS，/CAS，/WE信号をデコードして決まる動作モード信号(ACTIVE，READ，WRITE，PRECHARGE等の内部動作を決める信号)とバンクセレクト信号(BS0，BS1，BS2，BS3)を、内部クロックでそれぞれラッチする。ラッチした後に論理積をとることにより，セットアップ(tIS)マージンを約２５％拡大する効果がある。これらの構成とすることで高いクロック周波数で動作可能なコマンド生成回路及びこれらを備えた半導体記憶装置が得られる。
以下、本発明の最良の実施例について、図１、図２を参照して詳細に説明する。図１には本発明のコマンド生成回路の回路図、図２には動作タイミング図を示す。本発明においてはコマンドの例として、バンクアクティブコマンド生成回路を説明する。
コマンド生成回路は、動作モード信号系統とバンクアドレス系統と論理処理回路から構成される。動作モード信号系統はNOR回路NO25、NAND回路NA39、ラッチ回路LA14から構成させる。内部コマンドCS_T，WE_T が入力されるNOR回路NO25は出力X10をNAND回路NA39に出力する。NAND回路NA39はX10、RAS_T，CAS_Tを入力され、その出力Y10をラッチ回路LA14に出力する。ラッチ回路LA14はNAND回路からの出力Y10を内部クロックCCLK_T、CCKK_Bに同期してそれぞれのNAND回路NA35、NA36、NA37、NA38に出力する。
バンクアドレス系統はインバータ回路IN1,IN2と、２入力NAND回路NA10、NA11,NA12,NA13と、インバータ回路IN10,IN11,IN12、IN13と、ラッチ回路LA10、LA11,LA12,LA13と、インバータ回路IN30,IN31,IN32、IN33から構成される。インバータ回路IN1,IN2はバンクアドレスBA0_B,BA1_Bをそれぞれ反転し、BA0_T,BA1_Tとして出力する。２入力NAND回路NA10、NA11,NA12,NA13にはバンクアドレスBA0_B又はBA0_T及びバンクアドレスBA1_B又はBA1_Tがそれぞれ入力され、バンクセレクトする。インバータ回路IN10,IN11,IN12、IN13はそれぞれの入力信号を反転し、それぞれバンクセレクト信号BS0、BS1、BS2、BS3を出力する。
それぞれのバンクセレクト信号はラッチ回路LA10,LA11,LA12,LA13に入力され、内部クロックCCLK_T、CCKK_Bに同期してインバータ回路IN30,IN31,IN32、IN33に出力する。インバータ回路IN30,IN31,IN32、IN33からは内部クロックに同期したバンクセレクト信号BS0L,BS1L,BS2L,BS3LがそれぞれのNAND回路NA35、NA36、NA37、NA38に出力する。
NAND回路NA35、NA36、NA37、NA38は、動作モード信号系統とバンクアドレス系統を合成する論理積回路である。動作モード信号系統の出力ACT10と、バンクアドレス系統の出力であるバンクセレクト信号BS0L,BS1L、BS2L,BS3Lが入力され、イネーブル信号としての内部クロックCCLK_Tにより出力する。それぞれの出力を入力されたインバータ回路IN35、IN36、IN37、IN38は、バンクアクティブ信号ACT0,ACT1,ACT2,ACT3を出力する。
外部端子からバンクアドレス(BA0，BA1)が入力されたとき，内部コマンドCS_T=”H”，RAS_T=”H”，CAS_T=”L”，WE_T=”L”であるから，３入力NAND 回路NA39の出力Y10は“L”となる。内部クロック信号CCLK_Tが立ち上がる(CCKK_Bが立ち下がる)とラッチ回路 LA14で，Y10はラッチされる。ラッチ回路LA14の出力ACT10=”H”(Y10の論理が反転)である。ACT10は，バンクの情報を含んでいない。
一方，バンクセレクト信号も内部クロック信号CCLK_Tが立ち上がる(CCKK_Bが立ち下がる)と，ラッチ回路 LA10，LA11，LA12，LA13でラッチされる。ラッチされたバンクセレクト信号BS0L，BS1L，BS2L，BS3Lのうち，1つが“H”状態，他の３つが“L”状態である。３入力NAND回路 NA35，NA36，NA37，NA38には，イネーブル信号として，内部クロックCCLK_Tが入力されている。CCLK_Tの立ち上がりにより活性となり、バンクセレクト信号で選択されたバンクに対しバンクアクティブコマンドが発行(“H”状態)される。
本発明のコマンド生成回路の動作タイミングについて，図２を用いて説明する。動作モード系として内部コマンドCS_T，RAS_T，CAS_T，WE_Tの波形と，NOR回路NO25の出力X10と、NAND回路NA39の出力Y10と、ラッチ回路LA14の出力ACT10の波形を示す。バンクアドレス系として内部バンクアドレスBA0_B，BA1_Bと、各バンクセレクト信号BS0〜BS3と、各ラッチ回路からの出力BS0L_B〜BS3L_Bと、ラッチされたバンクセレクト信号BS0L〜BS3Lの波形を示す。さらに内部クロックCCLK_TとバンクアクティブコマンドACT0〜ACT3を示している。
外部クロックCLKから内部クロックCCLK_Tまでの間の経路，及び，コマンド(/CS，/RAS，/CAS，/WE)及びバンクアドレス(BA0，BA1)のパッドからコマンド生成回路までの経路は，従来例(図３)と同様である。外部端子から入力されたコマンド信号/CMDはESD保護素子(ESD)を通って入力バッファ(Input Buffer)でＶＤＤ振幅の信号に変換される。その後，内部クロックとのタイミング調整用のディレイ(Delay)を通り，ラッチ回路(Latch)でラッチされる。このラッチされた内部コマンド信号CMD_Tが，コマンド生成回路への入力となる。ラッチ回路(Latch)の一例を図7に示す。ラッチ回路は、相補の内部クロックをゲート入力とするトランスファーゲートと、トランスファーゲートの出力をラッチするフリップフロップと、トランスファーゲートの出力を反転して出力するインバータ回路から構成される。
動作タイミングとしては従来例の説明の場合と同じく，外部クロックCLKから内部クロックCCLK_Tまでの遅延時間をΔTcとする。外部クロックCLKの立ち上がりを基準時刻t=0とする。コマンド(/CS，/RAS，/CAS，/WE)及びバンクアドレス(BA0，BA1)からCS_T，RAS_T，CAS_T，WE_T，BA0_B，BA1_Bの各信号の遅延時間をΔTiとする。外部クロックCLKに対するコマンド及びバンクアドレスのセットアップ時間をtISとする。
内部コマンドCS_T，RAS_T，CAS_T，WE_Tからノード Y10までの論理段数は最大で２段であり，ノード Y10が確定するのは時刻ΔTi-tIS+2Δtである。一方，内部バンクアドレスBA0_B，BA1_Bからバンクセレクト信号(BS0，BS1，BS2，BS3)までの論理段数は最大で３段であり，バンクセレクト信号(BS0，BS1，BS2，BS3)が確定するのは時刻ΔTi-tIS+3Δtである。ノードACT10は時刻ΔTi-tIS+4Δtに確定する。また，ラッチ回路を通ったバンクセレクト信号(BS0L，BS1L，BS2L，BS3L)は時刻ΔTi-tIS+6Δtに確定する。
この状態でCCLK_Tが立ち上がるとコマンド(ACT0，ACT1，ACT2，ACT3)が発行される。つまり，CCLK_T立ち上げ可能となるまでの時間は，従来例と変わらない。すなわち，動作可能な周波数の上限は同じにできる。図1のコマンド生成回路のセットアップ時間は，ΔTc-(ΔTi-tIS+3Δt)であり，従来例の場合と同様，これがラッチ回路のセットアップ時間の限界に等しいときが，コマンド生成回路の正常動作の限界である。すなわち，
ΔTc-(ΔTi-tIS+3Δt)=Tsl ・・・・・・(3)
式(3)より，
tIS=Tsl+ΔTi+3Δt-ΔTc ・・・・・・(4)
これが回路構成上，最低限必要なコマンド及びバンクアドレスのセットアップ時間となる。従来例の結果(式(2))と比較すると，回路構成上，最低限必要なセットアップ時間(tIS)はΔtだけ小さいことがわかる。
最近の回路の実際例では，Δtはおよそ１００ｐｓ弱であり，８００ＭＨｚのＤＤＲ２−ＳＤＲＡＭの場合で考えると，セットアップ(tIS)のスペック３７５ｐｓの約２５％に相当する。これは，回路のタイミング設計上，無視できない量である。また本発明の回路構成では，バンクセレクト信号用にラッチ回路が必要となるが，このラッチ回路は，他のコマンド(READ，WRITE，PRECHAGE等)と共用するため，面積的な不利は生じない。
本発明のコマンド生成回路では，/CS，/RAS，/CAS，/WE信号をデコードして決まる動作モード信号(ACTIVE，READ，WRITE，PRECHARGE等の内部動作を決める信号)とバンクセレクト信号(BS0，BS1，BS2，BS3)を内部クロックでラッチする。ラッチした動作モード信号とバンクセレクト信号との論理積をとることにより，セットアップ(tIS)マージンを拡大する。セットアップマージンが拡大することで高いクロック周波数で動作する半導体記憶装置が得られる。
以上本願発明を実施の形態として具体的に説明したが、本願発明は前記記載に限定されるものではなく、その趣旨を逸脱しない範囲において種々変更して実施することが可能である。さらに上記記載には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
本発明のコマンド生成回路の回路図である。 図１における動作タイミングである。 外部端子から内部コマンド生成までの経路を示す概略図である。 従来例におけるコマンド生成回路の回路図である。 従来例の概略動作タイミングである。 従来例の動作タイミングである。 ラッチ回路の一例である。
符号の説明
ＬＡ００、ＬＡ０１、ＬＡ０２、ＬＡ０３、ＬＡ１０、ＬＡ１１、ＬＡ１２、ＬＡ１３、ＬＡ１４ ラッチ回路
ＮＡ１０、ＮＡ１１、ＮＡ１２、ＮＡ１３、ＮＡ２０、ＮＡ２１，ＮＡ２２、ＮＡ２３ ２入力ＮＡＮＤ回路
ＮＡ３０、ＮＡ３１，ＮＡ３２、ＮＡ３３、ＮＡ３５、ＮＡ３６，ＮＡ３７，ＮＡ３８，ＮＡ３９ ３入力ＮＡＮＤ回路
ＮＯ２５、ＮＯ３０ ＮＯＲ回路
ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ１０、ＩＮ１１，ＩＮ１２，ＩＮ１３、ＩＮ３０、ＩＮ３１，ＩＮ３２，ＩＮ３３、ＩＮ３５、Ｉｎ３６，ＩＮ３７，ＩＮ３８ インバータ回路

Claims (7)

  1. コマンド生成回路において、動作モード信号とバンクセレクト信号とをそれぞれラッチしたラッチ動作モード信号とラッチバンクセレクト信号とを論理処理しコマンドを生成することを特徴とするコマンド生成回路。
  2. 前記ラッチ動作モード信号とラッチバンクセレクト信号とは、相補の内部クロックに同期して前記動作モード信号とバンクセレクト信号をラッチし生成することを特徴とする請求項１に記載のコマンド生成回路。
  3. 前記動作モード信号とバンクセレクト信号をラッチするラッチ回路は、前記相補の内部クロックをゲート入力とするトランスファーゲートと、前記トランスファーゲートの出力をラッチするフリップフロップと、前記トランスファーゲートの出力を反転して出力するインバータ回路から構成されることを特徴とする請求項２に記載のコマンド生成回路。
  4. 前記論理処理は、前記相補の内部クロックの一方の内部クロックをイネーブル信号とし前記ラッチ動作モード信号と前記ラッチバンクセレクト信号との論理積として出力することを特徴とする請求項２に記載のコマンド生成回路。
  5. 前記動作モード信号とバンクセレクト信号とがラッチされるタイミングは、内部コマンド信号及び内部バンクアドレスが入力されたタイミングから論理ゲート３段分の遅延時間以上遅れることを特徴とする請求項１に記載のコマンド生成回路。
  6. 前記動作モード信号は内部カラムアドレスストローブ信号と内部ライトイネーブル信号を入力されるノア回路と、前記ノア回路の出力とチップ選択信号とロウアドレスストローブ信号が入力されるナンド回路から構成されることを特徴とする請求項１に記載のコマンド生成回路。
  7. 請求項１乃至６のいずれかに記載のコマンド生成回路を備えたことを特徴とする半導体記憶装置。
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