CN1190784A

CN1190784A - 半导体存储装置

Info

Publication number: CN1190784A
Application number: CN97121540A
Authority: CN
Inventors: 伊藤孝
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-02-14
Filing date: 1997-10-29
Publication date: 1998-08-19
Anticipated expiration: 2017-10-29
Also published as: KR100266118B1; DE19737836C2; KR19980069916A; CN1158667C; JPH10228768A; US5894446A; TW338156B; DE19737836A1

Abstract

本发明的课题是减小接通电源后的消耗电流。初始化电路20,响应电源的接通而将上述自刷新控制电路(30)激活。电源接通后半导体存储装置进入自刷新方式,无论外部行地址选通信号/RAS为何种逻辑状态,在接通电源后,RAS相关控制电路(10b)都处在初始状态,所以,可以将消耗电流减小到与等待电流相当的程度。

Description

半导体存储装置

本发明涉及半导体存储装置，尤其是能在内部周期地进行将存储单元的数据刷新的自刷新动作的动态型半导体存储装置。更具体地说是涉及用于减小该半导体存储装置的电源接通后的消耗电流的结构。

图23是简略地表示现有的动态型半导体存储装置总体结构的图。在图23中，现有的半导体存储装置包含：具有按行列状排列的多个存储单元MC的存储单元阵列1；取入来自外部的地址信号Ad并生成内部行地址信号及内部列地址信号的地址缓冲器2；激活时对由该地址缓冲器2供给的内部行地址信号进行译码，并根据该译码结果将存储单元阵列1的对应行驱动进入选择状态的行选择电路4；激活时对存储单元阵列1的存储单元列(位线对BL、/BL)的数据进行检测、放大和锁存的读出放大器区6；及激活时对由地址缓冲器2供给的列地址信号进行译码，并在选择存储单元阵列1的地址指定列后与内部数据总线连接的列选择电路8。

在存储单元阵列1中，字线WL与存储单元的各行对应配置，而位线对BL和/BL与存储单元的各列对应配置。在图23中，代表性地示出1根字线WL和1根位线BL。存储单元MC包含存储信息的电容器C及当对应的字线变为选择状态时将电容器C与对应的位线BL(或/BL)连接的存取晶体管T。

行选择电路4包含对来自地址缓冲器2的内部行地址信号进行译码的行译码电路及根据该行译码电路的输出信号将对应于地址指定行配置的字线WL驱动进入选择状态的字线驱动电路。读出放大器区6包含与该各位线对对应设置的读出放大电路。通常，位线对BL和/BL处于等待状态，例如预充电到中间电压电平，存储单元的数据在激活周期中被读出到成对的位线BL和/BL之一上。读出放大电路对各对应的位线对的电位进行差动放大并锁存。

列选择电路8包含对来自地址缓冲器2的内部列地址信号进行译码的列译码电路及根据该列译码电路输出的列选择信号将存储单元阵列1的对应列与内部数据线连接的IO门(输入输出门)。

半导体存储装置还包含：根据从外部施加的行地址选通信号/RAS、列地址选通信号/CAS及允许写入信号/WE产生所需要的内部控制信号的内部控制信号发生电路10；及在该内部控制信号发生电路10的控制下在由列选择电路8选择的存储单元与外部之间进行数据输入输出的输入输出电路12。

行地址选通信号/RAS是规定存储周期的信号，用于规定等待周期及激活周期。当该行地址选通信号/RAS成为激活状态的L电平时，在该半导体存储装置中开始存储单元选择动作。列地址选通信号/CAS是给定列选择动作的开始定时的信号。允许写入信号/WE是指定数据的写入/读出方式的信号。数据的读出定时由列地址选通信号/CAS决定，对选择存储单元进行数据写入的定时，由列地址选通信号/CAS及允许写入信号/WE两者的激活决定。以下，参照图24所示的波形图说明在该图23中示出的半导体存储装置的动作。

当行地址选通信号/RAS为H电平时，该半导体存储装置处在等待周期，各内部电路处在预充电状态。在该等待周期中，内部电路处在预充电状态时的电位电平是预先确定的。

当行地址选通信号/RAS下降到L电平时，激活周期开始，并开始存储单元的选择动作。响应该行地址选通信号/RAS的下降，地址缓冲器2取入从外部供给的地址信号Ad，形成内部行地址信号并供给到行选择电路4。行选择电路4根据所供给的该内部行地址信号将与存储单元阵列1的地址指定行对应的字线驱动进入选择状态。进入选择状态的该字线WL的电位上升到H电平。在与该所选字线WL连接的存储单元MC中，存取晶体管T导通，将存储在电容器C内的电荷读出到对应的位线BL或/BL上。在成对的位线中另一根位线保持预充电电位电平。在图24中，示出在存储单元内存储着L电平数据时的位线BL或/BL的电位变化。在字线被驱动进入选择状态、位线对的电位差扩大后，读出放大器区6被激活，对各位线对的电位进行差动放大和锁存。

另一方面，当列地址选通信号/CAS从H电平下降到L电平时，地址缓冲器2根据从外部供给的地址信号Ad，生成内部列地址信号并供给到列选择电路8。列选择电路8选择与该地址指定的列对应的位线对并连接于内部数据总线。输入输出电路12，在指定着读出方式时，将由该列选择电路8所选的列上的存储单元数据作为输出数据Q输出。

在1个存储周期结束后，行地址选通信号/RAS和列地址选通信号/CAS上升到H电平，内部电路分别恢复到规定的初始状态。即，选择字线WL降低到非选择状态的接地电位电平，而位线BL和/BL分别被预充电到规定的中间电位电平。

如上所述，在动态型半导体存储装置中，在将内部信号线/节点预充电到规定电位电平的状态下开始激活周期。此外，在通常动作方式中，在行地址选通信号/RAS下降到L电平后，列地址选通信号/CAS下降到L电平。如使列地址选通信号/CAS在行地址选通信号/RAS之前下降到L电平，则执行如后文所述的自刷新方式那样的特殊方式。

图25是简略地表示包含图23所示内部控制信号发生电路10的与行地址选通信号/RAS相关部分的结构的图。在图25中，内部控制信号发生电路10包含：RAS缓冲器10a，用于接受行地址选通信号/RAS和电源接通检测信号/POR，并当该电源接通检测信号/POR为激活状态(H电平)时，根据行地址选通信号/RAS生成内部行地址选通信号；及RAS相关控制电路10b，根据来自该RAS缓冲器10a的内部行地址选通信号产生对与行地址选通信号/RAS相关的电路部分(RAS相关电路)的动作进行控制的控制信号。

RAS缓冲器10a包含一个选通电路10aa，当电源接通检测信号/POR为H电平的激活状态且行地址选通信号/RAS为L电平时，将内部行地址选通信号驱动进入L电平的激活状态。当供给来自外部的电源电压且该外部电源电压稳定在一定电压电平或恒定状态时，电源接通检测信号/POR达到激活状态的H电平。

RAS相关控制电路10b用于产生对与行地址选通信号/RAS相关的电路部分、即与行选择动作相关部分的电路进行控制的控制信号。在图25中，代表性地示出用于将供给行地址缓冲器的外部地址信号作为行地址信号进行锁存的行地址锁存指示信号RAL、给定在存储单元阵列中将选择字线驱动进入选择状态的定时的字线驱动信号RX、及用于使读出放大器区激活的读出放大器激活信号SA。从该RAS相关控制电路10b还输出用于将位线预充电/均衡到规定电位的位线均衡/预充电信号、用于将行选择电路内包含的行译码器激活的行译码器启动信号等。在该RAS相关控制电路10b的控制下，当内部行地址选通信号被激活时，行选择电路4及读出放大器区6动作，并进行到与选择字线连接的存储单元的检测放大和锁存动作结束为止。以下，参照图26和图27说明在该图25中示出的内部控制信号发生电路的动作。

首先，参照图26，说明在将行地址选通信号/RAS设定在H电平的状态下对该半导体存储装置进行电源的接通时的动作。在时刻t1，在将行地址选通信号/RAS设定在H电平的状态下，进行电源的接通，外部电源电压EXTVcc的电压电平上升。这时，在电源接通时，电源接通检测信号/POR仍为L电平，从RAS缓冲器10a来的内部行地址选通信号处在H电平。在这种状态下，半导体存储装置的各内部电路处在初始状态，为将各内部信号线预充电到初始状态要消耗稍大的电流Ic。在将各内部信号线和节点设定在初始状态后，各内部信号线随着外部电源电压EXTVcc的电压电平的上升被驱动到规定的电位。在这种状态下，仅流过很小的等待电流。

在时刻t2，当外部电源电压EXTVcc达到规定电压电平(或到达在一定电压电平下的稳定状态)时，电源接通检测信号/POR变为H电平。在RAS缓冲器10a中，行地址选通信号/RAS是H电平，因此选通电路10aa输出的内部行地址选通信号处在H电平的非激活状态，内部电路保持等待状态。

在时刻t3，例如，当为了进行空操作周期而使行地址选通信号/RAS下降到L电平时，来自RAS缓冲器10a的内部行地址选通信号降低到L电平，并将来自RAS相关控制电路10b的控制信号驱动到激活状态。在图26中，代表性地示出用于对与行地址选通信号/RAS有关的RAS相关控制电路进行控制的信号作为RAS相关控制信号φRAS。随着该RAS相关控制信号φRAS的激活，内部电路动作，并流过大的工作电流Ic，在读出放大器6(参照图23)动作并对存储单元数据进行检测放大动作后，电流Ic在一定的电流电平下稳定下来。

因此，在借助于存储器控制器的控制将从外部供给的行地址选通信号/RAS设定在H电平的状态下，如对该半导体存储装置进行电源的接通，则可以使内部电路保持在初始状态，并能以低消耗电流对各内部节点进行预充电。

仅对RAS缓冲器10a供给电源接通检测信号/POR。对接受列地址选通信号/CAS的CAS缓冲器不供给电源接通检测信号/POR。其原因是，在内部的列地址选通信号的激活，是在内部行地址选通信号变为激活状态后进行的。

如上所述，当在将行地址选通信号/RAS设定在H电平的状态下进行电源的接通时，在半导体存储装置内部，RAS缓冲器输出的内部行地址选通信号处在非激活状态，内部电路被供给等待状态的电流，并设定在初始状态。因此，接通电源时的消耗电流只在电源刚接通后稍有一点增加，因而可以充分地减小。通常，在处于等待状态的半导体存储装置中流过的电流，仅为几十μA到几μA。

但是，例如在***电源上升等情况时，有时存储器控制器会误动作，因而发生在将行地址选通信号/RAS设定在L电平的状态下对该半导体存储装置进行电源接通的情况。以下，参照图27说明这种状态。

在时刻t1，在将行地址选通信号/RAS设定在L电平的状态下，进行电源的接通。外部电源电压EXTVcc的电压电平从时刻t1开始上升。这时，电源接通检测信号/POR仍为L电平，从RAS缓冲器10a来的内部行地址选通信号处在非激活状态，内部电路被供给在等待状态下的电流，并预充电到规定电位。因此，即使在该期间内，也仅在时刻t1接通电源时为了对内部信号线和内部节点进行充电而流过稍大的电流，接着便进入稳定状态，该内部信号线和内部节点被预充电到规定电位。

在时刻t2，当外部电源电压EXTVcc达到规定电压电平或稳定在一定电压电平时，电源接通检测信号/POR上升到H电平。响应电源接通检测信号/POR的上升，选通电路10aa输出的内部行地址选通信号变为L电平，将RAS相关控制电路10b激活。因此，RAS相关控制信号φRAS成为激活状态，内部电路动作，并流过大的电流，然后，在读出放大的动作结束后，在较大的电流下稳定下来。

因此，当在将行地址选通信号/RAS设定在L电平的状态下进行电源的接通时，响应电源接通检测信号/POR的上升，内部电路动作，并流过大的动作电流，然后，在流过较大的电流的状态下稳定下来。因此，产生了电源接通后的消耗电流增大的问题。

有鉴于此，本发明的目的是提供一种无论作为动作周期规定信号的行地址选通信号/RAS为何种逻辑电平都能减小电源接通后的消耗电流的半导体存储装置。

本发明的另一个目的是提供一种能使从接通电源后直到内部电路按照来自外部的作为动作周期规定信号的行地址选通信号而动作的期间内的消耗电流减小的半导体存储装置。

本发明的第一种半导体存储装置，备有：自刷新控制电路，包含定时器并在激活时产生根据该定时器的输出信号将存储单元的存储数据按规定的时间间隔刷新用的控制信号；及初始化电路，响应电源的接通将该自刷新控制电路激活。

本发明第二种半导体存储装置，是在第一种半导体存储装置的初始化电路中备有：空操作周期检测电路，用于根据来自外部的动作周期指示信号检测对该内部电路进行初始化用的空操作周期被指定的情况；及响应来自该空操作周期检测电路的空操作周期检测信号的激活而使自刷新控制电路变为非激活状态的电路。

本发明第三种半导体存储装置，是在第1或2种半导体存储装置的初始化电路中包含电源接通检测电路，与接受外部电源电压的外部电源节点连接，根据供给该外部电源节点的电源电压检测对半导体存储装置的电源接通，并在检测出该电源接通时将自刷新控制电路激活。

本发明第四种半导体存储装置，是在第1或2种半导体存储装置的初始化电路中包含：电源接通检测电路，与接受外部电源电压的外部电源节点连接，根据供给该外部电源节点的电源电压检测电源的接通，并在检测出该电源接通时，将电源接通检测信号激活；及延迟电路，用于延迟来自该电源接通检测电路的电源接通检测信号并供给自刷新控制电路，根据该延迟后的电源接通检测信号的激活将自刷新控制电路激活。

本发明第五种半导体存储装置，是在第1～4种半导体存储装置中任何一项的初始化电路中包含响应从外部供给的动作周期规定信号的激活状态而激活，并根据上述的电源接通将自刷新控制电路激活的装置。

本发明第六种半导体存储装置，是在第一种半导体存储装置的初始化电路中备有：第1选通电路，响应电源的接通而启动，使来自外部的第1动作周期规定信号通过；空操作周期检测装置，响应该第1动作周期规定信号，检测用于将半导体存储装置的内部电路置于初始状态的空操作周期被指定的情况，并在检出时将空操作周期检测信号激活；第2选通电路，响应来自该空操作周期检测装置的空操作周期检测信号的非激活状态，将第2动作周期规定信号保持在非激活状态，且响应空操作周期检测信号的激活，使该第2动作周期规定信号通过；及定时检测电路，接受第1及第2选通电路的输出信号，并当该接受的输出信号满足规定的定时条件时，将自刷新控制电路激活。

本发明第七种半导体存储装置，还包含激活时将外部电源电压降压后产生内部电源电压的内部降压电路。当用于将由自刷新控制电路产生的存储单元行驱动进入选择状态的行选择指示信号激活时，将该内部降压电路激活。

电源接通时，通过将半导体存储装置设定为自刷新方式，在半导体存储装置内部，可根据定时器按规定的时间间隔在内部进行自刷新。因此，内部电路、尤其是RAS相关电路处在等待状态或只是间断地动作，而不是置于通常的动作状态，因而能减小电源接通后的平均消耗电流。

另外，通过设定为自刷新方式，还可以在进行自刷新之前将半导体存储装置的内部电路设定在初始状态，电路不工作，因而能减小消耗电流。

图1是简略地表示本发明实施形态1的半导体存储装置总体结构的图。

图2是表示该实施形态1的半导体存储装置接通电源后的动作的波形图。

图3是表示本发明实施形态1的半导体存储装置接通电源后的动作的波形图。

图4是简略地表示本发明实施形态1的变更例结构的图。

图5是表示图4所示半导体存储装置的动作的信号波形图。

图6(A)表示图1所示电源接通检测电路结构的一例，(B)是表示在(A)中示出的电源接通检测电路动作的信号波形图。

图7是表示图1所示空操作周期检测电路结构的一例的图。

图8是简略地表示图1所示自刷新控制信号发生电路结构的图。

图9是表示图8所示自刷新控制信号发生电路的动作的图。

图10是表示图1所示自刷新控制信号发生电路的另一种结构的图。

图11是简略地表示本发明实施形态2的半导体存储装置主要部分的结构的图。

图12是表示图11所示初始化电路动作的图。

图13是简略地表示本发明实施形态3的半导体存储装置主要部分的结构的图。

图14是表示图13所示初始化电路动作的信号波形图。

图15是表示图13所示初始化电路在接通电源后的动作的信号波形图。

图16是简略地表示本发明实施形态4的半导体存储装置主要部分的结构的图。

图17是简略地表示图16所示CBR自刷新控制电路结构的图。

图18是表示图17所示CBR自刷新控制电路的动作的信号波形图。

图19是表示图16所示电路的动作的信号波形图。

图20是简略地表示本发明实施形态5的内部降压电路结构的图。

图21是表示图20所示的激活控制信号与内部行地址选通信号的定时关系的图。

图22是简略地表示图20所示激活控制信号发生部结构的图。

图23是简略地表示现有的半导体存储装置总体结构的图。

图24是表示图23所示半导体存储装置的动作的信号波形图。

图25是简略地表示图23所示内部控制信号发生电路结构的图。

图26是表示图25所示电路在接通电源后的动作的波形图。

图27是表示图25所示电路在接通电源后的动作的波形图。

[符号说明]

1存储单元阵列、2地址缓冲器、4行选择电路、6读出放大器区、8列选择电路、15RAS缓冲器、20初始化电路、22电源接通检测电路、24空操作周期检测电路、26选通电路、30自刷新控制信号发生电路、32定时器电路、34自刷新控制电路、36OR电路、38AND电路、10bRAS相关控制电路、43延迟电路、44选通电路、46NOR电路、48CAS缓冲器、50CBR自刷新控制电路、70比较器、72驱动晶体管、74内部电源线、76内部电路、80AND电路、82反相器。

[实施形态1]

图1是简略地表示本发明实施形态1的半导体存储装置总体结构的图。在图1中，半导体存储装置，与以往一样，包含：具有多个存储单元MC的存储单元阵列1；接受来自外部的地址信号并生成内部地址信号的地址缓冲器2；根据所供给的地址信号将地址指定行驱动进入选择状态的行选择电路4；对存储单元阵列1的选择存储单元的数据进行检测、放大和锁存的读出放大器区6；对存储单元阵列1的列进行选择的列选择电路8；及与装置外部进行数据输入输出的输入输出电路12。

该半导体存储装置还包含：RAS缓冲器15，用于接受来自外部的行地址选通信号/RAS，并生成内部行地址选通信号；初始化电路20，在接通电源时将该半导体存储装置设定为自刷新方式；及自刷新控制信号发生电路30，在初始化电路20的控制下，产生为进行自刷新动作所必需的控制信号。

RAS缓冲器15包含用于接受来自外部的行地址选通信号/RAS并按2级串联连接的反相器15a和15b。初始化电路20包含：电源接通检测电路22，与电源节点21连结，当检测出该电源节点已与电源电压Vcc接通时，将电源接通检测信号/POR驱动到激活状态；空操作周期检测电路24，根据该电源接通检测电路22的输出信号进行初始化并激活，当根据来自外部的行地址选通信号/RAS检测出指定了空操作周期时，将空操作周期检测信号/POR8驱动到激活状态；及选通电路26，根据电源接通检测信号/POR及空操作周期检测信号/POR8，输出自刷新指示信号SELF。

电源接通检测电路22，当该电源节点21上的电源电压Vcc达到规定的电压电平或稳定在一定的电压电平时，将电源接通检测信号/POR驱动到激活状态。当电源接通检测信号/POR处在激活状态、且行地址选通信号/RAS被激活时，空操作周期检测电路24检测出指定了空操作周期，并将空操作周期检测信号/POR8驱动到激活状态。该空操作周期是为将半导体存储装置的内部电路可靠地设定在初始状态而进行的。选通电路26由“异”电路构成，当电源接通检测信号/POR和空操作周期检测信号/POR8为相同逻辑电平时，将自刷新指示信号SELF保持在非激活状态。即，自刷新指示信号SELF在电源接通检测信号/POR处在激活状态且空操作周期被指定之前的时间里为激活状态。

自刷新控制信号发生电路30包含：定时器电路32，在激活时按规定时间间隔输出自刷新请求信号；自刷新控制电路34，响应从初始化电路20来的自刷新指示信号SELF的激活，使定时器电路32起动，且根据来自该定时器电路32的自刷新请求信号输出刷新激活信号RRAS；OR电路36，用于接受来自RAS缓冲器15的内部行地址选通信号及自刷新指示信号SELF；及AND电路38，用于接受OR电路36的输出信号及刷新激活信号RRAS。

该AND电路38的输出信号供给RAS相关控制电路10b。该RAS相关控制电路10b与以往具有相同的结构，用于控制与信号/RAS相关的电路、即与行选择动作有关部分的动作。在图1中，作为该RAS相关控制电路10b的输出信号，代表性地示出供给行选择电路4的字线激活定时信号RX及供给读出放大器区6的读出放大器激活信号SA。

该半导体存储装置还备有：刷新地址计数器40，在自刷新控制电路34的控制下激活，并每当进行自刷新时将其计数值加1或减1；及切换电路42，根据来自自刷新控制电路34的切换控制信号MX从来自刷新地址计数器40和地址缓冲器2的地址中选择一个，供给行选择电路4。切换电路42，在自刷新方式时，根据该切换控制信号MX选择来自刷新地址计数器40的刷新地址并供给行选择电路4。以下，参照图2和图3所示的波形图说明该实施形态1的半导体存储装置的动作。

首先，参照图2，说明在将行地址选通信号/RAS设定为H电平的状态下进行电源接通时的动作。在时刻t0，在将行地址选通信号/RAS设定为H电平的状态下进行电源的接通，电源电压Vcc的电压电平慢慢上升。在该状态下，RAS缓冲器15输出的内部行地址选通信号为H电平，因此，半导体存储装置处在等待状态，在电源接通后流过小峰值的电流，然后便在微小电流下稳定下来。

在时刻t1，当电源电压Vcc的电压电平达到规定的电压电平或稳定在一定的电压电平时，从电源接通检测电路22来的电源接通检测信号/POR上升到H电平。由于还没有指定空操作周期，所以空操作周期检测信号/POR8仍为L电平。因此，来自该选通电路26的自刷新指示信号SELF上升到H电平，使自刷新控制电路34激活。响应该自刷新指示信号SELF的H电平的上升，OR电路36的输出信号变为H电平，根据来自外部的行地址选通信号/RAS，使RAS相关控制电路10b的控制停止，并在自刷新控制电路34的控制下，对RAS相关控制电10b进行控制。

在自刷新指示信号SELF的激活状态达到规定时间以上时(例如100μs)进行自刷新，并按规定时间间隔将刷新激活信号RRAS设定为激活状态的L电平。在图2中，示出当自刷新指示信号SELF已变成激活状态时在内部尚未进行实际的自刷新动作时的动作波形。关于该自刷新动作，将在后文中详细说明。因此，在这段时间里，半导体存储装置处于等待状态，其消耗电流Ic是很微小的电流(约为几μA)。

在时刻t2，当行地址选通信号/RAS下降到L电平时，空操作周期检测电路24检测出指定了空操作周期，并使空操作周期检测信号/POR8上升到H电平。由于电源接通检测信号/POR及空操作周期检测信号/POR8都是H电平，所以选通电路26使自刷新指示信号SELF变为L电平的非激活状态。因此，使自刷新控制电路34停止自刷新动作。OR电路36使从RAS缓冲器15来的内部行地址选通信号通过。由此，RAS相关控制电路10b随着来自外部的行地址选通信号/RAS的激活而变为激活状态，因而在空操作周期时流过大的工作电流(例如几十mA)。该空操作周期通常进行8次(使行地址选通信号/RAS变为激活状态的L电平8次)。通过内部电路的激活状态/预充电状态的反复，可以将各内部信号线和内部节点设定在初始状态。

因此，当在该行地址选通信号/RAS为H电平的状态下进行了电源接通时，仅消耗其大小与以往大体相同的电流。

其次，参照图3，说明在将行地址选通信号/RAS设定为L电平的状态下进行电源接通时的动作。在时刻t0，在行地址选通信号/RAS为L电平的状态下进行电源的接通。随着该电源的接通，电源电压Vcc的电压电平上升。这时，RAS缓冲器15输出的内部行地址选通信号为L电平，OR电路36的输出信号也相应地为L电平，并通过AND电路38使RAS相关控制电路10b变为激活状态。因此，在该电源接通后，由于半导体存储装置为激活状态使其内部电源电压电平上升，所以工作电流Ic也随着该电压的上升而上升[因在激活状态下的电路(行选择电路和读出放大器区)中消耗电流]。

在时刻t1，当电源电压Vcc达到规定的电压电平或稳定在一定的电压电平时，电源接通检测信号/POR变为H电平的激活状态。响应该电源接通检测信号/POR的激活，来自该选通电路26的自刷新指示信号SELF变为H电平的激活状态，OR电路36的输出信号变为H电平，RAS相关控制电路10b，使选择状态的电路恢复到等待状态。因此，半导体存储装置内部的消耗电流变为等待时的电流电平。

在时刻t3，为进行空操作周期，使行地址选通信号/RAS一旦上升为H电平后，在时刻t2使行地址选通信号/RAS下降到L电平。响应该行地址选通信号/RAS的下降，空操作周期检测电路24检测出指定了空操作周期，并使空操作周期检测信号/POR8变为H电平的激活状态。由于电源接通检测信号/POR及空操作周期检测信号/POR8都是H电平，所以选通电路26使自刷新指示信号SELF变为L电平的非激活状态。因此，使自刷新控制电路34解除自刷新方式，恢复到等待状态。另一方面，RAS相关控制电路10b根据通过RAS缓冲器15、OR电路36和AND电路38供给的内部行地址选通信号将与行选择有关的电路部分(RAS相关电路)激活。因此，流过大的工作电流。

从图3可以看出，当在该行地址选通信号/RAS设定为L电平的状态下进行了电源接通时，在电源接通后流过大的电流。但是，在从时刻t1到时刻t2之间，半导体存储装置处于等待状态(假定不进行刷新)，在该半导体存储装置中消耗的电流，例如是几μA左右的极小电流。因此，在进行空操作周期前的期间与以往相比能使消耗电流大幅度地减小。由于在该电源接通后流过较大的电流，可能会认为内部信号线不能预充电到规定的电平，但是，在时刻t1，由于随着自刷新指示信号SELF的激活而将半导体存储装置设定在等待状态，所以各内部信号线和内部节点可在规定的等待状态下进行预充电。通过在这之后进行的空操作周期，可将各信号线和内部节点可靠地预充电到规定的电位电平。

[变更例]

图4是表示本发明实施形态1的变更例结构的图。在图4中，仅示出刷新控制部的结构。在该图4中示出的结构，与图1所示的结构只是RAS缓冲器15的结构不同。RAS缓冲器15包含接受行地址选通信号/RAS和电源接通检测信号/POR的选通电路15c。该选通电路15c的输出信号加到OR电路36的一个输入端。其他结构与图1所示结构相同，对相对应的部分标以同一参照编号，其说明从略。

当电源接通检测信号/POR为H电平且行地址选通信号/RAS为L电平时，选通电路15c输出L电平信号。因此，该RAS缓冲器15，与以往一样，在进行电源接通且电源电压Vcc稳定后，根据来自外部的行地址选通信号/RAS生成内部行地址选通信号。以下，参照在图5中示出的波形图说明该图4所示结构的动作。

在时刻t0进行电源的接通，电源电压Vcc的电压电平上升。无论行地址选通信号/RAS是H电平还是L电平，电源接通检测信号/POR为L电平，所以来自RAS缓冲器15的输出信号为H电平，半导体存储装置的内部电路处于等待状态。因此，在时刻t0，在流过用于预充电到内部节点的规定电位的峰值电流后，仅流过微小的等待电流Ic。

在时刻t1，当电源电压Vcc的电压电平达到规定的电压电平或稳定在一定的电压电平时，电源接通检测信号/POR上升为H电平。自刷新指示信号SELF相应地变为H电平的激活状态。当行地址选通信号/RAS被设定为L电平时，RAS缓冲器15的输出信号响应该电源接通检测信号/POR的H电平的上升而下降为L电平。但是，OR电路36，根据该自刷新指示信号SELF，使其输出信号为H电平，因此，该半导体存储装置保持等待状态。

如在时刻t2进行空操作周期，则空操作周期检测信号/POR8上升为H电平，自刷新指示信号SELF相应地变为L电平，RAS相关控制电路10b随着来自外部的行地址选通信号/RAS动作，并使RAS相关电路激活/非激活，从而进行空操作周期，并将内部信号线及内部节点预充电到规定的电位。

从该图5所示的波形图可以清楚看出，作为RAS缓冲器15，由于采用接受电源接通检测信号/POR和行地址选通信号/RAS的选通电路15c，所以，无论行地址选通信号/RAS是H电平还是L电平，都可以将在电源接通后到电源接通检测信号/POR上升为H电平之前的这段时间的电流减小，因此可以减小从电源接通到进行空操作周期为止的期间内的消耗电流。以下，说明各部分的结构。

[电源接通检测电路]

图6(A)是表示图1和图4所示电源接通检测电路22结构的一例的图。在图6(A)中，电源接通检测电路22包含：连接在电源节点21与内部节点22b之间的电阻元件22a；连接在内部节点22b与接地节点之间的电容元件22c；用于将内部节点22b的电压信号反相的反相器22d；及用于将反相器22d的输出信号反相的反相器22e。从该反相器22e输出电源接通检测信号/POR。下面，参照其动作波形图即图6(B)说明图6(A)所示的该电源接通检测电路的动作。

在时刻T0进行电源的接通，电源节点21的电源电压Vcc的电压电平上升。随着该电源的接通，内部节点22b的电位，按由电阻元件22a的阻值和电容元件22c的电容值决定的时间常数缓慢上升。在时刻T1该内部节点22b的电位如超过反相器22d的输入逻辑阈值，反相器22d的输出信号变为L电平，因此，从反相器22e输出的电源接通检测信号/POR上升到H电平。

当由该电阻元件22a的电阻值和电容元件22c的电容值决定的时间常数较大时，如图6(B)中的单点锁线所示，在时刻T2，节点22b的电位电平高于反相器22d的输入逻辑阈值，因而电源接通检测信号/POR上升到H电平。在时刻T2，当电源接通检测信号/POR上升到H电平的情况下，在电源电压Vcc的电压电平达到规定的电压电平且已在其规定电压电平下变成稳定状态时，电源接通检测信号/POR被激活。电源接通检测信号/POR也可在任何定时被激活。

[空操作周期检测电路]

图7是表示空操作周期检测电路24结构的一例的图。在图7中，空操作周期检测电路24包含：单触发脉冲发生电路24a，响应电源接通检测信号/POR的上升，输出单触发的脉冲信号；单触发脉冲发生电路24b，在空操作周期检测信号/POR8为非激活状态时被激活，并响应行地址选通信号/RAS的下降而输出单触发的脉冲信号；AND电路24c，用于接受电源接通检测信号/POR和单触发脉冲发生电路24b的输出信号；及置位/复位触发器24d，根据AND电路24c的输出信号置位，且根据单触发脉冲发生电路24a的输出信号复位。从该置位/复位触发器24d的输出端Q输出空操作周期检测信号/POR8。

单触发脉冲发生电路24a包含：用于接受电源接通检测信号/POR的按3级串联连接的反相器24aa～24ac；及接受电源接通检测信号/POR和反相器24ac的输出信号的AND电路24ad。该反相器24aa-24ac的数目，只要是奇数，则可为任意数目。

单触发脉冲发生电路24b包含：用于接受行地址选通信号/RAS及通过反相器24e供给的空操作周期检测信号/POR8的NAND电路24ba；用于接受NAND电路24ba的输出信号的反相器24bb；用于接受反相器24bb的输出信号的反相器24bc；及用于接受行地址选通信号/RAS及反相器24BC的输出信号的NOR电路24bd。以下，对动作进行简单的说明。

当电源接通检测信号/POR为L电平时，AND电路24ad的输出信号为L电平。这时，反相器24ac的输出信号变为H电平。当电源接通检测信号/POR上升为H电平时，因反相器24ac的输出信号仍为H电平，所以AND电路24ad的输出信号上升为H电平。在经过反相器24aa、反相器24ab及反相器24ac具有的延迟时间后，反相器24ac的输出信号变为L电平，所以AND电路24ad的输出信号变为L电平。利用从该单触发脉冲发生电路24a输出的脉冲信号，使置位/复位触发器24d复位，从而将空操作周期检测信号/POR8复位到L电平。此外，当该电源接通检测信号/POR上升为H电平时，AND电路24c被起动，使单触发脉冲发生电路24b的输出信号通过。

在进行空操作周期前，空操作周期检测信号/POR8为L电平，反相器24e的输出信号为H电平。在将行地址选通信号/RAS设定为L电平的状态时，NAND电路24ba的输出信号为H电平，相应地使反相器24bc的输出信号也为H电平，NOR电路24bd的输出信号为L电平。在将行地址选通信号/RAS设定为H电平时，NOR电路24bd的输出信号也为L电平。因此，在反相器24e的输出信号为H电平时，NAND电路24ba作为反相器动作。当行地址选通信号/RAS从H电平下降到L电平时，反相器24bc的输出信号仍为L电平，NOR电路24bd的输出信号上升为H电平。在经过NAND电路24ba、反相器24bb及24bc具有的延迟时间后，该反相器24bc的输出信号上升为H电平，则相应地使NOR电路24bd的输出信号下降为L电平。单触发脉冲发生电路24a的脉冲信号的脉冲宽度，由反相器24aa～24ac具有的延迟时间决定，另一方面，单触发脉冲发生电路24b输出的单触发脉冲信号的脉冲宽度，由NAND电路24ba及反相器24bb、24bc具有的延迟时间决定。

当该单触发脉冲发生电路24b的输出信号变为H电平时，AND电路24c的输出信号上升为H电平，使置位/复位触发器24d置位，并使空操作周期检测信号/POR8上升为H电平。在该空操作周期检测信号/POR8上升为H电平后，将反相器24e的输出信号驱动到L电平，相应地将NAND电路24ba的输出信号固定在H电平。因此在该空操作周期检测信号/POR8变为H电平的激活状态后，在经过反相器24e、NAND电路24ba、及反相器24bb、24bc具有的延迟时间后将NOR电路24bd的输出信号固定在L电平。因此，在以后的空操作周期和通常的访问时，使该单触发脉冲发生电路24b的动作停止，因而将其消耗电流减小。

[自刷新控制信号发生电路]

图8是简略地表示自刷新控制信号发生电路30的结构的图。在图8中，定时器电路32包含：定时器32a，响应自刷新指示信号SELF的激活而变为激活状态，并对例如100μs的时间进行计数；及定时器32b，响应定时器32a的累计信号而激活，以规定的刷新周期(例如16μs)进行计数，并在累计计数时输出累计信号。定时器32a在自刷新指示信号SELF为激活状态时被激活，在累计计数结束后将其输出信号保持在激活状态。定时器32b在定时器32a的输出信号为激活状态时被激活，反复进行累计计数动作，并在每次累计计数时输出累计计数指示信号。

自刷新控制电路34包含：单触发脉冲发生电路34a，响应定时器32a的输出信号的激活，产生具有规定脉冲宽度的单触发脉冲信号；单触发脉冲发生电路34b，响应定时器32b的输出信号的上升，产生具有规定脉冲宽度的单触发脉冲信号；OR电路34c，用于接受单触发脉冲发生电路34a及34b的输出信号；及反相器34d，接受OR电路34c的输出信号。电路34a及34b分别输出在存储单元阵列1中从字线的选择直到与选择字线连接的存储单元的数据的检测、放大和锁存完成的期间内保持H电平激活状态的脉冲信号。

该单触发脉冲发生电路34a及34b，在自刷新指示信号SELF为激活状态时被激活，并执行产生单触发脉冲的动作。作为该单触发脉冲发生电路34a及34b的结构，可以采用图7所示的单触发脉冲发生电路24a及24b的结构。代替这种结构，也可以采用置位/复位触发器及延迟电路，构成该单触发脉冲发生电路34a及34b。即，可采用将定时器32a和32b的输出信号激活后置位并在延迟电路所具有的延迟时间后复位的结构。

参照图9所示的波形图说明在图8中示出的该自刷新控制信号发生电路的动作。在时刻T，当自刷新指示信号SELF上升为激活状态的H电平时，定时器32a被激活并执行计数动作。如该自刷新指示信号SELF保持规定时间(例如100μs)的激活状态，则定时器32a输出累计信号。因此，单触发脉冲电路34a输出单触发的脉冲信号，相应地使刷新激活信号RRAS变为规定时间的L电平，并在内部执行行选择动作。接着，定时器32b被激活，在每个规定的周期(16μs)输出累计信号，相应地使刷新激活信号RRAS变为L电平的激活状态。因此，在时刻T，自刷新指示信号SELF被驱动到激活状态的H电平，到经过100μs的规定时间为止，该半导体存储装置在内部保持等待状态。在经过100μs后，开始自刷新周期，并以规定的周期执行存储单元数据的刷新。

因此，在该电源接通检测信号/POR变为H电平的激活状态后的100μs时间里，只要不进行空操作周期，则半导体存储装置可以保持等待状态。在进入自刷新周期后执行空操作周期时，在内部执行自刷新周期。但是，该自刷新例如以比16μs长的周期执行。因此，从电源接通检测信号/POR变为激活状态到执行空操作周期为止的时间较长时，尽管因自刷新而消耗工作电流，但在该时间内的平均消耗电流也可以减小。即，当行地址选通信号/RAS被固定为L电平时，半导体存储装置的内部电路被稳定在激活状态，并流过比等待状态时大得多的电流。因此，与该激活状态的稳定电流的总和相比，由自刷新消耗的工作电流的时间平均值很小。因此，可以减小电源接通后到进行空操作周期前的消耗电流。

[自刷新控制信号发生电路的第2种结构]

图10是表示自刷新控制信号发生电路30的另一种结构的图。在图10中，自刷新控制信号发生电路30，除图8所示自刷新控制信号发生电路30的结构外还备有以下结构。即，该自刷新控制信号发生电路30包含：CBR检测电路34e，根据由RAS缓冲器15供给的内部行地址选通信号/RASi及由图中未示出的CAS缓冲器供给的内部列地址选通信号/CASi，检测满足CBR(CAS在RAS之前)条件的情况；置位/复位触发器34f，响应CBR检测电路34e的CBR检测而置位；单触发脉冲发生电路34g，响应置位/复位触发器34f的输出信号的上升，产生单触发的脉冲；及OR电路34h，接受置位/复位触发器34f的输出信号和自刷新指示信号SELF。

当该OR电路34h的输出信号激活时，定时器32a被激活，并对规定时间进行计数。定时器32a，在OR电路34h的输出信号为激活状态期间，进行计数动作并在计数动作结束后将累计信号保持在激活状态。该定时器32a的输出信号供给到单触发脉冲发生电路34a及定时器32b。定时器32b在该定时器32a的输出信号为激活状态时进行计数动作，并按规定的时间间隔输出累计信号。

单触发脉冲发生电路34a、34b及34g的输出信号加到OR电路34c。

在用于使来自外部的行地址选通信号无效的路径中，OR电路36接受RAS缓冲器15输出的内部行地址选通信号/RASi及OR电路34h的输出信号，并加到AND电路38的一个输入端。在AND电路38的另一输入端上，接受由用于接受OR电路34c的输出信号的反相器34d输出的刷新激活信号RRAS。AND电路38的输出信号供给RAS相关控制电路。

在该图10中示出的自刷新控制信号发生电路，利用了在以往采用的可按CBR刷新方式动作的半导体存储装置的刷新控制信号发生电路。在通常动作方式时，如使列地址选通信号/CAS在行地址选通信号/RAS之前下降到L电平，则CBR检测电路34e的输出信号上升到H电平，并使置位/复位触发器34f置位。因此，首先，在开始时根据CBR检测进行CBR刷新，然后，进行如上所述的通常的自刷新。

如按照该图10所示的结构，则在现有的CBR自刷新控制电路中，通过将自刷新指示信号SELF加到接受置位/复位触发器34f的输出信号的OR电路34h，无需设置额外的专用自刷新控制电路，即可在接通电源后进行空操作周期之前将半导体存储装置设定为自刷新方式。

另外，在该自刷新控制信号发生电路中，没有示出控制刷新地址计数器的动作的电路部分及产生用于选择刷新地址的切换控制信号的部分的结构。也可响应刷新激活信号RRAS的上升，将刷新地址计数器的计数值更新，还可以采用由切换电路根据OR电路34h的输出信号选择刷新地址计数器的输出信号的结构。

如上所述，如按照本发明的实施形态1，则可在接通电源后进行空操作周期之前将半导体存储装置设定为自刷新方式，所以，无论行地址选通信号/RAS为何种逻辑电平，都能将从该电源接通后到进行空操作周期前的消耗电流减小。

[实施形态2]

图11是表示本发明实施形态2的半导体存储装置主要部分的结构的图。在图11中，示出初始化电路20的结构。其他结构与图1或图4所示结构相同。在图11中，初始化电路20包含：电源接通检测电路22，与电源节点21连接，根据电源电压Vcc的电压电平检测电源的接通；空操作周期检测电路24，根据该电源接通检测电路22输出的电源接通检测信号/POR进行初始化，并根据来自外部的行地址选通信号/RAS检测空操作周期被指定的情况；及延迟电路43，用于将电源接通检测信号/POR延迟规定时间；及选通电路44，用于接受该延迟电路43输出的延迟电源接通检测信号/PORD和来自空操作周期检测电路24的空操作周期检测信号POR8。从该选通电路44输出自刷新指示信号SELF，并供给自刷新控制信号发生电路。自刷新控制信号发生电路的结构也可以是图8和图10所示结构中的任何一种。当延迟电源接通检测信号/PORD为H电平且空操作周期检测信号/POR8为L电平时，选通电路44将自刷新指示信号SELF驱动到激活状态的H电平。以下，参照图12所示波形图说明在该图11中示出的初始化电路的动作。

在时刻t0，进行电源的接通，电源电压Vcc的电压电平上升。当该电源电压Vcc的电压电平达到规定的电压电平或稳定在一定的电压电平时，在时刻t1，电源接通检测信号/POR变为H电平的激活状态。延迟电路43输出的延迟电源接通检测信号/PORD保持在L电平。

在经过延迟电路43具有的延迟时间Td后，在时刻t2，延迟电源接通检测信号/PORD上升为H电平。在尚未进行空操作周期时，空操作周期检测信号/POR8为L电平，因而从该选通电路44输出的自刷新指示信号SELF上升为H电平的激活状态。

在时刻t3，如执行空操作周期，则空操作周期检测信号/POR8上升到H电平，自刷新指示信号SELF下降到L电平。

当在将行地址选通信号/RAS设定在L电平的状态下进行电源的接通时，从接通电源的时刻t0到延迟电源接通检测信号/PORD上升的时刻t2之间，电流的消耗与以往相同。但是，在时刻t3之前的时间里如不进行空操作周期，则根据该延迟电源接通检测信号/PORD，自刷新指示信号SELF变为激活状态的H电平，将半导体存储装置内部设定在初始状态。因此，从时刻t2到时刻t3之间半导体存储装置的消耗电流可以减小到例如几μA左右的等待电流，因而与以往相比能使消耗电流减小。此外，从该时刻t2到t3之间，即使执行自刷新动作，该自刷新例如也是以16μs间隔进行。因此，作为平均电流来说可以减小，因而从该时刻t2到时刻t3之间的消耗电流与以往相比可以减小。

如在经过延迟电路43具有的延迟时间之前进行空操作周期，则不进入自刷新方式。因此，当空操作周期的执行比由该延迟电路43具有的延迟时间Td规定的时间晚时，按照本实施形态2可以减小消耗电流。

如上所述，如按照本发明的实施形态2，则当空操作周期的执行比规定时间晚时，由于将半导体存储装置设定为自刷新方式，所以能减小该半导体存储装置的消耗电流。

[实施形态3]

图13是表示本发明实施形态3的半导体存储装置主要部分的结构的图。在图13中，示出初始化电路20的结构。在该图13中，初始化电路20包含NOR电路46，接受来自空操作周期检测电路24的空操作周期检测信号/POR8和来自外部的行地址选通信号/RAS。从该NOR电路46输出自刷新指示信号SELF。电源接通检测信号/POR不用于控制自刷新动作。该电源接通检测信号/POR只用于对空操作周期检测电路24进行初始化和激活。下面，参照图14和图15说明在图13中示出的该初始化电路的动作。

在图14中，首先，在时刻t0，在将行地址选通信号/RAS设定在H电平的状态下进行电源的接通，电源电压Vcc的电压电平上升。当电源电压Vcc的电压电平达到规定的电压电平以上或稳定在一定的电平时，在时刻t1，电源接通检测信号/POR上升为H电平。由于行地址选通信号/RAS保持在H电平，所以从NOR电路46输出的自刷新指示信号SELF被固定在L电平。

在时刻t2，行地址选通信号/RAS下降到L电平，并开始空操作周期。随着该空操作周期的执行，从空操作周期检测电路24输出的空操作周期检测信号POR8上升为H电平。即使在这种状态下，自刷新指示信号SELF仍保持L电平。

在该图13所示的初始化电路的结构中，当在将行地址选通信号/RAS设定在H电平的状态下进行了电源的接通时，不进行对该半导体存储装置的自刷新方式的设定。行地址选通信号/RAS为H电平，半导体存储装置的内部电路处在初始状态，所以在电源接通后，尽管流过少量的峰值电流，但大部分时间里只流过等待电流，是极其微小的。

其次，如图15所示，在时刻t0，在将行地址选通信号/RAS设定在L电平的状态下进行电源的接通。随着该电源的接通，当NOR电路46的工作电源电压上升时，因空操作周期检测信号/POR8和行地址选通信号/RAS都是L电平，所以自刷新指示信号SELF变为H电平，其电压电平随着电源电压Vcc的电压的上升而上升。

在时刻t1，电源接通检测信号/POR上升为H电平。在该状态下，自刷新指示信号SELF为H电平，所以半导体存储装置进入自刷新方式。因此，在这种结构中，由于从接通电源的时刻t0起内部行地址选通信号保持H电平的非激活状态，所以内部电路只保持在等待状态。因此，在接通电源后，可以减小该半导体存储装置的消耗电流。

在时刻t2，使在此之前暂时上升为H电平后的行地址选通信号/RAS下降到L电平，并开始进行空操作周期。随着该空操作周期的执行，空操作周期检测信号/POR8变为H电平的激活状态。自刷新指示信号SELF下降为非激活状态的L电平。因此，RAS相关控制电路随着来自外部的行地址选通信号/RAS而动作，进行内部电路的初始化。

在将行地址选通信号/RAS设定在L电平的状态下进行电源接通时，接通电源后的消耗电流将增大。因此，在将行地址选通信号/RAS设定在L电平的状态下进行电源接通时，通过将半导体存储装置设定为自刷新方式，使供给RAS相关控制电路的内部行地址选通信号为H电平的非激活状态，可以将内部电路保持在初始状态。因此，即使在行地址选通信号/RAS在L电平状态下进行电源接通，也可以将消耗电流减小到与在行地址选通信号/RAS为H电平下进行电源接通时(不进行自刷新动作时)相同的程度。

在从时刻t1到时刻t2之间，在内部即使进行自刷新，该自刷新例如也是以16μs的周期进行的。因此，在该时间内的平均电流很小，与内部电路始终保持激活状态并流过激活状态下的稳定电流的情况相比，其消耗电流可以减小。

如上所述，按照本发明的实施形态3，在接通电源时，如行地址选通信号/RAS为L电平，则在结构上可设定为自刷新方式，所以从电源接通后到进行空操作周期前这段时间里，无论行地址选通信号/RAS为何种逻辑电平，都能将内部电路设定在等待状态，因而可以减小消耗电流。此外，即使进行自刷新，其平均消耗电流也很小，同样能取得减小消耗电流的效果。

[实施形态4]

图16是简略地表示本发明实施形态4的半导体存储装置主要部分的结构的图。在图16中，半导体存储装置包含：RAS缓冲器15，用于接受来自电源接通检测电路22的电源接通检测信号/POR及来自外部的行地址选通信号/RAS，并输出内部行地址选通信号/RASi；CAS缓冲器48，用于接受来自空操作周期检测电路24的空操作周期检测信号/POR8和来自外部的列地址选通信号/CAS，并生成内部列地址选通信号/CASi；及CBR自刷新控制电路50，用于接受内部行地址选通信号/RASi及内部列地址选通信号/CASi，并当指定了自刷新方式时将为进行自刷新所必需的控制信号供给RAS相关控制电路。

电源接通检测电路22及空操作周期检测电路24的结构与在前面的实施形态1至3中给出的结构相同。RAS缓冲器15包含选通电路15c，当电源接通检测信号/POR为H电平且来自外部的行地址选通信号/RAS为L电平时，将内部行地址选通信号/RASi驱动到L电平。CAS缓冲器48包含AND电路48a，当来自外部的列地址选通信号/CAS及空操作周期检测信号/POR8都是H电平时，将内部列地址选通信号/CASi设定为H电平。

当该内部列地址选通信号/CASi在内部行地址选通信号/RASi下降之前下降到L电平时，CBR自刷新控制电路50判定指定了自刷新方式，并生成为进行自刷新所必需的控制信号，供给RAS相关控制电路。

图17是简略地表示图16所示CBR自刷新控制电路50的结构的图。在图17中，CBR自刷新控制电路50包含：CBR检测电路50a，用于接受内部行地址选通信号/RASi及内部列地址选通信号/CASi，检测满足CBR条件的情况；置位/复位触发器50b，响应从该CBR检测电路50a来的CBR条件检测指示而置位，且响应内部行地址选通信号/RASi的上升而复位；刷新控制电路50d，在来自置位/复位触发器50b的自刷新指示信号φCBR激活时被激活，使定时器50c起动并按规定的时间间隔输出刷新激活信号RRAS；OR电路50e，用于接受自刷新指示信号φCBR及内部行地址选通信号/RASi；及AND电路50f，用于接受来自刷新控制电路50d的刷新激活信号RRAS和OR电路50e的输出信号。从AND电路50f将内部动作激活信号供给RAS相关控制电路。

CBR检测电路50a及置位/复位触发器50b的结构，例如，如特开平3-272088号公报所示，是众所周知的，当内部列地址选通信号/CASi在比内部行地址选通信号/RASi早的定时下降时，自刷新指示信号φCBR变为H电平的激活状态。定时器50c及刷新控制电路50d的结构，与前面的图10所示的结构相同，从图10所示的结构中将OR电路30h去掉，而将置位/复位触发器34f的输出信号直接加到定时器32a。下面，参照图18说明通常动作时的该CBR自刷新控制电路的动作。

在图18中，在时刻t10，外部列地址选通信号/CAS下降到L电平，然后，在时刻t11，外部行地址选通信号/RAS下降到L电平。在这种条件下，满足CBR条件，CBR检测电路50a输出CBR检测指示信号，并相应地使置位/复位触发器50b置位，自刷新指示信号φCBR变为H电平的激活状态。

响应该自刷新指示信号φCBR的上升，刷新控制电路50d输出具有规定时间间隔的刷新激活信号RRAS。响应该自刷新指示信号φCBR的上升而进行的自刷新动作，通常被称作「CBR刷新」。行地址选通信号/RAS及外部列地址选通信号/CAS同时为L电平的状态如果保持规定时间(例如100μs)，则进入自刷新周期，并从时刻t12起以规定时间间隔(例如16μs)使刷新激活信号RRAS下降为规定时间的L电平，进行选择动作和存储单元数据的检测放大以及重新写入。在图18中，示出在时刻t12和时刻t13进行的刷新动作，但在时刻t14外部行地址选通信号/RAS上升到H电平之前可在内部周期地反复执行刷新动作。

在时刻t14行地址选通信号/RAS上升到H电平后，置位/复位触发器50b复位，并使自刷新指示信号φCBR变为L电平的非激活状态，结束刷新动作。

如该图18所示，在CBR自刷新方式中，与外部行地址选通信号/RAS的下降同步进行CBR刷新后，在时刻t12前的时间里，该半导体存储装置处于等待状态。以下，参照图19说明图16所示的初始化电路的动作。

在时刻t0，在将外部行地址选通信号/RAS设定在L电平的状态下进行电源的接通，电源电压Vcc的电压电平上升。该电源接通时，无论外部列地址选通信号/CAS的逻辑电平是H电平还是L电平，空操作周期检测信号/POR8都是L电平，所以内部列地址选通信号/CASi被设定为L电平(参照图16的CAS缓冲器48)。

另一方面，如图16所示，如行地址选通信号/RAS为L电平，则在接通电源时，电源接通检测信号/POR为L电平，所以，从RAS缓冲器15输出的外部行地址选通信号/RASi为H电平。因此，随着该电源的接通，内部行地址选通信号/RASi的电压电平上升。当该电源电压Vcc的电压电平达到规定的电压电平或稳定在一定电压电平时，电源接通检测信号/POR上升到H电平。这时，内部行地址选通信号/RASi也到达规定的H电平。当电源接通检测信号/POR上升到H电平时，如图16所示，从RAS缓冲器15输出的内部行地址选通信号/RASi下降到L电平。因此，在CBR条件下对CBR自刷新控制电路50供给内部行地址选通信号/RASi和内部列地址选通信号/CASi。由此，使自刷新指示信号φCBR变为H电平，该半导体存储装置进入自刷新方式。

在时刻t3，外部行地址选通信号/RAS上升到H电平，准备进行空操作周期。响应该外部行地址选通信号/RAS的上升，内部行地址选通信号/RASi也上升到H电平，CBR自刷新控制电路50解除自刷新方式。由于该自刷新方式的解除，半导体存储装置处在等待状态(内部行地址选通信号/RASi为H电平)。

接着，在时刻t2，当为进行空操作周期而使外部行地址选通信号/RAS下降到L电平时，从空操作周期检测电路24输出的空操作周期检测信号/POR8上升到H电平。因此，CAS缓冲器48根据从外部供给的列地址选通信号/CAS生成内部列地址选通信号/CASi(在图19中，示出将列地址选通信号/CASi设定为H电平的状态)。在内部的其动作与列地址选通信号/CASi有关的电路部分，可在内部行地址选通信号/RASi为激活状态时动作。因此，从时刻t3到时刻t2之间，内部行地址选通信号/RASi上升到H电平，因而即使内部列地址选通信号/CASi为L电平也不存在任何问题，内部电路处在等待状态。对于接通电源时的CAS相关电路的动作来说，这是同样的。因此，在接通电源时，即使将外部行地址选通信号/RAS设定为L电平，半导体存储装置也能以等待状态进行电源的接通，因而初始电流极小。

另外，在时刻t1，当自刷新指示信号φCBR上升为H电平时，在内部进行CBR刷新，并流过大的工作电流。作为该工作电流，流过与以往在将外部行地址选通信号/RAS设定为L电平下进行电源接通时相同的电流。但是，由于在该CBR刷新结束时半导体存储装置恢复到等待状态，所以在进行下一次自刷新之前仅流过极小的等待电流。另一方面，在以往由于将内部行地址选通信号/RASi保持在L电平，所以，在激活时流过较大的稳定电流。因此，在内部如果进入自刷新方式，则作为平均值，与以往相比，可以使消耗电流减小。

也可采用在该空操作周期检测信号/POR8为L电平期间将CBR刷新禁止的结构。这时，能使消耗电流进一步减小。在空操作周期检测信号/POR8为L电平时，禁止CBR刷新的结构，只须在刷新控制电路50d中使响应自刷新指示信号φCBR的上升而产生单触发脉冲的电路(参照图12的电路34g)只在空操作周期检测信号/POR8变为H电平时产生单触发脉冲即可。

如果从时刻t1到时刻t3的时间较长，则在内部进行自刷新。该自刷新按每个规定的时间间隔进行。因此，即使在自刷新时流过较大的工作电流，从平均值来看，也要比以往的在保持激活状态的情况下的稳定电流的总和小，因而能减小消耗电流。

另外，接通电源时如将外部行地址选通信号/RAS设定在H电平，则内部行地址选通信号/RASi也被设定在H电平，所以，在图19中，如单点锁线所示，因CBR条件不满足，因而自刷新指示信号φCBR为L电平。因此，半导体存储装置总是处在等待状态，仅消耗很小的等待电流。

当开始空操作周期时，内部行地址选通信号/RASi随外部地址选通信号/RAS而下降到L电平，但这时内部列地址选通信号/CASi上升到H电平，在其最初的空操作周期中CBR条件不满足，所以能可靠地根据来自外部的行地址选通信号/RAS执行空操作周期。

如上所述，如按照本发明的实施形态4，则在将来自外部的行地址选通信号/RAS设定在L电平下进行电源的接通时，由于在内部可进入自刷新方式，所以在进行空操作周期前半导体存储装置的消耗电流与以往相比可以减小。

[实施形态5]

图20是简略地表示本发明实施形态5的半导体存储装置的主要部分结构的图。在图20中，示出由RAS相关控制电路控制的电路部分。在图20中，半导体存储装置包含：比较器70，以外部电源节点61a为一侧的工作电源电压而动作，用于将基准电压Vref与内部电源线74上的内部电源电压InVcc进行比较；及驱动晶体管72，由根据该比较器70的输出信号从外部电源节点61b向内部电源线74供给电流的p沟道MOS晶体管构成。比较器70包含：比较电路70a，在激活时将该基准电压Vref与内部电源线74上的内部电源电压InVcc进行比较；及电流源晶体管70b，当激活控制信号ACT被激活时，形成与比较电路70a对应的电流路径。该激活控制信号ACT由从前面的实施形态1至4中示出的RAS相关控制电路，与内部行地址选通信号同步产生。

在内部电源线74上连接着内部电路76，内部电路76以该内部电源线74上的内部电源电压InVcc作为一侧的工作电源电压而动作。该内部电路76包含与行地址选通信号/RAS同步动作的RAS相关控制电路，例如。包含行选择电路及读出放大器区。

比较器70，当激活控制信号ACT为非激活状态的L电平时为非激活状态，其输出信号上升到外部电源电压ExVcc电平，并使驱动晶体管72保持截止状态。如该激活控制信号ACT变为H电平的激活状态，则比较器70被激活，比较电路70a进行基准电压Vref与内部电源电压InVcc的比较动作。当内部电源电压InVcc高于基准电压Vref时，比较电路70a的输出信号为H电平，驱动晶体管72处在非导通状态。另一方面，当内部电源电压InVcc低于基准电压Vref时，该比较电路70a的输出信号从H电平降低，驱动晶体管72根据其电导值从电源节点61b向内部电源线74供给电流，使内部电源电压InVcc的电压电平上升。因此，其内部电源电压InVcc保持为基准电压Vref的电平。

当内部电路76动作并在内部电源线74上流过大电流时，有降低内部电源电压InVcc的可能性。在该内部电路76动作时也同时使激活控制信号ACT为激活状态。由此可补偿因内部电路76动作时的大电流引起的内部电源电压InVcc的降低。在内部电路76处于等待状态时，在内部电源线74上只流过极小的漏泄电流。因此，在该状态下，激活控制信号ACT为非激活状态的L电平，使比较器70的消耗电流减小。

为能补偿内部电路76动作时产生的大的工作电流，要求该比较器70具有较高的响应速度，而驱动晶体管72也应具有大的电流驱动能力。因此，该比较器70在动作时消耗例如几mA左右的较大的工作电流。

图21是表示激活控制信号ACT的产生时序的图。如图21所示，在正常方式下，激活控制信号ACT与内部行地址选通信号/RASi的下降和上升同步地激活/非激活。在自刷新方式下，该激活控制信号ACT与刷新激活信号RRAS的激活同步地激活。因此，如果对由该图20所示的比较器70和驱动晶体管72构成的内部降压电路的结构采用前面的实施形态1至4的结构，则在接通电源时，即使将外部行地址选通信号/RAS设定在L电平，也可以使激活控制信号ACT变为等待状态的L电平，因而能防止在该比较器70中总是流过几mA左右的电流，所以能减小电源接通后的消耗电流。接通电源后半导体存储装置进入自刷新方式时，激活控制信号与刷新激活信号RRAS同步地激活/非激活。所以，从前面的实施形态1至4的说明可以清楚地看出，当在行地址选通信号/RAS为H电平下进行电源的接通时，该激活控制信号ACT保持在非激活状态的L电平。

图22是简略地表示激活控制信号ACT发生部结构的一例的图。在图22中，该激活控制信号ACT由RAS相关控制电路产生。激活控制信号发生部包含在一个输入端上接受刷新激活信号RRAS的AND电路80及用于将该AND电路80的输出信号反相的反相器82。从接受自刷新指示信号(SELF或φCBR)和来自RAS缓冲器的内部行地址选通信号的OR电路输出的信号，加到AND电路80的另一输入端。因此，该AND电路80对应于图4所示的AND电路38或图7所示的AND电路54f。反相器82包括在RAS相关控制电路内，在内部RAS相关电路被激活时，将激活控制信号ACT激活。

如上所述，如按照本发明的实施形态5，则使从外部电源电压生成内部电源电压的内部降压电路的激活/非激活与内部行地址选通信号同步进行，在电源接通后，无论行地址选通信号/RAS为何种逻辑电平，都能将该内部降压电路的消耗电流减小。

另外，在上述实施形态1至5中，作为与信号/RAS相关的电路，示出了行选择电路、读出放大器区、和位线/均衡电路以及内部降压电路。但是，响应信号/RAS而动作并消耗电流的电路，全部由RAS相关控制电路进行控制。

如上所述，如按照本发明，则在接通电源后，半导体存储装置设定在自刷新方式，所以可以将接通电源后半导体存储装置处于等待状态的时间延长，因而能使消耗电流减小。

如按照本发明的第一种半导体存储装置，则由于可响应电源的接通而将自刷新控制电路激活，所以在电源接通后，能将半导体存储装置处于等待状态的时间延长，因而能使消耗电流减小。

如按照本发明的第二种半导体存储装置，则由于可在空操作周期检测时使该自刷新控制电路为非激活状态，所以能可靠地根据来自外部的空操作周期检测信号执行空操作周期。

如按照本发明的第三种半导体存储装置，则由于可在检测出电源接通后将自刷新控制电路激活，所以能在更早的定时将半导体存储装置设定为等待状态，因而能使消耗电流减小。

如按照本发明的第四种半导体存储装置，则由于从接通电源起经过规定时间后使自刷新控制电路激活，所以当进入空操作周期前的时间变长时，可以减小消耗电流。

如按照本发明的第五种半导体存储装置，则由于仅当来自外部的动作周期规定信号为激活状态时使自刷新控制电路激活，所以能防止内部电路随着该来自外部的动作周期规定信号而转移到激活状态，因而能使消耗电流减小。

如按照本发明的第六种半导体存储装置，则由于可根据第1动作周期规定信号和第2动作规定信号在电源接通时的定时，使自刷新控制电路激活，所以能采用通常的自刷新控制电路，并当内部电路有进入激活状态的可能性时，不需要增加构成部件数即可很容易地在接通电源后设定为自刷新方式。

如按照本发明的第七种半导体存储装置，则由于自刷新控制电路包含产生行选择指示信号的电路，并根据该行选择指示信号控制内部降压电路的激活/非激活，所以在接通电源后能可靠地使该内部降压电路处在等待状态，因而能减小内部降压电路的消耗电流。

Claims

1.一种半导体存储装置，具有多个存储单元，其特征在于备有：自刷新控制电路，包含定时器并在激活时产生根据上述定时器的输出信号将上述多个存储单元的存储数据按规定的时间间隔刷新用的控制信号；及初始化电路，响应来自外部的电源电压对上述半导体存储装置的接通，将上述自刷新控制电路激活。

2.根据权利要求1所述的半导体存储装置，其特征在于：上述初始化电路还备有：空操作周期检测电路，用于根据从外部施加的动作周期指示信号检测对上述半导体存储装置的内部电路进行初始化用的空操作周期被指定的情况；及响应来自上述空操作周期检测电路的空周期检测信号的激活，使上述自刷新控制电路变为非激活状态的电路。

3.根据权利要求1或2所述的半导体存储装置，其特征在于：上述初始化电路备有电源接通检测电路，与接受来自外部的电源电压的外部电源节点连接，根据上述外部电源节点的电源电压检测对上述半导体存储装置的电源接通，并在检测出该电源接通时将上述自刷新控制电路激活。

4.根据权利要求1或2所述的半导体存储装置，其特征在于：上述初始化电路备有：电源接通检测电路，与接受外部电源电压的外部电源节点连接，根据上述外部电源节点的电源电压检测对上述半导体存储装置的电源接通，并在检测出该电源接通时将电源接通检测信号激活；及延迟电路，用于延迟来自上述电源接通检测电路的电源接通检测信号并供给上述自刷新控制电路，将上述自刷新控制电路激活。

5.根据权利要求1～4中任何一项所述的半导体存储装置，其特征在于：上述初始化电路包含响应来自外部的动作周期规定信号的激活状态而激活，并响应上述电源接通而将上述自刷新控制电路激活的电路。

6.根据权利要求1所述的半导体存储装置，其特征在于：上述初始化电路备有：第1选通电路，响应上述电源的接通而启动，使从外部供给的第1动作周期规定信号通过；空操作周期检测装置，响应上述第1动作周期规定信号，检测用于将上述半导体存储装置的内部电路置于初始状态的空操作周期被指定的情况，并在检出时将空操作周期检测信号激活；第2选通电路，响应来自上述空操作周期检测装置的空操作周期检测信号的非激活状态，使第2动作周期规定信号保持在非激活状态，且响应上述空操作周期检测信号的激活状态，使上述第2动作周期规定信号通过；及定时检测电路，接受上述第1及第2选通电路的输出信号，并当该接受的输出信号满足规定的定时条件时，将上述自刷新控制电路激活。

7.根据权利要求1～6中任何一项所述的半导体存储装置，其特征在于：备有在激活时将上述来自外部的电源电压降压后产生内部电源电压的内部降压电路；上述多个存储单元按行列状排列；上述自刷新控制电路包含在激活时产生将上述多个存储单元的行驱动进入选择状态用的行选择指示信号的装置；当上述行选择指示信号激活时，将上述内部降压电路激活。