JPH03272088A

JPH03272088A - 半導体記憶装置

Info

Publication number: JPH03272088A
Application number: JP2070667A
Authority: JP
Inventors: Takaaki Furuyama; 孝昭古山
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1990-03-20
Filing date: 1990-03-20
Publication date: 1991-12-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要］半導体記憶装置に係り、詳しくはメモリセルがブロック
分割されたダイナミック動作形式の半導体記憶装置にお
ける電源投入時の起動回路に関し、電源投入直後におい
てダミーサイクル中に各ブロック毎に設けられた周辺回
路を少なくとも１回は選択状態にしてやり、全ブロック
の周辺回路の起動を確実に行うことができる半導体記憶
装置を提供することを目的とし、複数個にブロック分割されたセルアレイと、ブロック分
割された各セルアレイ毎に設けた周辺回路と、電源投入
を検出する電源投入検出回路と、電源投入検出回路の検
出信号に基づいてリセットされ、ダミーサイクル信号に
基づいてリフレッシュのためにブロック分割された各セ
ルアレイを順次選択するアドレスをカウントするリフレ
ッシュカウンタと、電源投入検出回路の検出信号とリフ
レッシュカウンタのアドレスデータに基づいて電源投入
直後であってリフレッシュカウンタが各セルアレイ全部
のブロック選択アドレスを少なくとも１回出力するまで
の期間、強制的にリフレッシュカウンタのアドレスデー
タを選択させるための指令信号を出力する強制選択回路
と、強制選択回路の指令信号に基づいてリフレッシュカ
ウンタのアドレスデータを選択するアドレスセレクタと
、アドレスセレクタが選択したリフレッシュカウンタの
アドレスデータに基づいて各セルアレイ毎に設けた周辺
回路の１つを選択し、動作状態にするブロックデコーダ
とにより構成した。

［産業上の利用分野］本発明は半導体記憶装置に係り、詳しくはメモリセルが
ブロック分割されたダイナミック動作形式の半導体記憶
装置における電源投入時の起動回路に関するものである
。

半導体記憶装置は省電力化のために、メモリセルをブロ
ック分割し、常時全てのメモリセルを選択状態に保持し
ないで、一部特定のブロックのみ選択させ、他のブロッ
クをスタンバイ状態にして消費電力を抑えるようにして
いる。そして、スタンバイ状態にあるブロックの周辺回
路は選択状態になった時直ちに動作できるように、所定
の期間で動作可能状態にさせていた。従って、電源投入
時においても数回のダミーサイクルの中で各ブロックの
周辺回路がそれぞれ少なくとも１回は選択状態になる必
要がある。

［従来の技術］半導体記憶装置は近年ますます一大容量化し、それに伴
って消費電力の増大が問題となっている。

その対策の一つとして、メモリセルを複数のグループに
ブロック分割し、そのブロックに付随して設けられた昇
圧回路等の周辺回路も分割し、常時全てのメモリセルを
選択状態に保持しないで、部特定のブロックの周辺回路
のみ選択させ、他のブロックの周辺回路をスタンバイ状
態にして消費電力を抑えるようにしている。そして、ス
タンバイ状態にあるブロックの周辺回路は選択状態にな
った時に直ちに動作できるように、リングオシレータの
発振信号に基づいて所定の周期で一時的に動作状態と等
価な状態にさせていた。

又、電源投入時においても各ブロックの周辺回路をそれ
ぞれ少なくとも１回は選択する必要があり、数回のダミ
ーサイクルを入れて選択するようにしている。

［発明が解決しようとする課題］しかしながら、ダミーサイクル中においては選択するブ
ロックのアドレス値の指定が行われないことから、その
ダミーサイクル中において選択されないブロックがでる
。この選択されないブロックでは周辺回路の起動動作を
リングオシレータの発振信号のみに基づいて行う必要が
あった。ところが、リングオシレータの発振信号の周期
は長いため、電源投入直後において短時間の間に全ての
ブロックの起動動作を完了することは難しかった。

本発明は前記問題点を解決するためになされたものであ
って、その目的は電源投入直後においてダミーサイクル
中に各ブロック毎に設けられた周辺回路を少なくとも１
回は選択状態にしてやり、全ブロックの周辺回路の起動
を確実に行うことができる半導体記憶装置を提供するこ
とにある。

［課題を解決するための手段］第１図は本発明の原理説明図である。

即ち、複数個にブロック分割されたセルアレイＭ１１〜
Ｍｌｎ毎に周辺回路Ｍ２１〜Ｍ２ｎが設けられている。

電源投入検出回路Ｍ３は電源が投入されたか否かを検出
する。リフレッシュカウンタＭ４は電源投入検出回路Ｍ
３の検出信号に基づいてリセットされ、ダミーサイクル
信号に基づいてリフレッシュのために各セルアレイＭ１
１〜Ｍ　１　ｎを順次選択するアドレスをカウントする
。

強制選択回路Ｍ５は電源投入検出回路Ｍ３の検出信号と
リフレッシュカウンタＭ４のカウントデータを入力し、
電源投入直後であってリフレッシュカウンタＭ４が各セ
ルアレイＭ１１〜Ｍｉｎ全部のブロック選択アドレスを
少なくとも１回出力するまでの期間、強制的にリフレッ
シュカウンタＭ４のアドレスデータを選択させるための
指令信号を出力する。アドレスセレクタＭ６は強制選択
回路Ｍ５の指令信号を入力し、リフレッシュカウンタＭ
４のアドレスデータを選択してブロックデコーダＭ７に
出力し、そのブロックデコーダＭ７はアドレスデータに
基づいて各セルアレイ〜１１１〜Ｍ　Ｉ　ｎ毎に設けた
周辺回路Ｍ２１〜Ｍ２ｎの１つを選択して動作状態にす
る。

［作用コ半導体記憶装置に電源が投入されると、電源投入検出回
路Ｍ３はその電源投入を検出し、その検出信号はリフレ
ッシュカウンタＭ４及び強制選択回路Ｍ５に出力される
。リフレッシュカウンタＭ４はこの検出信号に基づいて
リセットされ、ダミーサイクル信号に基づいてリフレッ
シュのために各セルアレイＭ１１〜Ｍｉｎを順次選択す
るアドレスをカウントする。

一方、強制選択回路Ｍ５は電源投入検出回路Ｍ３の検出
信号及びリフレッシュカウンタＭ４のアドレスデータを
入力し、電源投入直後であってリフレッシュカウンタＭ
４が各セルアレイＭ１１〜Ｍｉｎ全部のブロック選択ア
ドレスを少なくとも１回出力するまでの期間、アドレス
セレクタＭ６に強制的にリフレッシュカウンタＭ４のア
ドレスデータを選択させる。そして、ブロックデコーダ
Ｍ７はアドレスセレクタＭ６からのアドレスデータに基
づいて各セルアレイＭ１１〜Ｍ１ｎ毎に設けた周辺回路
Ｍ２１〜Ｍ　２　ｎの１つを動作状態にする。

従って、電源投入直後において、短時間に各ブロックの
セルアレイＭ１１〜Ｍｉｎを確実に１０選択しその周辺
回路Ｍ２１〜Ｍ　２　ｎを動作状態にさせることができ
る。

［実施例］以下、本発明を具体化した半導体記憶装置の一実施例を
図面に従って説明する。

第２図はｌチップ上に形成された半導体記憶装置の電気
ブロック回路を示し、４つにブロック分割されたセルア
レイ１ａ〜１ｄにはそれぞれ周辺回路としてのメインデ
コーダ２ａ〜２ｄが設けられている。メインデコーダ２
ａ〜２ｄはロウ・プリデコーダ３を介してロウ・アドレ
スセレクタ４に接続されている。又、各メインデコーダ
２ａ〜２ｄはそれぞれ同じく周辺回路としてのワード・
ドライバ５ａ〜５ｄに接続され、そのワード・ドライバ
５ａ〜５ｄはブロックデコーダ６を介してロウ・アドレ
スセレクタ４に接続されている。

ロウ・アドレスセレクタ４は後記するＣＢＲ（ＣＡＳ　
　ｂｅｆｏｒｅ　　Ｙτ））信号の有無に基づいてロウ
・アドレスバッファ７とリフレッシュカウンタ８のいず
れか一方の内容を選択するようになっている。

そして、ＣＢＲ信号が無い場合、ロウ・アドレスセレク
タ４はロウ・アドレスバッファ７からのｎ＋１ビットの
アドレスデータＡＯ〜Ａｎを入力し、そのうちの上位２
ビツトのアドレスデータＡｎ−１、Ａｎをブロックアド
レスデータＲＡＯ。

ＲＡＩとしてブロックデコーダ６に、残る下位ビットの
アドレスデータＡＯ〜Ａ　ｎ−２をロウ・プリデコーダ
３に出力する。ブロックデコーダ６はこの上位２ビツト
のアドレスデータＡｎ　、Ａｎ−１に基づいて４個のワ
ード・ドライバ５ａ〜５ｄのうちのいずれか１つを選択
し、その選択したワード・ドライバを介して対応するメ
インデコーダが、即ちブロックの１つが選択される。・
そして、ロウ・プリデコーダ３を介してそのメインデコ
ーダに入力されたアドレスデータＡＯ〜Ａｎ−２によっ
てその選択されたブロック中のリード又はライトする行
アドレスが選択される。

ＣＢＲ信号が有る場合、ロウ・アドレスセレクタ４はリ
フレッシュカウンタ８のｎ＋１ビットの内容ＲＥＦＯ〜
ＲＥＦｎを入力し、前記とは逆に下位２ビツトの内容Ｒ
ＥＦＯ，ＲＥＦＩをブロックアドレスデータＲＡＯ，Ｒ
ＡＩとしてブロックデコーダ６に、残る上位ビットの内
容ＲＥＦ２〜ＲＥＦｎをロウ・プリデコーダ３に出力す
る。ブロックデコーダ６はこの２ビツトの内容ＲＥＦＯ
。

ＲＥＦＩに基づいて４個のワード・ドライバ５ａ〜５ｄ
のうちのいずれか１つを選択し、その選択したワード・
ドライバを介して対応するメインデコーダが、即ちブロ
ックの１つが選択される。そして、ロウ・プリデコーダ
３を介してそのメインデコーダに入力された内容ＲＥＦ
２〜ＲＥＦｎによってその選択されたブロック中のリフ
レッシュする行アドレスが選択される。

前記リフレッシュカウンタ８には各ビット毎に第３図に
示すそのビット内容をＬレベル（０）にするリセット回
路が設けられている。このリセット回路はＲＳフリップ
フロップ回路であって、２つのＮＡＮＤ回路８ａ、８ｂ
から構成されている。

両ＮＡＮＤ回路８ａ、８ｂは互いに他方の出力を入力す
るとともに、共にカウントアツプ用制御信号（通常Ｈレ
ベル）ＣＵＩ、ＣＯ２を入力する。

又、ＮＡＮＤ回路８ａにはＶＣＣ電源が入力され、他方
のＮＡＮＤ回路８ｂには後記する電源投入信号ＶＲ８Ｔ
を入力するようになっている。もし電源投入直後、ＮＡ
ＮＤ回路８ａの出力ＲＥＦｎがＨレベルであったとして
も、電源投入信号ＶＲ３ＴがＬレベルであることにより
、ＮＡＮＤ回路８ｂの出力ＱはＨレベルとなり、このＨ
レベルの変化に基づいてリフレッシュカウンタ８の当該
ビットは０にリセットされる。即ち、電源投入信号ＶＲ
３ＴがＬレベルであることにより、リフレッシュカウン
タ８はリセットされることになる。

第２図において、ＣＢＲ判定回路９はＲＡＳ信号とＣＡ
Ｓ信号に基づいて前記リフレッシュカウンタ８の内容に
従ってリフレッシュを実行（ＣＡＳビフォアＲＡＳリフ
レッシュ・サイクル）させるための回路であって、前記
ロウ・アドレスセレクタ４に入力するＨレベルのＣＢＲ
信号を作る回路であって、ＣＡＳ信号がアクティブ状態
のとき、ＲＡＳ信号がアクティブになることによってＨ
レベルとなるＣＢＲＩ信号を出力する。そして、こ（７
）ＣＢＲＩ信号はＮＯＲ回路１０及びＮＯＴ回路１１を
介してＣＢＲ信号として前記ロウ・アドレスセレクタ４
に入力される。

ＣＢＲ判定回路９の詳細は第４図に示す。ＲＡＳ信号を
入力するＮＯＴ回路９ａはその出力をＮＯＴ回路９ｂ、
９ｃ、９ｄ、抵抗Ｒ１，Ｒ２及びコンデンサＣＩ、Ｃ２
より構成される遅延回路に出力するとともに、ＮＡＮＤ
回路９ｅ、９ｆよりなるＲＳフリップフロップ回路のセ
ット側に入力する。ＣＡＳ及びＲＡＳ信号を入力するＮ
ＯＲ回路９ｇはその出力を前記遅延回路の出力を入力す
るＮＡＮＤ回路９ｈに入力し、そのＮＡＮＤ回路９ｈの
出力はＲＳフリップフロップ回路のリセット側に入力さ
れる。ＲＳフリップフロップ回路のセット側出力端子に
はＮＯＴ回路９１が接続され、そのＮＯＴ回路９１から
ＣＢＲＩ信号を出力する。

そして、ＣＡＳ信号が先にアクティブ状態になった後に
ＲＡＳ信号がアクティブになると、第５図に示すタイミ
ングチャートに従ってＨレベルのＣＢＲ１信号がＮＯＴ
回路９１から出力される。

第２図において、電源投入検出回路１２はこの半導体記
憶装置に動作電源（ＶＣＣ電源）が投入されたか否かを
検出し、その検出結果を電源投入信号ＶＲ８Ｔとして前
記リフレッシュカウンタ８及びＣＢＲ強制出力回路１３
に出力する。

電源投入検出回路１２の詳細は第６図に示す。

第６図において、ＣＭＯ８構造のＰ型ＭＯＳトランジス
タＴ１のゲートはグランドに接地し、他方のＮ型ＭＯ８
）ランジスタＴ２のゲートはＶＣＣ電源に接続させてい
る。両ＭＯＳトランジスタＴＩ。

Ｔ２の接続点はゲートが接地されたＰ型ＭＯＳトランジ
スタＴ３とコンデンサＣ３とからなる遅延回路に接続さ
れている。遅延回路の出力は■ＣＣ電源とグランド間に
直列に接続されたＰ型ＭＯＳトランジスタＴ４及び２個
のＮ型ＭＯ８）ランジスタＴ５．Ｔ６の各ゲートに入力
される。Ｐ型ＭＯＳトランジスタＴ４とＮ型ＭＯ８）ラ
ンジスタＴ５の接続点はＮ型ＭＯＳトランジスタＴ７の
ゲートに接続されているとともに、ＮＯＴ回路１２ａに
接続されている。そして、このＮＯＴ回路１２ａから電
源投入信号ＶＲ８Ｔが出力される。尚、Ｎ型ＭＯＳトラ
ンジスタＴ７のソースはｖＣＣ電源に接続され、ドレイ
ンはＮ型ＭＯ８）ランジスタＴ５．Ｔ６の接続点に接続
されている。

そして、半導体記憶装置に■ＣＣ電源が投入されると、
Ｐ型ＭＯＳトランジスタＴ１とＮ型ＭＯＳトランジスタ
Ｔ２間の電位Ｎ２０は第７図に示すようにＶＣＣ電源の
上昇に遅れて相対的に上昇し、そレニ伴ってＰ型ＭＯＳ
トランジスタＴ３を介してコンデンサＣ３が充電されそ
の充電電圧Ｎ２１はさらに遅れて相対的に上昇する。一
方、Ｐ型ＭＯＳトランジスタＴ４とＮ型ＭＯＳトランジ
スタＴ５間の電位Ｎ２２はＶＣＣ電源の上昇とともに上
昇し、Ｎ型ＭＯ８）ランジスタＴ７をオンさせ同トラン
ジスタＴ７を介してＮ型ＭＯ８）ランジスタＴ５゜Ｔ６
間の電位Ｎ２３を上昇させる。

従って、Ｎ型ＭＯＳトランジスタＴ５はＮ型ＭＯＳトラ
ンジスタＴ６が充電電圧Ｎ２１によってオンされ、電位
Ｎ２３が低下するまでオンしない。その結果、その間は
電位Ｎ２２は第７図に示すようにＨレベルを保持する。

Ｎ型ＭＯＳトランジスタＴ５がオンすることによって、
電位Ｎ２２はＨレベルからＬレベルとなり、ＮＯＴ回路
１２ａを介して出力される電源投入信号ＶＲ３ＴはＬレ
ベルからＨレベルとなる。そして、このＨレベルの立ち
上がりの電源投入信号ＶＲ８Ｔが電源が投入されたこと
を示す信号となる。

そして、このＨレベルの電源投入信号ＶＲ８Ｔが出力さ
れることによって、前記リフレッシュカウンタ８の各ビ
ット毎に設けたリセ・ソト回路の出力ＱはＬレベルから
Ｈレベルとなり、各ビットを０にリセットする。

第２図において、ＣＢＲ強制出力回路１３は電源投入検
出回路１２からの電源投入信号ＶＲ８Ｔとリフレッシュ
カウンタ８の３ビ・ソト目の内容ＲＥＦ２を入力し、前
記ＣＢＲ判定回路９とは異なる条件で前記ロウ・アドレ
スセレクタ４に入力するＨレベルのＣＢＲ信号を作る回
路であって、電源投入信号ＶＲ８ＴにてＬレベルにリセ
・ソトされたリフレッシュカウンタ８の３ビツト目の内
容ＲＥＦ２がＬレベルからＨレベルになるまでの間だけ
強制的にＣＢＲ信号を作る。

ＣＢＲ強制出力回路１３の詳細は第８図に示す。

ＣＢＲ強制出力回路１３は２つのＮＡＮＤ回路１３ａ、
１３ｂからなるＲＳフリップフロ・ツブ回路とＮＯＴ回
路１３ｃとから構成され、セ・ソト側ＮＡＮＤ回路１３
ａには電源投入信号ＶＲ８Ｔが入力され、リセット側Ｎ
ＡＮＤ回路１３ｂにはＮＯＴ回路１３ｃを介して３ビツ
ト目の内容ＲＥＦ２が入力される。

そして、Ｈレベルの電源投入信号ＶＲ８Ｔが入力され、
内容ＲＥＦ２がＬレベルで、出力ＣＢＲ２がＨレベルの
状態において、リフレッシュカウンタ８がカウントアツ
プして内容ＲＥＦ２がＬレベルからＨレベルになると、
ＮＡＮＤ回路１３ａの出力ＣＢＲ２がＬレベルとなり、
ＮＯＲ回路１０゜ＮＯＴ回路１１を介してロウ・アドレ
スセレクタ４に入力されるＣＢＲ信号はＨレベルからＬ
レベルとなる。

次に、上記のように構成した半導体記憶装置の作用につ
いて説明する。

今、半導体記憶装置に電源ＶＣＣが投入されると、電源
投入検出回路１２は電源ｖＣＣが投入されたことを検知
してＨレベルの電源投入信号ＶＲ８Ｔをリフレッシュカ
ウンタ８及びＣＢＲ強制出力回路１３に出力する。リフ
レッシュカウンタ８はこの電源投入信号ＶＲ３Ｔに応答
して各ビットの内容ＲＥＦＯ〜ＲＥＦｎが全てゼロにリ
セットされる。

この時、下位３ビツト目の内容ＲＥＦ２はＣＢＲ強制出
力回路１３に出力される。

この状態で既にＣＢＲ強制出力回路１３はセットされた
状態となり、Ｈレベルの出力ＣＢＲ２、即ちＣＢＲ強制
出力回路１３にて強制的に作られたＨレベルのＣＢＲ信
号がロウ・アドレスセレクタ４に入力される。ロウ・ア
ドレスセレクタ４はこのＣＢＲ信号にてリフレッシュモ
ードとなり、リフレッシュカウンタ８の内容ＲＥＦＯ〜
ＲＥ　Ｆｎを選択する。

そして、次に図示しない中央処理装置から本実施例では
ダミーサイクル信号として第１Ｏ図に示す周期のＲＡＳ
信号をリフレッシュカウンタ８に出力する。最初のＲＡ
Ｓ信号の立ち下がりに応答して、リフレッシュカウンタ
８はその時の内容ＲＥＦＯ〜ＲＥＦｎ　　（内容は全て
ゼロ）をロウ・アドレスセレクタ４に転送する。そして
、ロウ・アドレスセレクタ４は下位２ビツトの内容ＲＥ
ＦＯ。

ＲＥＦＩをブロックアドレスデータＲＡＯ，ＲＡＩとし
てブロックデコーダ６に、残る上位ビットの内容ＲＥＦ
２〜ＲＥＦｎをロウ・プリデコーダ３に転送する。

ブロックデコーダ６は下位２ビツトの内容ＲＥＦＯ。

ＲＥＦＩがｒＯ，ＯＪであることから、４つに分割した
第１番目のセルアレイ１ａを選択するための４ビツトの
ｒｌ、Ｏ，Ｏ，ＯＪなるコード信号ＢＫＳＯ〜ＢＫＳ３
を出力する。従って、「１」なるコード信号ＢＫＳＯに
よってワード・ドライバ５ａが選択され、第１番目のセ
ルアレイｌａの周辺回路のみが動作状態となる。

前記立ち下がったＲＡＳ信号が立ち上がると、その立ち
上がりに応答して、ロウ・アドレスセレクタ４はリフレ
ッシュカウンタ８の内容ＲＥＦＯ〜ＲＥＦｎの転送を停
止するとともに、リフレッシュカウンタ８はインクリメ
ントし、内容ＲＥＦＯ〜ＲＥＦｎのうち最下位の内容Ｒ
ＥＦＯのみが「１」となる。

ソシテ、２番目のＲＡＳ信号が出力されその立ち下がり
に応答して、リフレッシュカウンタ８はその時の内容Ｒ
ＥＦＯ−ＲＥＦｎ　　（内容Ｒ’ＥＦＯのみが「ｌ」）
をロウ・アドレスセレクタ４に転送する。そして、前記
と同様にロウ・アドレスセレクタ４はブロックデコーダ
６及びロウ・プリデコーダ３にそれぞれのビット内容を
転送することになる。

この時、ブロックデコーダ６は下位２ビツトの内容ＲＥ
ＦＯがｒｌｊ、ＲＥＦＩがｒ□Ｊ　ｒあることから、第
２番目のセルアレイ１ｂを選択するための４ビツトのｒ
Ｏ，１，０，ＯＪなるコード信号ＢＫＳＯ−ＢＫＳ３を
出力する。従って、「ｌ」なるコード信号ＢＫＳＩによ
ってワード・ドライバ５ｂが選択され、第２番目のセル
アレイ１ｂの周辺回路のみが動作状態となる。

ＲＡＳ信号が立ち上がると、その立ち上がりに応答して
、前記と同様にリフレッシュカウンタ８は内容ＲＥＦＯ
−ＲＥＦｎを１つインクリメントして次のセルアレイ１
ｃの動作に備える。そして、以後同様な動作が繰り返さ
れることになる。

そして、４番目のＲＡＳ信号が立ち上がると、最後のセ
ルアレイｌｄの周辺回路の動作状態が終了するとともに
、リフレッシュカウンタ８はインクリメントして下位３
ビツト目の内容ＲＥＦ２が「１」となる。この内容ＲＥ
Ｆ２はＣＢＲ強制出力回路１３に出力される。ＣＢＲ強
制出力回路１３の出力ＣＢＲ２はこの「１」の内容ＲＥ
Ｆ２、即ちＨレベルの信号に基づいてＬレベルとなり、
それに伴ってＣＢＲ信号もＬレベルとなる。その結果、
ロウ・アドレスセレクタ４はリフレッシュモードから通
常のモードに切り換わり、ロウ・アドレスバッファ７の
内容ＡＯ−Ａｎを選択することになる。

このように本実施例においては、電源投入直後において
ＣＢＲ強制強制強制出路回路１利ＢＲ信号を作すロウ・
アドレスセレクタ４をリフレッシュモードにするととも
に、リフレッシュカウンタ８を電源投入とともにリセッ
トしダミーサイクルとしてのＲＡＳ信号に基づいて４つ
に分割したブロックの各セルアレイ１ａ〜１ｄを選択す
るアドレスを作るようにしたので、電源投入直後におい
て、短時間に各ブロックのセルアレイ１ａ〜ｌｄ毎に設
けた周辺回路を確実に１回選択し動作状態にさせること
ができる。

又、本実施例においては既存のリフレッシュカウンタ８
をそのまま利用したので、電源投入直後に各セルアレイ
を起動させるための専用のカウンタを設けるのに較べて
はるかにコスト的、高集積化を図る上で有利である。

尚、本実施例においては４つにブロック分割したセルア
レイ１ａ〜１ｄの周辺回路について説明したが、その分
割数は限定されるものではなく適宜変更して実施しても
よい。この場合、分割数にあわせてＣＢＲ強制出力回路
に転送するリフレッシュカウンタのビット内容をその数
に合わせて変更する必要がある。

又、ダミーサイクル信号として中央処理装置から出力さ
れるＲＡＳ信号を使用したが、これに限定されるもので
はなく適宜変更して実施してもよい。

［発明の効果］以上詳述したように、本発明の半導体記憶装置によれば
電源投入直後においてダミーサイクル中に各ブロック毎
に設けられた周辺回路を少なくとも１回は選択状態にし
てやり、全ブロックの周辺回路の起動を確実に行うこと
ができる優れた効果がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明を具体化した半導体記憶装置のブロック
回路図、第３図はリフレッシュカウンタの各ビットの要部回路図
、第４図はＣＢＲ判定回路の要部回路図、第５図は第４図
に示すＣＢＲ判定回路のタイムチャート図、第６図は電源投入検出回路の要部回路図、第７図は第６
図に示す電源投入検出回路の各部の波形図、第８図はＣＢＲ強制出力回路の要部回路図、第９図は第
８図に示すＣＢＲ強制出力回路の各部の出力波形図、第１０図は第２図に示すブロック回路のタイムチャート
図である。図において、Ｍ１１〜Ｍｉｎはセルアレイ、Ｍ２１〜Ｍ２ｎは周辺回路、Ｍ３よ電源投入検出回路、Ｍ４ｔリフレッシュカウンタ、Ｍ５よ強制選択回路、Ｍ６よアドレスセレクタ、Ｍ７ｔブロックデコーダである。

Claims

【特許請求の範囲】複数個にブロック分割されたセルアレイ（Ｍ１１〜Ｍ１
ｎ）と、ブロック分割された各セルアレイ毎に設けた周辺回路（
Ｍ２１〜Ｍ２ｎ）と、電源投入を検出する電源投入検出回路（Ｍ３）と、電源投入検出回路（Ｍ３）の検出信号に基づいてリセッ
トされ、ダミーサイクル信号に基づいてリフレッシュの
ためにブロック分割された各セルアレイ（Ｍ１１〜Ｍ１
ｎ）を順次選択するアドレスをカウントするリフレッシ
ュカウンタ（Ｍ４）と、電源投入検出回路（Ｍ３）の検出信号とリフレッシュカ
ウンタ（Ｍ４）のアドレスデータに基づいて電源投入直
後であってリフレッシュカウンタ（Ｍ４）が各セルアレ
イ（Ｍ１１〜Ｍ１ｎ）全部のブロック選択アドレスを少
なくとも１回出力するまでの期間、強制的にリフレッシ
ュカウンタ（Ｍ４）のアドレスデータを選択させるため
の指令信号を出力する強制選択回路（Ｍ５）と、強制選
択回路（Ｍ５）の指令信号に基づいてリフレッシュカウ
ンタ（Ｍ４）のアドレスデータを選択するアドレスセレ
クタ（Ｍ６）と、アドレスセレクタ（Ｍ６）が選択したリフレッシュカウ
ンタ（Ｍ４）のアドレスデータに基づいて各セルアレイ
（Ｍ１１〜Ｍ１ｎ）毎に設けた周辺回路（Ｍ２１〜Ｍ２
ｎ）の１つを選択し、動作状態にするブロックデコーダ
（Ｍ７）とからなる半導体記憶装置。