JP4671775B2 - 半導体装置の製造方法 - Google Patents
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Description
から用いられてきた。SA-STI法には下記の利点がある。
る。
では、シリコン窒化膜除去後に酸化膜エッチングによって分離酸化膜を後退させる。これによりゲートエッチング時の第1シリコン層の残渣を抑制し、ゲート間ショートを防止することができる。また、第2の改良技術では、第1ポリシリコンを核として第2シリコン層を選択成長させる。この選択成長により、第2シリコン層のパターニング工程なしで隣接ゲート間を微細分離することができる(特許文献1)。さらに第3の改良技術として、トレンチエッチング後に第1シリコン層側壁とシリコン基板側壁とをエッチングにより後退させる。これにより、ゲートエッチング時の第1シリコン層の残渣を抑制し、ゲート間ショートを防止することができる。
りゲート間ショートの防止やパターニング工程の削減を行なう。しかし、第1シリコン層自体の成膜方法、温度条件などは適当に選択するため、その条件で成膜された第1シリコン層と接触するトンネル絶縁膜の特性が劣化し、デバイス特性や信頼性の点で問題が生ずる場合があった。
フローティングゲートのポリシリコン層の膜質を制御することがデバイス性能の向上に非常に重要である。
(実施の形態1)
図1は、本発明の実施の形態1における、SA-STI法を用いて形成した不揮発性メモリ装置を示す断面図である。図1において、半導体基板1には複数の素子分離絶縁膜(STI)5が設けられている。そのSTI5の間に位置する活性領域にはゲート絶縁膜2を形成するトンネル絶縁膜が配置されている。さらにそのトンネル絶縁膜2の上には、第1のシリコン層3と第2のシリコン層4とが積層状に形成され、フローティングゲートとして機能する。さらにその上には層間誘電膜12を挟んでコントロールゲート13が形成されている。ここで、第1シリコン層3は、半導体基板1上に突き出した2つの分離絶縁膜5の間に位置する。その膜厚は分離絶縁膜5の突き出し高さより低くするのが好ましい。
る。上層の第2ポリシリコン層の結晶粒G2の粒径が100nm程度以上であるのに比べ
て、第1ポリシリコン層の結晶粒径はるかに小さくなっている。通常、ポリシリコンの結晶粒径は、分布幅を持っている。本発明の実施の形態によれば第1ポリシリコン層の結晶粒G1の粒径の最大値は70nm以下、上層の第2ポリシリコン層の結晶粒G2の最大粒径は100nm以上である。
本発明の実施の形態2は、第1ポリシリコン層の膜厚を厚くした上で、上記の実施の形態1における良好な特性を得る点に特徴がある。上記実施の形態1の場合において、デバイス構造や製造方法からの要請により、第1シリコン層に50nm以上の膜厚が必要となる場合がある。この場合、アモルファスシリコンを用いると結晶粒径が膜厚とともに大きくなってしまい、本発明の目的を達成することができない。しかしながら、このような厚い厚膜においても、下記の膜厚範囲のポリシリコン層を当初から形成することで結晶粒径を30nm程度以下に小さくできる。
Claims (6)
- 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第1シリコン層を形成する工程と、
前記第1シリコン層上に保護膜を形成する工程と、
1つのマスクを用いて、前記保護膜、前記第1シリコン層、前記ゲート絶縁膜、および前記半導体基板をエッチングしてトレンチを設ける工程と、
前記トレンチに絶縁膜を充填して分離絶縁膜を形成する工程と、
前記分離絶縁膜を前記保護膜が露出されるまで平坦化する工程と、
前記保護膜を除去して前記第1シリコン層と前記分離絶縁膜との上に第2シリコン層を形成する工程と、
前記第2シリコン層をパターニングする第2シリコン層パターニング工程とを有し、
前記第1シリコン層形成工程では、前記第1シリコン層としてノンドープのシリコン層を形成し、また前記第2シリコン層形成工程では、前記第2シリコン層としてドープトシリコン層を形成するか、またはノンドープシリコン層を形成してその後に不純物を導入するかして、その第2シリコン層中の不純物を、その後の900℃、15分、800℃、1時間、または1000℃、1分の熱処理により、前記第1シリコン層へと熱拡散させることにより、前記第1シリコン層内の最大不純物濃度が、前記第2シリコン層内の最大不純物濃度より高くなるようにするとともに、前記第1シリコン層の結晶粒径が前記第2シリコン層の結晶粒径より小さくなるようにする、半導体装置の製造方法。 - 前記第2シリコン層に導入された不純物を、その後の熱処理により、前記第1シリコン層へと熱拡散させるとき、前記第1シリコン層内の最大不純物濃度が、前記第2シリコン層内の最大不純物濃度より2倍以上高くなるようにする、請求項1に記載の半導体装置の製造方法。
- 前記第1シリコン層のノンドープのシリコン層として、膜厚15〜50nmのノンドープのアモルファスシリコン膜を形成する、請求項1または2に記載の半導体装置の製造方法。
- 前記第1シリコン層のノンドープのシリコン層として、膜厚30〜70nmのノンドープのポリシリコン膜を形成する、請求項1または2に記載の半導体装置の製造方法。
- 前記第2シリコン層に導入された前記不純物は、PまたはBであり、その濃度は、0.5×1020〜5×1020atoms/cm3とする、請求項1〜4のいずれかに記載の半導体装置の製造方法。
- 前記第1シリコン層および前記第2シリコン層に含まれる不純物濃度分布は、前記第1シリコン層内において極大値を有するとともに、前記第2シリコン層から前記極大値まで単調に増加し、前記極大値から前記ゲート絶縁膜に向かって単調に減少するようにする、請求項1〜5のいずれかに記載の半導体装置の製造方法。
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