JP4671775B2

JP4671775B2 - 半導体装置の製造方法

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Publication number: JP4671775B2
Application number: JP2005173297A
Authority: JP
Inventors: 寧規森野; 嘉彦草壁; 隆一若原
Original assignee: Renesas Electronics Corp
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Priority date: 2004-06-25
Filing date: 2005-06-14
Publication date: 2011-04-20
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Description

本発明は、半導体装置の製造方法に関するものであり、より具体的にはゲート電極と活性領域とを同時に形成するためのセルフアライン-シャロートレンチ素子分離（ＳＡ-ＳＴＩ：Self-Aligned Shallow Trench Isolation）法を利用した不揮発性メモリ装置の製造方法に関するものである。

フラッシュメモリでは、フローティングゲート電極のポリシリコンと素子分離（ＳＴＩ）とが１つのマスクで自己整合的に形成可能なＳＡ-ＳＴＩ法という素子分離手法が従来
から用いられてきた。ＳＡ-ＳＴＩ法には下記の利点がある。

第１に、素子分離形成前にトンネル絶縁膜（ゲート絶縁膜）を形成するため、通常のＳＴＩでは避けられないトンネル絶縁膜の活性領域端での落込みによる薄肉化（thinning）を回避できる。このため、ＳＡ-ＳＴＩ法を用いることによりトンネル絶縁膜の信頼性を向上させることができる。

第２に、トレンチとフローティングゲートとを１つのマスクで形成するため、アライメント誤差が蓄積しない。したがって微細化を伴う高集積化に有利である。

さらに近年は、容量カップリングを確保するために、フローティングゲート用の第１ポリシリコン上に第２ポリシリコンを積み増すことにより、第２のポリシリコンをＳＴＩ上に張り出させる方法が用いられている（非特許文献１）。

次に、従来のフラッシュメモリの製造方法を説明する。まず、最初に半導体基板上にトンネル絶縁膜を形成し、そのトンネル絶縁膜上に第１シリコン層と、暫定的な保護膜であるシリコン窒化膜とを順次形成する。次に、１つのマスクを使用して前記シリコン窒化膜および前記第１シリコン層と、前記トンネル絶縁膜および前記基板とをエッチングしてトレンチを形成する。さらに、前記トレンチを絶縁膜で充填して分離絶縁膜を形成し、その分離絶縁膜を前記シリコン窒化膜の表面が露出されるまで平坦化し、次いで前記シリコン窒化膜を除去する。

このあと、前記第１シリコン層および前記分離絶縁膜上にフローティングゲート用の第２シリコン層を形成する。次いで、前記分離絶縁膜上の第２シリコン層を部分的に除去して第２シリコン層パターンを形成することによりＳＡ-ＳＴＩによる素子分離を完成させ
る。

上記ＳＡ-ＳＴＩ法の改良技術として近年次のものが開示されている。第１の改良技術
では、シリコン窒化膜除去後に酸化膜エッチングによって分離酸化膜を後退させる。これによりゲートエッチング時の第１シリコン層の残渣を抑制し、ゲート間ショートを防止することができる。また、第２の改良技術では、第１ポリシリコンを核として第２シリコン層を選択成長させる。この選択成長により、第２シリコン層のパターニング工程なしで隣接ゲート間を微細分離することができる（特許文献１）。さらに第３の改良技術として、トレンチエッチング後に第１シリコン層側壁とシリコン基板側壁とをエッチングにより後退させる。これにより、ゲートエッチング時の第１シリコン層の残渣を抑制し、ゲート間ショートを防止することができる。
特開２００１−１１８９４４号公報ＩＥＤＭ１９９７，ｐ.２７１−２７４

上記のような従来のＳＡ-ＳＴＩ法では、シリコン電極の形状に改良を加えることによ
りゲート間ショートの防止やパターニング工程の削減を行なう。しかし、第１シリコン層自体の成膜方法、温度条件などは適当に選択するため、その条件で成膜された第１シリコン層と接触するトンネル絶縁膜の特性が劣化し、デバイス特性や信頼性の点で問題が生ずる場合があった。

たとえば第１シリコン層として、成膜温度６００℃以上で２０ｎｍ以下の薄い膜厚でポリシリコン膜を成膜すると、トンネル酸化膜の欠陥のためにほとんど全て耐圧不良となる傾向にある。また、第１シリコン層を７０ｎｍを超える厚い膜厚で成膜すると、成膜条件によらずポリシリコン膜の最大結晶粒径が７０ｎｍ程度より大きくなる。この結晶粒径の粗大化は、ゲート寸法のばらつきなどに助長されて、消去動作後の各ビットのＶth（トランジスタのしきい値電圧値）素分布のばらつきの原因となる。

このため、チップ全体としての消去後のＶth素分布幅が広くなり、過消去ビットのリカバーに時間を要し、消去動作を短時間で終了できなかった。また、上記リカバーに要する時間の程度がひどい場合には歩留まり低下を起こすことがあった。また、デバイス動作上、第１シリコン層を低抵抗化したり、ダイオードを形成する等のためにＰなどをドーピングする必要が生じる場合があるが、第１シリコン層をＰドープトアモルファスシリコンで形成した場合、膜厚によらず結晶粒径が大きくなり、上記と同じような問題が生じていた。しかしながら、デバイス動作性を良くするという要求に応えるためには、適切な濃度のＰをドーピングしなければならない。

上記したように、ＳＡ-ＳＴＩ法による構造では、トンネル酸化膜に直接接触している
フローティングゲートのポリシリコン層の膜質を制御することがデバイス性能の向上に非常に重要である。

本発明は、トンネル絶縁膜の特性を確保した上で消去動作後のＶth素分布幅の拡大を防止すること、さらに所定の場合それに加えてデバイス動作性能を向上させることが可能な不揮発性メモリ装置およびその製造方法を提供することを目的とする。

本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に第１シリコン層を形成する工程と、第１シリコン層上に保護膜を形成する工程と、１つのマスクを用いて、保護膜、第１シリコン層、ゲート絶縁膜、および半導体基板をエッチングしてトレンチを設ける工程とを有する。また、トレンチに絶縁膜を充填して分離絶縁膜を形成する工程と、分離絶縁膜を保護膜が露出されるまで平坦化する工程と、保護膜を除去して第１シリコン層と分離絶縁膜との上に第２シリコン層を形成する工程と、第２シリコン膜をパターニングする第２シリコン膜パターニング工程とを有する。そして、第１シリコン層形成工程では、第１シリコン層としてノンドープのシリコン層を形成する。また第２シリコン層形成工程では、第２シリコン層としてドープトシリコン層を形成するか、またはノンドープシリコン層を形成してその後に不純物を導入するかして、その第２シリコン層中の不純物を、その後の９００℃、１５分、８００℃、１時間、または１０００℃、１分の熱処理により、第１シリコン層へと熱拡散させることにより、第１シリコン層内の最大不純物濃度が、第２シリコン層内の最大不純物濃度より高くなるようにするとともに、第１シリコン層の結晶粒径が第２シリコン層の結晶粒径より小さくなるようにする。

上記の方法により、ポリシリコンからなる第１シリコン層の結晶粒を実用上問題になるほど粗大化させずに第２シリコン中にあった不純物を第１シリコン層に熱拡散させることができる。その結果、消去動作後のＶth素分布幅を拡大を防止し、かつ第１シリコン層における不純物濃度を適切にし、デバイス動作性能を向上させることができる。

なお、上記の不純物濃度分布を実現するためには、９００℃×１５分間相当の熱処理が後の処理工程で加えられる必要があるが、半導体装置の製造においてこの程度の熱処理は、普通に加えることができる。また、第２シリコン層は、第１シリコン層の上にあれば第１シリコン層に接していてもよいし、他の層を間に介在させてもよい。

次に図面を用いて本発明の実施の形態について説明する。
（実施の形態１）
図１は、本発明の実施の形態１における、ＳＡ-ＳＴＩ法を用いて形成した不揮発性メモリ装置を示す断面図である。図１において、半導体基板１には複数の素子分離絶縁膜（ＳＴＩ）５が設けられている。そのＳＴＩ５の間に位置する活性領域にはゲート絶縁膜２を形成するトンネル絶縁膜が配置されている。さらにそのトンネル絶縁膜２の上には、第１のシリコン層３と第２のシリコン層４とが積層状に形成され、フローティングゲートとして機能する。さらにその上には層間誘電膜１２を挟んでコントロールゲート１３が形成されている。ここで、第１シリコン層３は、半導体基板１上に突き出した２つの分離絶縁膜５の間に位置する。その膜厚は分離絶縁膜５の突き出し高さより低くするのが好ましい。

図２は、図１の部分拡大図である。本発明の実施の形態によれば、図２に示すようにトンネル絶縁膜２に接する第１のポリシリコン層３の結晶粒Ｇ1の粒径は３０ｎｍ程度であ
る。上層の第２ポリシリコン層の結晶粒Ｇ2の粒径が１００ｎｍ程度以上であるのに比べ
て、第１ポリシリコン層の結晶粒径はるかに小さくなっている。通常、ポリシリコンの結晶粒径は、分布幅を持っている。本発明の実施の形態によれば第１ポリシリコン層の結晶粒Ｇ1の粒径の最大値は７０ｎｍ以下、上層の第２ポリシリコン層の結晶粒Ｇ2の最大粒径は１００ｎｍ以上である。

また、図３に示すように、不純物のＰの濃度は、第２ポリシリコン層４より第１ポリシリコン層３において２倍程度高い。また、Ｐ濃度は、第１ポリシリコン層３において極大値をとるように分布している。

次に、上記不揮発性メモリ装置の製造方法について説明する。図４に示すように、まず半導体基板１上にトンネル絶縁膜２を形成する。その後、トンネル絶縁膜２上に第１シリコン層３ａを形成する。この第１シリコン層３ａとして、ノンドープのアモルファスシリコン膜を形成する。ノンドープとは、不純物濃度が５．０Ｅ１８（５×１０^１８）ａｔｏｍｓ／ｃｍ^３以下に設定された膜である。通常、アモルファスシリコンは成膜以降の特定しない後工程において、熱処理によって多結晶化し、その結晶粒径は膜厚とともに増大する。したがって結晶粒径をできるだけ小さく保つには極力薄膜化する必要があるが、厚み１０ｎｍ程度に薄くした場合、直下のトンネル絶縁膜２の信頼性を劣化させてしまうことが分かっている。このため、アモルファスシリコン膜３ａの膜厚は１５〜５０ｎｍとし、成膜温度は５２０℃〜５３０℃程度とすれば、ポリシリコン膜の結晶粒径の最大値を７０ｎｍ以下にすることが可能となる。とくに、ポリシリコン膜の結晶粒径を３０ｎｍ程度以下に小さくするためには、アモルファスシリコン膜の膜厚を２０〜４０ｎｍ程度にすることが望ましい。

次に、上記第１シリコン層３ａ上に暫定的な保護膜であるシリコン窒化膜１１を形成し、１つのマスクを使用して前記シリコン窒化膜１１、第１シリコン層３ａおよびトンネル絶縁膜２をエッチングしてトンネル絶縁膜パターン、第１シリコン層パターンおよびシリコン窒化膜パターンを形成する。次にシリコン窒化膜パターンをマスクとして、第１シリコン層パターン間に位置するシリコン基板１の上部をエッチングしてトレンチ１２を形成し、トレンチ１２の内面を酸化させて、トレンチの内面上にトレンチ内壁酸化膜（図示せず）を形成する。

次に、図５に示すように、ＣＶＤ酸化膜５によってトレンチ１２を充填しながらシリコン窒化膜のパターン１１を覆った後、シリコン窒化膜パターン１１が露出されるまでＣＶＤ酸化膜５をエッチバックまたはＣＭＰ（化学機械的研磨）で平坦化する。次に、図６に示すように、フッ酸によりＣＶＤ酸化膜５をエッチングして素子分離の段差を調整した後、熱燐酸によってシリコン窒化膜１１を除去する。これによりＣＶＤ酸化膜で形成された素子分離絶縁膜５は、上記フッ酸によるエッチング量が少ないときは半導体基板１から突き出るように、また多いときは半導体基板１からくぼむように形成される。しかし、本実施の形態１において薄い第１シリコン膜厚を採用した場合には、上記フッ酸エッチングによってトンネル酸化膜に横方向からエッチングが入るとトンネル酸化膜の信頼性を劣化させる原因となるため、素子分離絶縁膜５は、最終形状において面一もしくは、第１シリコン層からも突き出るようにエッチング量を調整するのが望ましい。

次に、図７に示すように、第１シリコン層パターン３ａおよび素子分離絶縁膜５上にフローティングゲート用の第２シリコン層４を形成する。ここで、第２シリコン層４に導電性を持たせるための不純物としてＰを導入する手法として、（i）成膜時にin-situでホスフィンによりドープトアモルファスシリコンとしてもよいし、または（ii）ノンドープのアモルファスまたはポリシリコンを形成した後、イオン注入によりＰをドープしてもよい。ここでＰ濃度は、（i）ドープトアモルファスシリコンの場合、１．０Ｅ２０〜５．０Ｅ２０（１×１０^２０〜５×１０^２０）ａｔｏｍｓ／ｃｍ³程度、（ii）イオン注入の場合はノンドープトポリシリコンの膜厚１００ｎｍ程度のとき、印加電圧１０〜２０ｋｅＶ、不純物束密度１〜３．０Ｅ１５（１×１０^１５〜３×１０^１５）ａｔｏｍｓ／ｃｍ²程度を用いることが望ましい。この結果、第２シリコン層単独のＰ濃度はデバイス動作に最適な０．５〜５Ｅ２０（０．５×１０^２０〜５×１０^２０）ａｔｏｍｓ／ｃｍ³程度とすることが可能となる。なお、本実施の形態ではｎ型の不純物としてＰを用いたが、ゲート電極をｐ型に形成する場合は、ｐ型不純物としてＢ（ボロン）等を用いてもよい。この場合、ＢＣ１３などの化合物を材料ガスに用いてドープトポリシリコンを形成してもよいし、Ｂ、ＢＦ2などを注入してもよく、第２シリコン層のＢ濃度は、同様に０.５Ｅ２０〜５Ｅ２０（０．５×１０^２０〜５×１０^２０）ａｔｏｍｓ／ｃｍ³程度が望ましい。

上記の条件で第２シリコン層４にＰをドープした場合、これ以降の後工程の熱処理において、９００℃×１５分のアニール相当以上の熱をかけることで、熱拡散によって第１シリコン層の結晶粒径を小さく保ったまま、第２シリコン層のＰを第１シリコン層に導入することができる。なお、たとえば８００℃の場合は、１時間以上、１０００℃以上の場合は、１分以上に相当する熱処理においても同等の効果を得ることができる。この結果、図３に示したように、ノンドープアモルファスシリコンの吸出し効果によって、第２シリコン層より第１シリコン層において最初とは逆にＰ濃度を数倍程度高くすることが可能である。ここでアモルファスシリコンは、とくに特定しないその成膜後の熱処理工程でポリシリコンへ多結晶シリコン化する。

次に素子分離絶縁膜上の第２シリコン層を部分的に除去して第２シリコン層パターンを形成する（図１および図２参照）。このあと第２シリコン層パターン上に層間誘電膜１２およびコントロールゲート１３を順次形成する。

上記のように形成することで、上層部の第２ポリシリコン層の結晶粒径は最大１００ｎｍ以上に達するにもかかわらず、第１ポリシリコン層の結晶粒径を３０ｎｍ程度、最大でも７０ｎｍ以下にすることができる。そして、Ｐ濃度については、第１ポリシリコン層内においてその最大値を約１Ｅ２０〜１Ｅ２１（１×１０^２０〜１×１０^２１）ａｔｏｍｓ／ｃｍ³以上とし、第２ポリシリコン層において約０．５Ｅ２０〜５Ｅ２０（０．５×１０^２０〜５×１０^２０）ａｔｏｍｓ／ｃｍ³（相対的には第１ポリシリコンの１／２以下程度で、第１ポリシリコンに拡散する分平均濃度はわずかに低下する）とする不純物分布とすることが可能となる。

以上のように、トンネル酸化膜に接するポリシリコン層の粒径を３０ｎｍ程度に小さくすることにより、フラッシュメモリ動作時の消去後Ｖth素分布幅を狭帯化することができる。この結果、消去動作を短時間で終えることができるため、デバイス動作を高速化するとともに歩留まりを向上することが可能となる。

また、第１シリコン層にＰを直接ドープせず、第２シリコン層からのＰの拡散を制御することにより、第２シリコン膜への不純物導入直後の、第１および第２シリコン膜のＰ濃度を逆転させて、第１のシリコン層のＰ濃度を第２のシリコン層のＰ濃度よりも高くする。この結果、第１シリコン層に不純物をドープする工程を省略することができ、また、第１シリコン層に直接ドープすることによる不具合を解消することができる。たとえばin-situで第１ポリシリコン層をドープトポリシリコンまたはドープトアモルファスシリコンとすると、膜厚によらず第１ポリシリコン層の結晶粒径が１００ｎｍ以上に大きくなることが避けられない。上記のように第１シリコン層の結晶粒の粗大化を防止することにより、図８に示すように、ゲート寸法のばらつきなどが多少あっても、消去動作後の各ビットのＶth（トランジスタのしきい値電圧値）素分布を狭くすることができる。

また、第１ポリシリコン層への直接のイオン注入法によると、トンネル絶縁膜に接した数十ｎｍの薄い部分の第１ポリシリコン層のみに、トンネル絶縁膜２にダメージを与えることなくＰなどの不純物を導入することは不可能である。本発明によれば、第１ポリシリコン層の結晶粒径を小さく保ったまま、トンネル絶縁膜を劣化させることなく効率よく第１シリコン層により高濃度のＰをドープすることが可能となる。この結果、フローティングゲートのトンネル絶縁膜側界面近傍の空乏化を防止でき、トンネル絶縁膜２に効率よく電圧をかけ、動作特性を改善し、十分な動作速度を得ることが可能となる。

（実施の形態２）
本発明の実施の形態２は、第１ポリシリコン層の膜厚を厚くした上で、上記の実施の形態１における良好な特性を得る点に特徴がある。上記実施の形態１の場合において、デバイス構造や製造方法からの要請により、第１シリコン層に５０ｎｍ以上の膜厚が必要となる場合がある。この場合、アモルファスシリコンを用いると結晶粒径が膜厚とともに大きくなってしまい、本発明の目的を達成することができない。しかしながら、このような厚い厚膜においても、下記の膜厚範囲のポリシリコン層を当初から形成することで結晶粒径を３０ｎｍ程度以下に小さくできる。

すなわち成膜当初の第１ポリシリコン層の膜厚を５０〜７０ｎｍに設定する場合には、成膜温度６００℃〜６５０℃、好ましくは６２０℃〜６３０℃とすることで本発明の目的を達成することが可能となる。また、第１シリコン層の膜厚が３０ｎｍより薄いときにポリシリコン膜を用いると、成膜温度が高温で成膜時間が短いために、ウェハ面内で不均一なポリシリコン膜となるとともに結晶粒の成長に伴い膜表面に凹凸が発生する。この結果、トンネル絶縁膜においてほとんど全て初期耐圧不良になる傾向にある。このため、通常このような薄い膜厚範囲ではポリシリコン膜は使用できないが、ポリシリコン膜の膜厚を３０ｎｍ以上（７０ｎｍ以下）とすれば問題がない。

また、本実施の形態におけるように厚膜を形成する場合、ポリシリコン膜のほうがアモルファスシリコン膜よりも成膜速度が数倍大きいため膜厚増加に伴う処理時間増大のデメリットもない。すなわち、薄い膜厚が必要な場合はノンドープのアモルファスシリコン膜を当初に形成することで均一性の高いシリコン膜を精度よく形成することができ、一方、厚い膜厚が必要な場合にはポリシリコン膜を当初から形成することにより結晶粒の小さいシリコン膜を短時間で形成することが可能となる。

次に上記本発明の実施の形態の説明と重複するが、本発明の実施の形態の変形例を羅列的に以下に説明する。また、本実施の形態におけるように厚膜を形成する場合には、素子分離絶縁膜５は必ずしも第１絶縁膜から突き出るように形成する必要はなく、第１シリコン層より低くてもよい。ただし、トンネル絶縁膜の活性領域端での落込みによる薄膜化（thinning）を防ぐためには基板より高くするのが好ましい。したがって例えば素子分離絶縁膜５と第１シリコン層を面一で形成した場合には、第２シリコン層が平坦に成膜されるため、第２シリコン層をパターニングする際においてエッチング残によるショートなどを防ぐことが可能となる。

上記の第２シリコン層に導入された不純物を、その後の熱履歴により、第１シリコン層へと熱拡散させるとき、第１シリコン層内の最大不純物濃度が、第２シリコン層内の最大不純物濃度より高くなるようにすることができる。

この方法により、第１シリコン層を十分低い抵抗値にすることができ、デバイス動作性能を確実に向上させることができる。

上記の第１シリコン層のノンドープのシリコン層として、膜厚１５〜５０ｎｍのノンドープのアモルファスシリコン膜を形成することができる。

上記方法によれば、その後の熱履歴において上述の不純物の熱拡散と並行してアモルファスの多結晶化が進行する。上記膜厚のアモルファス層から多結晶化させる場合、得られるポリシリコンの結晶粒径は７０ｎｍ以下となる。この結果、消去動作後のＶth素分布幅の拡大を防止することができる。

上記の第１シリコン層のノンドープのシリコン層として、膜厚３０〜７０ｎｍのノンドープのポリシリコン膜を形成することができる。

第１シリコン層に厚い膜厚が必要な場合、上記の方法により第１ポリシリコン層の結晶粒径を７０ｎｍ以下にすることができ、消去動作後のＶth素分布幅の拡大を防止することができる。

上記の第２シリコン層のドープトシリコン層または不純物を注入された第２シリコン層では、その時点の不純物Ｐの濃度０.５Ｅ２０〜５Ｅ２０（０．５×１０^２０〜５×１０^２０）ａｔｏｍｓ/ｃｍ³とすることができる。

上記の方法により、第１ポリシリコン層に十分な濃度のＰを熱拡散させて第１ポリシリコン層の低抵抗化を確保することができる。

上記の不揮発性メモリ装置において、第１ポリシリコン層の膜厚を１５〜７０ｎｍとすることができる。

この構成により、厚み１５〜５０ｎｍのアモルファスシリコン膜から出発しても、また厚み３０〜７０ｎｍのポリシリコン膜から出発しても、第１ポリシリコン層の結晶粒径７０ｎｍ以下とすることができる。この結果、過消去ビットのリカバー時間の長大化を防止することができる。

上記の第１ポリシリコン層および第２ポリシリコン層は不純物としてＰを含み、Ｐ濃度が最大値を示す位置は第１ポリシリコン層に位置するようにできる。また、上記のＰの濃度分布は、第２ポリシリコン層から第１ポリシリコン層にかけて連続し、第１ポリシリコン層内で極大値をとることができる。さらに、上記第１ポリシリコン層におけるＰ濃度の最大値が１Ｅ２０〜１Ｅ２１（１×１０^２０〜１×１０^２１）ａｔｏｍｓ／ｃｍ³以上とすることができる。

この構成により、トンネル絶縁膜に接する第１ポリシリコン層の電気抵抗を低下させることができ、デバイス動作速度の向上をもたらす。

上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。

上記本発明の半導体装置およびその製造方法を用いることにより、不揮発性メモリにおいては、トンネル絶縁膜の耐圧性能などの諸特性を確保した上で、トンネル絶縁膜に接するポリシリコン層の結晶粒の粗大化を抑制し、消去動作後のＶth素分布幅の拡大を防止することができる。さらにトンネル絶縁膜に接するポリシリコン層に上層のポリシリコン層から不純物を十分熱拡散させることにより、デバイス動作性能（速度・機能）の向上を得ることが可能になる。このため、不揮発性メモリ装置の需要が急激に拡大している携帯電話、デジタルカメラ、ビデオなどの分野で広範に利用されることが期待される。なお、上記トランジスタのＶｔｈ分布幅の拡大防止効果は、不揮発性メモリに限らず、半導体装置全般にわたって得られる。

本発明の実施の形態１における不揮発性メモリ装置の部分を示す図である。図１の部分的な拡大図である。第１および第２ポリシリコン層における不純物Ｐの濃度分布を示す図である（本発明例と従来例との比較）。図１の不揮発性メモリ装置の製造において第１シリコン層の上に保護膜であるシリコン窒化膜を形成した状態を示す図である。トレンチを設け、絶縁膜でトレンチを充填した状態を示す図である。保護膜を除去した状態を示す図である。第２ポリシリコン層を形成した状態を示す図である。消去動作後のＶth素分布を示す図である（本発明例と従来例との比較）。

符号の説明

１Ｓｉ基板、２トンネル絶縁膜、３第１ポリシリコン層、３ａ製造時の第１シリコン層、４第２ポリシリコン層、５分離絶縁膜、１１シリコン窒化膜（保護膜）、１２トレンチ、Ｇ1 第１ポリシリコン層の結晶粒、Ｇ2 第２ポリシリコン層の結晶粒。

Claims

半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１シリコン層を形成する工程と、
前記第１シリコン層上に保護膜を形成する工程と、
１つのマスクを用いて、前記保護膜、前記第１シリコン層、前記ゲート絶縁膜、および前記半導体基板をエッチングしてトレンチを設ける工程と、
前記トレンチに絶縁膜を充填して分離絶縁膜を形成する工程と、
前記分離絶縁膜を前記保護膜が露出されるまで平坦化する工程と、
前記保護膜を除去して前記第１シリコン層と前記分離絶縁膜との上に第２シリコン層を形成する工程と、
前記第２シリコン層をパターニングする第２シリコン層パターニング工程とを有し、
前記第１シリコン層形成工程では、前記第１シリコン層としてノンドープのシリコン層を形成し、また前記第２シリコン層形成工程では、前記第２シリコン層としてドープトシリコン層を形成するか、またはノンドープシリコン層を形成してその後に不純物を導入するかして、その第２シリコン層中の不純物を、その後の９００℃、１５分、８００℃、１時間、または１０００℃、１分の熱処理により、前記第１シリコン層へと熱拡散させることにより、前記第１シリコン層内の最大不純物濃度が、前記第２シリコン層内の最大不純物濃度より高くなるようにするとともに、前記第１シリコン層の結晶粒径が前記第２シリコン層の結晶粒径より小さくなるようにする、半導体装置の製造方法。
前記第２シリコン層に導入された不純物を、その後の熱処理により、前記第１シリコン層へと熱拡散させるとき、前記第１シリコン層内の最大不純物濃度が、前記第２シリコン層内の最大不純物濃度より２倍以上高くなるようにする、請求項１に記載の半導体装置の製造方法。
前記第１シリコン層のノンドープのシリコン層として、膜厚１５〜５０ｎｍのノンドープのアモルファスシリコン膜を形成する、請求項１または２に記載の半導体装置の製造方法。
前記第１シリコン層のノンドープのシリコン層として、膜厚３０〜７０ｎｍのノンドープのポリシリコン膜を形成する、請求項１または２に記載の半導体装置の製造方法。
前記第２シリコン層に導入された前記不純物は、ＰまたはＢであり、その濃度は、０.５×１０^２０〜５×１０^２０ａｔｏｍｓ/ｃｍ³とする、請求項１〜４のいずれかに記載の半導体装置の製造方法。
前記第１シリコン層および前記第２シリコン層に含まれる不純物濃度分布は、前記第１シリコン層内において極大値を有するとともに、前記第２シリコン層から前記極大値まで単調に増加し、前記極大値から前記ゲート絶縁膜に向かって単調に減少するようにする、請求項１〜５のいずれかに記載の半導体装置の製造方法。