JPH04192422A

JPH04192422A - 半導体装置およびその製造方法

Info

Publication number: JPH04192422A
Application number: JP32100990A
Authority: JP
Inventors: Mamoru Miyawaki; 守宮脇; Tetsunobu Kouchi; 哲伸光地
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1990-11-27
Filing date: 1990-11-27
Publication date: 1992-07-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は半導体装置に関し、特に金属配線工程を用いて
形成した半導体装置全般に関するものである。

［従来の技術］一般に、半導体集積回路中では、半導体基板中に形成さ
れた半導体能動素子間の相互の接続あるいは素子とパッ
ドとの接続等を行なうのに、Ａ２などの金属で形成され
た金属配線を主に使用している。

第２０図は従来の金属配線工程を用いて形成されたＣ−
ＭＯＳインバータの模式図である。第２１図は第２０図
のＦ−Ｆ’線に沿った断面図である。第２０図において
、１０１はＰチャネルＭＯ３）ランジスタのソース電極
、１０２はソース電極１０１と最高電位の電源をつなぐ
配線、１０３はＮＭＯ３トランジスタのソース電極、１
０４はソース電極と最低電位の電源をつなぐ配線、１０
５はゲート電極でかつインバータの入力端子、１０６は
ＰＭＯ５のドレインに電極、１０７はＮＭＯ３のドレイ
ン電極、１０９はドレイン電極１０６および１０７を相
互に接続する配線でかつインバータの出力端子である。

第２１図において、２０１はＰＭＯ３のＰ８型ドレイン
層、２０２はＮＭＯ３のｎ゛型トド１４２層２０３はｎ
型層、２０４はＰ型層、２０５はＰ型基板、２０６は絶
縁膜である。

第２２図は第２１図に示す構造を実現するための製造工
程の説明図である。第２２図において第２１図と同様の
箇所には同一の符合を付す。以下、第２２図に従ってＣ
−ＭＯＳインバータの製造方法について説明する。

（１）Ｐ型基板２０５上にｎ型層２０３を堆積する。

（２）ｎ型層２０３中に、イオン注入およびアニール工
程によりＰ型層２０４を形成する。

（３）　ＳｉＯ□膜３０１次いで５ｉｘＮ４膜３０２を
堆積した後、パターニングしてＳｉ層をエツチングする
。その後ＳｉＪ＜／Ｓｉ０□２層膜の側面に、ドライエ
ツチングの異方性を利用して、不図示の第２のＳｉ、Ｎ
４膜を形成する。

（４）　５ｉｓＮｎ膜３０２をマスクとして選択酸化を
行なう。その後５ｉｘＮ４膜をエツチング除去する。

（５）イオン注入およびアニール工程によりＰ′″型ド
レイン層２０１およびｎ゛型トド１１２層２０２形成す
る。

（６）　ＳｉＯ□膜２０６を堆積した後、コンタクトホ
ールな形成する。

（７）金属材料を堆積した後、金属材料をパターニング
して配線１０９を形成する。このように配線１０９を形
成したものが、第２１図に示すＣ−ＭＯＳインバータで
ある。

［発明が解決しようとする課題］しかしながら、上述の従来の半導体集積回路においては
、以上のような問題点があった。

所望の金属配線を形成するために、コンタクトホールの
パターニングを行なった後に、そのコンタクトホールに
位置合わせをして金属配線のパターニングを行なう必要
がある。そのため、コンタクトホールを形成する工程お
よび金属配線を形成する工程のそれぞれにおいてフォト
リソグラフィ工程が必要であり、工程が複雑でかつコス
トがかかる。

また、フォトマスク相互の位置合わせ誤差をパターン設
計に見込む必要があるため、微細なパターン設計には不
向きである。

金属材料（特に八β）は反射率が高くて迷光を生じやす
いため、リングラフィ工程による微細なパターニングが
困難である。

本発明の目的は、上述の問題点を解決し、リソグラフィ
工程なしに微細な金属配線を形成した半導体装置および
かかる半導体装置を製造する方法を提供することにある
。

［課題を解決するための手段］このような目的を達成するために、本発明の半導体装置
は、基体表面上に設けられた絶縁層と、該絶縁層に複数
設けられた非絶縁領域とを有し、前記非絶縁層上に延在
した金属領域の隣接する金属領域同士が接触して形成さ
れた配線を有することを特徴とする。

さらに、本発明による半導体装置の製造方法は、半導体
基体の主面上に設けられた非電子供与性の絶縁膜上に配
線層を有する半導体装置の製造方法において、前記絶縁
膜表面に互いに離間した複数の電子供与性の表面部を形
成し、前記複数の表面部に選択的に導電材料を堆積させ
オーバークローズさせることにより連続した前記導電材
料からなる前記配線層を形成することを特徴とする。

［作　用］本発明においては、ひとつもしくは複数の導電層を、絶
縁層中または素子の主電極上に形成させ、その導電層上
に金属材料を選択的に成長させ、また、複数の導電層上
に成長させた金属材料はその横方向への拡がりにより相
互に接続するように配置することにより、リングラフィ
工程が不要で、かつ下層の導電層にセルファラインで微
細な金属配線を形成することができる。

［実施例］以下、本発明の好適な実施態様例について説明する。

第１図は本発明による半導体装置を示す模式図である。

第１図においてはＰＭＯ３とＮＭＯ３からインバータが
構成されている。第２図は第１図のＡ−Ａ’線に沿った
断面図である。第１図および第２図において第１４図お
よび第１５図と同様の箇所には同一の符号を付す。１０
８は電気的にフローティングな導電層であり、例えば多
結晶シリコン、シリサイドあるいは金属で形成されてい
る。

Ｐ型基板２０６の主表面上に積層されたｎ型層２０３お
よびｐ型層２０４のそれぞれに、主電極であるｐ′″型
ドレイン層２０１およびｎ′″型トレイン層２０２それ
ぞれの上に、導電層であるＰＭＯＳドレイン電極１０６
およびＮＭＯＳドレイン電極１０７が形成されている。

ＰＭＯＳドレイン電極１０６およびＮＭＯＳドレイン電
極１（１７に接している絶縁膜２０６中には、電気的に
フローティングな導電層１０８が形成されている。導電
層１０８は例えば多結晶シリコン、シリサイドあるいは
金属で形成されている。ＰＭＯＳドレイン電極１０６　
、　ＮＭＯＳドレイン電極１０７および導電層１０８を
相互に接続して配線１０９が形成されている。

配線１０９は、金属材料をＰＭＯＳドレイン電極１０６
゜ＮＭＯＳドレイン電極１０７および導電層１０ｇの上
に後述する方法にて選択的に成長させ、オーバークロー
ズさせる成膜条件に切換えて、成長させた金属のそれぞ
れが横方向に拡がって相互に接続することにより形成さ
れる。

このように、素子と素子の主電極を電気的に接続する際
に、配線金属のバター二′ングが不要であるので、微細
な配線をセルファラインで形成することができ、同時に
製造工程短縮および製造コストの削減をはかることがで
きる。

本発明に好適な、金属の選択成長法は、アルキルハイド
ライドのガスと水素ガスとを用いて、基体上に表面反応
により堆積膜を形成するものである。

（成膜方法）本発明による電極の形成に好適な成膜方法について以下
に説明する。

この方法は、上述した構成の電極を形成する為に開孔へ
導電材料を埋め込むのに適した成膜方法である。

本発明に好適な成膜方法とは、アルキルアルミニウムハ
イドライドのガスと水素ガスとを用いて、電子供与性の
基体上に表面反応により堆積膜を形成するものである（
以下Ａｊ２−ＣＶＤ法と称する）。

特に、原料ガスとしてモノメチルアルミニウムハイドラ
イド（ＭＭＡＨ）またはジメチルアルミニウムハイドラ
イド（ＤＭＡＨ）を用い、反応ガスとしてＨ２ガスを用
い、これらの混合ガスの下で基体表面を加熱すれば良質
のＡｌ１膜を堆積することが出来る。ここで、ＡＩ２選
択堆積の際には直接加熱または間接加熱により基体の表
面温度をアルキルアルミニウムハイドライドの分解温度
以上４５０℃未満に保持することが好ましく、より好ま
しくは２６０℃以上４４０℃以下がよい。

基体を上記温度範囲になるべく加熱する方法としては直
接加熱と間接加熱とがあるが、特に直接加熱により基体
を上記温度に保持すれば高堆積速度で良質のＡβ膜を形
成することができる。例えば、Ａｌ２膜形成時の基体表
面温度をより好ましい温度範囲である２６０℃〜４４０
℃とした時、３００人〜５ｏｏｏ人／分という抵抗加熱
の場合よりも高い堆積速度で良質な膜が得られるのであ
る。このような直接加熱（加熱手段からのエネルギーが
直接基体に伝達されて基体自体を加熱する）の方法とし
ては、例えば、ハロゲンランプ、キセノンランプ等によ
るランプ加熱があげられる。また、間接加熱の方法とし
ては抵抗加熱があり、堆積膜を形成すべき基体を支持す
るための堆積膜形成用の空間に配設された基体支持部材
に設けられた発熱体等を用いて行うことが出来る。

この方法により電子供与性の表面部分と非電子供与性の
表面部分とが共存する基体にＣＶＤ法を適用すれば電子
供与性の基体表面部分にのみ良好な選択性のもとにＡβ
の単結晶が形成される。このＡｌ２は電極／配線材料と
して望まれるあらゆる特性に優れたものとなる。即ち、
ヒルロックの発生確率の低減、アロイスパイク発生確率
の低減が達成されるのである。

これは、電子供与性の表面としての半導体や導電体から
なる表面上に良質のＡｌ２を選択的に形成でき、且つそ
のＡβが結晶性に優れているが故に下地のシリコン等と
の共晶反応によるアロイスパイクの形成等がほとんどみ
られないか極めて少ないものと考えらる。そして、半導
体装置の電極として採用した場合には従来考えられてき
たＡで電極の概念を越えた従来技術では予想だにしなか
った効果が得られるのである。

以上のように電子供与性の表面例えば絶縁膜に形成され
半導体基体表面が露出した開孔内に堆積されたＡ２は単
結晶構造となることを説明したが、このＡｌ２−ＣＶＤ
法によれば以下のようなＡεを主成分とする金属膜をも
選択的に堆積でき、その膜質も優れた特性を示すのであ
る。

たとえば、アルキルアルミニウムハイドライドのガスと
水素とに加えてＳｉＨ４，５ｉＪｓ　、　５ｉＪｓ　、　Ｓｉ（ＣＨ３
）４、ＳｉＣｇ、４．５ＬＨ２ＣＩ！、　２、ＳＪＣβ
３等のＳＬ原子を含むガスや、ＴＬＣ（１４、ＴｉＢｒ
４．　Ｔ１　（ＣＬ）４等のＴｉ原子を含むガスや、ビスアセチルアセトナト銅Ｃｕ（ＣｓＨｙＯ□）、ビス
ジピバロイルメタナイト銅Ｃｕ（ＣｘＨ＋ｅＯ□）２、
ビスヘキサフルオロアセチルアセトナト銅Ｃｕ（Ｃ５Ｈ
Ｆ、Ｏ□）２等のＣｕ原子を含むガスを適宜組み合わせて導入して混合ガス雰囲気として、例
えばＡｌ２−３ｉ、Ａｌ２−Ｔｉ、　Ａｌ２−Ｃｕ、Ａ
ｌ２−５Ｌ−Ｔｉ、　　Ａｌ２−Ｓｉ−Ｃｕ等の導電材
料を選択的に堆積させて電極を形成してもよい。

また、上記Ａｌ−ＣＶＤ法は、選択性に優れた成膜方法
であり且堆積した膜の表面性が良好であるために、次の
堆積工程に非選択性の成膜方法を適用して、上述の選択
堆積したｉ膜および絶縁膜としての５Ｌ０２等の上にも
Ａｌ２又はＡｌ２を主成分とする金属膜を形成すること
により、半導体装置の配線として汎用性の高い好適な金
属膜を得ることができる。

このような金属膜とは、具体的には以下のとおりである
。選択堆積したＡρ、Ａｌ２−３ｉ、Ａｆｆ−Ｔｉ　、
Ａ（１−Ｃｕ、　　Ａｌ２−Ｓｉ−Ｔｉ、Ａｌ２−　Ｓ
ｉ−Ｃｕと非選択的に堆積したＡρ、Ａｎ−Ｓｉ、Ａｌ
２−Ｔｉ、Ａｌ２−Ｃｕ、Ａｌ２−Ｓｉ−Ｔｉ、Ａｌ２
−Ｓｉ−Ｃｕとの組み合わせ等である。

非選択堆積のための成膜方法としては上述したＡρ−Ｃ
ＶＤ法以外のＣＶＤ法やスパッタリング法等がある。

（成膜装置）次に、本発明による電極を形成するに好適な成膜装置に
ついて説明する。

第３図ないし第５図に上述した成膜方法を適用するに好
適な金属膜連続形成装置を模式的に示す。

この金属膜連続形成装置は、第２図に示すように、ゲー
トバルブ３１０ａ〜３１０ｆによって互いに外気遮断下
で連通可能に連接されているロードロック室３１１、第
１の成膜室としてのＣＶＤ反応室３１２、Ｒｆエツチン
グ室３１３、第２の成膜室としてのスパッタ室３１４、
ロードロック室３１５とから構成されており、各室はそ
れぞれ排気系３１６ａ〜３１６ｅによって排気され減圧
可能に構成されている。ここで前記ロードロツタ室３１
１は、スルーブツト性を向上させるために堆積処理前の
基体雰囲気を排気後にＨ２雰囲気に置き換える為の室で
ある。次のＣＶＤ反応室３１２は基体上に常圧または減
圧下で上述したＡｌ−ＣＶＤ法による選択堆積を行う室
であり、成膜すべき基体表面を少なくとも２００℃〜４
５０℃の範囲で加熱可能な発熱抵抗体３１７を有する基
体ホルダ３１ｇが内部に設けられるとともに、ＣＶＤ用
原料ガス導入ライン３１９によって室内にバブラー３１
９〜１で水素によりバブリングされ気化されたアルキル
アルミニウムハイドライド等の原料ガスが導入され、ま
たガスライン３１９゛より反応ガスとしての水素ガスが
導入されるように構成されている。次のＲｆエツチング
室３１３は選択堆積後の基体表面のクリーニング（エツ
チング）をＡｒ雰囲気下で行う為の室であり、内部には
基体を少なくとも１００℃〜２５０℃の範囲で加熱可能
な基体ホルダ３２０とＲｆエツチング用電極ライン３２
１とが設けられるとともに、Ａｒガス供給ライン３２２
が接続されている。次のスパッタ室３１４は基体表面に
Ａｒ雰囲気下でスパッタリングにより金属膜を非選択的
に堆積する室であり、内部に少な（とも２００℃〜２５
０℃の範囲で加熱される基体ホルダ３２３とスパッタタ
ーゲツト材３２４ａを取りつけるターゲット電極３２４
とが設けられるとともに、Ａｒガス供給ライン３２５が
接続されている。最後のロードロック室３１５は金属膜
堆積完了後の基体を外気中に出す前の調整室であり、雰
囲気をＮ２に置換するように構成されている。

第４図は上述した成膜方法を適用するに好適な金属膜連
続形成装置の他の構成例を示しており、前述の第３図と
同じ部分については同一符号とする。第４図の装置が第
２図の装置と異なる点は、直接加熱手段としてハロゲン
ランプ３３０が設けられており基体表面を直接加熱出来
る点であり、そのだめに、基体ホルダ３１２には基体を
浮かした状態で保持するツメ３３１が配設されているこ
とである。

このよう構成により基体表面を直接加熱することで前述
した様に堆積速度をより一層向上させることが可能であ
る。

上記構成の金属膜連続形成装置は、実際的には、第５図
に示すように、搬送室３２６を中継室として前記ロード
ロック室３１１　、　ＣＶＤ反応室３１２、Ｒｆエツチ
ング室３１３、スパッタ室３１４、ロードロック室３１
５が相互に連結された構造のものと実質的に等価である
。この構成ではロードロック室３１１はロードロック室
３１５を兼ねている。前記搬送室３２６には、図に示す
ように、ＡＡ力方向正逆回転可能かつ８Ｂ方向に伸縮可
能な搬送手段としてのアーム３２７が設けられており、
このアーム３２７によって、第６図中に矢印で示すよう
に、基体を工程に従って順次ロードロック室３１１から
ＣＶＤ室３１２　、　Ｒｆエツチング室３１３、スパッ
タ室３１４、ロードロック室３１５へと、外気にさらす
ことなく連続的に移動させることができるようになって
いる。

（成膜手順）本発明による電極および配線を形成する為の成膜手順に
ついて説明する。

第７図は本発明による電極および配線を形成する為の成
膜手順を説明する為の模式的斜視図である。

始めに概略を説明する。絶縁膜に開孔の形成された半導
体基体を用意し、この基体を成膜室に配しその表面を例
えば２６０℃〜４５０℃に保持して、アルキルアルミニ
ウムハイドライドとしてＤＭＡＨのガスと水素ガスとの
混合雰囲気での熱ＣＶＤ法により開孔内の半導体が露出
した部分に選択的にｌを堆積させる。もちろん前述した
ようにＳｉ原子等を含むガスを導入してＡβ−ＳＬ等の
八ρを主成分とする金属膜を選択的に堆積させてもよい
。次にスパッタリング法により選択的に堆積したＡ℃お
よび絶縁膜上にＡρ又は八４を主成分とする金属膜を非
選択的に形成する。その後、所望の配線形状に非選択的
に堆積した金属膜をバターニングすれば電極および配線
を形成することが出来る。

次に、第３図及び第６図を参照しながら具体的に説明す
るまず基体の用意をする。基体としては、例えば単結晶
Ｓｔウェハ上に各口径の開孔の設けられた絶縁膜が形成
されたものを用意する。

第７図（Ａ）はこの基体の一部分を示す模式図である。

ここで、４０１は伝導性基体としての単結晶シリコン基
体、４０２は絶縁膜（層）としての熱酸化シリコン膜で
ある。４０３および４０４は開孔（露出部）であり、そ
れぞれ口径が異なる。

基体上への第１配線層としての電極となるＡρ成膜の手
順は第３図をもってすれば次の通りである。

まず、上述した基体をロードロック室３１１に配置する
。このロードロック室３１１に前記したように水素を導
入して水素雰囲気としてお（。そして、排気系３１６ｂ
により反応室３１２内をほぼ１×１０−”Ｔｏｒｒに排
気する。ただし反応室３１２内の真空度はＩ　Ｘ　１０
−”Ｔｏｒｒより悪くてもＡρは成膜出来る。

そして、ガスライン３１９からバブリングされたＤＭＡ
Ｈのガスを供給する。ＤＭＡＨラインのキャリアガスに
はＨ２を用いる。

第２のガスライン３１９°は反応ガスとしてのＨ２用で
あり、この第２のガスライン３１９゛からＨ２を流し、
不図示のスローリークバルブの開度を調整して反応室３
１２内の圧力を所定の値にする。この場合の典型的圧力
は略々１．５Ｔｏｒｒがよい。ＤＭＡＨラインよりＤＭ
ＡＨを反応管内へ導入する。全圧を略々１．５Ｔｏｒｒ
　％ＤＭＡＨ分圧を略々５．ＯＸ　１Ｏ−３Ｔｏｒｒと
する。その後ハロゲンランプ３３０に通電しウェハを直
接加熱する。このようにしてＡｊ２を選択的に堆積させ
る。

所定の堆積時間が経過した後、ＤＭＡＨの供給を一端停
止する。この過程で堆積されるｌ膜の所定の堆積時間と
は、ＳＬ（単結晶シリコン基体ｌ）上のＡ２膜の厚さが
、ＳｉＯ□（熱酸化シリコン膜２）の膜厚と等しくなる
までの時間であり、実験によりあらかじめ求めることが
出来る。

このときの直接加熱による基体表面の温度は２７０℃程
度とする。ここまでの工程によれば第７図（Ｂ）に示す
ように開孔内に選択的にＡρ膜４０５が堆積するのであ
る。

以上をコンタクトホール内に電極を形成する為の第１成
膜工程と称する。

上記第１成膜工程後、ＣＶＤ反応室３１２を排気系３１
６ｂにより５　Ｘ　１０−”Ｔｏｒｒ以下の真空度に到
達するまで排気する。同時に、Ｒｆエツチング室３１３
を５　ｘ　１０−’Ｔｏｒｒ以下に排気する。両室が上
記真空度に到達したことを確認した後、ゲートバルブ３
１０ｃが開き、基体を搬送手段によりＣＶＤ反応室３１
２からＲｆエツチング室３１３へ移動し、ゲートバルブ
３１０ｃを閉じる。基体をＲｆエツチング室３１３に搬
送し、排気系３１６ｃによりＲｆエツチング室３１３を
１０−’Ｔｏｒｒ以下の真空度に達するまで排気する。

その後Ｒｆエツチング用アルゴン供給ライン３２２によ
りアルゴンを供給し、Ｒｆエツチング室３１３を１０−
１〜１０−”Ｔｏｒｒのアルゴン雰囲気に保つ、　Ｒｆ
エツチング用基体ホルダー３２０を２００℃程に保ち、
Ｒｆエツチング用電極３２１へ１００ＷのＲｆパワーを
６０秒間程供給し、　Ｒｆエツチング室３１３内でアル
ゴンの放電を生起させる。このようにすれば、基体の表
面をアルゴンイオンによりエツチングし、ＣＶＤ堆積膜
の不要な表面層をとり除くことができる。この場合のエ
ツチング深さは酸化物相当で約１００人程度８する。な
お、ここでは、Ｒｆエツチング室でＣＶＤ堆積膜の表面
エツチングを行ったが、真空中を搬送される基体のＣＶ
Ｄ膜の表面層は大気中の酸素等を含んでいないため、Ｒ
ｆエツチングを行わなくてもかなわない。その場合、Ｒ
ｆエツチング室３１３は、ＣＶＤ反応室１２とスパッタ
室３１４の温度差が大きく異なる場合、温度変化を短時
間で行なうための温度変更室として機能する。

Ｒｆエツチング室３１３において、Ｒｆエツチングが終
了した後、アルゴンの流入を停止し、Ｒｆエツチング室
３１３内のアルゴンを排気する。Ｒｆエツチング室３１
３を５　ｘ　１０−’Ｔｏｒｒまで排気し、かつスパッ
タ室３１４を５　Ｘ　１０−’Ｔｏｒｒ以下に排気した
後、ゲートバルブ３１０ｄを開く。その後、基体を搬送
手段を用いてＲｆエツチング室３１３からスパッタ室３
１４へ移動させゲートバルブ３１０ｄを閉じる。

基体をスパッタ室３１４に搬送してから、スパッタ室３
１４をＲｆエツチング室３１３と同様に１Ｏ−１〜１０
−”Ｔｏｒｒのアルゴン雰囲気となし、基体を載置する
基体ホルダー３２３の温度を２００〜２５０℃程に設定
する。そして、５〜ｌＯｋｗのＤＣパワーでアルゴンの
放電を行い、Ａｌ２．やＡｌ２−５ｉ　　（Ｓｔ：０．
５％）等のターゲツト材をアルゴンイオンで削り　Ａρ
やＡＱ−ＳＬ等の金属を基体上に１００００人／分程の
堆積速度で成膜を行う。この工程は非選択的堆積工程で
ある。これを電極と接続する配線を形成する為の第２成
膜工程と称する。

基体上に５０００人程の金属膜を形成した後、アルゴン
の流入およびＤＣパワーの印加を停止する。

ロードロック室３１１を５　Ｘ　１０−”Ｔｏｒｒ以下
に排気した後、ゲートバルブ３１０ｅを開き基体を移動
させる。ゲートバルブ３１０ｅを閉じた後、ロードロッ
ク室３１１にＮ２ガスを大気圧に達するまで流しゲート
バルブ３１０ｆを開いて基体を装置の外へ取り出す。

以上の第２Ａρ膜堆積工程によれば第７図（Ｃ）のよう
にＳｉＯ□膜４０膜上０２上膜４０６を形成することが
できる。

そして、この人β膜４０６を第７図（Ｄ）のようにバタ
ーニングすることにより所望の形状の配線を得ることが
できる。

（実験例）以下に、上記Ａｌ−ＣＶＤ法が優れており、且つそれに
より開孔内に堆積したＡｌ２がいかに良質の膜であるか
を実験結果をもとに説明する。

まず基体としてＮ型単結晶シリコンウェハーの表面を熱
酸化して８０００人のＳｉＯ□を形成し０．２５μ■Ｘ
０．２５μｍ角から１００μｍ　Ｘ　　１００μｍ角の
各種口径の開孔をパターニングして下地のＳｉ単結晶を
ｎ８させたものを複数個用意した（サンプル１−１）。

これらを以下の条件によるＡｌ−ＣＶＤ法により　Ａρ
膜を形成した。原料ガスとしてＤＭＡＨ１反応ガスとし
て水素、全圧力を１．５Ｔｏｒｒ　、　ＤＭＡ８分圧を
５．０×１０　”Ｔｏｒｒという共通条件のもとで、ハ
ロゲンランプに通電する電力量を調整し直接加熱により
基体表面温度を２００℃〜４９０℃の範囲で設定し成膜
を行った。

その結果を表１に示す。

（以下余白）表１から判るように、直接加熱による基体表面温度が２
６０℃以上では、Ａｊ２が開孔内に３０００〜５０００
人／分という高い堆積速度で選択的に堆積した。

基体表面温度が２６０℃〜４４０℃の範囲での開孔内の
Ａβ膜の特性を調べてみると、炭素の含有はな（、抵抗
率２．８〜３．４μΩｃｍ、反射率９０〜９５％、１μ
ｍ以上のヒロック密度が０〜１０であり、スパイク発生
（０，１５μｍ接合の破壊確率）がほとんどない良好な
特性であることが判明した。

これに対して基体表面温度が２００℃〜２５０℃では、
膜質は２６０℃〜４４０℃の場合に比較して若干悪いも
のの従来技術から見れば相当によい膜であるが、堆積速
度が１０００〜１５００人／分と決して十分に高いとは
いえず、スルーブツトも７〜１０枚／Ｈと比較的低かっ
た。

また、基体表面温度が４５０℃以上になると、反射率が
６０％以下、１μｍ以上のヒロック密度が１０〜１０’
　ｃｍ−”、アロイスパイク発生が０〜３０％となり、
開孔内のＡＩ２膜の特性は低下した。

次に上述した方法がコンタクトホールやスルーホールと
いった開孔にいかに好適に用いることができるかを説明
する。

即ち以下に述べる材料からなるコンタクトホール／スル
ーホール構造にも好ましく適用されるのである。

上述したサンプル１−１にＡ℃を成膜した時と同じ条件
で以下に述べるような構成の基体（サンプル）にＡ［膜
を形成した。

第１の基体表面材料としての単結晶シリコンの上に、第
２の基体表面材料としてのＣＶＤ法による酸化シリコン
膜を形成し、フォトリソグラフィー工程によりパターニ
ングを行い、単結晶シリコン表面を部分的に吐出させた
。

このときの熱酸化ＳｉＯ□膜の膜厚は８０００人、単結
晶シリコンの露出部即ち開口の大きさは０．２５μｍＸ
０．２５μｍ　〜１００μｍ　Ｘ　　１００μｍであっ
た。このようにしてサンプル１−２を準備した（以下こ
のようなサンプルを“ＣＶＤ５ｉＯ□（以下５ｉＯｚと
略す）／単結晶シリコン”と表記することとする）。

サンプルｌ−３は常圧ＣＶＤによって成膜したボロンド
ープの酸化膜（以下ＢＳＧと略す）／単結晶シリコン、サンプル１−４は常圧ＣＶＤによって成膜したリンドー
プの酸化膜（以下ＰＳＧと略す）／単結晶シリコン、サンプル１−５は常圧ＣＶＤによって成膜したリンおよ
びボロンドープの酸化膜（以下ＢＳＰＧと略す）／単結
晶シリコン、サンプル１−６はプラズマＣＶＤによって成膜した窒化
膜（以下Ｐ−３ｉＮと略す）／単結晶シリコン、サンプ
ルｌ−７は熱窒化膜（以下Ｔ−３ｉＮと略す）／単結晶
シリコン、サンプル１−８は減圧ＣＶＤによって成膜した窒化膜（
以下ＬＰ−ＳｉＮと略す）／単結晶シリコン、サンプル
ｌ−９はＥＣＲ装置によって成膜した窒化膜（以下ＥＣ
Ｒ−ＳｉＮと略す）／単結晶シリコンである。

さらに以下に示す第１の基体表面材料（１８種類）と第
２の基体表面材料（９種類）の全組み合わせによりサン
プル１−１１〜ｌ−１７９（注意：サンプル番号１−１
０．２０．３０．４０．５０．６０．７０．８０．９０
．１００　、１１０　、１２０　、１３０．１４０　、
１５０　、１６０．１７０、は欠番）を作成した。第１
の基体表面材料として単結晶シリコン（単結晶Ｓｉ）　
、多結晶シリコン（多結晶Ｓｉ）　、非晶質シリコン（
非晶質Ｓｉ）　、タングステン（Ｗ）、モリブデン（Ｍ
Ｏ）、タンタル（Ｔａ）、タングステンシリサイド（Ｗ
Ｓｉ）　、チタンシリサイド（ＴｉＳｉ）　、アルミニ
ウム（八β）、アルミニウムシリコン（Ａｌ１−ＳＬ　
）　、チタンアルミニウム（Ａｌ１−Ｔｉ　）　、チタ
ンナイトライド（Ｔｉ−Ｎ）、銅（Ｃｕ）　、アルミニ
ウムシリコン銅（Ａｌ２−５ｉ−Ｃｕ）　、アルミニウ
ムパラジウム（Ａｌ２−　Ｐｄ）　、チタン（Ｔｉ）　
、モリブデンシリサイド（Ｍｏ−５Ｌ　）、タンタルシ
リサイド（Ｔａ−３ｉ）を使用した。第２の基体表面材
料としてはＴ−３ｉＯ□、　ＳｉＯ□、　ＢＳＧ　。

ＰＳＧ　、　ＢＰＳＧ、　Ｐ−３ｉＮ　、　Ｔ−３ｉＮ
　、　ＬＰ−３ｉＮ、　ＥＣＲ−３ｉＮである。以上の
ような全サンプルについても上述したサンプル１−１に
匹敵する良好なｌ膜を形成することができた。

次に、以上のようにＡβを選択堆積させた基体に上述し
たスパッタリング法により非選択的にＡρを堆積させて
バターニングした。

その結果、スパッタリング法によるへβ膜と、開孔内の
選択堆積したＡｌ２膜とは、開孔内のＡρ膜の表面性が
よいために良好な電気的にも機械的にも耐久性の高いコ
ンタクト状態となっていた。

（以下余白）叉Ｉｌ粗１第８図は第１図および第２図に示したＣ−ＭＯＳインバ
ータの製造工程を示す。以下、第８図に従って製造方法
について説明する。

（１）Ｐ型基板２０５上にｎ型層２０３を堆積した。

（２）ｎ型層２０３中にイオン注入およびアニール工程
によりＰ型層２０４を形成した。

（３）　ＳｉＯ□膜３０１次いで５ｉＪ４膜３０２を堆
積した後、パターニングしてＳＬ層をエツチングした。

その後５ｉＪ４／ＳＬ０□２層膜の側面に、ドライエツ
チングの異方性を利用して、第２の不図示の５ｉＪ４膜
を形成した。

（４）ＳｉＪ４膜３０２をマスクとして選択酸化を行っ
た。その後５ｉｓＮ４膜をエツチング除去した。

（５）イオン注入およびアニール工程により、ｐ゛型ト
ド１４２層２０１よびｎ′１型ドレイン層２０２を形成
した。

（６）　５ｉｎ２膜２０６を堆積した。

（７）コンタクトホールおよび導電材料を埋め込むだめ
のホールを同時に形成した。その後、その後、スパッタ
法もしくはＣＶＤ法により金属材料を堆積した後、エッ
チバックしてホールを埋め込んだ。

（８）金属材料を選択成長させた。金属材料は、ドレイ
ン電極１０６．１０７および導電層１０８の上に選択的
に成長させ、それぞれの横方向への拡がりにより相互に
接続されて第２図に示すように配線が形成された。

見立±ｌ第９図は本発明を素子の主電極とパッドの間の接続に適
用した実施例の模式図である。第１０図は第９図のＢ−
Ｂ’線に沿った断面図である。第９図および第１Ｏ図に
おいて第１図および第２図と同様の箇所には同一の符号
を付す。４０１はパッドである。製造工程は実施例１と
同様である。

本実施例によれば、金属材料のパターニングをすること
なく、第１Ｏ図に示すように、配線とパッドを同時に形
成することができるので、実施例１と同様に配線の微細
化、製造工程の短縮およびコストの削減をはかることが
できる。本実施例では複数の導電層１０８を絶縁膜２０
６中に形成しているが、ひとつの導電層でも同じ効果が
得られる。

見立■ユ第１１図は本発明を、素子の主電極間の接続に適用した
実施例の模式図であり、ＰＭＯＳとＮＭＯ３形成された
Ｃ−ＭＯＳインバータを示す。第１２図は第１１図のｃ
−ｃ’線に沿った断面図である。第１１図および第１２
図において第１図および第２図と同様の箇所には同一の
符号を付す。７０１はＰＭＯＳのバックゲート用ｎ９電
極、７０２はＮＭＯ３のバックゲート用ｐ゛電極である
。

第１１図および第１２図に示すように、ＰＭＯＳのｐ″
″型ドレイ゛ン層２０１　とＰＭＯＳのバックゲート用
ｎ０電極７０１とは、導電層であるソース電極１０１に
よって接続されている。ソース電極１０１の上に選択的
に堆積された金属によって配線１０２が形成され、配線
１０２はソース電極１０１と最高電位の電源とを接続し
ている。

同様に、ＮＭＯ３のｎ０型ドレイン層２０２とＮＭＯ３
のバックゲート用ｐ゛電極７０２とは、導電層であるソ
ース電極１０３によって接続されている。ソース電極１
０３の上に選択的に堆積された金属によって配線１０４
が形成され、配線１０３はソース電極１０３と最低電位
の電源とを接続している。

本実施例においても実施例１と同様の効果を得ることが
できる。

叉」１肌丘第１３図は本発明をキャパシタの電極の引き出しに適用
した実施例の模式図であり、第１４図は第１３図のＤ−
Ｄ’線に沿った断面図である。第１３図および第１４図
において第１図および第２図と同様の箇所には同一の符
合を付す。

８０１はキャパシタのポリシリコン上面電極。

８０２は上面電極８０１からの引き出し配線、８０３は
キャパシタのポリシリコン下面電極、８０４は下面電極
８０３からの引き出し配線、８０５は００層である。

第１５図は第１４図の構成を実現するための製法の説明
図である。工程（１）〜（５）は第８図において説明し
た実施例１の工程と同様である。

（６）熱酸化によりゲート酸化膜を形成した。

（７）ポリシリコンを堆積してパターニングしてポリシ
リコン上面電極８０１を形成し、その上に５ｉ０２膜を
堆積させ、その後エッチバックした。

（８）実施例１の工程（７）と同様である。すなわち、
コンタクトホールおよび導電材料を埋め込むためのホー
ルを同時に形成した。その後、スパッタ法もしくはＣＶ
Ｄ法により金属材料を堆積した後、エッチバックしてホ
ールを埋め込んだ。

（９）実施例１の工程（８）と同様である。すなわち、
第１４図に示すように、ポリシリコン上面電極８０１お
よび導電層１０８の上に、金属材料を選択的に成長させ
それぞれの横方向への拡がりにより相互に接続されて上
面電極からの引き出し配線８０２を形成し、ポリシリコ
ン下面電極８０３および導電層１０８Ａの上に、金属材
料を選択的に成長させそれぞれの横方向への拡がりによ
り相互に接続されて下面電極８０３からの引き出し配線
８０４を形成した。

本実施例においても実施例１と同様の効果が得られる。

それと共に上面電極８０１の全面が、ポリシリコンより
も電気抵抗の低い金属で覆われているために、キャパシ
タと直列に加わる寄生抵抗を低減することができ、半導
体装置の高速動作に寄与する。

夫五■二第１６図は本発明を多層配線に適用した実施例の模式図
である。第１７図は第１６図のＥ−Ｅ’線に沿った断面
図である。第１６図および第１７図において第１図およ
び第２図と同様の箇所には同一の符号を付す。

１１０１は第１層目の配線である。１１０２は第２層目
の配線である。１１０３は５ｉＪＬ膜などのエツチング
ストップ層である。１１０４はコンタクトホールである
。第１８図は第１７図の構造を実現するための製造工程
を示す。

（１）能動素子上にＳｉＯ□層間絶縁膜２０６を形成し
た。

（２）絶縁膜２０６の表面に金属材料を堆積した後、バ
ターニングを行ない第１層目の配線１１０１を形成した
。

（３）第１層目の配線１１０１の表面にＳｉＯ□膜を堆
積した。

（４）　Ｓｉ、Ｎ４膜を堆積後パターニングを行ない、
エツチングストップ層Ｉｆ（１３を形成した。

（５）エツチングストップ層１１０３および絶縁膜２０
６の上にＳｉｎ、膜を堆積した。

（６）実施例１の工程（７）と同様である。すなわち、
コンタクトホールおよび導電材料を埋め込むためのホー
ルを、それぞれ第１層目の配線１１０１上および２つの
第１層目の配線１１０１に挟まれたエツチングストップ
層１１０３上に同時に形成した。その後、スパッタ法も
しくはＣＶＤ法により金属材料を堆積した後、エッチバ
ックしてホールを埋め込んだ。

（７）実施例１の工程（８）と同様である。すなわち、
第１７図に示すように、コンタクトホール１１０４およ
び導電層１０８の上に、金属材料を選択的に成長させそ
れぞれの横方向への拡がりにより相互に接続されて第２
層目の配線１１０２を形成した。

本実施例においては第２層目の配線を形成する際に実施
例１と同様の効果が得られる。

以上の実施例１〜５においては、Ｐ型とＮ型とをいれか
えても同様の効果が得られる。また、電極１０６，１０
７，１０１，１０３，８０３．１１０４および導電層１
０８は金属材料を用いてもポリシリコンを用いてもシリ
サイドを用いても同様の効果が得られる。

また、実施例１，２および３においてはＭＯＳデバイス
を例によって素子の主電極との接続を示しているが、バ
イポーラトランジスタデバイス、接合型ＦＥＴ　、　Ｐ
Ｎダイオード、ショットキーダイオードあるいはＳＩＴ
　　（ｓｔａｔｉｃ　１ｎｄｕｃｔｉｏｎ　ｔｒａｎｓ
ｉｓｔｏｒ）などの主電極の接続に関しても同様の効果
を得ることができる。

大１１引旦本発明の第６実施例について第１９図を用いて説明する
。

第６実施例は、アンプ等に用いられるＭＯＳ　トランジ
スタの構成を示し、ソース部４とゲート電極５とが接続
されたものである。

第１９図において、１はＰ型基板、２はＰ型ウェル層、
３はドレイン部であるｎ゛拡散層領域、４はソース部で
あるｎ゛拡散層領域、５はゲート電極。

６はフィールド酸化膜である。７〜１１は多結晶Ｓｉ層
であり、各電極領域上もしくはフィールド酸化膜６上に
埋め込まれた部分である。１２はドレイン部配線、１３
はゲート電極５とソース部４とを結ぶ配線、１４はパシ
ベーション膜である。

このＭＯＳ　トランジスタの製造方法は、前記実施例と
同様、公知の方法でゲート電極５をパターニングし、層
間絶縁膜形成後、７〜１１で示す領域にエツチングによ
り溝をあけ、その溝に多結晶Ｓｉ層７〜１１を成膜した
後、エッチバックにより各多結晶表面が平坦化されるよ
うにした。

その後、Ａｊ２−ＣＶＤ法により成膜すると、この多結
晶Ｓｉ層７〜１１上にのみＡεが選択的に成長し、ゲー
ト電極５とソース部４は接続した。多結晶Ｓｉ領域７〜
ｌＯ上に選択的に成長させたＬ９の横方向への拡がりに
より相互に接続し配線３１が形成された。

［発明の効果］以上説明したように、本発明においては、金属配線形成
の際に配線のパターニング及びアライメントが不要とな
るので、プロセスの工程の短縮。

プロセスコストの削減および配線パターンの微細化を実
現することができるという効果がある。

【図面の簡単な説明】

第１図は本発明を素子と素子間の接続に適用した第１の
実施例を示す模式図、第２図は第１図のＡ−Ａ’線に沿った模式的断面図、第３図ないし第６図は本発明を適用するに好適な金属膜
連続形成装置の模式図、第７図は本発明による成膜手順を説明する模式第８図は
第２図に示した構成を実現するための製造方法説明図、第９図は本発明を素子とパッド間の接続に適用した第２
の実施例を示す模式図、第１θ図は第９図のＢ−Ｂ′線に沿った模式的断面図、第１１図は本発明を素子内の接続に適用した第３の実施
例を示す構成図、第１２１場１工ぞの弊面目。第１３図は本発明をキャパシタからの電極引き出しに適
用した第４の実施例を示す模式図、第１４図は第１３図
のＤ−Ｄ’線に沿った模式的断面図、第１５図は第１４図に示した構成を実現するための製造
方法説明図、第１６図は本発明を多層配線に適用した第５の実施例を
示す模式図、第１７図は第１６図のＥ−Ｅ’線に沿った模式的断面図
、第１８図は第１７図に示した構成を実現するための製造
方法説明図、第１９図は本発明の第６の実施例を示す第２の模式的断
面図、第２０図は従来の半導体装置を示す模式図、第２１図は
第２０図のＦ−Ｆ’線に沿った模式的断面図、第２２図は第２１図に示した構成を実現するための製造
方法の説明図である。１．２０５・・・ｐ型基板、２・・・ｐ型ウェル層、３、１０６．１０７・・・ドレイン部、４・・・ソース
部、ｓ、　ｉｏｓ・・・ゲート電極、６・・・フィールド酸化膜、７．８，９，１０．１１・・・多結晶Ｓｉ層、１２、１
３，１０２．１０４．１０９．８０２，８０４．１１０
１．１１０２・・・配線、１４・・・パシベーション膜、１０１、１０３・・・ソース電極、１０８・・・導電層、２０１・・・ｐ３型ドレイン層、２０２・・・ｎＩ型トド１４２層２０３・・・ｐ型層、２０４・・・ｎ型層、２０６・・・絶縁層、７０１・・・バックゲート用ｎ′″電極、７０２・・・
バックゲート用ｐ゛電極、８０１・・・ポリシリコン上
面電極、８０３・・・ポリシリコン下面電極、８０５・・・ｎ９層、１１０３・・・エツチングストップ層、１１０４・・・
コンタクトホール。第１図第２図第５図第６図第１１図第１２図ぐく　　　　　　　　　　　　　　　の −ノ　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　−ノ〜ノ　　　　　　　　　　　　　　Ｎ
ノ　　　　　　　　　　　　　　Ｎノ　　　　　　　　
　　Ｖ第１３図第１４図　１７Ｘｔ第１５図第１６図第１７図第１８図第１９図第２０図第２１図

Claims

【特許請求の範囲】１）基体表面上に設けられた絶縁層と、該絶縁層に複数
設けられた非絶縁領域とを有し、前記非絶縁層上に延在
した金属領域の隣接する金属領域同士が接触して形成さ
れた配線を有することを特徴とする半導体装置。２）前記非絶縁領域が分離して設けられた複数個であり
、前記基体上にトランジスタが形成され、該トランジス
タの主電極部の配線金属が前記非絶縁領域を介して形成
されてなることを特徴とする請求項１記載の半導体装置
。３）前記非絶縁領域が多結晶シリコンからなることを特
徴とする請求項１記載の半導体装置。４）前記非絶縁領域がシリサイドからなることを特徴と
する請求項１記載の半導体装置。５）前記非絶縁領域が
金属からなることを特徴とする請求項１記載の半導体装
置。６）半導体基体の主面上に設けられた非電子供与性の絶
縁膜上に配線層を有する半導体装置の製造方法において
、前記絶縁膜表面に互いに離間した複数の電子供与性の表
面部を形成し、前記複数の表面部に選択的に導電材料を
堆積させオーバークローズさせることにより連続した前
記導電材料からなる前記配線層を形成することを特徴と
する半導体装置の製造方法。